JP2016201807A - 検出装置、及び、検出システム - Google Patents
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Abstract
【課題】アクティブマトリクスパネルにおけるゲート線の駆動回路のレイアウト面積を削減し、製造歩留まりを向上させることを課題とする。
【解決手段】アクティブマトリクスパネルは、複数のトランジスタの制御電極に接続されたゲート線と、ゲート線に導通電圧及び非導通電圧を供給する駆動回路(120)とを有し、駆動回路は、相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタ(190)と、複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサ(195)とを有し、デマルチプレクサ単位回路は、ゲート線に導通電圧を供給するための第1トランジスタ(T6)と、ゲート線に非導通電圧を供給するための第2トランジスタ(T7)とを有し、第1トランジスタは、第2トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とする。
【選択図】図2
【解決手段】アクティブマトリクスパネルは、複数のトランジスタの制御電極に接続されたゲート線と、ゲート線に導通電圧及び非導通電圧を供給する駆動回路(120)とを有し、駆動回路は、相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタ(190)と、複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサ(195)とを有し、デマルチプレクサ単位回路は、ゲート線に導通電圧を供給するための第1トランジスタ(T6)と、ゲート線に非導通電圧を供給するための第2トランジスタ(T7)とを有し、第1トランジスタは、第2トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とする。
【選択図】図2
Description
本発明は、アクティブマトリクスパネル、検出装置、及び、検出システムに関する。
薄膜トランジスタ(TFT)等のスイッチ素子と、光電変換素子等の変換素子とを組み合わせた画素のアレイ(画素アレイ)を有する検出装置は、薄膜半導体製造技術を利用して製造される。近年、検出装置において、画素の小ピッチ化、部品点数の削減、狭額縁化などのため、ゲートドライバ回路などの駆動回路をTFTプロセスで基板上に一体形成するシステムオンパネル化が求められている。特に、マンモグラフィ等の放射線検出装置においては、システムオンパネル化によって額縁領域を狭め、患者への肉体的負担を減らすことが求められている。このような検出装置に用いられるシステムオンパネル型のゲートドライバ回路において、下記の技術課題がある。
(1)ゲート線の駆動本数の切り替え機能
駆動回路は、1本から数本ずつのゲート線に順次、ゲート線に接続された画素TFTを導通させる電圧(導通電圧)を印加する。一度に駆動するゲート線の本数を1本ずつとすれば通常(高解像度)モードとなり、複数本ずつとすれば、複数画素の光信号電荷が加算される画素加算(高感度)モードとなる。特に、放射線検出装置においては、患者の被ばく線量を抑えながら最適な画像を得るために、これらのモードを切り替え可能とすることが望ましい。
駆動回路は、1本から数本ずつのゲート線に順次、ゲート線に接続された画素TFTを導通させる電圧(導通電圧)を印加する。一度に駆動するゲート線の本数を1本ずつとすれば通常(高解像度)モードとなり、複数本ずつとすれば、複数画素の光信号電荷が加算される画素加算(高感度)モードとなる。特に、放射線検出装置においては、患者の被ばく線量を抑えながら最適な画像を得るために、これらのモードを切り替え可能とすることが望ましい。
(2)非選択期間のゲート線電位の安定化
読み出し動作中であっても、大部分のゲート線には導通電圧が印加されていない。これらのゲート線がフローティング状態となると、信号線との容量結合や外部電磁場などによってゲート線の電圧が変動し、読み出し画質が低下する。特に、放射線検出装置においては、表示装置と比べてゲート線の本数が3倍程度と多い一方、画素の電荷量を高分解能で測定するため、導通電圧が印加されない期間(非選択期間)のゲート線電圧を安定化させることが特に重要である。
読み出し動作中であっても、大部分のゲート線には導通電圧が印加されていない。これらのゲート線がフローティング状態となると、信号線との容量結合や外部電磁場などによってゲート線の電圧が変動し、読み出し画質が低下する。特に、放射線検出装置においては、表示装置と比べてゲート線の本数が3倍程度と多い一方、画素の電荷量を高分解能で測定するため、導通電圧が印加されない期間(非選択期間)のゲート線電圧を安定化させることが特に重要である。
上記に類似の課題を解決する回路として、特許文献1は、液晶表示装置(LCD)向けの駆動回路を開示する。駆動回路は、単一導電型のTFTによって基板と一体形成されている。特許文献1の駆動回路は、シフトレジスタと走査電圧生成回路とを含む。走査電圧生成回路は、シフトレジスタの出力電圧を複数のゲート線に分岐出力するデマルチプレクサとして機能する。走査電圧生成回路に供給するクロックのタイミングを制御することで、一度に駆動するゲート線の本数を変化させることができる。また、シフトレジスタは、主たる出力信号(第1シフトパルス電圧)とともに、その相補出力信号(第2シフトパルス電圧)を出力することができる。これらを利用することで、非選択期間の大部分においてゲート線は直流電源と結ばれており、フローティング状態を回避できる。
しかしながら、特許文献1のシフトレジスタは、第1、第2シフトパルスという2種類の出力信号を生成するために、複雑な回路構成を用いている。特許文献1におけるシフトレジスタは、単位回路1段あたり18個のTFTを含む。特許文献1の図4におけるTr1、Tr2など、冗長化されたTFTを1つのTFTとして数えても、単位回路1段あたり10個のTFTを含む。このような複雑な回路構成の駆動回路は、レイアウト面積が大きく、また製造歩留まり低下の要因ともなる。
本発明の目的は、アクティブマトリクスパネルにおけるゲート線の駆動回路のレイアウト面積を削減し、製造歩留まりを向上させることである。
本発明のアクティブマトリクスパネルは、複数のトランジスタの制御電極に接続されたゲート線と、前記ゲート線に導通電圧及び非導通電圧を供給する駆動回路とを有し、前記駆動回路は、相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタと、前記複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサとを有し、前記デマルチプレクサ単位回路は、前記ゲート線に前記導通電圧を供給するための第1トランジスタと、前記ゲート線に前記非導通電圧を供給するための第2トランジスタとを有し、前記第1トランジスタは、前記第2トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とする。
シフトレジスタの回路規模を削減し、駆動回路のレイアウト面積及び製造歩留まりを向上させることができる。
(第1の実施形態)
図1は、本発明の第1の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図である。検出装置100は、図1に示すように、画素110が絶縁性基板101の上に行列状に複数配置された画素アレイを含む。本実施形態ではM行N列の画素アレイであり、Mは偶数とする。画素110は、放射線又は光を電荷に変換する変換素子111と、変換された電荷に応じた電気信号を出力するスイッチ素子(トランジスタ)112とを含む。変換素子111の第1電極には、スイッチ素子112のソース及びドレインの一方が電気的に接続され、変換素子111の第2電極には、電極配線180が電気的に接続される。スイッチ素子112のソース及びドレインの他方には、信号線170が電気的に接続される。信号線170は、列方向に複数(N本)配置され、各々が列毎に、列方向に配列された複数のスイッチ素子112のソース及びドレインの他方に共通に接続され、接続用端子S1〜Snを介して外部の読出回路部130に接続される。複数のスイッチ素子112の制御電極(ゲート電極)には、ゲート線160が電気的に接続される。ゲート線160は、行方向に複数(M本)配置され、各々が行毎に、行方向に配列された複数のスイッチ素子112のゲートに共通に接続され、また、絶縁性基板101の上に設けられた駆動回路120に接続される。駆動回路120は、ゲート線160に導通電圧及び非導通電圧を供給する。
図1は、本発明の第1の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図である。検出装置100は、図1に示すように、画素110が絶縁性基板101の上に行列状に複数配置された画素アレイを含む。本実施形態ではM行N列の画素アレイであり、Mは偶数とする。画素110は、放射線又は光を電荷に変換する変換素子111と、変換された電荷に応じた電気信号を出力するスイッチ素子(トランジスタ)112とを含む。変換素子111の第1電極には、スイッチ素子112のソース及びドレインの一方が電気的に接続され、変換素子111の第2電極には、電極配線180が電気的に接続される。スイッチ素子112のソース及びドレインの他方には、信号線170が電気的に接続される。信号線170は、列方向に複数(N本)配置され、各々が列毎に、列方向に配列された複数のスイッチ素子112のソース及びドレインの他方に共通に接続され、接続用端子S1〜Snを介して外部の読出回路部130に接続される。複数のスイッチ素子112の制御電極(ゲート電極)には、ゲート線160が電気的に接続される。ゲート線160は、行方向に複数(M本)配置され、各々が行毎に、行方向に配列された複数のスイッチ素子112のゲートに共通に接続され、また、絶縁性基板101の上に設けられた駆動回路120に接続される。駆動回路120は、ゲート線160に導通電圧及び非導通電圧を供給する。
駆動回路120は、接続端子Vdd,Vssを介して電源部140と接続され、接続端子VCL1,VCL2,ST、GCL1,GCL2を介して制御部150と接続される。電源部140は、変換素子111に供給するための電圧VSを電極配線180に供給し、スイッチ素子112を導通状態とする第1電圧VDDと、非導通状態とする第2電圧VSSを駆動回路120に供給する。制御部150は、スタート信号ΦST、シフトレジスタ190のクロック信号ΦVCL1,ΦVCL2、デマルチプレクサ195(図2(a))のクロック信号ΦGCL1,ΦGCL2をそれぞれ駆動回路120に供給する。スタート信号ΦSTは、シフトレジスタ190(図2(a))の動作を開始するための信号である。スタート信号ΦST、クロック信号ΦVCL1、ΦVCL2、ΦGCL1、ΦGCL2の最大電圧値はVDD、最小電圧値はVSSである。また、クロック信号ΦVCL1とΦVCL2は、それぞれ位相が互いに180度異なる。VDDとVSSは、駆動回路120を構成する薄膜トランジスタの閾値電圧VTHに対し、|VDD−VSS|>2VTHを満たすように設定する。
図2(a)は、駆動回路120の構成例を示す図である。駆動回路120は、シフトレジスタ190とデマルチプレクサ195とを含む。シフトレジスタ190は、相互接続された少なくともM/2個のシフトレジスタ単位回路191を含む。シフトレジスタ単位回路191を先頭からA(1),A(2),・・・、A(M/2)とする。シフトレジスタ単位回路A(n)は、図2(b)に示すように、信号入力端子SET,RESET,VCLK,電源入力端子VSS,及び信号出力端子SOUTを有する。シフトレジスタ単位回路A(n)の信号入力端子SETには、シフトレジスタ単位回路A(n−1)の信号出力端子SOUTが接続されている。ただし、シフトレジスタ単位回路A(1)の信号入力端子SETには、スタート信号ΦSTが入力されている。シフトレジスタ単位回路A(n)の信号入力端子RESETには、シフトレジスタ単位回路A(n+1)の信号出力端子SOUTが接続されている。最終段であるシフトレジスタ単位回路A(M/2)の信号入力端子RESETには、シフトレジスタ動作を確実に終了させるため、制御部150などで生成した所望の制御信号を入力してもよい。奇数番目のシフトレジスタ単位回路A(n)の信号入力端子VCLKにはクロック信号ΦVCL1が、偶数番目のシフトレジスタ単位回路A(n)の信号入力端子VCLKにはクロック信号ΦVCL2が、それぞれ入力されている。シフトレジスタ単位回路A(n)の電源入力端子VSSには、第2電圧VSSが入力されている。シフトレジスタ単位回路A(n)の信号出力端子SOUTには、後述するデマルチプレクサ単位回路B(2n−1)及びB(2n)の信号入力端子DINが接続されている。
デマルチプレクサ195は、少なくともM個のデマルチプレクサ単位回路196を含む。デマルチプレクサ単位回路196を先頭からB(1),B(2),・・・、B(M)とする。本実施形態では、1つのシフトレジスタ単位回路191に、2つのデマルチプレクサ単位回路196が対応する。複数のデマルチプレクサ単位回路196は、複数のシフトレジスタ単位回路191の出力信号を入力する。デマルチプレクサ単位回路B(n)は、図2(c)に示すように、信号入力端子DIN,GCLK,電源入力端子VDD,VSS,信号出力端子DOUTを有する。奇数番目のデマルチプレクサ単位回路B(n)の信号入力端子GCLKにはクロック信号ΦGCL1が、偶数番目のデマルチプレクサ単位回路B(n)の信号入力端子GCLKにはクロック信号ΦGCL2が、それぞれ入力されている。デマルチプレクサ単位回路B(n)の電源入力端子VDD及びVSSには、第1電圧VDD及び第2電圧VSSがそれぞれ入力されている。デマルチプレクサ単位回路B(n)の信号出力端子DOUTには、それぞれに対応するゲート線が接続されている。
図2(b)は、シフトレジスタ単位回路A(n)の内部構成の一例である。シフトレジスタ単位回路A(n)は、薄膜トランジスタT1〜T4と、容量素子C1とを有する。図2(c)は、デマルチプレクサ単位回路B(n)の内部構成の一例である。デマルチプレクサ単位回路B(n)は、薄膜トランジスタT5〜T9と、容量素子C2とを有する。第1トランジスタT6は、出力端子DOUTを介して、ゲート線160に導通電圧を供給するためのトランジスタである。第2トランジスタT7は、出力端子DOUTを介して、ゲート線160に非導通電圧を供給するためのトランジスタである。薄膜トランジスタT8及びT9は、VDDとVSSとを電源電圧とするE/Eインバータを形成している。そのインバータは、第2トランジスタT7の制御電極(ゲート電極)に第1電圧VDDを供給する第3トランジスタT8と、第2トランジスタT7の制御電極に第2電圧VSSを供給する第4トランジスタT9とを有する。インバータは、第1トランジスタT6、第2トランジスタT7及びゲート線160の相互接続ノードDOUTの電位を入力信号とし、その入力信号を反転した信号を第2トランジスタT7の制御電極に出力する。インバータへの入力電圧(薄膜トランジスタT8のゲート及びソース間電圧)がVDD及びVSSの場合におけるインバータの出力電圧、すなわち点rの電圧Vrを、それぞれVL及びVHとする。VH=VDD−VTHであり、VLは、次式の薄膜トランジスタT8のW/L比に対する薄膜トランジスタT9のW/L比であるβR9によって変化する。
βR9 =(W9/L9)/(W8/L8)
βR9 =(W9/L9)/(W8/L8)
以降、Wはチャネル幅、Lはチャネル長、添字は対応するトランジスタ番号(T1,T2,・・・)を示す。例えば、第1トランジスタT6のチャネル幅及びチャネル長をW6及びL6とし、第2トランジスタT7のチャネル幅及びチャネル長をW7及びL7とする。また、第3トランジスタT8のチャネル幅及びチャネル長をW8及びL8とし、第9トランジスタT9のチャネル幅及びチャネル長をW9及びL9とする。なお、1つのシフトレジスタ単位回路191に3つ以上のデマルチプレクサ単位回路196を接続することも可能である。たとえば、1つのシフトレジスタ単位回路191に4つのデマルチプレクサ単位回路196を接続する場合、シフトレジスタ単位回路191の数は少なくともM/4個とし、クロック信号はΦGCL1〜ΦGCL4などの4系統とする。また、スイッチ素子112及び駆動回路120を構成する各薄膜トランジスタは、非晶質シリコン等の非晶質半導体材料、多結晶シリコン等の多結晶半導体材料、有機半導体材料、酸化物半導体材料を用いることができる。
次に、駆動回路120の動作を、(1)シフトレジスタ、(2)デマルチプレクサに分けて説明する。なお、ここでは、各薄膜トランジスタT1〜T9の閾値電圧をいずれもVTHとする。閾値電圧が薄膜トランジスタごとに異なる場合は、関係する薄膜トランジスタの閾値電圧の平均値をVTHと定義すれば以下の議論が成り立つ。
(1)シフトレジスタ
図2(a)、(b)、図3を参照して、シフトレジスタ190の動作を説明する。シフトレジスタ単位回路A(1)の信号入力端子SETにはスタート信号ΦSTが、信号入力端子VCLKにはクロック信号ΦVCL1が、信号入力端子RESETにはシフトレジスタ単位回路A(2)の出力信号VSOUT(2)が、それぞれ入力されている。また、シフトレジスタ単位回路A(2)の信号入力端子SETにはシフトレジスタ単位回路A(1)の出力信号VSOUT(1)が、信号入力端子VCLKにはクロック信号ΦVCL2が、それぞれ入力されている。また、信号入力端子RESETにはシフトレジスタ単位回路A(3)の出力信号VSOUT(3)が入力されている。
図2(a)、(b)、図3を参照して、シフトレジスタ190の動作を説明する。シフトレジスタ単位回路A(1)の信号入力端子SETにはスタート信号ΦSTが、信号入力端子VCLKにはクロック信号ΦVCL1が、信号入力端子RESETにはシフトレジスタ単位回路A(2)の出力信号VSOUT(2)が、それぞれ入力されている。また、シフトレジスタ単位回路A(2)の信号入力端子SETにはシフトレジスタ単位回路A(1)の出力信号VSOUT(1)が、信号入力端子VCLKにはクロック信号ΦVCL2が、それぞれ入力されている。また、信号入力端子RESETにはシフトレジスタ単位回路A(3)の出力信号VSOUT(3)が入力されている。
図3は、シフトレジスタ190の動作を示すタイミングチャートである。同図には、1段目のシフトレジスタ単位回路A(1)における、点pの電圧Vp(1)の時間変化も示されている。
まず、シフトレジスタ単位回路A(1)の動作を考える。時刻t11において、スタート信号ΦSTが立ち上がると、薄膜トランジスタT1によって電圧Vp(1)がVDD−VTH程度まで上昇し、薄膜トランジスタT2が導通状態となる。時刻t12において、スタート信号ΦSTが立ち下がり、クロック信号ΦVCL1が立ち上がる。シフトレジスタ単位回路A(1)の信号入力端子VCLKにはクロック信号ΦVCL1が入力されており、かつ薄膜トランジスタT2のゲート電極とソース電極とが容量素子C1を介して結合している。そのため、電圧Vp(1)が(2VDD−VSS−VTH)程度まで上昇する(ブートストラップ動作)。このとき、もし(2VDD−VSS−VTH)>(VDD+VTH)であれば、VSOUT(1)=VDDとなる。時刻t13において、クロック信号ΦVCL1が立ち下がり、クロック信号ΦVCL2が立ち上がると、VSOUT(2)=VDDとなるため、薄膜トランジスタT3及びT4が導通し、VSOUT(1)=VSSとなる。
次に、2番目のシフトレジスタ単位回路A(2)の動作を考える。シフトレジスタ単位回路A(2)は、時刻t12におけるVSOUT(1)=VDDの状態を引き金として、シフトレジスタ単位回路A(1)から所定期間(=t13−t12)だけ遅れて、シフトレジスタ単位回路A(1)と同様に動作する。
以下同様に、シフトレジスタ単位回路A(n+1)は、シフトレジスタ単位回路A(n)より所定期間だけ遅れて、シフトレジスタ単位回路A(n)と同様に動作する。この繰り返しにより、シフトレジスタ190は、図3に示すように、VSOUT(n)にVDD電圧パルスを順次供給する。
(2)デマルチプレクサ
図2(a)、(c)、図4、図5、図6を参照して、デマルチプレクサ195の動作を説明する。図4は、駆動回路120の先頭部分の詳細を示す回路図である。同図には、シフトレジスタ単位回路A(1)及びデマルチプレクサ単位回路B(1),B(2)が含まれる。デマルチプレクサ単位回路B(1)及びB(2)の信号出力端子DOUTにおける出力電圧を、1行目及び2行目のゲート線への出力電圧Vg(1),Vg(2)とする。デマルチプレクサ195は、通常モード、画素加算モード及びインターレースモードのいずれかのモードで動作させることができる。
図2(a)、(c)、図4、図5、図6を参照して、デマルチプレクサ195の動作を説明する。図4は、駆動回路120の先頭部分の詳細を示す回路図である。同図には、シフトレジスタ単位回路A(1)及びデマルチプレクサ単位回路B(1),B(2)が含まれる。デマルチプレクサ単位回路B(1)及びB(2)の信号出力端子DOUTにおける出力電圧を、1行目及び2行目のゲート線への出力電圧Vg(1),Vg(2)とする。デマルチプレクサ195は、通常モード、画素加算モード及びインターレースモードのいずれかのモードで動作させることができる。
(2−1)通常モード
図5は、通常モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。クロック信号ΦGCL1及びΦGCL2は、それぞれ位相が互いに180度異なる。デマルチプレクサ単位回路B(1)及びB(2)の点q、rにおける電圧Vq(1),Vq(2),Vr(1),Vr(2)の時間変化も併記する。以下、順を追って動作を説明する。
図5は、通常モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。クロック信号ΦGCL1及びΦGCL2は、それぞれ位相が互いに180度異なる。デマルチプレクサ単位回路B(1)及びB(2)の点q、rにおける電圧Vq(1),Vq(2),Vr(1),Vr(2)の時間変化も併記する。以下、順を追って動作を説明する。
(あ)時刻t21以前
VSOUT(1)=Vq(1)=Vq(2)=VSSであり、薄膜トランジスタT6及びT6’は非導通状態である。Vr(1)=Vr(2)=VH、Vg(1)=Vg(2)=VSSである。薄膜トランジスタT7及びT7’は、ともに導通状態である。
VSOUT(1)=Vq(1)=Vq(2)=VSSであり、薄膜トランジスタT6及びT6’は非導通状態である。Vr(1)=Vr(2)=VH、Vg(1)=Vg(2)=VSSである。薄膜トランジスタT7及びT7’は、ともに導通状態である。
(い)時刻t21
VSOUT(1)=VDDとなると、電圧Vq(1)及びVq(2)は、VDD−VTHまで充電される。その結果、後述の時刻t26まで薄膜トランジスタT6及びT6’が導通状態となる。ΦGCL1=ΦGCL2=VSS、Vr(1)=Vr(2)=VH、薄膜トランジスタT7及びT7’は導通状態、Vg(1)=Vg(2)=VSSである。すなわち、第1トランジスタT6及びT6’は、第2トランジスタT7及びT7’が導通状態である時に、非導通状態から導通状態に変化する。
VSOUT(1)=VDDとなると、電圧Vq(1)及びVq(2)は、VDD−VTHまで充電される。その結果、後述の時刻t26まで薄膜トランジスタT6及びT6’が導通状態となる。ΦGCL1=ΦGCL2=VSS、Vr(1)=Vr(2)=VH、薄膜トランジスタT7及びT7’は導通状態、Vg(1)=Vg(2)=VSSである。すなわち、第1トランジスタT6及びT6’は、第2トランジスタT7及びT7’が導通状態である時に、非導通状態から導通状態に変化する。
(う)時刻t22
ゲート線には、金属材料の抵抗や、画素領域におけるゲート線と信号線との交差部容量や、画素領域に至るまでの各種配線との交差部容量などを成分とする寄生抵抗Rpara及び寄生容量Cparaを有する。そのため、ゲート線の充放電にはτ=Rpara×Cpara(秒)程度の遅延が発生する。時刻t22にクロック信号ΦGCL1が立ち上がった瞬間、電圧Vg(1)はすぐに変化せず、Vg(1)=VSSであり、Vq(1)=VDD−VTH、Vr(1)=VHである。薄膜トランジスタT7は導通状態である。
ゲート線には、金属材料の抵抗や、画素領域におけるゲート線と信号線との交差部容量や、画素領域に至るまでの各種配線との交差部容量などを成分とする寄生抵抗Rpara及び寄生容量Cparaを有する。そのため、ゲート線の充放電にはτ=Rpara×Cpara(秒)程度の遅延が発生する。時刻t22にクロック信号ΦGCL1が立ち上がった瞬間、電圧Vg(1)はすぐに変化せず、Vg(1)=VSSであり、Vq(1)=VDD−VTH、Vr(1)=VHである。薄膜トランジスタT7は導通状態である。
(え)時刻t23
時刻t22からτ程度の時間が経過すると、薄膜トランジスタT6のゲート電極とソース電極が容量素子C2を介して結合しているため、電圧Vq(1)は2VDD−VSS−VTHまで上昇し、電圧Vg(1)は一定値(=VDD)となる。このとき、電圧Vr(1)は、薄膜トランジスタT8及びT9のチャネル抵抗比によって定まる値(=VL)となり、薄膜トランジスタT7は非導通状態となる。以上のように、ゲート線160の電圧Vg(1)が導通電圧VDDに変動した後に、第4トランジスタT9が導通し、電圧Vr(1)が電圧VLになり、第2トランジスタT7が非導通状態になる。また、ゲート線160の電圧が導通電圧VDDに変動した後に、第2トランジスタT7の制御電極の電圧Vr(1)が第2トランジスタT7の閾値電圧VTH以下の電圧VLになる。
時刻t22からτ程度の時間が経過すると、薄膜トランジスタT6のゲート電極とソース電極が容量素子C2を介して結合しているため、電圧Vq(1)は2VDD−VSS−VTHまで上昇し、電圧Vg(1)は一定値(=VDD)となる。このとき、電圧Vr(1)は、薄膜トランジスタT8及びT9のチャネル抵抗比によって定まる値(=VL)となり、薄膜トランジスタT7は非導通状態となる。以上のように、ゲート線160の電圧Vg(1)が導通電圧VDDに変動した後に、第4トランジスタT9が導通し、電圧Vr(1)が電圧VLになり、第2トランジスタT7が非導通状態になる。また、ゲート線160の電圧が導通電圧VDDに変動した後に、第2トランジスタT7の制御電極の電圧Vr(1)が第2トランジスタT7の閾値電圧VTH以下の電圧VLになる。
(お)時刻t24
時刻t24にΦGCL1=VSSとなった瞬間も、時刻t22と同様、電圧Vg(1)はすぐに変化せず、Vg(1)=VDDであり、Vq(1)=2VDD−VSS−VTH、Vr(1)=VLである。薄膜トランジスタT7は非導通状態である。
時刻t24にΦGCL1=VSSとなった瞬間も、時刻t22と同様、電圧Vg(1)はすぐに変化せず、Vg(1)=VDDであり、Vq(1)=2VDD−VSS−VTH、Vr(1)=VLである。薄膜トランジスタT7は非導通状態である。
(か)時刻t25
時刻t24からτ程度の時間が経過すると、電圧Vq(1)はVDD−VTHまで低下する。Vg(1)=VSS、Vr(1)=VHとなり、薄膜トランジスタT7は導通状態となる。以後、時刻t26まで、ΦGCL1=VSS、Vg(1)=VSSの状態が持続する。
時刻t24からτ程度の時間が経過すると、電圧Vq(1)はVDD−VTHまで低下する。Vg(1)=VSS、Vr(1)=VHとなり、薄膜トランジスタT7は導通状態となる。以後、時刻t26まで、ΦGCL1=VSS、Vg(1)=VSSの状態が持続する。
(き)時刻t25以降
デマルチプレクサ単位回路B(2)も、上記と同様に動作する。すなわち、電圧Vq(2)、Vr(2),Vg(2),及び薄膜トランジスタT7’の導通/非導通状態も、それぞれ上記と同様に、クロック信号ΦGCL2の遷移に合わせて変化する。
デマルチプレクサ単位回路B(2)も、上記と同様に動作する。すなわち、電圧Vq(2)、Vr(2),Vg(2),及び薄膜トランジスタT7’の導通/非導通状態も、それぞれ上記と同様に、クロック信号ΦGCL2の遷移に合わせて変化する。
(く)時刻t26
VSOUT(1)=VSSとなり、薄膜トランジスタT6及びT6’は非導通状態となる。薄膜トランジスタT7及びT7’はともに導通状態であり、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHである。
VSOUT(1)=VSSとなり、薄膜トランジスタT6及びT6’は非導通状態となる。薄膜トランジスタT7及びT7’はともに導通状態であり、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHである。
(け)時刻t26以降
VSOUT(1)が再びVDDとならない限り、薄膜トランジスタT6及びT6’は非導通状態を維持する。また、薄膜トランジスタT7及びT7’はともに導通状態を維持し、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHの状態が安定に保持される。すなわち、1行目及び2行目のゲート線は、クロック信号ΦGCL1及びΦGCL2の状態によらず、導通状態の薄膜トランジスタT7及びT7’によって第2電圧VSSに結ばれ、フローティング状態とならない。
VSOUT(1)が再びVDDとならない限り、薄膜トランジスタT6及びT6’は非導通状態を維持する。また、薄膜トランジスタT7及びT7’はともに導通状態を維持し、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHの状態が安定に保持される。すなわち、1行目及び2行目のゲート線は、クロック信号ΦGCL1及びΦGCL2の状態によらず、導通状態の薄膜トランジスタT7及びT7’によって第2電圧VSSに結ばれ、フローティング状態とならない。
以上(あ)〜(け)を通じて、薄膜トランジスタT6又はT7(T6’又はT7’)の少なくとも一方は導通状態であるため、1行目(2行目)のゲート線はフローティング状態とならない。なお、シフトレジスタ単位回路A(2),A(3),・・・の動作に合わせて、デマルチプレクサ単位回路B(3)以降も同様に動作する。3行目以降のゲート線もフローティング状態とならない。
また、通常は、電源部140の方が制御部150よりも電流供給能力に余裕があり、外来電磁場によるノイズにも強い。特に、検出装置100の画質向上のためには、第1電圧VDDが印加されない期間のゲート線を、制御部150が生成するクロック信号ΦGCL1などだけでなく、電源部140が供給する第2電圧VSSにも接続しておくことが好ましい。本実施形態では、特許文献1と比較して、薄膜トランジスタT7(特許文献1におけるTr28に相当)が導通状態である期間が長い。その結果、本実施形態では、非選択期間のゲート線を、より長い期間にわたり、第2電圧VSSに接続することが可能となり、高い画質が得られる。
(2−2)画素加算モード
図6は、画素加算モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。画素加算モードと通常モードとの違いは、クロック信号ΦGCL1及びΦGCL2が同位相であることである。これにより、奇数行目と偶数行目のゲート線電位を同時に駆動することができる。その結果、駆動回路120で選択した2行分の画素110における信号電荷の合計を、読出回路部130で読み出すことができる。
図6は、画素加算モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。画素加算モードと通常モードとの違いは、クロック信号ΦGCL1及びΦGCL2が同位相であることである。これにより、奇数行目と偶数行目のゲート線電位を同時に駆動することができる。その結果、駆動回路120で選択した2行分の画素110における信号電荷の合計を、読出回路部130で読み出すことができる。
(2−3)インターレースモード
図7は、インターレースモードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。インターレースモードと通常モードとの違いは、奇数フレームではクロック信号ΦGCL1のみに第1電圧VDDのパルスを供給し、偶数フレームではクロック信号ΦGCL2のみに第1電圧VDDのパルスを供給することである。特許文献1もこのようなモードでの駆動を開示している。しかし、特許文献1では、奇数行及び偶数行とも共通のシフトレジスタ単位回路に接続されているため、奇数フレームにおいては、信号読み出しを行わない偶数行目のゲート線に接続される薄膜トランジスタT7’も非導通状態となってしまう。本実施形態では、奇数フレームにおける薄膜トランジスタT7’(偶数フレームにおける薄膜トランジスタT7)は常に導通状態である。その結果、本実施形態では、高い画質が得られる。特に、1つのシフトレジスタ単位回路191に3つ以上のデマルチプレクサ単位回路196を接続する場合、本実施形態によって顕著な画質向上が期待できる。
図7は、インターレースモードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。インターレースモードと通常モードとの違いは、奇数フレームではクロック信号ΦGCL1のみに第1電圧VDDのパルスを供給し、偶数フレームではクロック信号ΦGCL2のみに第1電圧VDDのパルスを供給することである。特許文献1もこのようなモードでの駆動を開示している。しかし、特許文献1では、奇数行及び偶数行とも共通のシフトレジスタ単位回路に接続されているため、奇数フレームにおいては、信号読み出しを行わない偶数行目のゲート線に接続される薄膜トランジスタT7’も非導通状態となってしまう。本実施形態では、奇数フレームにおける薄膜トランジスタT7’(偶数フレームにおける薄膜トランジスタT7)は常に導通状態である。その結果、本実施形態では、高い画質が得られる。特に、1つのシフトレジスタ単位回路191に3つ以上のデマルチプレクサ単位回路196を接続する場合、本実施形態によって顕著な画質向上が期待できる。
図14は、本実施形態に適用できる各薄膜トランジスタのチャネル幅及びチャネル長の一例を示す。また、C1=0.5pF,C2=10pFである。時刻t22からt23に掛けて、インバータが確実に反転し、電圧Vg(1)がVDDへと上昇するために、薄膜トランジスタT7のW/L比に対する薄膜トランジスタT6のW/L比(=(W6/L6)/(W7/L7))は同程度以上としておく。たとえば、本実施形態では2である。また、時刻t23における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、同時刻において、下記(イ)又は(ロ)のいずれかの条件を満たす必要がある。
(イ)薄膜トランジスタT6のチャネル抵抗に対する薄膜トランジスタT7のチャネル抵抗が100倍以上
時刻t23における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、同時刻における出力電圧Vg(n)における電圧誤差が1%以下、すなわち、
Δ=(VDD―Vg(n))/(VDD―VSS)≦0.01
でなければならない。そのためには、同時刻において、薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍以上でなければならない。すなわち、ゲート線160の電圧が導通電圧VDDに変動した後に、第1トランジスタT6のチャネル抵抗に対する第2トランジスタT7のチャネル抵抗比が100倍以上でなければならない。
時刻t23における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、同時刻における出力電圧Vg(n)における電圧誤差が1%以下、すなわち、
Δ=(VDD―Vg(n))/(VDD―VSS)≦0.01
でなければならない。そのためには、同時刻において、薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍以上でなければならない。すなわち、ゲート線160の電圧が導通電圧VDDに変動した後に、第1トランジスタT6のチャネル抵抗に対する第2トランジスタT7のチャネル抵抗比が100倍以上でなければならない。
この条件が満たされているかどうかを検証するには、同時刻における電圧Vg(n)を実測すればよい。あるいは、適切な回路モデル(RPI a−Si:H TFT modelやRPI poly−Si TFT model)を用いて駆動回路120のSPICEシミュレーションを実施し、電圧Vg(n)を求めればよい。あるいは、薄膜トランジスタT6からT9のW/Lが下式の関係を満たすように選ばれていれば、この条件が満たされていると考えることができる。グラジュアルチャネル近似によりT6からT9のチャネル抵抗を見積もると、次式の関係を満たすように、(W6/L6)/(W7/L7)及びβR9=(W9/L9)/(W8/L8)を選ぶことにより、Δ≦0.01になると見積もることができる。
VLLは、薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍となるときの薄膜トランジスタT7のゲート及びソース間電圧である。VDD=+12V、VSS=0V、VTH=+4Vとすると、VLL=+5.3V,βR9≧0.12となる。実施形態1−1、1−2、1−3においては、上式の関係が満たされている。
(ロ)インバータの出力電圧VLが閾値電圧VTH以下
時刻t23において、インバータの出力電圧VLが薄膜トランジスタT7の閾値電圧(=VTH)以下であれば、薄膜トランジスタT7は(イ)の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタT7のゲート及びソース間電圧を実測すればよい。あるいは、駆動回路120のSPICEシミュレーションを実施し、薄膜トランジスタT7のゲート及びソース間電圧を求めればよい。また、閾値電圧VTHを求めるには、駆動回路120を構成する薄膜トランジスタと同等の薄膜トランジスタにおいて、伝達特性(Ids−Vgs特性)を実施すればよい。具体的手順としては、薄膜トランジスタのドレイン及びソース間電圧VdsをVDD−VSS程度(+12Vなど)と設定し、ゲート及びソース間電圧Vgsを掃引し、飽和領域におけるドレイン及びソース間電流Idsを測定する。√(Ids)−Vgsをプロットの直線部分をx軸に外挿した点がVTHである。あるいは、薄膜トランジスタT8及びT9のW/Lが下式の関係を満たすように選ばれていれば、この条件が満たされていると考えることができる。グラジュアルチャネル近似により電圧VLを見積もると、次式の関係を満たすようにβR9を選ぶことにより、VL≦VTHになると見積もることができる。
時刻t23において、インバータの出力電圧VLが薄膜トランジスタT7の閾値電圧(=VTH)以下であれば、薄膜トランジスタT7は(イ)の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタT7のゲート及びソース間電圧を実測すればよい。あるいは、駆動回路120のSPICEシミュレーションを実施し、薄膜トランジスタT7のゲート及びソース間電圧を求めればよい。また、閾値電圧VTHを求めるには、駆動回路120を構成する薄膜トランジスタと同等の薄膜トランジスタにおいて、伝達特性(Ids−Vgs特性)を実施すればよい。具体的手順としては、薄膜トランジスタのドレイン及びソース間電圧VdsをVDD−VSS程度(+12Vなど)と設定し、ゲート及びソース間電圧Vgsを掃引し、飽和領域におけるドレイン及びソース間電流Idsを測定する。√(Ids)−Vgsをプロットの直線部分をx軸に外挿した点がVTHである。あるいは、薄膜トランジスタT8及びT9のW/Lが下式の関係を満たすように選ばれていれば、この条件が満たされていると考えることができる。グラジュアルチャネル近似により電圧VLを見積もると、次式の関係を満たすようにβR9を選ぶことにより、VL≦VTHになると見積もることができる。
VDD=+12V、VSS=0V、VTH=+4Vとすると、βR9≧0.33となる。実施形態1−2及び実施形態1−3においては、上式の関係が満たされている。
なお、(ロ)の条件よりもさらにβR9を大きくしてもよい。βR9が大きければ大きいほど、時刻t22からt25までのインバータの出力電圧VLが低下し、時刻t23において、薄膜トランジスタT7が非導通状態に移行するのを早めることができる。これにより、時刻t22からt23までの遅延時間を短縮することができる。すなわち、実施形態1−3では、実施形態1−1及び1−2と比較して、遅延時間t23−t22が短縮される。
本実施形態では、図2(a)及び(b)のような単純なシフトレジスタ190を用いることができるため、シフトレジスタ190の回路規模を削減できる。よって、駆動回路120のレイアウト面積の削減や、製造歩留まり向上を実現できる。また、ゲート線電圧がフローティング状態となることを防止することができる。よって、アクティブマトリクスパネルを利用した検出装置100において、読み出し画像の画質を向上させることができる。特に、ゲート線の本数が多く、画素110の電荷量を高分解能で測定する必要がある放射線撮像装置においては、非選択期間のゲート線電位が安定することにより、顕著な画質向上が期待できる。もちろん、LCDなどの表示装置に本実施形態を応用する場合も、回路規模削減、レイアウト面積削減、製造歩留まり向上、及び表示画質向上の効果が期待できる。
(第2の実施形態)
図8は本発明の第2の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図であり、図9(a)は駆動回路120におけるシフトレジスタ190及びデマルチプレクサ195の構成例を示す図である。第2の実施形態と第1の実施形態(図1及び図2(a))との違いは、第1電圧VDD,第2電圧VSSと同様の手段により、駆動回路120への第3電圧VGGの供給が追加されていることである。なお、VGG<VDD−VTHとしておく。また、本実施形態のシフトレジスタ単位回路A(n)の内部構成は、第1の実施形態(図2(b))と同一である。
図8は本発明の第2の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図であり、図9(a)は駆動回路120におけるシフトレジスタ190及びデマルチプレクサ195の構成例を示す図である。第2の実施形態と第1の実施形態(図1及び図2(a))との違いは、第1電圧VDD,第2電圧VSSと同様の手段により、駆動回路120への第3電圧VGGの供給が追加されていることである。なお、VGG<VDD−VTHとしておく。また、本実施形態のシフトレジスタ単位回路A(n)の内部構成は、第1の実施形態(図2(b))と同一である。
図9(b)は、デマルチプレクサ単位回路B(n)の内部構成例を示す。デマルチプレクサ単位回路B(n)は、第1の実施形態と同一の薄膜トランジスタT5〜T9と、容量素子C2とに加え、薄膜トランジスタT10を有する。第5トランジスタT10は、第2トランジスタT7の制御電極及び第3電圧VGGのノード間に接続される。また、デマルチプレクサ単位回路B(n)は、第1の実施形態と同一の端子DIN,DOUT,GCLK,VDD,VSSに加え、電源入力端子VGGを有する。
次に、駆動回路120の動作を説明する。シフトレジスタ190の動作は、第1の実施形態と同様である。また、本実施形態においても、デマルチプレクサ195は、通常モード、画素加算モード、インターレースモードのいずれでも動作する。以下、通常モードのデマルチプレクサ195の動作のみを説明する。
図10は、駆動回路120の先頭部分の詳細を示す回路図である。同図には、シフトレジスタ単位回路A(1)及びデマルチプレクサ単位回路B(1),B(2)が含まれる。デマルチプレクサ単位回路B(1)及びB(2)の端子DOUTにおける出力電圧を、1行目及び2行目のゲート線への出力電圧Vg(1),Vg(2)とする。
図11は、通常モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。クロック信号ΦGCL1及びΦGCL2は、それぞれ位相が互いに180度異なる。デマルチプレクサ単位回路B(1)及びB(2)の点q及びrにおける電圧Vq(1),Vq(2),Vr(1),Vr(2)の時間変化も併記する。以下、順を追って動作を説明する。
(あ)時刻t31以前
VSOUT(1)=Vq(1)=Vq(2)=VSSであり、薄膜トランジスタT6及びT6’は非導通状態である。Vr(1)=Vr(2)=VH、Vg(1)=Vg(2)=VSSである。薄膜トランジスタT7及びT7’はともに導通状態である。
VSOUT(1)=Vq(1)=Vq(2)=VSSであり、薄膜トランジスタT6及びT6’は非導通状態である。Vr(1)=Vr(2)=VH、Vg(1)=Vg(2)=VSSである。薄膜トランジスタT7及びT7’はともに導通状態である。
(い)時刻t31
VSOUT(1)=VDDとなると、電圧Vq(1)及びVq(2)はVDD−VTHまで充電される。その結果、後述の時刻t36まで、薄膜トランジスタT6及びT6’が導通状態となる。また、本実施形態は、第1の実施形態と異なり、薄膜トランジスタT10及びT10’が導通するため、電圧Vr(1)及びVr(2)は、薄膜トランジスタT8及びT10(T8’及びT10’)のチャネル抵抗比によって定まる電圧VH2となる。ここに、VH2は次式によって見積もることができる。
VSOUT(1)=VDDとなると、電圧Vq(1)及びVq(2)はVDD−VTHまで充電される。その結果、後述の時刻t36まで、薄膜トランジスタT6及びT6’が導通状態となる。また、本実施形態は、第1の実施形態と異なり、薄膜トランジスタT10及びT10’が導通するため、電圧Vr(1)及びVr(2)は、薄膜トランジスタT8及びT10(T8’及びT10’)のチャネル抵抗比によって定まる電圧VH2となる。ここに、VH2は次式によって見積もることができる。
ただし、第5トランジスタT10のチャネル幅及びチャネル長をW10及びL10とすると、βR10=(W10/L10)/(W8/L8)である。VH2≧VTHとなるように、βR10を選んでおく。VH2が薄膜トランジスタT7及びT7’の閾値電圧(=VTH)以上であるため、薄膜トランジスタT7及びT7’は導通状態である。また、VGG<VHのためVH2<VHとなり、本実施形態は、第1の実施形態と比較して、薄膜トランジスタT7及びT7’のチャネル抵抗は高い。すなわち、本実施形態の薄膜トランジスタT7及びT7’は、第1の実施形態のものよりも弱い導通状態である。
(う)時刻t32
時刻t32にクロック信号ΦGCL1が立ち上がった瞬間、電圧Vg(1)はすぐに変化せず、Vg(1)=VSSであり、Vq(1)=VDD−VTH、Vr(1)=VH2である。薄膜トランジスタT7は、弱い導通状態を維持する。
時刻t32にクロック信号ΦGCL1が立ち上がった瞬間、電圧Vg(1)はすぐに変化せず、Vg(1)=VSSであり、Vq(1)=VDD−VTH、Vr(1)=VH2である。薄膜トランジスタT7は、弱い導通状態を維持する。
(え)時刻t33
時刻t32からτ程度の時間が経過すると、電圧Vq(1)は2VDD−VSS−VTHまで上昇し、電圧Vg(1)は一定値(=VDD)となる。このとき、電圧Vr(1)は、薄膜トランジスタT8,T9,T10のチャネル抵抗比によって定まる値(=VL2)となり、薄膜トランジスタT7は非導通状態となる。
時刻t32からτ程度の時間が経過すると、電圧Vq(1)は2VDD−VSS−VTHまで上昇し、電圧Vg(1)は一定値(=VDD)となる。このとき、電圧Vr(1)は、薄膜トランジスタT8,T9,T10のチャネル抵抗比によって定まる値(=VL2)となり、薄膜トランジスタT7は非導通状態となる。
(お)時刻t34
時刻t34にΦGCL1=VSSとなった瞬間も、時刻t32と同様、電圧Vg(1)はすぐに変化せず、Vg(1)=VDDであり、Vq(1)=2VDD−VSS−VTH、Vr(1)=VL2である。薄膜トランジスタT7は、非導通状態である。
時刻t34にΦGCL1=VSSとなった瞬間も、時刻t32と同様、電圧Vg(1)はすぐに変化せず、Vg(1)=VDDであり、Vq(1)=2VDD−VSS−VTH、Vr(1)=VL2である。薄膜トランジスタT7は、非導通状態である。
(か)時刻t35
時刻t34からτ程度の時間が経過すると、電圧Vq(1)はVDD−VTHまで低下する。Vg(1)=VSS、Vr(1)=VH2となり、薄膜トランジスタT7は、時刻t31と同様の弱い導通状態となる。以後、時刻t36まで、ΦGCL1=VSS、Vg(1)=VSSの状態が持続する。
時刻t34からτ程度の時間が経過すると、電圧Vq(1)はVDD−VTHまで低下する。Vg(1)=VSS、Vr(1)=VH2となり、薄膜トランジスタT7は、時刻t31と同様の弱い導通状態となる。以後、時刻t36まで、ΦGCL1=VSS、Vg(1)=VSSの状態が持続する。
(き)時刻t35以降
デマルチプレクサ単位回路B(2)も、上記と同様に動作する。すなわち、電圧Vq(2),Vr(2),Vg(2)及び薄膜トランジスタT7’の導通/非導通状態も、それぞれ上記と同様に、クロック信号ΦGCL2の遷移に合わせて変化する。
デマルチプレクサ単位回路B(2)も、上記と同様に動作する。すなわち、電圧Vq(2),Vr(2),Vg(2)及び薄膜トランジスタT7’の導通/非導通状態も、それぞれ上記と同様に、クロック信号ΦGCL2の遷移に合わせて変化する。
(く)時刻t36
VSOUT(1)=VSSとなり、薄膜トランジスタT6及びT6’は、非導通状態となる。薄膜トランジスタT7及びT7’は、ともに導通状態であり、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHである。
VSOUT(1)=VSSとなり、薄膜トランジスタT6及びT6’は、非導通状態となる。薄膜トランジスタT7及びT7’は、ともに導通状態であり、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHである。
(け)時刻t36以降
VSOUT(1)が再びVDDとならない限り、薄膜トランジスタT6及びT6’は、非導通状態を維持する。また、薄膜トランジスタT7及びT7’は、ともに導通状態を維持し、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHの状態が安定に保持される。すなわち、1行目及び2行目のゲート線は、クロック信号ΦGCL1及びΦGCL2の状態によらず、導通状態の薄膜トランジスタT7及びT7’によって第2電圧VSSに結ばれ、フローティング状態とならない。
VSOUT(1)が再びVDDとならない限り、薄膜トランジスタT6及びT6’は、非導通状態を維持する。また、薄膜トランジスタT7及びT7’は、ともに導通状態を維持し、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHの状態が安定に保持される。すなわち、1行目及び2行目のゲート線は、クロック信号ΦGCL1及びΦGCL2の状態によらず、導通状態の薄膜トランジスタT7及びT7’によって第2電圧VSSに結ばれ、フローティング状態とならない。
以上(あ)〜(け)を通じて、薄膜トランジスタT6又はT7(薄膜トランジスタT6’又はT7’)の少なくとも一方は導通状態であるため、1行目(2行目)のゲート線はフローティング状態とならない。なお、シフトレジスタ単位回路A(2),A(3),・・・の動作に合わせて、シフトレジスタ単位回路B(3)以降も同様に動作する。3行目以降のゲート線もフローティング状態とならない。
図15は、本実施形態に適用できる各薄膜トランジスタのチャネル幅、チャネル長及び電圧VGGの一例を示す。また、C1=0.5pF、C2=10pFである。本実施形態は、第1の実施形態と同様、薄膜トランジスタT7のW/L比に対する薄膜トランジスタT6のW/L比(=(W6/L6)/(W7/L7))は同程度以上としておく。また、時刻t33における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、同時刻において、下記(ハ)又は(二)のいずれかの条件を満たす必要がある。
(ハ)薄膜トランジスタT6のチャネル抵抗に対して薄膜トランジスタT7のチャネル抵抗が100倍以上
時刻t33における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、本実施形態は、第1の実施形態と同様に、同時刻において薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍以上でなければならない。この条件が満たされているかどうかを検証するには、同時刻における電圧Vg(n)を実測するか、SPICEシミュレーションを実施し、電圧Vg(n)を求めればよい。あるいは、時刻t33における次式の電圧Vr(n)の見積もり値が第1の実施形態で定義したVLL以下であれば、薄膜トランジスタT6のチャネル抵抗に対して薄膜トランジスタT7のチャネル抵抗が100倍以上であると考えることができる。
時刻t33における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、本実施形態は、第1の実施形態と同様に、同時刻において薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍以上でなければならない。この条件が満たされているかどうかを検証するには、同時刻における電圧Vg(n)を実測するか、SPICEシミュレーションを実施し、電圧Vg(n)を求めればよい。あるいは、時刻t33における次式の電圧Vr(n)の見積もり値が第1の実施形態で定義したVLL以下であれば、薄膜トランジスタT6のチャネル抵抗に対して薄膜トランジスタT7のチャネル抵抗が100倍以上であると考えることができる。
VDD=+12V、VSS=0V、VGG=VSS+2V、VTH=+4Vとすると、実施形態2−1、2−2、2−3においては、Vr(n)≦VLLが満たされている。
(ニ)インバータの出力電圧VLがVTH以下
時刻t33において、インバータの出力電圧VLが薄膜トランジスタT7の閾値電圧(=VTH)以下となるようにすることができれば、薄膜トランジスタT7は(ハ)の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタT7のゲート及びソース間電圧を実測するか、SPICEシミュレーションを実施し、薄膜トランジスタT7のゲート及びソース間電圧を求めればよい。あるいは、(ハ)に示した電圧Vr(n)の見積もり値を用いて、Vr(n)≦VTHであれば、この条件が満たされていると考えることができる。実施形態2−2、2−3においては、上式の関係が満たされている。
時刻t33において、インバータの出力電圧VLが薄膜トランジスタT7の閾値電圧(=VTH)以下となるようにすることができれば、薄膜トランジスタT7は(ハ)の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタT7のゲート及びソース間電圧を実測するか、SPICEシミュレーションを実施し、薄膜トランジスタT7のゲート及びソース間電圧を求めればよい。あるいは、(ハ)に示した電圧Vr(n)の見積もり値を用いて、Vr(n)≦VTHであれば、この条件が満たされていると考えることができる。実施形態2−2、2−3においては、上式の関係が満たされている。
なお、本実施形態は、第1の実施形態と同様に、(ニ)の条件よりもさらにβR9、βR10を大きくしてもよい。βR9、βR10が大きければ大きいほど、時刻t32からt35までのインバータの出力電圧VLが低下し、時刻t33において、薄膜トランジスタT7が非導通状態に移行するのを早めることができる。これにより、時刻t32からt33までの遅延時間を短縮することができる。すなわち、実施形態2−3では、実施形態2−1、2−2と比較して、遅延時間t33−t32が短縮される。また、実施形態2−4のように、VGG=VSSであってもよい。この場合、駆動回路120のレイアウトや電源部140を簡略化することができる。
本実施形態でも、第1の実施形態と同様に、単純なシフトレジスタ190を用いることができるため、回路規模を削減できる。よって、駆動回路120のレイアウト面積の削減や、製造歩留まり向上を実現できる。なお、実施形態2−3のように、薄膜トランジスタT10(T10’)のチャネル幅を非常に小さく選ぶことができるため、薄膜トランジスタT10(T10’)のレイアウト面積への影響は軽微である。
また、以下の理由により、駆動回路120の全体の回路規模に対し、シフトレジスタ190の回路規模を減らすことで、低コスト化が可能となる。薄膜トランジスタ製造工程において、パーティクルなどによる薄膜トランジスタ不良は、薄膜トランジスタ1つにつき一定の確率で、薄膜トランジスタの位置に関係なく発生する。特許文献1の駆動回路では、走査電圧生成回路とシフトレジスタとで回路規模を比べた場合、シフトレジスタの回路規模の方が大きい。特許文献1では、シフトレジスタに1つでも不動作の薄膜トランジスタがあると、リペアを行わなければ製品として機能しない。すなわち、特許文献1の駆動回路は、薄膜トランジスタ不良率の高い工場において低コストで生産することが難しい。それに対し、本実施形態において、シフトレジスタに不良薄膜トランジスタがなく、走査電圧生成回路に不良薄膜トランジスタが発生した場合、1本のゲート線が動作しなくなる(線欠陥が発生する)だけであるので、製品の種類によっては問題がない。
また、ゲート線電圧がフローティング状態となることを防止することができる。よって、アクティブマトリクスパネルを利用した検出装置において、読み出し画像の画質を向上させることができる。さらに、時刻t32よりも前に電圧Vrを低下させておくことで、時刻t32からt33に掛けてのインバータの反転動作を、第1の実施形態と比較してより確実に行わせることができる。よって、本実施形態は、クロック信号ΦGCL1,ΦGCL2などにおけるタイミングマージンや電圧マージンを、第1の実施形態と比較してより多く確保できる。
(第3の実施形態)
図12(a)及び(b)は、本発明の第3の実施形態によるアクティブマトリクスパネルを用いた放射線検出装置の画素の構成例である。図12(a)は平面図であり、図12(b)は図12(a)のA−A’での断面図である。本実施形態では、スイッチ素子112にトップゲート型でダブルゲート型の多結晶シリコン薄膜トランジスタを用いている。スイッチ素子112は、絶縁性基板101の上に、真性半導体領域301と第1導電型の不純物半導体領域302とを含む多結晶シリコン層と、第1絶縁層303と、第1導電層304と、が絶縁性基板101側から順に積層された構成である。真性半導体領域301は薄膜トランジスタのチャネルとして、不純物半導体領域302はソース又はドレインとして、第1絶縁層303はゲート絶縁層として、第1導電層304はゲート又はゲート線160として、それぞれ機能する。スイッチ素子112は第2絶縁層305によって覆われる。この第2絶縁層305は、スイッチ素子112のパッシベーション層として機能する。第2絶縁層305上に設けられた第2導電層306は、第2絶縁層305及び第1絶縁層303に設けられたコンタクトホールにおいて不純物半導体領域302と接続される。ソース及びドレインの一方である不純物半導体領域302と接続された第2導電層306は、変換素子110との接続端子として機能し、ソース及びドレインの他方である不純物半導体領域302と接続された第2導電層306は、信号線170として機能する。第2導電層306は、第3絶縁層307によって覆われる。この第3絶縁層307は、スイッチ素子112及び信号線170のパッシベーション層として機能する。第3絶縁層307は、第4絶縁層308によって覆われる。この第4絶縁層308は、有機絶縁材料からなり、大きな膜厚で準備することにより、平坦化層として機能する。第4絶縁層309の上には、変換素子111が設けられる。複数の変換素子111は、複数のスイッチ素子112に対応し、放射線を電荷に変換する。本実施形態では、変換素子111として、放射線を光に変換するシンチレータ317と、その光を電荷に変換する光電変換素子と、を含むものを用いている。光電変換素子は、第3導電層310と、第1導電型の不純物半導体層311と、真性半導体層312と、第2導電型の不純物半導体層313と、第4導電層314と、が絶縁性基板101側から順に積層された構成である。第3導電層310は、変換素子111の第1電極として機能し、第3絶縁層307及び第4絶縁層308に設けられたコンタクトホール309において第2導電層306と接続される。第1導電型の不純物半導体層311と真性半導体層312と第2導電型の不純物半導体層313には、非晶質シリコンが用いられる。第4導電層314は、変換素子111の第2電極として機能し、電極配線180として機能する第5導電層315と接続される。光電変換素子及び電極配線180は、第5絶縁層316によって覆われ、第5絶縁層316の上にシンチレータ317が配置される。
図12(a)及び(b)は、本発明の第3の実施形態によるアクティブマトリクスパネルを用いた放射線検出装置の画素の構成例である。図12(a)は平面図であり、図12(b)は図12(a)のA−A’での断面図である。本実施形態では、スイッチ素子112にトップゲート型でダブルゲート型の多結晶シリコン薄膜トランジスタを用いている。スイッチ素子112は、絶縁性基板101の上に、真性半導体領域301と第1導電型の不純物半導体領域302とを含む多結晶シリコン層と、第1絶縁層303と、第1導電層304と、が絶縁性基板101側から順に積層された構成である。真性半導体領域301は薄膜トランジスタのチャネルとして、不純物半導体領域302はソース又はドレインとして、第1絶縁層303はゲート絶縁層として、第1導電層304はゲート又はゲート線160として、それぞれ機能する。スイッチ素子112は第2絶縁層305によって覆われる。この第2絶縁層305は、スイッチ素子112のパッシベーション層として機能する。第2絶縁層305上に設けられた第2導電層306は、第2絶縁層305及び第1絶縁層303に設けられたコンタクトホールにおいて不純物半導体領域302と接続される。ソース及びドレインの一方である不純物半導体領域302と接続された第2導電層306は、変換素子110との接続端子として機能し、ソース及びドレインの他方である不純物半導体領域302と接続された第2導電層306は、信号線170として機能する。第2導電層306は、第3絶縁層307によって覆われる。この第3絶縁層307は、スイッチ素子112及び信号線170のパッシベーション層として機能する。第3絶縁層307は、第4絶縁層308によって覆われる。この第4絶縁層308は、有機絶縁材料からなり、大きな膜厚で準備することにより、平坦化層として機能する。第4絶縁層309の上には、変換素子111が設けられる。複数の変換素子111は、複数のスイッチ素子112に対応し、放射線を電荷に変換する。本実施形態では、変換素子111として、放射線を光に変換するシンチレータ317と、その光を電荷に変換する光電変換素子と、を含むものを用いている。光電変換素子は、第3導電層310と、第1導電型の不純物半導体層311と、真性半導体層312と、第2導電型の不純物半導体層313と、第4導電層314と、が絶縁性基板101側から順に積層された構成である。第3導電層310は、変換素子111の第1電極として機能し、第3絶縁層307及び第4絶縁層308に設けられたコンタクトホール309において第2導電層306と接続される。第1導電型の不純物半導体層311と真性半導体層312と第2導電型の不純物半導体層313には、非晶質シリコンが用いられる。第4導電層314は、変換素子111の第2電極として機能し、電極配線180として機能する第5導電層315と接続される。光電変換素子及び電極配線180は、第5絶縁層316によって覆われ、第5絶縁層316の上にシンチレータ317が配置される。
ここで、本実施形態では、変換素子111として、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含む間接型変換素子を用いたが、本実施形態はそれに限定されるものではない。変換素子111として、非晶質セレンなどによって放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子112として、多結晶シリコン薄膜トランジスタを用いたが、本実施形態はそれに限定されるものではない。非晶質シリコン薄膜トランジスタや酸化物半導体を用いた酸化物薄膜トランジスタ、有機半導体を用いた有機薄膜トランジスタも用いることができる。また、ゲルマニウム等の他の半導体材料を用いてもよい。
図13は、上記の放射線検出装置を用いた放射線検出システムの例である。放射線源であるX線チューブ6050で発生したX線6060は、患者あるいは被験者6061の胸部6062を透過し、上記の放射線検出装置(アクティブマトリクスパネル)100に入射する。この入射したX線には患者6061の体内部の情報が含まれている。放射線検出装置100は、X線の入射に対応して放射線を電荷に変換して、電気的情報を得る。この情報は、デジタルデータに変換され、信号処理手段となるイメージプロセッサ6070により画像処理され、制御室の表示手段となるディスプレイ6080で観察できる。また、この情報は、電話回線6090等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ6081に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また、記録手段となるフィルムプロセッサ6100により、記録媒体となるフィルム6110に記録することもできる。
第1〜第3の実施形態によるアクティブマトリクスパネルは、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される、検出装置及び検出システムに適用することができる。また、アクティブマトリクスパネルを用いた表示装置に適用することもできる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
112 スイッチ素子、120 駆動回路、160 ゲート線、190 シフトレジスタ、191 シフトレジスタ単位回路、195 デマルチプレクサ、196 デマルチプレクサ単位回路、T1〜T10 薄膜トランジスタ
本発明は、検出装置、及び、検出システムに関する。
本発明の目的は、検出装置におけるゲート線の駆動回路のレイアウト面積を削減し、製造歩留まりを向上させることである。
本発明の検出装置は、放射線又は光を電荷に変換する複数の変換素子と、前記複数の変換素子と対応し、前記変換された電荷に応じた電気信号を出力する複数のトランジスタと、前記複数のトランジスタの制御電極に接続されたゲート線と、前記トランジスタを導通状態にする導通電圧及び前記トランジスタを非導通状態にする非導通電圧を前記ゲート線に供給する駆動回路とを有し、前記駆動回路は、相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタと、前記複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサとを有し、前記デマルチプレクサ単位回路は、第1トランジスタと第2トランジスタとを有し、前記第1トランジスタは、導通状態である時に前記ゲート線に前記導通電圧を供給し、非導通状態である時に前記ゲート線に前記導通電圧を供給せず、前記第2トランジスタは、導通状態である時に前記ゲート線に前記非導通電圧を供給し、非導通状態である時に前記ゲート線に前記非導通電圧を供給せず、前記第1トランジスタは、前記第2トランジスタが前記導通状態である時に、前記非導通状態から前記導通状態に変化することを特徴とする。
Claims (11)
- 複数のトランジスタの制御電極に接続されたゲート線と、
前記ゲート線に導通電圧及び非導通電圧を供給する駆動回路とを有し、
前記駆動回路は、
相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタと、
前記複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサとを有し、
前記デマルチプレクサ単位回路は、
前記ゲート線に前記導通電圧を供給するための第1トランジスタと、
前記ゲート線に前記非導通電圧を供給するための第2トランジスタとを有し、
前記第1トランジスタは、前記第2トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とするアクティブマトリクスパネル。 - 前記ゲート線の電圧が前記導通電圧に変動した後に、前記第2トランジスタが非導通状態になることを特徴とする請求項1記載のアクティブマトリクスパネル。
- 前記デマルチプレクサ単位回路は、前記第1トランジスタ、前記第2トランジスタ及び前記ゲート線の相互接続ノードの電位を入力信号とし、前記入力信号を反転した信号を前記第2トランジスタの制御電極に出力するインバータを有し、
前記インバータは、
前記第2トランジスタの制御電極に第1電圧を供給する第3トランジスタと、
前記第2トランジスタの制御電極に第2電圧を供給する第4トランジスタとを有することを特徴とする請求項1又は2記載のアクティブマトリクスパネル。 - 前記ゲート線の電圧が前記導通電圧に変動した後に、前記第1トランジスタのチャネル抵抗に対する前記第2トランジスタのチャネル抵抗比が100倍以上になることを特徴とする請求項1〜3のいずれか1項に記載のアクティブマトリクスパネル。
- 前記ゲート線の電圧が導通電圧に変動した後に、前記第2トランジスタの制御電極の電圧が前記第2トランジスタの閾値電圧以下になることを特徴とする請求項1〜5のいずれか1項に記載のアクティブマトリクスパネル。
- 請求項1〜9のいずれか1項に記載のアクティブマトリクスパネルと、
前記複数のトランジスタに対応し、放射線を電荷に変換する複数の変換素子と
を有することを特徴とする検出装置。 - 請求項10記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と
を有することを特徴とする検出システム。
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