JP2019145871A - イメージセンサ及びイメージセンサの駆動方法 - Google Patents

Abstract

【課題】イメージセンサの走査回路から発生するノイズを低減することができる。【解決手段】イメージセンサは、光電変換素子と光電変換素子に接続されたスイッチング素子とを含む画素がマトリクス状に配置された画素マトリクスを含み、画素マトリクスの画素行を選択し選択中の画素に信号を出力してスイッチング素子を導通状態にする選択処理を順次実行し、選択中の画素行の画素の光電変換素子からの信号を検出する検出処理を実行し、複数の制御信号に基づいて該選択処理を実行し、該複数の制御信号のうち、全ての画素行について該選択処理及び該検出処理が行われる期間より短い周期を有する制御信号の周期は、１画素行について該選択処理及び該検出処理が行われる期間以下である。【選択図】図７

Description

本開示は、イメージセンサ及びイメージセンサの駆動方法に関する。

ガラス基板上に光電変換素子とＴＦＴ（薄膜トランジスタ）からなるスイッチング素子とを含む画素を配置したイメージセンサは、Ｘ線透過像の撮像素子として用いられることがある。その理由は、Ｘ線は可視光のような縮小光学系を構築するのが困難なため、検体と同程度の大きさを有する撮像素子が必要となるからである。

Ｘ線の撮像素子として用いられるイメージセンサは、光電変換素子に保持されたＸ線の照射量に対応する信号電荷を、画素に配置されたＴＦＴを導通させて外部に取り出すことにより、信号を読み出す。

イメージセンサに用いられるＴＦＴとして、ａ−Ｓｉ（アモルファスシリコン）、及びｐｏｌｙ−Ｓｉ（多結晶シリコン）があるが、Ｘ線撮像素子としてｐｏｌｙ−Ｓｉが使われる例は殆ど無い。その理由は、ｐｏｌｙ−Ｓｉ ＴＦＴは、ｐｏｌｙ−Ｓｉ半導体薄膜の結晶粒径の制御が困難であるため、結晶粒界に伴う閾値電圧のばらつきが大きくなり、結果としてＦＰＮ（固定パターンノイズ、Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）が大きくなるからである。

また、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）に代表されるアモルファス酸化物半導体によるＴＦＴも、その電流駆動能力の高さ、アモルファス薄膜であることによるＴＦＴの閾値電圧均一性が高さ、という利点があるため、盛んに研究、開発が行われている。ただし、ａ−Ｓｉ ＴＦＴ、アモルファス酸化物半導体ＴＦＴ共に、実用的な特性を有するＰ型半導体材料が見出されておらず、Ｎ型の導電型であるＴＦＴしか実用化されていない。

近年、Ｘ線撮像の主流は、Ｘ線感光フィルムからイメージセンサに急速に移り変わり、これに伴い、イメージセンサの低コスト化が強く求められている。イメージセンサの低コスト化の手段として、センサ基板上に走査回路を作りこむという方法が考えられる。特許文献１は、センサ基板上にＴＦＴによる走査回路が形成されたイメージセンサを開示している。

特許文献１に記載のイメージセンサは、画素がライン状に配置された１次元イメージセンサであり、各画素のＴＦＴのゲートを駆動する走査回路がＴＦＴによって構成されている。特許文献１に記載のイメージセンサに含まれる走査回路は、レシオ型インバータと伝送ゲートを含むシフトレジスタであり、単一導電型（Ｎ型またはＰ型）のＴＦＴのみで回路を構成できる。

また、特許文献２は、単一の導電型のＴＦＴのみで構成され、消費電力の小さい走査回路を開示する。特許文献２に記載の走査回路には、レシオ型インバータが用いられておらず、ＴＦＴに定常的に電流が流れることが無い。こなお、特許文献２に記載の走査回路は、液晶表示装置のゲート線を駆動する走査回路であるが、機能的にはイメージセンサに用いられる走査回路と同じである。

特開平４−１８０４５４号公報 特開２０１１−８５６８０号公報

特許文献１に記載の走査回路にはレシオ型インバータが用いられているため、電源（ＶＤＤとＧＮＤ）間に定常的に電流が流れ消費電力が大きくなるという問題がある。さらに、ＴＦＴに定常的に電流が流れるとノイズを発生させるため、イメージセンサのＳ／Ｎを低下させるという問題も引き起こす。

特許文献２に記載の走査回路は、消費電力が小さく、かつＴＦＴに定常的に電流が流れるわけではない。しかし、特許文献２に記載の走査回路がイメージセンサに適用された場合には、走査回路をノイズ源とするＦＰＮ（固定パターンノイズ）が発生する。そこで、本開示の一態様は、イメージセンサの走査回路から発生するノイズを低減することを目的とする。

上記課題を解決するために、本開示の一態様は以下の構成を採用する。イメージセンサは、光電変換素子と、前記光電変換素子に接続されたスイッチング素子と、を含む画素、がマトリクス状に配置された画素マトリクスと、前記画素マトリクスの画素行を選択し、選択中の画素行の画素に出力信号を出力してスイッチング素子を導通状態にする、選択処理を各画素行について順次実行する走査部と、前記選択中の画素行の画素の光電変換素子からの信号を検出する、検出処理を実行する検出部と、を含み、前記走査部は、複数の制御信号の入力を受け付け、前記複数の制御信号に基づいて、各画素行について前記選択処理を実行し、前記複数の制御信号のうち、全ての画素行について前記選択処理及び前記検出処理が行われる第１期間より短い周期、を有する制御信号である短周期制御信号の周期は、１画素行について前記選択処理及び前記検出処理が行われる第２期間以下である。

本開示の一態様によれば、イメージセンサの走査回路から発生するノイズを低減することができる。

実施例１におけるイメージセンサの構成例を示すブロック図である。 実施例１におけるイメージセンサに適用可能な画素の回路構成例を示す回路図である。 実施例１におけるイメージセンサに適用可能な走査回路の構成例を示すブロック図である。 実施例１における走査回路のブロックの回路構成例を示す回路図である。 実施例１における検出回路の構成例を示すブロック図である。 実施例１における検出回路ブロックの回路構成例を示した回路図である。 実施例１における走査回路の動作例を示すタイミングチャートである。 実施例２における走査回路の構成例を示すブロック図である。 実施例２における走査回路のブロックの回路構成例を示す回路図である。 実施例２における走査回路の動作例を示すタイミングチャートである。 実施例３における走査回路の構成例を示すブロック図である。 実施例３における走査回路のブロックの回路構成例を示す回路図である。 実施例３における走査回路のフォワード方向へパルスが出力される動作例を示すタイミングチャートである。 実施例３における走査回路のリバース方向へパルスが出力される動作例を示すタイミングチャートである。 実施例４における走査回路の構成例を示すブロック図である。 実施例４における走査回路のブロックの回路構成例を示す回路図である。 実施例４における走査回路のフォワード方向へパルスが出力される動作例を示すタイミングチャートである。 実施例４における走査回路のリバース方向へパルスが出力される動作例を示すタイミングチャートである。 実施例１乃至５における、転送部の機能ブロックを示すブロック図である。 実施例１乃至５におけるイメージセンサの他の構成例を示すブロック図である。 実施例５における走査回路の構成例を示すブロック図である。 実施例５における走査回路の転送ブロックの回路構成例を示す回路図である。 実施例５における選択ブロックの回路図。 実施例５における走査回路の奇数フレームの動作を示すタイミングチャートである。 実施例５における走査回路の奇数フレームの動作を示すタイミングチャートである。

以下、添付図面を参照して実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。また、図面に描かれた形状は、実際の寸法及び比率とは必ずしも一致しない。

また、各図面におけるハッチングは、各構成要素を区別するためのものでもあり、必ずしも切断面を意味するものではない。また、本実施形態ではスイッチング素子としてトランジスタ（以降Ｔｒと表記）が用いられる例について説明する。ＴｒはＴＦＴを含むものであり、本実施形態においてＴｒをＴＦＴと解釈してもよい。

図１は、本実施例のイメージセンサの構成例を示すブロック図である。イメージセンサ１０は、画素マトリクス２００、走査回路４００、及び検出回路３００を含む。画素マトリクス２００において、縦方向に配置された信号線（Ｓ１−Ｓｍ）と横方向に配置されたゲート線（Ｇ１−Ｇｎ）との各交点に配置された画素２１０がマトリクス上に配置されている。信号線（Ｓ１−Ｓｍ）は、それぞれ、異なる画素列に接続されている。ゲート線（Ｇ１−Ｇｎ）は、それぞれ、異なる画素行に接続されている。

画素マトリクス２００と走査回路４００とは、センサ基板１００上に集積化されている。センサ基板１００は、絶縁性基板（例えばガラス基板）である。信号線（Ｓ１−Ｓｍ）は検出回路３００に接続され、ゲート線（Ｇ１−Ｇｎ）は走査回路４００に接続される。また、全ての画素２１０に共通のバイアス配線（Ｂｉａｓ）が接続されている。

図２は、本実施例のイメージセンサ１０に適用可能な画素２１０の回路構成例を示す回路図である。図２の画素２１０は、図１における上からｉ行目、左からｊ列目の画素２１０である。画素２１０は、光電変換素子２２０とスイッチング素子であるＴｒ２３０とを含む。フォトダイオードは、光電変換素子２２０の一例である。以下、光電変換素子２２０がフォトダイオードであるものとして説明する。

Ｔｒ２３０のゲート端子はゲート線Ｇｉに接続され、ドレイン端子は信号線Ｓｊに接続され、ソース端子は光電変換素子２２０であるフォトダイオードのカソード端子に接続される。図２の例において、光電変換素子２２０であるフォトダイオードのアノード端子は、バイアス配線（Ｂｉａｓ）に接続されている。

図３は、本実施例のイメージセンサ１０に適用可能な走査回路４００の構成例を示すブロック図である。走査回路４００は、例えば、一列に配列された複数の転送部（以下、ブロック５００と呼ぶ）を含む。各ブロック５００は、隣接するブロック５００に接続されている。各ブロック５００は少なくとも一つの出力信号（ＯＵＴｉ、ｉは１以上ｎ以下の整数）を出力する。出力信号ＯＵＴｉは、ゲート線Ｇｉに接続された出力端子に出力される。

各ブロック５００には複数のクロック信号（図３の例ではＣＬＫ１、ＣＬＫ２）が供給される。また、隣接するブロック５００間で出力信号、及び当該ブロックの内部出力信号（ＩＯＵＴｉ）を授受する配線が接続されている。ただし、走査回路４００の端部に位置する一方のブロック５００には、外部からスタート信号（ＳＴ）が入力される。

走査回路４００の機能に応じて、他の制御信号が入力される場合もある。なお、図３では、５個のブロック５００が抜粋されて記載されているが、走査回路４００のブロック数は、イメージセンサ１０のゲート線の本数に１を加えた数以上である。

図４は、図３のイメージセンサ１０に適用可能な走査回路４００の（ｉ段目）ブロック５００の回路構成例を示す回路図である。ブロック５００のうち、走査回路４００において端部に位置するブロック５００のうちスタート信号ＳＴが入力されるブロック５００を初段ブロック、他方の端部に位置するブロック５００を最終段ブロックと呼ぶ。

また、走査回路４００において初段ブロック側から数えてｉ番目のブロックをｉ段目ブロックとも呼ぶ。あるブロック５００に隣接するブロック５００のうち、初段ブロック側のものを、当該あるブロック５００の前段ブロックと呼び、最終段ブロック側のものを当該あるブロック５００の後段ブロックと呼ぶ。図４はｉ段目ブロックの回路構成例を示す。

図３で示した走査回路４００は、２種類のクロック信号（ＣＬＫ１、ＣＬＫ２）、前段ブロックからの出力信号（ＯＵＴｉ−１）、及び後段ブロックからの内部出力信号（ＩＯＵＴｉ＋１）とで制御される。また図中のＶＤＤ、ＶＳＳはそれぞれ、高電位側の電源、低電位側の電源を示す。

なお、初段ブロックにおいては前段ブロックの出力信号の代わりにスタート信号が入力される。また、ブロック５００の数がイメージセンサのゲート線の本数よりも１以上大きい理由は、後段ブロックの内部出力が制御に用いられるためである。最終段ブロックに入力される内部出力が外部から供給される場合は、走査回路４００内のブロック５００の数とイメージセンサのゲート線の本数とが、同じであってもよい。

図５は、本実施例のイメージセンサ１０に適用可能な検出回路３００の構成例を示すブロック図である。検出回路３００は、イメージセンサ１０の信号線の数以上の一列に配置された検出回路ブロック３１０を含む。検出回路ブロック３１０は、イメージセンサ１０の各信号線に接続される入力端子（ＩＮ１−ＩＮ５）を有し、制御信号ＲＳＴ及びＳＭＰによって制御される。

図６は、検出回路ブロック３１０の回路構成例を示す回路図である。検出回路ブロック３１０は、例えば、作動増幅回路３２０、フィードバック容量３３０、リセットスイッチ３４０、リファレンス電源３５０、サンプリング容量３６０、及びサンプリングスイッチ３７０を含む。

検出回路ブロック３１０は２つの機能ブロックを含む。一方の機能ブロックは、作動増幅回路３２０、フィードバック容量３３０、リセットスイッチ３４０、及びリファレンス電源３５０を含む積分回路である。もう一方は、サンプリング容量３６０及びサンプリングスイッチ３７０を含むサンプリング回路である。積分回路のリセットスイッチ３４０は、制御信号ＲＳＴで開閉を制御され、サンプリング回路のサンプリングスイッチ３７０は、制御信号ＳＭＰで開閉を制御される。

図７は、本実施例の走査回路４００の動作例を示すタイミングチャートである。ここでは、走査回路４００に含まれるＴｒがＮ型の導電型であり、その閾値電圧が正である場合の動作例を説明する。走査回路４００についての動作例を先に説明し、その後にイメージセンサ１０全体としての動作例について説明する。

まず、走査回路４００の動作例について説明する。タイミングチャート上の期間Ｔ０乃至Ｔ５はそれぞれ、イメージセンサ１０が１本のゲート線に接続された１画素行分の信号を出力する期間（以下、水平期間とも呼ぶ）を示す。各水平期間において、クロック信号ＣＬＫ１、ＣＬＫ２には、各々タイミングを異にしてパルスが印加される。

クロック信号は、例えば、１水平期間を周期とする矩形波である。また、複数のクロック信号が同時にハイレベル状態である期間が存在しないことが望ましい。またクロック信号それぞれについて、各水平期間における信号が同一であること、即ち各水平期間においてパルスが立ち上がるタイミング、パルス幅、及びパルスの高さは一致することが望ましい。

期間Ｔ０において、スタート信号ＳＴのパルスと、クロック信号ＣＬＫ２のパルスが、同期して印加される。なお、スタート信号ＳＴを含む全ての制御信号の電位はＶＳＳ以上、かつＶＤＤ以下である。なお、初段ブロックの図４における出力信号ＯＵＴｉ−１は、スタート信号ＳＴに相当する。このときの、初段ブロックの動作について説明する。Ｔｒ５０９とＴｒ５１０とが導通状態となる。さらに、ノードＮ１Ａが高電位（ＶＤＤに近い電位）に充電され、ノードＮ１Ｂの電位がＶＳＳと同電位に充電され、スタート信号ＳＴがローレベルとなっても各々その電位が保持される。そのため、Ｔｒ５０７が導通し、Ｔｒ５０８が非導通となる。

次にクロック信号ＣＬＫ１がハイレベルとなると、Ｔｒ５０７が導通しているため、内部出力信号ＩＯＵＴｉの電位が上昇する。さらに、Ｔｒ５０７のソース−ゲート間の寄生容量によりノードＮ１Ａの電位も上昇するため、内部出力信号ＩＯＵＴｉがクロック信号ＣＬＫ１のハイレベルと同じＶＤＤの電位まで上昇する。従って、クロック信号ＣＬＫ１のパルスと同様のパルスが若干の遅延を伴って内部出力信号ＩＯＵＴｉに出力される。

内部出力信号ＩＯＵＴｉは、Ｔｒ５０３とＴｒ５０４のゲートに接続されていることから、Ｔｒ５０３とＴｒ５０４は内部出力信号ＩＯＵＴｉがハイレベルとなる期間に導通状態となる。このとき、ノードＮ１Ｃが高電位（ＶＤＤに近い電位）に充電され、ノードＮ１ＤがＶＳＳの電位に充電され、内部出力信号ＩＯＵＴｉがローレベルになっても各々のノードの電位は保持される。その結果、Ｔｒ５０１が導通し、Ｔｒ５０２が非導通となる。

続いて、期間Ｔ１において、クロック信号ＣＬＫ２がハイレベルとなると、Ｔｒ５０１が導通しているため、出力信号ＯＵＴｉの電位が上昇し、かつ、Ｔｒ５０１のソース−ゲート間の寄生容量によりＮ１Ｃの電位も上昇するため、出力信号ＯＵＴｉの電位がクロック信号ＣＬＫ２のハイレベルと同じＶＤＤまで上昇する。そのため出力信号ＯＵＴｉには、クロック信号ＣＬＫ２のパルスと同様のパルスが若干の遅延を伴って出力される。

出力信号ＯＵＴｉは、Ｔｒ５１２及びＴｒ５１３のゲートに接続されているため、この２つのＴｒは共に出力信号ＯＵＴｉがハイレベルの期間に導通状態となる。このとき、ノードＮ１ＡがＶＳＳの電位に充電され、ノードＮ１Ｂが高電位（ＶＤＤに近い電位）に充電され、各々のノードでその電位が保持される。その結果、Ｔｒ５０９が非導通、Ｔｒ５０８が導通の状態となり、内部出力信号ＩＯＵＴｉの電位がＶＳＳに変わる。

初段ブロックと同様の動作により、２段目ブロックの内部出力信号ＩＯＵＴｉ＋１に、期間Ｔ２におけるＣＬＫ１のパルスと同様のパルスが若干の遅延を伴って出力される。従って、初段ブロックのＴｒ５０５、Ｔｒ５０６が導通状態となり、ノードＮ１ＣがＶＳＳの電位に充電され、ノードＮ１Ｄが高電位（ＶＤＤに近い電位）に充電され、各々のノードでその電位が保持される。そのため、初段ブロックのＴｒ５０１が非導通状態となり、Ｔｒ５０２が導通状態となり、出力信号ＯＵＴｉにはＶＳＳ電位が供給される。

以上の動作が全てのブロックで順次行われることで、イメージセンサ１０のｎ本のゲート線に、順次ＣＬＫ２に同期したパルスが出力される動作が実現される。また、走査回路４００において、電源（ＶＤＤ、ＶＳＳ）間に直列に配置されたＴｒが同時に導通状態になることが無いため、消費電力が小さく、かつ電流によるノイズの発生も小さい。

また、本実施例のイメージセンサ１０に適用可能な走査回路４００に用いられるクロック信号は２種類である。従って、クロックを生成する外部回路を簡略化できる。但し、走査回路４００の内部に、フレーム期間中に、電圧を保持する必要が生ずる箇所（ノードＮ１Ａ、Ｎ１Ｂ、Ｎ１Ｃ、Ｎ１Ｄ）が存在する。従って、走査回路４００内のＴｒをＩＧＺＯに代表されるような酸化物半導体ＴＦＴで構成することが望ましい。これにより、Ｔｒのリーク電流を小さくし、ひいては動作安定性が向上する。

なお、フレーム期間とは、イメージセンサ１０の全ての画素の信号を出力するために必要な期間である。画素行がｎ行である場合、フレーム期間の長さはｎ水平期間以上である（但し、後述する実施例３及び実施例４においては、ｎ＋１水平期間以上である）。

また、前述の説明の中で高電位（ＶＤＤに近い電位）という表現が用いられているが、これは具体的にはＶＤＤの電位からＴｒの閾値電圧を引いた電位である。正の閾値電圧を持つＴｒは、ドレインの電圧にそのＴｒの閾値電圧を加えた電圧以上の電圧をゲートに印加しないと、ソースの電位をドレインの電圧にすることができないため、そのような電位が発生する。

次に、本実施例のイメージセンサ１０全体の動作例について説明する。前述のようにイメージセンサ１０の各ゲート線に順次パルスが出力されると、イメージセンサでは以下のような動作が行われる。

期間Ｔ１において、制御信号ＲＳＴがハイレベルとなるパルスが出力される。これにより検出回路３００のフィードバック容量３３０の電荷が放電され、積分回路がリセットされる。その後、ゲート線Ｇ１にＣＬＫ２に同期したパルスが出力される。すると、ゲート線Ｇ１に接続された画素のＴｒが導通状態となる。

ここで、光電変換素子２２０であるフォトダイオードのアノード端子はバイアス配線に接続されており、信号線は積分回路の作動増幅回路によりリファレンス電源電圧が印加されるため、フォトダイオードにはバイアス配線の電圧とリファレンス電源電圧との差分電圧が充電される。この差分電圧は、アノード電位に対しカソード電位の方が高くなる逆バイアス電圧に設定される。フォトダイオードを、この逆バイアス電圧にまで再充電するために必要な電荷は、フォトダイオードに照射された光量に依存するため、その電荷を検出回路ブロックの積分回路で積分することで、光信号を電圧に変換することができる。

その後、制御信号ＳＭＰがハイレベルとなるパルスが出力され、積分回路の出力電圧がサンプリング容量３６０に保持され、制御信号ＳＭＰがローレベルに変わった時間の積分回路の出力電圧が、サンプリング回路に保持される。この保持された電圧がフォトダイオードに照射された光量に対応した信号電圧である。これらの動作が全てのゲート線に対して順次行われることで、イメージセンサ１０上の全てのフォトダイオードに照射された光量を電圧変換して読み出すことができる。

ここで、本実施例のイメージセンサ１０の特徴を整理すると以下のようになる。走査回路４００を制御するための制御信号のうち、フレーム期間よりも短い周期を有するものは、クロック信号ＣＬＫ１、ＣＬＫ２のみであり、これらの周期は１水平期間である。

また、本実施例において、走査回路４００をセンサ基板１００上に画素と同時に形成することが可能なため、イメージセンサ１０を低コストに製造することができる。さらに、走査回路４００に含まれるＴｒの導電型は全て同じであるにも関わらず、走査回路４００をノイズ源とするノイズを大幅に低減することができ、ひいてはＦＰＮの低減、Ｓ／Ｎ比の向上、及びダイナミックレンジの向上を実現することができる可能となる。以下、その理由について説明する。

まず、本実施例のイメージセンサ１０が低コストで製造できる理由は、前述したように走査回路４００をセンサ基板１００上に画素と同時に形成することが可能であることにより、走査回路用のＩＣのコスト、及び当該ＩＣを実装するためのコストが必要なくなるからである。

次に、ノイズを低減できる理由について説明する。本実施例のイメージセンサ１０において、図７のタイミングチャートが示すように、クロック信号ＣＬＫ１、ＣＬＫ２を含めスタート信号を除く全ての制御信号が、各水平期間内で必ず電圧変動している。

一方、従来のイメージセンサにおいて、スタート信号を除く全ての制御信号が、各水平期間で必ず電圧変動しているわけではない。具体的には、例えば、２種類のクロック信号で制御されるイメージセンサにおいて、一方のクロック信号（以下、Ｃ−ＣＬＫ１と呼ぶ）は水平期間Ｔ１、Ｔ３のような奇数番目の水平期間でのみ電圧が変動し、他方のクロック信号（Ｃ−ＣＬＫ２と呼ぶ）は、水平期間Ｔ２、Ｔ４のような偶数番目の水平期間でのみ電圧が変動する。これにより、奇数番目の水平期間に混入するノイズと、偶数番目の水平期間に混入するノイズと、が異なることになる。

一般に、イメージセンサは、画素のＴｒを導通状態にして、フォトダイオードを逆バイアスに再充電し、信号線を介してその電荷を読み出すことで、各画素のフォトダイオードに保持された信号電荷を読み出す。各フォトダイオードに保持された信号電荷はきわめて小さく、その電荷が信号線を流れ積分回路で積分される期間内に、信号線に電磁ノイズが加わると、その電磁ノイズが信号に加算されることになる。その電磁ノイズは、動作環境に依存するノイズだけでなく、イメージセンサを構成する走査回路や、検出回路を制御する制御信号の電位変動も含まれる。

前述した従来のイメージセンサにおいて、奇数番目の水平期間においてクロック信号Ｃ−ＣＬＫ１は電位変動するが、クロック信号Ｃ−ＣＬＫ２は電位変動しない。その結果、奇数番目の水平期間においては、クロック信号Ｃ−ＣＬＫ１の電位変動に伴う電磁ノイズが信号に加算されるものの、クロック信号Ｃ−ＣＬＫ２の電位変動に伴う電磁ノイズは発生しない。

同様に偶数番目の水平期間では、クロック信号Ｃ−ＣＬＫ１は電位変動せず、クロック信号Ｃ−ＣＬＫ２だけが電位変動しない。その結果、偶数番目の水平期間においては、クロック信号Ｃ−ＣＬＫ２の電位変動に伴う電磁ノイズが信号に加算されるものの、クロック信号Ｃ−ＣＬＫ１の電位変動に伴う電磁ノイズは発生しない。

つまり、奇数番目の水平期間と偶数番目の水平期間において、読み出される信号に加算される電磁ノイズが異なる。ここで、一般的には、イメージセンサの信号電荷は、最大でも１ｐＣ程度であり、期待される分解能は数ｆＣのオーダである。そのため、異なるクロック信号のパルス振幅をどれだけ精度良く調整しても、信号電荷に加算される電磁ノイズを完全にそろえることはできない。

結果として、イメージセンサに均一な光が照射されたとしても、奇数番目の画素行と偶数番目の画素行とにおいて検出される信号電圧に差が生じる。これにより、信号をグレーレベルの違いで表示させると、奇数番目の画素行と偶数番目の画素行との間に横線状のムラが発生する。

一方、本実施例のイメージセンサ１０は、全ての水平期間において、スタート信号を除く全ての制御信号の電位が変動し、その電位変動量は等しい。従って、スタート信号がハイレベルとなる水平期間を除く全ての水平期間において、全ての制御信号の電磁ノイズが等しく信号に加算される。結果として、本実施例のイメージセンサ１０においては、前述した横筋状のムラは発生しない。このノイズはイメージセンサ１０のサイズが大きく、画素数が多いほどより顕在化するため、大型の高精細イメージセンサにおいて、本実施例の方法はより顕著な効果を発揮する。さらに、本実施例の方法は、可視光に限らず、例えば、Ｘ線による静止画像及び動画像の検出においても、前述した効果が得られる。

前述した従来のイメージセンサで発生する横筋状のムラは、時間的に変動しない固定パターンノイズに分類されるノイズであり、検出回路にノイズ除去機能を追加することや、信号をデジタル化した後のソフトウエア上の処理で取り除くことも可能である。しかし、このような対処がされることにより、検出回路のコストアップや、ダイナミックレンジの減少、及びソフトウエア処理時間の増大等の別の問題が発生する。

つまり、本実施例のイメージセンサ１０を、Ｘ線撮像装置に適用することにより、このような対処をせずとも、低コストにＸ線撮像装置を製造することができる。また、本実施例の走査回路４００の動作に必要とされる最低限の外部からの制御信号は、スタート信号と２種類のクロック信号である。つまり、本実施例の走査回路４００の動作は、数少ない制御信号によって実現可能であるため、その分ノイズ源が少なくなる。なお、本実施例のイメージセンサ１０は、Ｘ線透過像の静止画の撮像、及び動画の撮像に適用可能である。

本実施例のイメージセンサ１０は、実施例１のイメージセンサ１０と走査回路４００が異なる。実施例１との相違点を説明する。図８は、本実施例の走査回路４００の構成例を示すブロック図である。クロック信号の数が４種類（ＣＬＫ１−ＣＬＫ４）である点、及び各ブロック５００に後段ブロックからの内部出力信号（ＩＯＵＴｉ＋１）が入力されない点において、実施例１の走査回路４００と異なる。図９は、本実施例の走査回路４００の１つのブロック５００（ｉ段目ブロック）の回路構成例を示す回路図である。ブロック５００それぞれの回路は、例えば、１２個のＴｒを含む。

図１０は、本実施例の走査回路４００の動作例を示すタイミングチャートである。各水平期間において、４種類のクロック信号ＣＬＫ１−ＣＬＫ４には、タイミングが異なるパルスが出力される。水平期間Ｔ０において、クロック信号ＣＬＫ３のパルスに同期してスタート信号ＳＴのパルスが出力される。

すると、初段ブロックにおいて、Ｔｒ５３９及びＴｒ５４０が導通状態となり、ノードＮ３Ａが高電位（ＶＤＤに近い電位）に充電され、ノードＮ３ＢがＶＳＳの電位に充電され、スタート信号ＳＴがローレベルに変化してもその電圧を保持する。そのため、Ｔｒ５３７が導通状態、Ｔｒ５３８が非導通状態となる。

続いて、水平期間Ｔ１において、クロック信号ＣＬＫ１がハイレベルになると、Ｔｒ５３７が導通状態であることから、内部出力信号ＩＯＵＴｉの電位が上昇し、かつＴｒ５３７のソース−ゲート間の寄生容量によりノードＮ３Ａの電位も上昇する。これにより、内部出力信号ＩＯＵＴｉの電位がＶＤＤに達する。

その後、クロック信号ＣＬＫ１がローレベルに変わると内部出力信号ＩＯＵＴｉの電位もＶＳＳに変わる。つまり、クロック信号ＣＬＫ１のパルスと同様のパルスが若干の遅延を伴って内部出力信号ＩＯＵＴｉに出力される。ノードＮ３Ｄには、Ｔｒ５３３とＴｒ５３４のゲートが接続されているため、内部出力信号ＩＯＵＴｉがハイレベルの期間に、ノードＮ３Ｃが高電位（ＶＤＤに近い電位）に充電され、ノードＮ３ＤがＶＳＳの電位に充電され、内部出力信号ＩＯＵＴｉの電位がローレベルに変化した後もその電位が保持される。

クロック信号ＣＬＫ１のパルスが出力された後、クロック信号ＣＬＫ２にパルスが出力される。すると、Ｔｒ５４１、Ｔｒ５４２が導通状態となり、ノードＮ３ＡにＶＳＳの電位が充電され、ノードＮ３Ｂに高電位（ＶＤＤに近い電位）が充電され、ＣＬＫ２がローレベルに変化してもその電位を保持する。

クロック信号ＣＬＫ３のパルスが出力されるとＴｒ５３１が導通状態であることから、ＯＵＴｉの電位が上昇し、かつＴｒ５３１のソース−ゲート間の寄生容量によりノードＮ３Ｃの電位も上昇するため、出力信号ＯＵＴｉの電位がＶＤＤまで上昇する。そしてＣＬＫ３がローレベルに変化すると出力信号ＯＵＴｉの電位もＶＳＳに変化する。つまり、クロック信号ＣＬＫ３のパルスと同様のパルスが若干の遅延を伴って出力信号ＯＵＴｉに出力される。

次に、クロック信号ＣＬＫ４にパルスが出力される。すると、Ｔｒ５３５、Ｔｒ５３６が導通状態となり、ノードＮ３ＣがＶＳＳの電位に充電され、ノードＮ３Ｄが高電位（ＶＤＤに近い電位）に充電され、クロック信号ＣＬＫ４がローレベルに変化した後もその電位を保持する。そのため、Ｔｒ５３１は非導通状態となり、Ｔｒ５３２が導通状態となるので、出力信号ＯＵＴｉにＶＳＳ電位が供給される。前述した動作が全てのブロック５００で順次行われることで、走査回路４００の各ブロック５００の出力信号（ＯＵＴｉ）に、クロック信号ＣＬＫ３に同期したパルスが順次出力される。

本実施例のイメージセンサ１０は、実施例１で説明した効果に加え、走査回路４００が有するＴｒのソース−ドレイン間のリーク電流がある程度まで大きくなっても、安定した動作を行うことができるという効果が得られる。以下、その理由について説明する。

本実施例のイメージセンサ１０の走査回路４０の各ブロック５００において、ノードＮ３Ａ、Ｎ３Ｂ、Ｎ３Ｃ、Ｎ３Ｄが、全ての水平期間において必ず充電される。一方、実施例１の走査回路４００では、実施例２のノードＮ３Ａ、Ｎ３Ｂ、Ｎ３Ｃ、Ｎ３Ｄにそれぞれ対応するノードＮ１Ａ、Ｎ１Ｂ、Ｎ１Ｃ、Ｎ１Ｄは、フレーム期間中に１度しか充電されない。

一般に、Ｘ線イメージセンサは１０００本以上のゲート線を有し、Ｘ線イメージセンサのフレーム期間は水平期間の１０００倍以上の長さである。そのため、Ｔｒの僅かなリーク電流でも、フレーム期間内で前述したノードの電位が減少し、これらのノードにゲートが接続されているＴｒの状態（導通状態または非導通状態）が維持できなくなる可能性がある。

本実施例のイメージセンサ１０は、ノードＮ３Ａ、Ｎ３Ｂ、Ｎ３Ｃ、Ｎ３Ｄが、水平期間という短い間隔で、再充電されるため、Ｔｒのリーク電流がある程度まで大きくなっても、当該ノードそれぞれの電位が大幅に変化することが無い。従って、本実施例のイメージセンサ１０のように、クロック信号の数が増えることにより、例えば、イメージセンサ１０がＸ線イメージセンサに適用されても、安定して動作することができる。

なお、上述したことは、イメージセンサ１０に含まれるＴｒが、ＩＧＺＯに代表される酸化物半導体ＴＦＴでなく、製造コストの低いａ−Ｓｉ ＴＦＴであっても同様である。従って、ａ−Ｓｉ ＴＦＴを用いることにより、前述した効果を奏し、かつイメージセンサ１０の低コスト化が実現できる。もちろんＴｒの半導体層の物質に関わらず走査回路の動作マージンが広いため、高歩留まりが期待できる。結果として、イメージセンサ１０の低コスト化が実現できる。

本実施例のイメージセンサ１０は、実施例１のイメージセンサ１０と走査回路４００が異なる。以下、実施例１との相違点を説明する。図１１は、本実施例の走査回路４００の構成例を示すブロック図である。

本実施例の走査回路４００は、制御信号にフォワード信号ＦＤ、及びリバース信号ＲＶが含まれる点において、実施例１の走査回路４００と異なる。さらに、初段ブロックにはスタート信号ＳＴに加えて最終信号ＩＳＴが印可され、最終段（ｎ＋１段目）ブロックにもスタート信号ＳＴ及び最終信号ＩＳＴが印可される。

また、最終段ブロックを除くブロック５００は、内部出力信号ＩＯＵＴｉを、前段ブロックのみならず、後段ブロックにも出力する。また、初段ブロックを除くブロック５００は、出力信号ＯＵＴｉを後段ブロックのみならず前段ブロックにも出力する。また、本実施例のブロック５００の数はゲート線の本数と同じである。

図１２は、本実施例の走査回路４００のブロック５００（ｉ段目ブロック）の回路構成例を示す回路図である。本実施例のブロック５００の回路は、図４で示した実施例１の１ブロック分の回路に加えて、Ｔｒ５６３、Ｔｒ５６４、Ｔｒ５６５、Ｔｒ５６６を含む。本実施例の走査回路４００は、各ブロック５００がパルスを出力する順序を、フォワード信号ＦＤ及びリバース信号ＲＶを用いて制御する。

図１３及び図１４は、本実施例の走査回路４００の動作例を示すタイミングチャートである。図１３のタイミングチャートは、初段ブロック、２段目ブロック、３段目ブロック、・・・、の順序（以降、フォワード方向とも呼ぶ）で、パルスが出力される動作例を示す。

フォワード方向の動作では、フォワード信号ＦＤとして高電位（例えばＶＤＤ）を維持する信号が、リバース信号ＲＶとして低電位（例えばＶＳＳ）を維持する信号が、各ブロック５００に印加される。そのため、各ブロック５００において、Ｔｒ５６４及びＴｒ５６６が導通状態となり、Ｔｒ５６３及びＴｒ５６５が非導通状態となる。

従って、ノードＮ４Ｅには出力信号ＯＵＴｉ−１が接続され、ノードＮ４Ｆには出力信号ＯＵＴｉ＋１が接続された状態と等価になる。これは、実施例１で示した回路構成と同じ状態であり、他の動作については実施例１と同様である。

一方、図１４のタイミングチャートは、走査回路のｎ段目ブロック、ｎ−１段目ブロック、ｎ−２段目ブロック、・・・・、の順序（以降、リバース方向とも呼ぶ）で、パルスが出力される動作例について示す。リバース方向の動作では、フォワード信号ＦＤとして低電位（例えばＶＳＳ）を維持する信号が、リバース信号ＲＶとして高電位（例えばＶＤＤ）を維持する信号が、各ブロック５００に印加される。

そのため、各ブロック５００において、Ｔｒ５６４及びＴｒ５６６が非導通状態となり、Ｔｒ５６３及びＴｒ５６５が導通状態となる。従って、ノードＮ４Ｅには出力信号ＯＵＴｉ＋１が接続され、ノードＮ４Ｆには出力信号ＯＵＴｉ−１が接続された状態と等価となる。

つまり、フォワード方向動作時の、初段段ブロックから出力される出力信号ＯＵＴｉが２段目ブロックへ接続及び転送され、３段目ブロックから出力される内部出力信号ＩＯＵＴｉが２段目ブロックへ接続及び転送されていた接続関係が、リバース方向動作時には、最終段（ｎ段目）ブロックから出力される出力信号ＯＵＴｉがｎ−１段目ブロックへ接続及び転送され、ｎ−２段目ブロックから出力される内部出力信号ＩＯＵＴｉがｎ−１段目へ接続及び転送される接続関係へ変化しただけである。

よってリバース方向動作時の各ブロック５００内の回路動作はフォワード方向動作時と変わらず、信号が転送される方向だけが逆転しただけである。よって、図１４のタイミングチャートに示したように、最終段（ｎ段目）ブロック、ｎ−１段目ブロック、ｎ−２段目ブロック、・・・の順序で、パルスを出力する。

本実施例のイメージセンサ１０は、実施例１で説明した効果に加え、イメージセンサ１０の使用時の利便性が向上する。以下、その理由について説明する。例えば、イメージセンサがＸ線撮像装置に組み込まれる際、Ｘ線撮像装置の形状に合わせてイメージセンサの配置方向等が制限を受ける場合がある。さらに、Ｘ線撮像装置で取得されるイメージセンサの画像の向き（図１における上下方向）も指定されている場合が多い。

そのため、イメージセンサの画像の向きと、が指定された向きと逆になる事態が発生するおそれがあり、その際には、ソフトウエア等で信号の取得順序を変える必要が出てくる。しかし、本実施例のイメージセンサ１０は、このようなソフトウエア等を用いることなく、イメージセンサ１０から出力される信号の取得方向を任意に変えることができ、る。従って、利便性が向上する。

本実施例のイメージセンサ１０は、実施例２のイメージセンサ１０と走査回路４００が異なる。以下、実施例２との相違点を説明する。図１５は走査回路４００の構成例を示すブロック図である。本実施例の走査回路４００は、制御信号にフォワード信号ＦＤ、及びリバース信号ＲＶを含む点において、図８で示した実施例２の走査回路４００と異なる。さらに、最終段（ｎ段目とする）ブロックには、ＯＵＴｉ＋１の代わりに、スタートＳＴが印加されている。

図１６は、本実施例の走査回路４００の（ｉ段目）ブロック５００の回路構成例を示す回路図である。本実施例の回路は、図９で示した実施例２の走査回路４００の１ブロック分の回路に加えて、Ｔｒ５８３及びＴｒ５８４を含む。

図１７及び図１８は、本実施例の走査回路４００の動作例を示すタイミングチャートである。図１７のタイミングチャートは、走査回路４００においてフォワード方向にパルスが出力される動作例を示す。フォワード方向の動作では、フォワード信号ＦＤとして高電位（例えばＶＤＤ）を維持する信号が、リバース信号ＲＶとして低電（例えばＶＳＳ）を維持する信号が、ブロック５００に印加される。

そのため、各ブロック５００の、Ｔｒ５８４が導通状態となり、Ｔｒ５８３が非導通状態となる。従って、内部出力信号ＩＯＵＴｉには出力信号ＯＵＴｉ−１が接続された状態と等価になる。これは、実施例２で示した回路構成と同じ状態であり、他の動作については実施例２と同様である。

一方、図１８のタイミングチャートは、リバース方向にパルスが出力される動作例を示す。リバース方向の動作では、フォワード信号ＦＤとして低電位（例えばＶＳＳ）を維持する信号が、リバース信号ＲＶとして高電位（例えばＶＤＤ）を維持する信号が、ブロック５００に印加される。

そのため、各ブロック５００の、Ｔｒ５８４が非導通状態となり、Ｔｒ５８３が導通状態となる。従って、内部出力信号ＩＯＵＴｉには出力信号ＯＵＴｉ＋１が接続された状態と等価となる。この状態は、フォワード方向動作時に、初段ブロックから出力される出力信号ＯＵＴｉが２段目ブロックへ接続及び転送されていた接続関係が、リバース方向動作時には、最終段（ｎ段目）ブロックから出力される出力信号ＯＵＴｉがｎ−１段目ブロックへ接続及び転送される接続関係へ変化しただけである。

よって各ブロック５００内の回路動作はフォワード方向動作時と変わらず、信号が転送される方向が逆転しただけである。よって、図１８のタイミングチャートに示したように、各転送部からパルスが、最終段（ｎ段目）ブロック、ｎ−１段目ブロック、ｎ−２段目ブロック、・・・の順序で、パルスを出力する。

本実施例のイメージセンサ１０は、実施例２で説明した効果に加え、実施例３のイメージセンサ１０と同様にイメージセンサ１０の使用時の利便性が向上するという効果が得られる。

なお、実施例１乃至４のイメージセンサ１０は、以下のように表現することもできる。イメージセンサ１０は、イメージセンサのゲート線を駆動する走査回路４００を有しており、走査回路４００は複数の転送部（ブロック５００）を有し、その複数の転送部が順次パルスを出力する機能を有する。

図１９は、転送部の機能ブロックを示すブロック図である。転送部は、第一出力部８００、第二出力部８１０、第一制御部８２０、及び第二制御部８３０を含む。第一制御部８２０は、第一出力部８００を制御するノードＮ８Ｃ、Ｎ８Ｄの電位を制御する。第二制御部８３０は、第二出力部８１０を制御するノードＮ８Ａ、Ｎ８Ｂの電位を制御する。

第一出力部８００は、外部から供給されるクロック信号ＣＬＫ＿Ａを、ノードＮ８Ｃ、ノードＮ８Ｄの電位の状態に応じて、出力信号ＯＵＴｉへ出力する。第二出力部８１０は、外部から供給されるクロック信号ＣＬＫ＿Ｂを、ノードＮ８Ａ、ノードＮ８Ｂの電位の状態に応じて、内部出力信号ＩＯＵＴｉへ出力する。

第一制御部８２０は、外部から供給される制御信号又は隣接する転送部の出力であるＣＮＴ１と、第二出力部８１０の内部出力信号ＩＯＵＴｉの電位に応じて、ノードＮ８Ｃ、ノードＮ８Ｄの電位を変化させる。

第二制御部８３０は、外部から供給される制御信号又は隣接する他の転送部の出力であるＣＮＴ２及びＣＮＴ３の電位に応じて、ノードＮ８Ａ、ノードＮ８Ｂの電位を変化させる。外部から供給されるクロック及び制御信号のうち、全ての転送部がパルスを出力する期間（フレーム期間）よりも短い周期を持つ全てのクロック及び制御信号の周期が、隣接する２つの転送部がパルスを出力する水平期間と等しいことを特徴とする。

本実施例のイメージセンサ１０は、実施例１のイメージセンサ１０と走査回路４００が異なる。以下、本実施例と実施例１との相違点について説明する。図２１は、本実施例の走査回路４００の構成例を示すブロック図である。走査回路４００は、複数の転送部（転送ブロック５２０）及び複数の選択部（選択ブロック６００）を含む。転送ブロック５２０は、一列に配列され、隣接する転送ブロック５２０が互いに接続されている。転送ブロック５２０は、少なくとも一つの出力（ＳＲ１−ＳＲ５）を出力する。隣接する転送ブロック５２０で交互に異なるクロック信号が供給される。

図２１の例では、奇数段転送ブロックにはクロック信号ＣＬＫ１が、偶数段転送ブロックにはクロック信号ＣＬＫ２が、供給される。また、転送ブロック５２０は、イメージセンサ１０のゲート線の本数より多い。

選択ブロック６００は、転送ブロック５２０の出力を選択し、ゲート線へ出力する選択回路である。選択ブロック６００は、互いに隣接する２つの転送ブロック５２０（ｉ段目転送ブロックとｉ＋１段目転送ブロック（ｉは奇数））に接続されている。以下、ｉ段目転送ブロックとｉ＋１段目転送ブロックに接続されている選択ブロック６００を、ｉ段目選択ブロックとも呼ぶ。

転送ブロック５２０は外部から供給される２つのクロック信号（ＣＬＫ１、ＣＬＫ２）とスタート信号で制御され、選択ブロック６００は外部から供給される制御信号（ＳＥＬ１、ＳＥＬ２）で制御される。

図２２は、本実施例の走査回路４００の（ｉ段目）転送ブロック５２０の回路構成例を示す回路図である。転送ブロック５２０は、例えば、６個のＴｒを含む。転送ブロック５２０は、前段転送ブロックの出力信号ＳＲｉ−１及び後段転送ブロックの出力信号ＳＲｉ＋１と、及び外部から供給される２つのクロック信号ＣＬＫ１及びＣＬＫ２のいずれか１つと、によって制御される。

図２３は、（ｉ段目）選択ブロック６００の回路構成例を示す回路図である。選択ブロック６００は、例えば、４つのＴｒを含む。選択ブロック６００は、転送ブロック５２０から供給される出力信号ＳＲｉ、ＳＲｉ＋１を、制御信号ＳＥＬ１、ＳＥＬ２に応じて、２つの出力信号のどちらを、２つの出力信号（ＯＵＴｉ、ＯＵＴｉ＋１）のどちらに出力するかを選択する。例えば、選択ブロック６００が出力信号ＯＵＴｉに出力信号ＳＲｉを出力する場合、出力信号ＯＵＴｉ＋１には出力信号ＳＲｉ＋１を出力する。

図２４及び図２５は、本実施例の走査回路の動作例を示すタイミングチャートである。本実施例のイメージセンサ１０は、Ｘ線透過像の動画像の撮像に適用可能である。図２４及び図２５は、それぞれ、連続するフレームにおける走査回路４００の動作例を示す。ここでは、図２４のタイミングチャートが奇数フレームの動作例を示し、図２５のタイミングチャートが偶数フレームの動作例を示すものとする。さらに図２２におけるクロック信号ＣＬＫは、奇数段目転送ブロックにおいては、図２４及び図２５におけるクロック信号ＣＬＫ１に相当し、偶数段目転送ブロックにおいては、図２４及び図２５におけるクロック信号ＣＬＫ２に相当する。

期間Ｔ０において、スタート信号ＳＴがクロック信号ＣＬＫ２に同期して出力される。初段転送ブロックでは、図２２におけるＳＲｉ−１にスタート信号ＳＴが入力される。そのため、スタート信号ＳＴがハイレベルとなるとＴｒ５２３、Ｔｒ５２４が導通状態にとなり、ノードＮ２Ａが高電位（ＶＤＤに近い電位）に充電され、ノードＮ２Ｂが低電位（ＶＳＳの電位）に充電さる。その後、スタート信号ＳＴがローレベルとなっても各々のノードでその電位が保持される。

このとき、ノードＮ２Ａが高電位で、ノードＮ２Ｂが低電位であるから、Ｔｒ５２１は導通状態、Ｔｒ５２２は非導通状態になる。期間Ｔ１において、クロック信号ＣＬＫ１がハイレベルになると、Ｔｒ５２１が導通状態であることから、出力信号ＳＲｉの電位が上昇する。さらにＴｒ５２１のソース−ゲート間の寄生容量により、ノードＮ２Ａの電位も上昇するため、出力信号ＳＲｉの電位はＶＤＤにまで上昇する。

そして、クロック信号ＣＬＫ１がローレベルに変わると出力信号ＳＲｉの電位もＶＳＳへ変化する。結果として、出力信号ＳＲｉには、クロック信号ＣＬＫ１のパルスと同様のパルスが若干の遅延を伴って出力される。

期間Ｔ２において、クロックＣＬＫ２がハイレベルになると、初段段転送ブロックと同様の動作が２段目転送ブロックでも実行され、出力信号ＳＲｉ＋１がハイレベルになる。すると、Ｔｒ５２５、Ｔｒ５２６が導通状態となり、ノードＮ２ＡがＶＳＳに充電され、ノードＮ２Ｂが高電位（ＶＤＤに近い電位）に充電され、出力信号ＳＲｉ＋１がローレベルになっても各々のノードでその電位が保持される。

従って、Ｔｒ５２１は非導通状態となり、Ｔｒ５２２が導通状態となり、出力信号ＳＲｉにはＶＳＳ電位が供給され続ける。これと同様の動作が全ての転送部のブロックで行われるため、結果として、図２４のタイミングチャートに示したように、各転送ブロックから、クロック信号ＣＬＫ１又はクロックＣＬＫ２に同期したパルスが順次出力される。

ここで図２４のタイミングチャートが示す奇数フレームでは、制御信号ＳＬＥ１がハイレベルで制御信号ＳＬＥ２がローレベルであるため、各選択ブロック６００では、出力信号ＯＵＴｉに出力信号ＳＲｉの信号が出力され、出力信号ＯＵＴｉ＋１には出力信号ＳＲｉ＋１の信号が出力される。つまり、期間Ｔ１においてクロック信号ＣＬＫ１に同期したパルスが出力信号ＯＵＴ１に出力され、期間Ｔ２においてクロック信号ＣＬＫ２に同期したパルスが出力信号ＯＵＴ２に出力される。

結果として、期間Ｔ１においてゲート線Ｇ１に接続された画素のＴｒが導通状態となり、フォトダイオードに保持された信号の読み出しが行われ、期間Ｔ２においてゲート線Ｇ２に接続された画素の信号が読み出される。以降、同様の動作によりイメージセンサ１０の全ての画素の信号が読み出される。

図２５のタイミングチャートが示す偶数フレームでは、制御信号ＳＥＬ１がローレベル、制御信号ＳＥＬ２がハイレベルとなっている。そのため、各選択ブロック６００では、出力信号ＯＵＴｉに出力信号ＳＲｉ＋１の信号が出力され、出力信号ＯＵＴｉ＋１に出力信号ＳＲｉの信号が出力される。制御信号ＳＥＬ１、ＳＥＬ２以外の制御信号及びクロック信号は、図２４のタイミングチャートと同じであるため、転送ブロック５２０の動作は、奇数フレームと同様である。

従って、期間Ｔ１においてクロック信号ＣＬＫ１に同期したパルスが出力信号ＯＵＴ２に出力され、期間Ｔ２においてクロック信号ＣＬＫ２に同期したパルスが出力信号ＯＵＴ１に出力される。そのため、期間Ｔ１においてゲート線Ｇ２に接続された画素のＴｒが導通状態となり、フォトダイオードに保持された信号の読み出しが行われる。また、期間Ｔ２においてゲート線Ｇ１に接続された画素の信号が読み出される。

以降、同様の動作によりイメージセンサ１０の全ての画素の信号が読み出される。ここで、偶数フレームでは、イメージセンサ１０の信号が読み出された後に、奇数番目の水平期間に読み出された信号と偶数番目の水平期間に読み出された信号とを入れ替える処理を行うことで、奇数フレームと同じ２次元の信号を得ることができる。

なお、フォトダイオードに保持された信号電荷が検出回路により電圧として読み出される動作は、例えば、実施例１と同様である。

本実施例のイメージセンサ１０の特徴を以下にまとめる。本実施例のイメージセンサ１０に適用可能な走査回路４００に含まれるＴｒの数が少ない。そして、奇数フレームと偶数フレームとでイメージセンサ１０の信号が読み出されるタイミングが異なる。具体的には、奇数フレームでは、期間Ｔ１、Ｔ２、Ｔ３、Ｔ４において、それぞれＧ１、Ｇ２、Ｇ３、Ｇ４の画素行の信号が読み出されるのに対し、偶数フレームでは、期間Ｔ１、Ｔ２、Ｔ３、Ｔ４において、それぞれＧ２、Ｇ１、Ｇ４、Ｇ３の画素行の信号が読み出される。

しかし、奇数フレームでも偶数フレームでも、期間Ｔ１、Ｔ３ではクロックＣＬＫ１にパルスが出力され、期間Ｔ２、Ｔ４ではクロックＣＬＫ２にパルスが出力される。つまり、Ｇ１の画素行の信号が読み出される際にパルスが出力されるクロック信号の種類が、奇数フレームではクロック信号ＣＬＫ１、偶数フレームではクロック信号ＣＬＫ２と、変化する。

本実施例のイメージセンサ１０は、走査回路４００に含まれるＴｒの数が少ないにも関わらず、実施例１のイメージセンサと同様に、走査回路４００をノイズ源とするノイズを大幅に低減し、ＦＰＮの低減、Ｓ／Ｎ比の向上、ダイナミックレンジの向上を実現することができる。以下、その理由について説明する。

既に説明したとおり、走査回路から混入するノイズは、電圧が変化する制御信号が信号を読み出す画素行ごとに異なるために生ずる。本実施例のイメージセンサ１０は、１つのフレームにおいては、偶数の画素行と奇数の画素行とで、電圧の変化する制御信号（クロック信号）が異なるが、連続する２つのフレーム内で考えると、全ての画素行で、２つのクロック信号からのノイズが加算される。

具体的には、Ｇ１の画素行では、奇数フレームにおいてクロック信号ＣＬＫ１のノイズが信号に加算され、偶数フレームにおいてクロック信号ＣＬＫ２のノイズが信号に加算される。結果として、連続する２フレームの信号を平均化することで、全ての画素行の信号でノイズが平均化され、固定パターンノイズとして視認されることは無い。

この平均化処理は、回路又はソフトウエアによって実現されてもよい。しかし、観察者がイメージセンサ１０から読み出された信号を動画像として人間が観察する場合、人間の視覚メカニズムにより時間平均された動画像が認識される。結果として、固定パターンノイズが観察者に視認されることはない。また、本実施例のイメージセンサ１０は、他の実施例と同様に、Ｘ線透過像の動画の撮像に適用可能である。

図２０は、イメージセンサ１０の他の構成例を示すブロック図である。実施例１乃至５のイメージセンサ１０の走査回路４００は、図２０のブロック図に示すように、センサ基板１００とは別の基板上に形成されてもよく、走査回路４００とセンサ基板１００とがケーブル等で接続されていてもよい。

また、本実施形態において、Ｎ型のＴｒが用いられる例を説明したが、制御信号、制御クロック、及び電源電位等を適宜変えることでＰ型のＴｒが用いられてもよい。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ イメージセンサ、１００ センサ基板、２００ 画素マトリクス、２１０ 画素、２２０ 光電変換素子、３００ 検出回路、４００ 走査回路、５００ ブロック

Claims (8)

1. 光電変換素子と、前記光電変換素子に接続されたスイッチング素子と、を含む画素、がマトリクス状に配置された画素マトリクスと、
   前記画素マトリクスの画素行を選択し、選択中の画素行の画素に出力信号を出力してスイッチング素子を導通状態にする、選択処理を各画素行について順次実行する走査部と、
   前記選択中の画素行の画素の光電変換素子からの信号を検出する、検出処理を実行する検出部と、を含み、
   前記走査部は、複数の制御信号の入力を受け付け、前記複数の制御信号に基づいて、各画素行について前記選択処理を実行し、
   前記複数の制御信号のうち、全ての画素行について前記選択処理及び前記検出処理が行われる第１期間より短い周期、を有する制御信号である短周期制御信号の周期は、１画素行について前記選択処理及び前記検出処理が行われる第２期間以下である、イメージセンサ。
2. 請求項１に記載のイメージセンサであって、
   前記走査部は、それぞれが、異なる画素行に接続され、接続された画素行に対して前記選択処理を実行する複数の転送部を含み、
   前記複数の転送部それぞれは、
   第１短周期制御信号と、第２短周期制御信号の入力を受け付け、
   当該転送部に接続された画素行と、当該転送部に隣接する一方の転送部と、に前記出力信号を出力し、
   第１ノード、第２ノード、第３ノード、及び第４ノードを含み、
   初回の前記選択処理を開始するための第１制御信号、又は他の転送部からの前記出力信号に基づいて、第１ノード及び第２ノードの電位を変化させ、
   前記第１ノード及び前記第２ノードの電位と、前記第１短周期制御信号と、に基づいて前記第３ノード及び前記第４ノードの電位を変化させ、
   前記第２短周期制御信号を、前記第３ノード及び前記第４ノードの電位に基づいて、前記出力信号として出力する、イメージセンサ。
3. 請求項２に記載のイメージセンサであって、
   前記複数の転送部それぞれは、
   前記第１短周期制御信号を、前記第１ノード及び前記第２ノードの電位に基づいて、当該転送部に隣接する他方の転送部に、内部出力信号として出力し、
   他の転送部からの内部出力信号に基づいて、前記第３ノード及び前記第４ノードの電位を変化させる、イメージセンサ。
4. 請求項２に記載のイメージセンサであって、
   前記複数の転送部それぞれは、当該転送部に対応する前記第２期間において、前記第１ノード、前記第２ノード、前記第３ノード、及び前記第４ノードを再充電する、イメージセンサ。
5. 請求項２又は４に記載のイメージセンサであって、
   前記複数の転送部は、
   前記選択処理における画素行の選択順序を決定するための第２制御信号の入力を受け付け、
   前記第２制御信号が示す選択順序に従って前記選択処理を実行する、イメージセンサ。
6. 請求項１に記載のイメージセンサであって、
   前記走査部は、それぞれが、異なる画素行に接続され、接続された画素行に対して前記選択処理を実行する複数の転送部を含み、
   前記複数の転送部それぞれに含まれるトランジスタは、同一の導電型である、イメージセンサ。
7. 請求項１に記載のイメージセンサであって、
   前記複数の転送部にそれぞれに含まれるトランジスタは、酸化物半導体トランジスタである、イメージセンサ。
8. イメージセンサの駆動方法であって、
   前記イメージセンサは、光電変換素子と、前記光電変換素子に接続されたスイッチング素子と、を含む画素、がマトリクス状に配置された画素マトリクスを含み、
   前記方法は、
   前記画素マトリクスの画素行を選択し、選択中の画素行の画素に出力信号を出力してスイッチング素子を導通状態にする、選択処理を各画素行について順次実行し、
   前記選択中の画素行の画素の光電変換素子からの信号を検出する検出処理を実行し、
   複数の制御信号の入力を受け付け、前記複数の制御信号に基づいて、各画素行について前記選択処理を実行する、ことを含み、
   前記複数の制御信号のうち、全ての画素行について前記選択処理及び前記検出処理が行われる第１期間より短い周期、を有する制御信号である短周期制御信号の周期は、１画素行について前記選択処理及び前記検出処理が行われる第２期間以下である、方法。

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