KR20130041751A

KR20130041751A - 래치 회로 및 표시장치

Info

Publication number: KR20130041751A
Application number: KR1020120115125A
Authority: KR
Inventors: 토시오 미야자와; 하지메 아키모토
Original assignee: 가부시키가이샤 재팬 디스프레이 이스트
Priority date: 2011-10-17
Filing date: 2012-10-17
Publication date: 2013-04-25
Also published as: US20130093649A1; JP2013090086A; TWI520487B; TW201325093A; JP5856799B2; CN103051315A; US20150295568A1; KR101489744B1; US9099997B2; EP2584700A3; EP2584700A2

Abstract

드레인 아발란체 효과를 억압하고, 신뢰성을 향상시키는 것이 가능한 래치 회로를 제공한다. 게이트에 상기 주사 전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와, 타단에 용량 제어 신호가 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량과, 게이트가 상기 입력 트랜지스터의 제2 전극에 접속되고, 제2 전극이 제1 출력 단자에 접속되는 동시에, 제1 전극에 제1 래치 제어 신호가 입력되는 제1 도전형의 제1 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2 전극에 접속되고, 제2 전극이 제2 출력 단자에 접속되는 동시에, 제1 전극에 제2 래치 제어 신호가 입력되는 제2 도전형의 제2 트랜지스터를 구비한다.

Description

래치 회로 및 표시장치{Latch circuit and display device using the latch circuit}

본 발명은, 래치 회로 및 표시장치에 관한 것으로, 특히, 비교적 짧은 시간 간격으로, 래치 정보를 래치하는 회로, 및, 당해 래치 회로를 사용하는 표시장치에 관한 것이다.

일반적으로, 래치 회로는, CMOS회로로 구성되는 것이 통상이며, 예를 들면, 도 12에 도시하는 바와 같이, VDD의 전압이 공급되는 전원 라인(LVDD)과, GND의 전압이 공급되는 전원 라인(LGND)과의 사이에 접속되는 n형 MOS트랜지스터(NMT93, NMT94)와, p형 MOS트랜지스터(PMT95, PMT96)를 이용한 래치 회로가 일반적이다.

도 13에, 도 12에 도시하는 주사선(LG)에 인가되는 주사 펄스(G)와, 래치 제어선(LAC)에 인가되는 래치 제어 신호(AC1), 및, 각 노드(N91, N92, N93, N94)의 전압의 시간변화 모양을 도시한다.

먼저, 신호선(LD) 상의 전압(data)이, 로(Low) 레벨(이하, L레벨)의 전압 VL의 경우에 대하여 설명한다. 여기서, 시각 t1이전에, 노드 N91은 하이(High)(이하, H레벨)의 전압 VH3, 노드 N92는 H레벨의 전압 VDD, 노드 N93은 L레벨의 전압 GND, 노드 N94는 H레벨의 VH4의 전압으로 한다.

도 13에 도시하는 바와 같이, 시각 t1에 있어서, 주사선(LG) 상의 주사 펄스(G)가, L레벨의 전압 VL에서, H레벨의 전압 VDH으로 변화하면, n형 MOS트랜지스터(NMT91)가 온이 되고, 신호선(LD) 상의 전압(data; 여기서는, 전압 VL)이 유지 용량(CD)에 취입된다. 이에 의해, 노드 N91이, 전압 VL이 된다.

다음으로, 시각 t2에 있어서, 래치 제어선(LAC) 상의 래치 제어 신호(AC1)가, L레벨의 전압 VL에서, H레벨의 전압 VH2으로 변화하면, n형 MOS트랜지스터 NMT92가 온이 되고, 노드 N94가, 전압 VL이 된다.

이에 의해, p형 MOS트랜지스터 PMT95와 n형 MOS트랜지스터 NMT94가 온 하고, p형 MOS트랜지스터 PMT96와 n형 MOS트랜지스터 NMT93가 오프가 되며, 노드 N92(출력 단자(OUT2))가 L레벨의 전압 GND, 노드N93(출력 단자(OUT1))이 H레벨의 전압 VDD가 된다.

다음으로, 신호선(LD) 상의 전압(data)이 H레벨의 전압 VDH의 경우에 대하여 설명한다. 여기서, 시각 t3 이전에, 노드 N91은 L레벨의 전압 VL, 노드 N92는 L레벨의 전압 GND, 노드 N93은 H레벨의 전압 VDD, 노드 N94는 L레벨의 전압 VL로 한다.

도 13에 도시하는 바와 같이, 시각 t3에 있어서, 주사선(LG) 상의 주사 펄스(G)가, L레벨의 전압 VL에서, H레벨의 전압 VH1으로 변화하면, n형 MOS트랜지스터 NMT91가 온이 되고, 신호선(LD) 상의 전압(data; 여기서는, VDH의 전압)이 유지 용량(CD)에 취입된다. 이에 의해, 노드 N91이, 전압 VH3이 된다.

다음으로, 시각 t4에 있어서, 래치 제어선(LAC) 상의 래치 제어 신호(AC1)가, L레벨의 전압 VL에서, H레벨의 전압 VH2으로 변화하면, n형 MOS트랜지스터 NMT92가 온이 되고, 노드 N94가, VH4의 전압이 된다.

이에 의해, n형 MOS트랜지스터 NMT93와, p형 MOS트랜지스터 NMT96가 온, p형 MOS트랜지스터 PMT95와, n형 MOS트랜지스터 NMT94가 오프가 되고, 노드 N92(출력 단자(OUT2))가 H레벨의 VDD의 전압, 노드 N93(출력 단자(OUT1))가 L레벨의 GND의 전압이 된다.

도 12에 도시하는 래치 회로의 구체적인 사용법의 일 예로, 도 14에 도시하는 바와 같이, 래치 회로의 2개의 출력(OUT1, OUT2)에 의해, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 하는 디스플레이(이하, 가동 셔터 방식의 디스플레이)의 화소 회로로서의 사용 방법이 있다. 또한, 가동 셔터 방식의 디스플레이는, 예를 들면, 특허문헌 1(일본특허공개 2008-197668호 공보)에 개시되어 있다.

도 14에 도시하는 가동 셔터 방식의 디스플레이의 화소회로에 있어서, 가동 셔터(s)는 전계방향으로 고속으로 이동한다. 그 때문에, 노드 N92가 전압 GND이며, 노드 N93이 VDD의 전압의 경우, 가동 셔터(s)는, 노드 N93측으로 이동하고, 노드 N92가 VDD의 전압, 노드 N93이 전압 GND의 경우, 가동 셔터(s)는, 노드 N92 측으로 고속으로 이동한다.

또한, 예를 들면, 가동 셔터(s)가, 노드 N92 측으로 이동했을 경우, 백라이트 광이 투과하여 화소가 발광 상태가 되며, 가동 셔터(s)가, 노드 N93 측으로 이동했을 경우, 백라이트 광이 비투과가 되어 화소가 비발광 상태가 된다.

이에 의해, 액정표시 패널, 플라즈마 디스플레이 패널과 같이, 화상을 표시할 수 있다. 또한, 도 14에 있어서, LSS는 셔터 제어 신호(S)가 공급되는 가동 셔터 제어선이다.

도 15는, 가동 셔터 방식의 디스플레이의 개략구성을 도시하는 블록도이다.

도 15에 도시하는 가동 셔터 방식의 디스플레이에서는, 도 14에 도시하는 화소회로가, 1화소(PX)로서 2차원상으로 배치되어 있다. 여기서, 주사선(LG)은 각 행단위로 구비되고, 수직 구동 회로(XDR)에 입력된다.

또한, 신호선(LD)은 각 열단위로 구비되고, 수평 구동 회로(YDR)에 입력된다.

전원 라인(LVDD, LGND), 래치 제어선(LAC), 및, 가동 셔터제어선(LSS)은, 각 화소공통으로 구비되고, 수평구동 회로(YDR)에 입력된다.

도 15에 도시하는 가동 셔터 방식의 디스플레이에서는, 기입 기간(도 13의 TA)내에, 각 행단위로 각 화소에 데이터를 기입하고, 가동 셔터 상태 설정 기간(도 13의 TB)에, 가동 셔터(s)를, 노드 N92 또는 노드 N93으로 이동시키고, 표시 기간(도 13의 TC)에 화상을 표시한다.

도 12에 도시하는 바와 같은, CMOS회로에서 래치 회로를 구성하는 것은, 현재, 일반적으로 다용되고 있는 회로 구성이다.

그러나, 예를 들면, 반도체층에 다결정 실리콘(폴리 실리콘)을 사용하는 MOS트랜지스터를 이용하여, 고전압 용도(예를 들면, 전압 VDD와 전압 GND와의 전위차가, 20V 이상의 전압용도)로, 도 12에 도시하는 것과 같은 CMOS회로로 구성되는 래치 회로를 적용하려고 하면, 드레인 아발란체(avalanche) 효과에 의해, 박막 트랜지스터의 특성이 열화하고, 신뢰성상의 불안요소가 발생하는 것이 상정된다.

본 발명은, 상기 종래 기술의 문제점을 해결하기 위해 감안된 것이며, 본 발명의 목적은, 드레인 아발란체 효과를 억압하고, 신뢰성을 향상시키는 것이 가능한 래치 회로, 및, 해당 래치 회로를 사용하는 표시장치를 제공하는 것에 있다.

본 발명에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

(1) 본 발명(제1 발명)은, 주사 전압이 입력되었을 때, 데이터를 취입하고, 래치하는 래치 회로에 있어서, 게이트에 상기 주사 전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 랜지스터와, 타단에 용량 제어 신호가 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량과, 상기 입력 트랜지스터의 제2 전극에 접속되는 게이트, 제1 출력 단자에 접속되는 제2 전극, 및 제1 래치 제어 신호가 입력되는 제1 전극을 포함하는 제1 도전형의 제1 트랜지스터와, 상기 제1 트랜지스터의 제2 전극에 접속되는 게이트, 제2 출력 단자에 접속되는 제2 전극, 및 제2 래치 제어 신호가 입력되는 제1 전극을 포함하는 제2 도전형의 제2 랜지스터를 구비하고, 상기 용량 제어 신호, 상기 제1 래치 제어 신호, 및, 상기 제2 래치 제어 신호의 전압 레벨을 소정의 타이밍으로 변경시켜, 상기 제1 출력 단자 및 제2 출력 단자의 전압을, 「0」또는「1」의 데이터에 대응하는 전압으로 변화시켜 래치하는 것을 특징으로 한다.

본 발명(제1 발명)에서는, 시각 t1에서 시각 t7을 향하여 시간이 경과하는 것으로 할 때, 상기 제2 래치 제어 신호는, 「0」또는「1」의 데이터에 대응하는 전압을 상기 유지 용량에 유지한 후의 시각 t1까지의 기간에 있어서 제2 전압 레벨의 전압이며, 시각 t1에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t7에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 상기 용량 제어 신호는, 시각 t2까지의 기간에, 제2 전압 레벨의 전압이며, 시각 t2에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 상기 제1 래치 회로 제어 신호는, 시각 t3까지의 기간에 있어서, 제1 전압 레벨의 전압과 제2 전압 레벨의 전압과의 사이의 중간 전압 레벨 전압이며, 시각 t3에 있어서 중간 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t6에 있어서 제1 전압 레벨의 전압에서 중간 전압 레벨의 전압으로 변화한다.

이에 의해, 상기 제1 트랜지스터는, 시각 t3 이전은 오프이며, 시각 t3에 있어서 온, 시각 t4에 있어서 오프가 되고, 시각 t5에 있어서, 유지 용량에 유지된 전압에 기초하여 온 또는 오프가 되고, 시각 t6 이후 오프가 되며, 상기 제2 트랜지스터는, 시각 t3에 있어서 상기 제1 트랜지스터가 온이 되는 것에 의해 온, 시각 t4에 있어서 오프가 되고, 시각 t5에 있어서 상기 제1 트랜지스터가 온일 때는 온이 되고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프일 때는 오프가 된다.

따라서, 상기 제1 출력 단자의 전압은, 시각 t3에 있어서 상기 제1 트랜지스터가 온이 되므로, 시각 t3에 있어서 중간 전압 레벨 전압 레벨의 전압으로 변화한 후, 시각 t4에 있어서 제2 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 상기 제1 트랜지스터가 온의 경우는 제1 전압 레벨의 전압으로 변화한 후에 제1 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제2 전압 레벨의 전압을 유지하고,

상기 제2 출력 단자의 전압은, 시각 t3에 있어서 상기 제2 트랜지스터가 온이 되므로 제1 전압 레벨로 변화하고, 시각 t5에 있어서 상기 제1 트랜지스터가 온의 경우는 시각 t7에 있어서 제2 전압 레벨의 전압으로 변화한 후에 제2 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제1 전압 레벨의 전압을 유지한다.

(2) 본 발명(제2 발명)은, 주사 전압이 입력되었을 때 데이터를 취입하고, 래치하는 래치 회로에 있어서, 게이트에 상기 주사 전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터, 타단에 일정한 전압이 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량, 상기 입력 트랜지스터의 제2 전극에 접속되는 게이트, 제1 출력 단자에 접속되는 제2 전극, 및, 제1 래치 제어 신호가 입력되는 제1 전극을 갖는 제1 도전형의 제1 트랜지스터, 상기 제1 트랜지스터의 제2 전극에 접속되는 게이트, 제2 출력 단자에 접속되는 제2 전극, 및 제2 래치 제어 신호가 입력되는 제1 전극을 갖는 제2 도전형의 제2 트랜지스터, 및, 상기 제1 트랜지스터의 제1 전극과 제2 전극과의 사이에 접속되고, 상기 제1 래치 제어 신호의 전압 레벨의 변화에 따라 도통 상태가 되는 다이오드를 구비하고, 상기 제1 래치 제어 신호, 및, 상기 제2 래치 제어 신호의 전압 레벨을 소정의 타이밍으로 변경시켜, 상기 제1 출력 단자 및 제2 출력 단자의 전압을, 「0」또는「1」의 데이터에 대응하는 전압으로 변화시켜 래치하는 것을 특징으로 한다.

본 발명(제2 발명)에서는, 시각 t1에서 시각 t5을 향하여 시간이 경과하는 것으로 할 때, 상기 제2 래치 제어 신호는, 「0」또는「1」의 데이터에 대응하는 전압을 상기 유지 용량에 유지 한 후의 시각 t1까지의 기간에 있어서 제2 전압 레벨의 전압이며, 시각 t1에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 상기 제1 래치 제어 신호는, 시각 t2까지의 기간에 있어서 제1 전압 레벨의 전압과 제2 전압 레벨의 전압과의 사이의 중간 전압 레벨 전압이며, 시각 t2에 있어서 중간 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t3에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서, 제1 전압 레벨의 전압에서 중간 전압 레벨의 전압으로 변화한다.

이에 의해, 상기 다이오드는, 시각 t2 이전은 오프이며, 시각 t2에 있어서 도통상태가 된 후의 시각 t3 이후에 있어서 오프가 되고, 상기 제1 트랜지스터는, 시각 t3 이전은 오프이며, 시각 t3에 있어서, 유지 용량에 유지된 전압에 기초하여 온 또는 오프가 되고, 시각 t4 이후 오프가 되고, 상기 제2 트랜지스터는, 시각 t1 이전에 있어서 상기 제1 출력 단자의 전압이 제1 전압 레벨의 경우에 온, 시각 t1에 있어서 상기 제1 출력 단자의 전압이 제2 전압 레벨의 경우에 오프이며, 시각 t3에 있어서 상기 제1 트랜지스터가 온일 때는 온이 되고, 시각 t3에 있어서 상기 제1 트랜지스터가 오프일 때는 오프가 된다.

따라서, 상기 제1 출력 단자의 전압은, 시각 t2에 있어서 상기 다이오드가 도통하므로 상기 제2 전압 레벨의 전압으로 변화하고, 시각 t3에 있어서 상기 제1 트랜지스터가 온의 경우는 제1 전압 레벨의 전압으로 변화한 후에 제1 전압 레벨의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트랜지스터가 오프의 경우는 제2 전압 레벨의 전압을 유지하고, 상기 제2 출력 단자의 전압은, 시각 t1에 있어서 상기 제2 트랜지스터가 온의 경우에 제1 전압 레벨의 전압이 되고, 시각 t1에 있어서 상기 제2 트랜지스터가 오프의 경우에 제1 전압 레벨의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트랜지스터가 온의 경우는 시각 t5에 있어서 제2 전압 레벨의 전압으로 변화한 후에 제2 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제1 전압 레벨의 전압을 유지한다.

또한, 본 발명은, 가동 셔터를 각각 갖는 복수의 화소를 구비하고, 상기 가동 셔터의 위치를 전기적으로 제어하여 화상 표시를 행하는 표시장치이며, 상기 각 화소는, 상기 가동 셔터의 위치를 전기적으로 제어하는 화소 회로를 갖고, 상기 화소 회로는, 래치 회로를 갖고, 상기 래치 회로는, 상술의 래치 회로인 것을 특징으로 한다.

(3) 본 발명(제3 발명)은, 주사 전압이 입력되었을 때 데이터를 취입하고, 래치하는 래치 회로에 있어서, 게이트에 상기 주사 전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와, 타단에 일정한 전압이 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량과, 게이트가 상기 입력 트랜지스터의 제2 전극에 접속되고, 제2 전극이 제1 출력단자에 접속됨과 동시에, 제1 전극이 후술의 제4 트랜지스터의 제2 전극에 접속되는 제1 도전형의 제1 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2 전극에 접속되고, 제2 전극이 제2 출력단자에 접속됨과 동시에, 제1 전극에 제2 래치 제어 신호가 입력되는 제2 도전형의 제2 트랜지스터와, 게이트에 제3 래치 제어 신호는 입력되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 접속되고, 제1 전극에 제1 래치 제어 신호가 입력되는 제1 도전형의 제4 트랜지스터와, 상기 제1 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제1 전극과의 사이에 접속되고, 상기 제1 래치 제어 신호의 전압 레벨의 변화에 따라 도통상태가 되는 다이오드를 구비하고, 상기 제1 래치 제어 신호, 상기 제2 래치 제어 신호, 및, 상기 제3 래치 제어 신호의 전압 레벨을 소정의 타이밍으로 변경시켜, 상기 제1 출력 단자 및 제2 출력 단자의 전압을, 「0」또는「1」의 데이터에 대응하는 전압으로 변화시켜 래치하는 것을 특징으로 한다.

본 발명(제3 발명)에서는, 시각 t1에서 시각 t6을 향하여 시간이 경과하는 것으로 할 때, 상기 제2 래치 제어 신호는, 「0」또는「1」의 데이터에 대응하는 전압을 상기 유지 용량에 유지 한 후의 시각 t1까지의 기간에 있어서 제2 전압 레벨의 전압이며, 시각 t1에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 상기 제1 래치 제어 신호는, 시각 t3까지의 기간에 있어서 제1 전압 레벨의 전압이며, 시각 t3에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 상기 제3 래치 제어 신호는, 시각 t2까지의 기간에 있어서 제1 전압 레벨의 전압이며, 시각 t2에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화한다.

상기 다이오드는, 시각 t3 이전은 오프이고, 시각 t3에 있어서 도통상태가 된 후의 시각 t4에 있어서 오프가 되며, 상기 제1 트랜지스터는, 시각 t3 이후 및 시각 t4 이전은, 오프이며, 시각 t3 이전 및 시각 t4 이후는, 유지 용량에 유지된 전압에 기초하여 온 또는 오프가 되고, 상기 제2 트랜지스터는, 시각 t1 이전에 있어서 상기 제1 출력단자의 전압이 제1 전압 레벨의 경우에 온, 시각 t1에 있어서 상기 제1 출력단자의 전압이 제2 전압 레벨의 경우에 오프이며, 시각 t4에 있어서 상기 제1 트랜지스터가 온일 때는 온이 되고, 시각 t4에 있어서 상기 제1 트랜지스터가 오프일 때는 오프가 되며,

상기 제1 출력단자의 전압은, 시각 t3에 있어서 상기 다이오드가 도통하므로 상기 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 상기 제1 트랜지서트가 온의 경우는 제1 전압 레벨의 전압으로 변화한 후에 제1 전압 레벨의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트랜지스터가 오프의 경우는 제2 전압 레벨의 전압을 유지하고, 상기 제2 출력단자의 전압은, 시각 t1에 있어서 상기 제2 트랜지스터가 온의 경우에 제1 전압 레벨의 전압이 되며, 시각 t1에 있어서 상기 제2 트랜지스터가 오프의 경우에 시각 t1 이전의 상기 제2 출력단자의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트렌지스터가 온의 경우는 시각 t5에 있어서 제2 전압 레벨의 전압으로 변화한 후에 제2 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제1 전압 레벨의 전압을 또는 시각 t1 이전의 상기 제2 출력단자의 전압을 유지하는 것을 특징으로 한다.

본 발명에 의하면, 드레인 아발란체 효과를 억압하고, 신뢰성을 향상시키는 것이 가능해지는 래치 회로, 및 해당 래치 회로를 사용하는 표시장치를 제공할 수 있다.

도 1은, 본 발명의 실시예 1의 래치 회로의 회로 구성을 도시하는 회로도이다.
도 2는, 도 1에 도시하는 래치 회로의 주사 펄스(G), 용량 제어 신호(W), 래치 제어 신호(AC1, AC2), 및, 각 노드(N1, N2, N3)의 시간변화의 모양을 도시하는 타이밍 차트이다.
도 3은, 본 발명의 실시예 1의 래치 회로를 적용한, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 행하는 디스플레이의 화소회로의 회로 구성을 도시하는 회로도이다.
도 4는, 본 발명의 실시예 1의 래치 회로를 적용한, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 행하는 디스플레이의 개략구성을 도시하는 블록도이다.
도 5는, 본 발명의 실시예 2의 래치 회로의 회로 구성을 도시하는 회로도이다.
도 6은, 본 발명의 실시예 3의 래치 회로의 회로 구성을 도시하는 회로도이다.
도 7은, 도 6에 도시하는 래치 회로의 주사 펄스(G), 래치 제어 신호(AC1, AC2), 및, 각 노드(N1, N2, N3)의 시간변화의 모양을 도시하는 타이밍 차트이다.
도 8은, 본 발명의 실시예 4의 래치 회로의 회로 구성을 도시하는 회로도이다.
도 9는, 본 발명의 실시예 5의 래치 회로의 회로 구성을 도시하는 회로도이다.
도 10은, 도 9에 도시하는 래치 회로의 주사 펄스(G), 래치 제어 신호(AC1, AC2, A), 및, 각 노드(N1, N2, N3, N4)의 시간변화의 모양을 도시하는 타이밍 차트이다.
도 11은, 본 발명의 실시예 6의 래치 회로의 회로 구성을 도시하는 회로도이다.
도 12는, 종래의 CMOS회로로 구성되는 래치 회로의 회로 구성을 도시하는 회로도이다.
도 13은, 도 12에 도시하는 주사 펄스(G), 래치 제어 신호(L), 및, 각 노드(N91, N92, N93, N94)의 시간변화의 모양을 도시하는 타이밍 차트이다.
도 14는, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 행하는 디스플레이의 화소회로의 회로 구성을 도시하는 회로도이다.
도 15는, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 행하는 디스플레이의 개략구성을 도시하는 블록도이다.

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 또한, 실시예를 설명하기 위한 모든 도면에 있어서, 동일기능을 갖는 것은 동일부호를 부여하고, 반복되는 설명은 생략한다. 또한, 이하의 실시예는, 본 발명의 특허청구 범위의 해석을 한정하기 위한 것은 아니다.

[실시예 1]

도 1은, 본 발명의 실시예 1의 래치 회로의 회로 구성을 도시하는 회로도이다. 본 실시예의 래치 회로는, 2개의 n형 MOS트랜지스터(NMT1, NMT2), 1개의 p형 MOS트랜지스터(PMT3), 및, 1개의 유지 용량(CD)으로 구성된다. 또한, 본 실시예의 n형 MOS트랜지스터(NMT1, NMT2)와, p형 MOS트랜지스터(PMT3)는, 반도체층이 다결정 실리콘으로 구성되는 MOS트랜지스터이다.

또한, 도 1에 있어서, LD는 신호선, LG는 주사선, LW는 용량 제어 신호(AC2)가 공급되는 용량제어선, LAC1은 제1 래치 제어 신호(AC1)가 공급되는 제1 래치 제어선, LAC2는 제2 래치 제어 신호(AC2)가 공급되는 제2 래치 제어선이다.

n형 MOS트랜지스터 NMT1는, 신호선(LD)으로부터 공급되는 신호를, 주사 펄스(G)에 의해 유지 용량(CD)에 읽어내기 위한 입력 트랜지스터이다.

또한, n형 MOS트랜지스터 NMT2와, p형 MOS트랜지스터 PMT3가 래치 기능을 보이기 위한 트랜지스터 쌍이다.

도 2는, 도 1에 도시하는 래치 회로의 주사 펄스(G), 용량 제어 신호(W), 래치 제어 신호(AC1, AC2), 및, 각 노드(N1, N2, N3)의 시간변화의 모양을 도시하는 타이밍 차트이다.

먼저, 신호선(LD) 상의 전압(data)이, 로(Low) 레벨(이하, L레벨)의 전압 VL의 경우에 대하여 설명한다. 여기서, 시각 t1 이전에, 노드 N1은 하이(High)(이하, H레벨)의 전압 VDH, 노드 N2는 L레벨의 전압 VL, 노드 N3은 H레벨의 전압 VH3으로 한다.

도 2에 도시하는 바와 같이, 시각 t1에 있어서, 주사선(LG) 상의 주사 펄스(G) (소위, 신호 읽기 펄스(게이트 펄스))가, L레벨의 전압 VL에서, H레벨의 전압 VH1으로 변화(소위, 선택 주사 전압이 입력된다)하면, n형 MOS트랜지스터(입력 트랜지스터;NMT1)가, 온 상태가 되고, 노드 N1의 전압은, 신호선(LD) 상의 전압(data; 여기서는, 전압 VL)이 된다.

이 때, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)의 전압은, 중간 전압 레벨의 전압 VL2가 되어 있고, VL2는, 하기 (1)식을 만족하도록 설정되어 있으며, 노드 N1의 전압이, H레벨의 전압 VDH이든지, L레벨의 전압 VL이든지에 관계 없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지한다.

VL2=VHD+Vth

(Vth는, 트랜지스터(NMT2)의 문턱전압)‥‥‥(1)

또한, 본 명세서에서는 간단히 하기 위해, 모든 n형 MOS트랜지스터의 문턱전압을 Vth, 모든 p형 MOS트랜지스터의 문턱전압을 -Vth로 한다.

시각 t2에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가, H레벨의 전압 VH3에서 L레벨의 전압 VL이 된다. 여기서, p형 MOS트랜지스터 PMT3는, 노드 N2의 전압에 의해 온, 오프가 결정되지만, 시각 t2에 있어서, 노드 N2는, L레벨의 전압 VL이므로, p형 MOS트랜지스터 PMT3는 온 상태이며, 노드 N3의 전압은, 제2 래치 제어 신호(AC2)와 함께, L레벨의 전압 VL3이 된다.

여기서, VL3은 이하의 식을 따른다.

VL3=VL- (-Vth) = VL+Vth

시각 t3에 있어서, 용량제어선(LW) 상의 용량 제어 신호(AC2)가, L레벨의 전압 VL에서 H레벨의 전압 VH21으로 변화한다.

플로팅 상태의 노드 N1은 유지 용량(CD)을 개재하여, 용량제어선(LW)과 연결되어 있기 때문에, 용량 제어 신호(W)의 전압상승과 함께, 노드 N1의 전압도 상승하고, 전압 VH22가 된다.

노드 N1의 전압 VH22는, 대체로 하기 (2)식에 나타나는 전압이 된다.

　 VH22~VL+ (VH21-VL) CD/ (CD+CS)‥‥‥(2)

여기서, CS는, 노드 N1에 있어서 유지 용량(CD) 이외의 용량이다.

전압 VH22에 의해 n형 MOS트랜지스터 NMT2는 온 상태가 되고, 노드 N2는 제1 래치 제어선(LAC1)에 접속되므로, 노드 N2는 중간 전압 레벨의 전압 VL2가 된다.

이 때 P형 MOS트랜지스터 PMT3도 온 상태가 되지만, 노드 N3은, 이미 L레벨의 전압 VL3이 되어 있기 때문에, 노드 N3의 전압은 변화하지 않는다.

시각 t4에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 중간 전압 레벨의 전압 VL2에서 H레벨의 전압 VH3으로 변화한다. n형 MOS트랜지스터 NMT2는 온 상태이므로, 제1 래치 제어 신호(AC1)의 전압상승에 따라 노드 N2의 전압도 상승하고, H레벨의 전압 VH4가 된다. 그 때문에, p형 MOS트랜지스터 PMT3는 오프 상태가 된다.

여기서, 상기 VH4는, 대체로 다음식에 나타나는 전압이 된다.

VH4~VH22-Vth

단, VH22-Vth=VH3이라면, VH4=VH3이 된다.

시각 t5에 있어서, 용량 제어 신호(AC2)가 H레벨의 전압 VH21에서 L레벨의 전압 VL으로 변화하면, 노드 N1은 대체로 전압 VL로 되돌아가기 때문에, n형 MOS트랜지스터 NMT1는 오프 상태가 된다.

시각 t6에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 H레벨의 전압 VH3에서 L레벨의 전압 VL으로 변화하지만, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하므로, 노드 N2는 H레벨의 전압 VH4을 유지한다.

시각 t7에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)는 L레벨의 전압 VL에서 중간 전압 레벨의 전압 VL2으로 변화한다. 이에 의해, 노드 N1으로의 신호선(LD)으로부터의 기입 전압(VDH, VL)에 상관없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하게 된다.

시각 t8에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가 L레벨의 전압 VL에서 H레벨의 전압 VH으로 변화한다.

p형 MOS트랜지스터 PMT3의 게이트 전압은 노드 N2의 전압이며, 시각 t8에 있어서, 노드 N2의 전압은, H레벨의 전압 VH4이므로, p형 MOS트랜지스터 PMT3는 오프 상태에 있다. 따라서, 노드 N3은 L레벨의 전압 VL3의 상태를 유지한다.

전술한 순서에 의해, 시각 t1에 있어서 기입된 신호 전압 (「0」의 데이터에 대응하는 전압)에 따라, 출력 단자(OUT1)의 전압이, H레벨의 전압(=노드 N2의 전압), 출력 단자(OUT2)의 전압이, L레벨의 전압(=노드 N3의 전압)이 되므로, 출력 단자(OUT1)와 출력 단자(OUT2)와의 사이에 차동 출력 상태가 래치 된다.

다음으로, 신호선(LD) 상의 전압(data)이, H레벨의 전압 VDH의 경우에 대하여 설명한다. 여기서, 시각 t21 이전에, 노드 N1은 L레벨의 전압 VL, 노드 N2는 H레벨의 전압 VH4, 노드 N3은 L레벨의 전압 VL3으로 한다.

도 2에 도시하는 바와 같이, 시각 t21에 있어서, 주사선(LG) 상의 주사 펄스(G) (소위, 신호 읽기 펄스(게이트 펄스))가, L레벨의 전압 VL에서, H레벨의 전압 VH1으로 변화하면(소위, 선택 주사 전압이 입력된다), 입력 트랜지스터 NMT1가, 온 상태가 되고, 노드 N1의 전압은, 신호선(LD) 상의 전압(data; 여기서는, 전압 VDH)이 된다.

이 때, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)의 전압은, 중간 전압 레벨의 전압 VL2가 되고, 전술한 바와 같이, 노드 N1의 전압이, H레벨의 전압 VDH인지, L레벨의 전압 VL인지에 관계없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하므로, 출력(래치 상태)에 변동은 없다.

시각 t22에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가 L레벨의 전압 VL이 되지만, p형 MOS트랜지스터 PMT3는 오프 상태이며, 또한, 출력 단자(OUT2)의 전압(=노드 N3의 전압)은, 시각 t22 이전도 L레벨의 전압 VL3이기 때문에, 출력 단자(OUT2)의 전압은 변화하지 않는다.

시각 t23에 있어서, 용량제어선(LW) 상의 용량 제어 신호(AC2)가, L레벨의 전압 VL에서 H레벨의 전압 VH21으로 변화한다.

플로팅 상태의 노드 N1은 유지 용량(CD)을 개재하여, 용량제어선(LW)과 연결되어 있기 때문에, 용량 제어 신호(W)의 전압상승과 함께, 노드 N1의 전압도 상승한다.

이 때의 노드 N1의 전압 VH23은 대체로 하기 (3)식에 나타나는 전압이 된다.

VH23~VDH+ (VH21-VDH) CD/ (CD+CS)‥‥‥(3)

전압 VH23에 의해 n형 MOS트랜지스터 NMT2는 온 상태가 되고, 노드 N2는 제1 래치 제어선(LAC1)에 접속되므로, 노드 N2는 중간 전압 레벨의 전압 VL2이 된다.

시각 t24에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 중간 전압 레벨의 전압 VL2에서 H레벨의 전압 VH3으로 변화한다. n형 MOS트랜지스터 NMT2는 온 상태이므로, 제1 래치 제어 신호(AC1)의 전압상승에 따라 노드 N2의 전압도 상승하고, H레벨의 전압 VH4가 된다. 그 때문에, p형 MOS트랜지스터 PMT3는 오프 상태가 된다.

시각 t25에 있어서, 용량 제어 신호(AC2)가 H레벨의 전압 VH21에서 L레벨의 전압 VL으로 변화하면, 노드 N1은 대체로 전압 VDH으로 되돌아가기 때문에, n형 MOS트랜지스터 NMT2는 오프 상태가 된다.

시각 t26에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 L레벨의 전압 VL이 되면, n형 MOS트랜지스터 NMT2는 온 상태가 되고, 노드 N2의 전압은, L레벨의 전압 VL이 된다. 이에 따라, p형 MOS트랜지스터 PMT3는 온 상태가 된다.

시각 t27에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)는 L레벨의 전압 VL에서 중간 전압 레벨의 전압 VL2으로 변화한다. 이에 의해, 노드 N1으로의 신호선(LD)으로부터의 기입 전압(VDH, VL)에 상관없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하게 된다.

또한, p형 MOS트랜지스터 PMT3의 게이트 전압은 노드 N2의 전압이며, 시각 t27에 있어서, 노드 N2의 전압은, L레벨의 전압 VL이므로, p형 MOS트랜지스터 PMT3는 온 상태를 유지한다.

시각 t28에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가 L레벨의 전압 VL에서 H레벨의 전압 VH3으로 변화한다.

이 때, p형 MOS트랜지스터 PMT3는 온 상태이므로, 제2 래치 제어 신호(AC2)의 상승에 따라, 노드 N3의 전압도 H레벨의 전압 VH3이 된다.

전술한 순서에 따라, 시각 t21에 있어서 기입된 신호 전압 (「1」의 데이터에 대응하는 전압)에 따라, 출력 단자(OUT1)의 전압이, L레벨의 전압(=노드 N2의 전압), 출력 단자(OUT2)의 전압이, H레벨의 전압(=노드 N3의 전압)이 되므로, 출력 단자(OUT1)와 출력 단자(OUT2)와의 사이에 차동 출력 상태가 래치 된다.

본 실시예의 래치 회로에 의해 다음의 효과를 얻을 수 있다.

(1) 모든 트랜지스터 동작에 있어서, 게이트 전압이 인가되고, MOS트랜지스터가 온 상태가 된 후, 드레인 전압이 H레벨의 전압(pMOS트랜지스터의 경우는 절대치에서 L레벨의 전압)이 되기 때문에, 드레인 아발란체가 발생하기 쉬운 조건을 피할 수 있고, 고전압 사용 시의 신뢰성을 높일 수 있다.

(2) CMOS회로로 구성되는 래치 회로에 비교하여, 트랜지스터의 수가 적고, 고세밀화에 유리하다.

도 3은, 도 11과 같이 본 실시예의 래치 회로를, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 하는 디스플레이(이하, 가동 셔터 방식의 디스플레이라고 한다)의 화소회로에 적용할 때의 구체적인 회로 구성의 일 예를 도시하는 회로도이다.

또한, 도 4는, 본 실시예의 래치 회로를 적용한 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 행하는 디스플레이의 개략구성을 도시하는 블록도이다. 또한, 도 3, 도 4에 있어서, SSC는 제어 신호 생성 회로, LSS는 셔터 제어 신호(S)가 공급되는 가동 셔터 제어선이다.

도 4에 도시하는 가동 셔터 방식의 디스플레이에서는, 도 3에 도시하는 화소회로가, 1화소(PX)로서 2차원상으로 배치되어 있다. 여기서, 주사선(LG)은 각 행단위로 구비되고, 수직구동 회로(XDR)에 입력된다. 또한, 신호선(LD)은 각 열단위로 구비되고, 수평구동 회로(YDR)에 입력된다.

제어 신호 생성 회로(SSC)는, 용량 제어 신호(W), 제1 래치 제어 신호(AC1), 제2 래치 제어 신호(AC2), 및, 셔터 제어 신호(S)를 생성하고, 각각 용량제어선(LW), 제1 래치 제어선(LAC1), 제2 래치 제어선(LAC2), 및, 가동 셔터제어선(LSS)에 공급한다.

도 3에 도시하는 화소회로를 이용하는 가동 셔터 방식의 디스플레이에서는, 필드 시퀀셜(sequential) 방식으로 컬러 화상을 표시한다. 즉, 1/60Hz의 프레임은, 적(R), 녹(G), 청(B)의 각각의 색의 프레임으로 분할되고, 그리고 각각의 색의 프레임은, 6개 이상의 서브 프레임으로 분할되어, 발광 시간의 길이에 의해 각 계조의 화상을 표시한다.

본 실시예는, CMOS 래치 회로와 달리, 차동 출력 상태의 H레벨의 전압, L레벨의 전압을 다이나믹하게 유지하는 구성이며, 장시간 또는 시간 제한이 없는 사용 방법에서는, 다이나믹하게 유지한 전하가 MOS트랜지스터의 오프 전류 등으로 누설하여, 전압변동을 일으키기 때문에 출력이 불안정해질 염려가 있지만, 도 3에 도시하는 화소회로를 이용하는 가동 셔터 방식의 디스플레이에서는, 반드시 주기적으로 (그것도 극단적으로 짧은 기간으로) 상태의 리셋(동일한 상태의 유지에서도, 재설정)이 일어나기 때문에, 필요한 전압과 유지 시간을 설계하는 것이 가능하며, 실용에 이바지한다.

도 3에 도시하는 화소회로를 사용하는 가동 셔터 방식의 디스플레이에서는, 기입 기간(도 2의 TA) 내에, 각 행단위로 각 화소에 데이터를 기입하고, 가동 셔터 상태 설정 기간(도 2의 TB)에, 가동 셔터(s)를, 노드 N2측 또는 노드 N3측으로 이동시키고, 표시 기간(도 2의 TC)에 화상을 표시한다.

이와 같이, 본 발명에 의하면, 드레인 아발란체 효과를 억압하고, 신뢰성을 향상시키는 것이 가능해지는 래치 회로, 및 해당 래치 회로를 사용하는 표시장치를 제공하는 것이 가능해진다.

[실시예 2]

도 5는, 본 발명의 실시예 2의 래치 회로의 회로 구성을 도시하는 회로도이다.

도 5에 도시하는 래치 회로는, 도 1에 도시하는 래치 회로에 있어서, 고전압을 처리하는 n형 MOS트랜지스터(NMT1, NMT2)와, p형 MOS트랜지스터 PMT3를 더블 게이트로 하여, 소스 드레인 내압을 향상시킨 것이다.

즉, 본 실시예에 있어서, 도 1에 도시하는 래치 회로를 구성하는 n형 MOS트랜지스터 NMT1는, n형 MOS트랜지스터 NMT1 및 n형 MOS트랜지스터 NMT11로 치환되어 있다. 또한, 도 1에 도시하는 래치 회로를 구성하는 n형 MOS트랜지스터 NMT2는, 본 실시예에 있어서, n형 MOS트랜지스터 NMT2 및 n형 MOS트랜지스터 NMT21로 치완되어 있다. 즉, 도 5에 도시하는 래치 회로는, 도 1에 도시하는 상기 트랜지스터 NMT1 및 NMT2 각각이, 같은 게이트 전압이 입력되는 2개의 트랜지스터, 즉, 더블 게이트 트랜지스터로 치환된 것이다. 동일하게, 본 실시예의 래치 회로는, 도 1에 도시하는 래치 회로의 p형 MOS트랜지스터 PMT3가 p형 MOS트랜지스터 PMT3와 p형 MOS트랜지스터PMT31로 치환된 것이다. 즉, 본 실시예의 래치 회로는, 도 1에 도시하는 상기 트랜지스터 PMT3가 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉 더블 게이트 트랜지스터로 치환된 것이다.

이와 같이, 더블 게이트 트랜지스터 구성으로 하는 것에 의해, 실시예 2의 래치 회로는, 실효적인 소스-드레인 내압을 올리고, 높은 전압을 취급할 수 있도록 한 것이다.

[실시예 3]

도 6은, 본 발명의 실시예 3의 래치 회로의 회로 구성을 도시하는 회로도이다. 본 실시예의 래치 회로는, n형 MOS트랜지스터 NMT2의 소스와 드레인과의 사이에, 다이오드 접속의 n형 MOS트랜지스터 NMT3을 접속한 점과, 용량제어선(LW)에 일정한 전압 VL을 공급하도록 한 점에서, 도 1에 도시하는 실시예 1의 래치 회로와 상이하다. 또한, 본 실시예의 n형 MOS트랜지스터(NMT1, NMT2, NMT3)와, p형 MOS트랜지스터 PMT3는, 반도체층이 다결정 실리콘으로 구성되는 MOS트랜지스터이다.

도 7은, 도 6에 도시하는 래치 회로의 주사 펄스(G), 래치 제어 신호(AC1, AC2), 및, 각 노드(N1, N2, N3)의 시간변화의 모양을 도시하는 타이밍 차트이다.

먼저, 신호선(LD) 상의 전압(data)이, L레벨의 전압 VL의 경우에 대하여 설명한다. 여기서, 시각 t1 이전에, 노드 N1은 H레벨의 전압 VDH, 노드 N2는 L레벨의 전압 VL, 노드 N3은 H레벨의 전압 VH3으로 한다.

도 7에 도시하는 바와 같이, 시각 t1에 있어서, 주사선(LG) 상의 주사 펄스(G) (소위, 신호 읽기 펄스(게이트 펄스))가, L레벨의 전압 VL에서, H레벨의 전압 VH1으로 변화(소위, 선택 주사 전압이 입력된다)하면, n형 MOS트랜지스터(입력 트랜지스터;NMT1)가 온이 되고, 노드 N1의 전압은, 신호선(LD) 상의 전압(data; 여기서는, 전압VL)이 된다.

이 때, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)의 전압은, 중간 전압 레벨의 전압 VL2가 되고, 상기 전압 VL2는, 하기 (4)식을 만족하도록 설정되어 있고, 노드 N1의 전압이, H레벨의 전압 VDH이든지, L레벨의 전압 VL이든지에 관계 없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지한다.

VL2=VHD+Vth (Vth는, 트랜지스터 NMT2의 문턱전압)‥‥‥(4)

시각 t2에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가, H레벨의 전압 VH3에서 L레벨의 전압 VL이 된다. 여기서, p형 MOS트랜지스터 PMT3는, 노드 N2의 전압에 의해 온, 오프가 결정되지만, 시각 t2에 있어서, 노드 N2는 L레벨의 VL의 전압이므로, p형 MOS트랜지스터 PMT3는 온 상태이며, 노드 N3의 전압은, 제2 래치 제어 신호(AC2)와 함께, L레벨의 전압 VL3이 된다.

여기서, VL3=VL- (-Vth)=VL+Vth이다.

시각 t3에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 중간 전압 레벨의 전압 VL2에서 H레벨의 전압 VH3으로 변화한다. 이에 의해, 다이오드 접속의 n형 MOS트랜지스터 NMT3은 도통상태가 되므로, 제1 래치 제어 신호(AC1)의 전압상승에 따라 노드 N2의 전압도 상승하고, H레벨의 전압 VH4가 된다.

여기서, 상기 전압 VH4는, 대체로 다음식을 따른다.

VH4~VH22-Vth

시각 t4에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 H레벨의 전압 VH3에서 L레벨의 전압 VL으로 변화지만, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하므로, 노드 N2는 H레벨의 전압 VH4을 유지한다.

시각 t5에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)는 L레벨의 전압 VL에서 중간 전압 레벨의 전압 VL2으로 변화한다. 이에 의해, 노드 N1으로의 신호선(LD)으로부터의 기입 전압(VDH, VL)에 관계없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하게 된다.

시각 t6에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가 L레벨의 전압 VL에서 H레벨의 전압 VH3으로 변화한다.

p형 MOS트랜지스터 PMT3의 게이트 전압은 노드 N2의 전압이며, 시각 t6에 있어서, 노드 N2의 전압은, H레벨의 전압 VH4이므로, p형 MOS트랜지스터 PMT3는 오프 상태에 있다. 따라서, 노드 N3은 L레벨의 전압 VL3 상태를 유지한다.

전술한 순서에 의해, 시각 t1에 있어서 기입된 신호 전압 (「0」의 데이터에 대응하는 전압)에 따라, 출력 단자(OUT1)의 전압이, H레벨의 전압(=노드 N2의 전압), 출력 단자(OUT2)의 전압이, L레벨의 전압(=노드 N3의 전압)이 되므로, 출력 단자(OUT1)와 출력 단자(OUT2)와에 차동 출력 상태가 래치 된다.

도 7에 도시하는 바와 같이, 시각 t21에 있어서, 주사선(LG) 상의 주사 펄스(G) (소위, 신호 읽기 펄스(게이트 펄스))가, L레벨의 전압 VL에서, H레벨의 전압 VH1로 변화(소위, 선택 주사 전압이 입력된다)하면, 입력 트랜지스터 NMT1가 온이 되고, 노드 N1의 전압은, 신호선(LD) 상의 전압(data; 여기서는, 전압 VDH)이 된다.

이 때, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)의 전압은, 중간 전압 레벨의 전압 VL2가 되어 있고, 전술한 바와 같이, 노드 N1의 전압이, H레벨의 전압 VDH이든지, L레벨의 전압 VL이든지에 관계 없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하므로, 출력(래치 상태)에 변동은 없다.

시각 t22에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가 L레벨의 전압 VL이 되지만, p형 MOS트랜지스터 PMT3는 오프 상태이며, 또한, 출력 단자(OUT2)의 전압(=노드 N3의 전압)은, 시각 t22 이전도 L레벨의 전압 VL3이기 때문, 출력 단자(OUT2)의 전압은 변화하지 않는다.

시각 t23에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 중간 전압 레벨의 전압 VL2에서 H레벨의 전압 VH3으로 변화한다. 이에 의해, 다이오드 접속의 n형 MOS트랜지스터 NMT3은 도통상태가 되므로, 노드 N2의 전압도 상승하지만, 노드 N2는, 이미 H레벨의 전압 VH4가 되어 있어, 노드 N2의 전압은 변화하지 않는다. 또한, p형 MOS트랜지스터 PMT3는 오프 상태를 유지한다.

시각 t24에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 L레벨의 전압 VL이 되면, n형 MOS트랜지스터 NMT2는 온 상태가 되고, 노드 N2의 전압은, L레벨의 전압 VL이 된다. 이에 따라, p형 MOS트랜지스터 PMT3는 온 상태가 된다.

시각 t25에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)는, L레벨의 전압 VL에서 중간 전압 레벨의 전압 VL2으로 변화한다. 이에 의해, 노드 N1으로의 신호선(LD)으로부터의 기입 전압(VDH, VL)에 관계없이, n형 MOS트랜지스터 NMT2는 오프 상태를 유지하게 된다.

또한, p형 MOS트랜지스터 PMT3의 게이트 전압은 노드 N2의 전압이며, 시각 t25에 있어서, 노드 N2의 전압은, L레벨의 전압 VL이므로, p형 MOS트랜지스터 PMT3는 온 상태를 유지한다.

시각 t26에 있어서, 제2 래치 제어선(LAC2) 상의 제2 래치 제어 신호(AC2)가 L레벨의 전압 VL에서 H레벨의 전압 VH3으로 변화한다.

전술한 순서에 의해, 시각 t21에 있어서 기입된 신호 전압 (「1」의 데이터에 대응하는 전압)에 따라, 출력 단자(OUT1)의 전압이 L레벨의 전압(=노드 N2의 전압)이 되는 한편, 출력 단자(OUT2)의 전압이 H레벨의 전압(=노드 N3의 전압)이 된다. 이렇게 하여, 출력 단자(OUT1)와 출력 단자(OUT2)와의 사이에 있어서, 차동 출력 상태가 래치 된다.

본 실시예의 래치 회로도, 전술의 실시예 1과 같은 작용효과를 얻는 것이 가능하다.

전술의 실시예 1, 2와 같이 본 실시예의 래치 회로도, 가동 셔터(s)의 위치를 전기적으로 제어하여 화상표시를 하는 디스플레이(가동 셔터 방식의 디스플레이라고 한다)의 화소회로에 적용가능하다.

또한, 본 실시예에 있어서, 가동 셔터제어선(LSS) 상의 셔터 제어 신호(S)은, 일반적으로, GND의 전압(또는, 전압 VDD)이므로, 유지 용량(CD)의 타단을 가동 셔터 제어선(LSS)에 접속하도록 할 수 있다.

[실시예 4]

도 8은, 본 발명의 실시예 4의 래치 회로의 회로 구성을 도시하는 회로도이다.

도 8에 도시하는 래치 회로는, 도 6에 도시하는 래치 회로에 있어서, 고전압을 처리하는 n형 MOS트랜지스터(NMT1, NMT2, NMT3)와, p형 MOS트랜지스터 PMT3를 더블 게이트로 하여, 소스 드레인 내압을 향상시킨 것이다.

즉, 실시예 4의 래치 회로는, 도 6에 도시하는 n형 MOS트랜지스터 NMT1가 n형 MOS트랜지스터 NMT1 및 n형 MOS트랜지스터 NMT11로 치환된 것이며, 도 6의 상기 트랜지스터 NMT1가 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 소위 더블 게이트 트랜지스터로 치환되어 있다.

동일하게, 실시예 4의 래치 회로에 있어서, 도 6에 도시하는 n형 MOS트랜지스터 NMT2가 n형 MOS트랜지스터 NMT2 및 n형 MOS트랜지스터 NMT21로 치환된 구조를 갖고 있으며, 도 6의 상기 트랜지스터 NMT2가 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 소위 더블 게이트 트랜지스터로 치환된 것이다.

동일하게, 실시예 4의 래치 회로는, 도 6에 도시하는 n형 MOS트랜지스터 NMT3이 n형 MOS트랜지스터 NMT3 및 n형 MOS트랜지스터 NMT31로 치환된 구조를 갖고 있고, 도 6의 상기 트랜지스터 NMT3이 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉, 더블 게이트 트랜지스터로 치환된 것이다.

동일하게, 실시예 4의 래치 회로는, 도 6에 도시하는 p형 MOS트랜지스터 PMT3를, p형 MOS트랜지스터 PMT3 및 p형 MOS트랜지스터 PMT31로 치환된 구조를 갖고 있고, 도 6의 상기 트랜지스터 PMT3는, 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉 더블 게이트 트랜지스터로 치환되어 있다.

이와 같이, 더블 게이트 트랜지스터 구성으로 하는 것에 의해, 본 발명의 실시예 4의 래치 회로는, 실효적인 소스-드레인 내압을 올리고, 높은 전압을 취급할 수 있도록 한 것이다.

[실시예 5]

도 9는, 본 발명의 실시예 5의 래치 회로의 회로 구성을 도시하는 회로도이다. 본 실시예의 래치 회로는, n형 MOS트랜지스터 NMT2의 드레인과 제1 래치 제어선(LAC1)과의 사이에, n형 MOS트랜지스터 NMT4를 접속하고, 이 n형 MOS트랜지스터 NMT4의 게이트를 제3 래치 제어선(LA)에 접속하고, 유지 용량(CD)의 일단을 제1 래치 제어선(LAC1)에 접속한 점이, 실시예 2의 래치 회로와 상이하다. 또한, 본 실시예의 n형 MOS트랜지스터(NMT1, NMT2, NMT3, NMT4)와, p형 MOS트랜지스터 PMT3는, 반도체층이 다결정 실리콘으로 구성되는 MOS트랜지스터이다.

도 10은, 도 9에 도시하는 래치 회로의 주사 펄스(G), 래치 제어 신호(AC1, AC2, A), 및, 각 노드(N1, N2, N3, N4)의 시간변화의 모양을 도시하는 타이밍 차트이다.

도 10에 도시하는 바와 같이, 시각 t1에 있어서, 주사선(LG) 상의 주사 펄스(G) (소위, 신호 읽기 펄스(게이트 펄스))가, L레벨의 전압 VL에서, H레벨의 전압 VH1으로 변화(소위, 선택 주사 전압이 입력된다)하면, n형 MOS트랜지스터(입력 트랜지스터;NMT1)가, 온이 되고, 노드 N1의 전압은, 신호선(LD) 상의 전압(data; 여기서는, 전압 VL)이 된다.

여기서, 상기 전압 VL3은, 다음식을 따른다.

VL3=VL- (-Vth) = VL+Vth

시각 t3에 있어서, 제3 래치 제어선(LA)의 전압이, VL에서 VH21으로 변화한다. 이에 의해 n형 MOS트랜지스터 NMT4는 도통상태가 되지만, n형 MOS트랜지스터 NMT2가 오프 상태이므로, 노드 N2의 변화는 없다.

시각 t4에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)는, L레벨의 전압 VL에서 H레벨의 전압 VH3으로 변화한다.

다이오드 접속의 n형 MOS트랜지스터 NMT3이 온 상태가 되므로, 노드 N2의 전압은, H레벨의 VH4가 된다. 유지 용량(CD)의 일단은, 제1 래치 제어 신호(AC1)에 접속되어 있기 때문에, 노드 N1의 전압은 VH22가 된다.

여기서 VH22는, 다음식을 따른다.

VH22=VL+VH3(CD/ (CD+CS))

또한, 노드 N4의 전압은, VH22-Vth 또는 VH21-Vth 중 어느 쪽이든 높은 쪽의 전압 VH5가 된다.

시각 t6에 있어서, 제1 래치 제어 신호(AC1)는 H레벨의 전압 VH3에서 L레벨의 전압 VL으로 변화한다. 이에 따라, 유지 용량(CD)으로 용량결합한 노드 N1은, 전압 VL로 되돌아간다.

따라서, n형 MOS트랜지스터 NMT2는 오프 상태가 되기 때문에, 노드 N2는 H레벨의 전압 VH4을 유지한다. 이 때, n형 MOS트랜지스터 NMT4는 온 상태이기 때문, 노드 N4는 VL의 전압이 된다.

시각 t8에 있어서, 제2 래치 제어 신호(AC2)는 L레벨의 전압 VL에서 H레벨의 전압 VH3으로 변화한다.

시각 t8의 경과 직후, 제3 래치 제어 신호(A)는 L레벨의 전압 VL로 변하고, n형 MOS트랜지스터 NMT4는 오프 상태가 된다. 즉, 다음으로 제3 래치 제어 신호(A)가 H레벨로 변할 때까지는, 신호 취입에 의해 노드 N1의 전압이 변화더라도, 노드 N2 및 N3의 전압에 변화는 생기지 않는다. 엄밀하게는, 상기 취입된 신호에 의해 노드 N1이 L레벨에서 H레벨이 되면, n형 MOS트랜지스터 NMT2가 오프 상태에서 온 상태로 변하고, 노드 N4의 전압이 VL에게 VHD-Vth로 변화한다. 노드 N4의 상기 전압의 변화에 필요한 전하 Q는, 노드 N2에서 공급되므로, 노드 N2의 전압은 저하된다. 그러나, 노드 N2의 상기 전압 저하가 래치 회로의 동작에 영향을 주지 않도록 하기 위해서는, 노드 N2 및/또는 노드 N4의 용량을 설정하든지, 제1 래치 제어 신호(AC1)를 조정하면 되므로, 본 논의에서는 무시한다.

전술한 순서에 의해, 시각 t1에 있어서 기입된 신호 전압(「0」의 데이터에 대응하는 전압)에 따라, 출력 단자(OUT1)의 전압이, H레벨의 전압(=노드 N2의 전압), 출력 단자(OUT2)의 전압이, L레벨의 전압(=노드 N3의 전압)이 되고, 출력 단자(OUT1)와 출력 단자(OUT2)와의 사이에 차동 출력 상태가 래치 된다.

도 10에 도시하는 바와 같이, 시각 t21에 있어서, 주사선(LG) 상의 주사 펄스(G) (소위, 신호 읽기 펄스(게이트 펄스))가, L레벨의 전압 VL에서, H레벨의 전압 VH1으로 변화(소위, 선택 주사 전압이 입력된다)하면, 입력 트랜지스터 NMT1가 온이 되고, 노드 N1의 전압은, 신호선(LD) 상의 전압(data; 여기서는, 전압 VDH)이 된다.

이 때 n형 MOS트랜지스터 NMT2는 온 상태가 된다. 한편, n형 MOS트랜지스터 NMT4는 오프 상태를 유지한 그대로이다. 이에 의해, 노드 N4는 전압 VH6(=VDH-Vth)이 된다.

시각 t23에 있어서, 제3 래치 제어선(LA) 상의 제3 래치 제어 신호(A)가 VL의 전압에서 H레벨의 전압 VH21으로 변화한다. 이에 의해, n형 MOS트랜지스터 NMT4는 온 상태가 된다. 이 때, n형 MOS트랜지스터 NMT2도 온 상태이므로, 노드 N2 및 노드 N4는, 전압 VL이 된다. 이에 의해, p형 MOS트랜지스터 PMT3도 온 상태가 되지만, 출력 단자(OUT2)의 전압은 이미 L레벨의 전압 VL3이기 때문에, 출력 단자(OUT2)의 전압은 변화하지 않는다.

시각 t24에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)가 H레벨의 전압 VH3이 된다. 이 때, 다이오드 접속의 n형 MOS트랜지스터 NMT3을 개재하여, 노드 N2의 전압은 H레벨의 VH4가 된다. 동시에 노드 N4의 전압은 VH5가 되고, 노드 N1의 전압은 VH23이 된다.

시각 t26에 있어서, 제1 래치 제어선(LAC1) 상의 제1 래치 제어 신호(AC1)는, H레벨의 전압 VH3에서 L레벨인 전압 VL으로 변화한다. 이에 따라, 노드 N1의 전압은 VHD로 돌아가지만, n형 MOS트랜지스터 NMT2는 온 상태에 있고, n형 MOS트랜지스터 NMT4도 온 상태이므로, 노드 N2는 n형 MOS트랜지스터(NMT2, NMT4)을 개재하여 제1 래치 제어선(LAC1)에 접속되어 있기 때문에, 노드 N2 및 노드 N4의 전압은 모두 L레벨의 VL이 된다.　

이 때 p형 MOS트랜지스터 PMT3의 게이트 전압은 노드 N2의 전압이며, 시각 t27에 있어서, 노드 N2의 전압은, L레벨의 VL이므로, p형 MOS트랜지스터 PMT3는 온 상태가 된다.

이 때, p형 MOS트랜지스터 PMT3는 온 상태이므로, 제2 래치 제어 신호(AC2)의 상승에 따라, 노드 N3의 전압도 H레벨의 VH3의 전압이 된다.

전술한 순서에 의해, 시각 t21에 있어서 기입된 신호 전압(「1」의 데이터에 대응하는 전압)에 따라, 출력 단자(OUT1)의 전압이 L레벨의 전압(=노드 N2의 전압), 출력 단자(OUT2)의 전압이 H레벨의 전압(=노드 N3의 전압)이 되므로, 출력 단자(OUT1)와 출력 단자(OUT2)와의 사이에 차동 출력 상태가 래치 된다.

본 실시예의 래치 회로도, 전술의 실시예 1과 동일한 작용효과를 얻는 것이 가능하다.

또한, 본 실시예에 있어서, 가동 셔터제어선(LSS) 상의 셔터 제어 신호(S)는, 일반적으로, GND의 전압(또는, 전압 VDD)이므로, 유지 용량(CD)의 타단을 가동 셔터 제어선(LSS)에 접속할 수 있다.

[실시예 6]

도 11은, 본 발명의 실시예 6의 래치 회로의 회로 구성을 도시하는 회로도이다.

도 11에 도시하는 래치 회로는, 도 9에 도시하는 래치 회로에 있어서, 고전압을 처리하는 n형 MOS트랜지스터(NMT1, NMT2, NMT3) 및 p형 MOS트랜지스터 PMT3를 각각 더블 게이트 구조로 하는 것에 의해, 소스 드레인 내압을 향상시킨 것이다.

즉, 실시예 6의 래치 회로는, 도 9에 도시하는 n형 MOS트랜지스터 NMT1를, n형 MOS트랜지스터 NMT1 및 n형 MOS트랜지스터 NMT11로 치환한 것이며, 도 9에 도시하는 래치 회로의 n형 MOS트랜지스터 NMT1가, 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉, 더블 게이트 트랜지스터로 치환된 구조를 갖는다.

마찬가지로, 실시예 6의 래치 회로는, 도 9에 도시하는 n형 MOS트랜지스터 NMT2를, n형 MOS트랜지스터 NMT2 및 n형 MOS트랜지스터 NMT21로 치환한 것이며, 도 9에 도시하는 n형 MOS트랜지스터 NMT2가, 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉 더블 게이트 트랜지스터로 치환된 구조를 갖는다.

동일하게, 실시예 6의 래치 회로의 회로 구성에 있어서, 도 9에 도시하는 n형 MOS트랜지스터 NMT3이 n형 MOS트랜지스터 NMT3 및 n형 MOS트랜지스터 NMT31로 치환되어 있고, 도 9에 도시하는 n형 MOS트랜지스터 NMT3이, 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉 더블 게이트 트랜지스터로 치환되어 있다.

동일하게, 실시예 6의 래치 회로는, 도 9에 도시하는 p형 MOS트랜지스터 PMT3를, p형 MOS트랜지스터 PMT3 및 p형 MOS트랜지스터 PMT31에 의해, 즉, 동일한 게이트 전압이 입력되는 2개의 트랜지스터, 즉 더블 게이트 트랜지스터로 치환한 구조를 갖는다.

이와 같이, 더블 게이트 트랜지스터 구성으로 하는 것에 의해, 본 발명의 실시예 6의 래치 회로는, 실효적인 소스-드레인 내압을 올리고, 높은 전압을 취급할 수 있도록 한 것이다.

또한, n형 MOS트랜지스터 NMT4는, 실질적으로 VDH-Vth 이상의 전압이 걸리는 경우는 없으므로, 싱글 게이트 그대로 했지만, 이를 더블 게이트로 할 수 있다.

또한, 전술의 설명에서는, 제1 트랜지스터 NMT1, 제3 트랜지스터 NMT2, 제4 트랜지스터 NMT3, 제5 트랜지스터 NMT4로, n형의 다결정 실리콘 박막 트랜지스터를 사용하고, 제2 트랜지스터 PMT3로, p형의 다결정 실리콘 박막 트랜지스터를 사용했을 경우에 대하여 설명했다. 그러나, 상기 제1 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터로, p형의 다결정 실리콘 박막 트랜지스터를 이용하는 것은 가능하다. 또한, 제2 트랜지스터로, n형의 다결정 실리콘 박막 트랜지스터를 사용하는 것도 가능하다.

또한, 제1 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터로 p형의 다결정 실리콘 박막 트랜지스터를 사용하고, 제2 트랜지스터로 n형의 다결정 실리콘 박막 트랜지스터를 사용할 경우에는, 이들에 인가하는 전압관계의 정부(正負)를 역으로 할 필요가 있는 것은, 당업자에 있어서 자명하다.

또한, 제1 트랜지스터, 제2 트랜지스터는, 아몰퍼스 실리콘(amorphous silicon) 박막 트랜지스터를 이용할 수도 있다. 상기 아몰퍼스 실리콘 박막 트랜지스터는, 결정화가 불필요하기 때문, 보다 저비용 프로세스에 의해 제조할 수 있다.

또한, 전술의 설명에서는, 본 발명의 래치 회로를, 가동 셔터 방식의 디스플레이의 화소회로에 적용할 경우에 대하여 설명했지만, 본 발명은, 가동 셔터 방식의 디스플레이의 화소 회로 이외의, 동일한 동작이 필요한 다른 디스플레이에도 응용할 수 있는 것은 당연한 것이다.

이상, 본 발명자에 의해 행해진 발명을, 상기 실시예에 근거하여 구체적으로 설명하였으나, 본 발명은, 상기 실시예에 한정되는 것이 아니며, 그 요지를 벗어나지 않는 범위에 있어서 다양하게 변경 가능한 것은 물론이다.

NMT1, NMT2 : n형 MOS트랜지스터
PMT3 : p형 MOS트랜지스터
CD : 유지 용량
LD : 신호선 LG : 주사선
LW : 용량 제어선 LAC : 래치 제어선

Claims

주사 전압이 입력되었을 때에 데이터를 취입하고, 래치하는 래치 회로에 있어서,
게이트에 상기 주사 전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와,
타단에 용량 제어 신호가 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량과,
상기 입력 트랜지스터의 제2 전극에 접속되는 게이트, 제1 출력 단자에 접속되는 제2 전극, 및 제1 래치 제어 신호가 입력되는 제1 전극을 포함하는 제1 도전형의 제1 트랜지스터와,
상기 제1 트랜지스터의 제2 전극에 접속되는 게이트, 제2 출력 단자에 접속되는 제2 전극, 및 제2 래치 제어 신호가 입력되는 제1 전극을 포함하는 제2 도전형의 제2 트랜지스터를 구비하고,
상기 용량 제어 신호, 상기 제1 래치 제어 신호, 및, 상기 제2 래치 제어 신호의 전압 레벨을 소정의 타이밍으로 변경시켜, 상기 제1 출력 단자 및 제2 출력 단자의 전압을, 「0」또는「1」의 데이터에 대응하는 전압으로 변화시켜 래치하는 것을 특징으로 하는 래치 회로.
제1항에 있어서,
상기 제2 래치 제어 신호는, 「0」또는「1」의 데이터에 대응하는 전압을 상기 유지 용량에 유지한 후의 시각 t1까지의 기간에 있어서 제2 전압 레벨의 전압이며, 시각 t1에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t7에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하며,
상기 용량 제어 신호는, 시각 t2까지의 기간에서, 제2 전압 레벨의 전압이며, 시각 t2에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하며,
상기 제1 래치 제어 신호는, 시각 t3까지의 기간에 있어서, 제1 전압 레벨의 전압과 제2 전압 레벨의 전압과의 사이의 중간 전압 레벨 전압이며, 시각 t3에 있어서 중간 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t6에 있어서 제1 전압 레벨의 전압에서 중간 전압 레벨의 전압으로 변화하며,
시각 t1에서 시각 t7이, t1 < t2 < t3 < t4 < t5< t6 < t7의 관계를 갖는 것을 특징으로 하는 래치 회로.
제2항에 있어서,
상기 제1 트랜지스터는, 시각 t3 이전은 오프이며, 시각 t3에 있어서 온, 시각 t4에 있어서 오프가 되고, 시각 t5에 있어서, 유지 용량에 유지된 전압에 기초하여 온 또는 오프가 되고, 시각 t6 이후 오프가 되며,
상기 제2 트랜지스터는, 시각 t3에 있어서 상기 제1 트랜지스터가 온이 되는 것에 의해 온, 시각 t4에 있어서 오프가 되고, 시각 t5에 있어서 상기 제1 트랜지스터가 온일 때는 온이 되고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프일 때는 오프가 되며,
상기 제1 출력 단자의 전압은, 시각 t3에 있어서 상기 제1 트랜지스터가 온이 되므로, 시각 t3에 있어서 중간 전압 레벨 전압의 전압으로 변화한 후, 시각 t4에 있어서 제2 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 상기 제1 트랜지스터가 온의 경우는 제1 전압 레벨의 전압으로 변화한 후에 제1 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제2 전압 레벨의 전압을 유지하며,
상기 제2 출력 단자의 전압은, 시각 t3에 있어서 상기 제2 트랜지스터가 온이 되므로 제1 전압 레벨로 변화하고, 시각 t5에 있어서 상기 제1 트랜지스터가 온의 경우는 시각 t7에 있어서 제2 전압 레벨의 전압으로 변화한 후에 제2 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제1 전압 레벨의 전압을 유지하는 것을 특징으로 하는 래치 회로.
주사 전압이 입력되었을 때에 데이터를 취입하고, 래치하는 래치 회로에 있어서,
게이트에 상기 주사 전압이 입력되었을 때에, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와,
타단에 일정한 전압이 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량과,
상기 입력 트랜지스터의 제2 전극에 접속되는 게이트, 제1 출력 단자에 접속되는 제2 전극, 및, 제1 래치 제어 신호가 입력되는 제1 전극을 갖는 제1 도전형의 제1 트랜지스터와,
상기 제1 트랜지스터의 제2 전극에 접속되는 게이트, 제2 출력 단자에 접속되는 제2 전극, 제2 래치 제어 신호가 입력되는 제1 전극을 갖는 제2 도전형의 제2 트랜지스터와,
상기 제1 트랜지스터의 제1 전극과 제2 전극과의 사이에 접속되고, 상기 제1 래치 제어 신호의 전압 레벨의 변화에 따라 도통상태가 되는 다이오드를 구비하며,
상기 제1 래치 제어 신호, 및, 상기 제2 래치 제어 신호의 전압 레벨을 소정의 타이밍으로 변경시켜, 상기 제1 출력 단자 및 제2 출력 단자의 전압을, 「0」또는「1」의 데이터에 대응하는 전압으로 변화시켜 래치하는 것을 특징으로 하는 래치 회로.
제4항에 있어서,
상기 제2 래치 제어 신호는, 「0」또는「1」의 데이터에 대응하는 전압을 상기 유지 용량에 유지 한 후의 시각 t1까지의 기간에 있어서 제2 전압 레벨의 전압이며, 시각 t1에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하며,
상기 제1 래치 제어 신호는, 시각 t2까지의 기간에 있어서 제1 전압 레벨의 전압과 제2 전압 레벨의 전압과의 사이의 중간 전압 레벨 전압이며, 시각 t2에 있어서 중간 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t3에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서, 제1 전압 레벨의 전압에서 중간 전압 레벨의 전압으로 변화하며,
시각 t1에서부터 시각 t5가, t1 < t2 < t3 < t4 < t5의 관계를 갖는 것을 특징으로 하는 래치 회로.
제5항에 있어서,
상기 다이오드는, 시각 t2 이전은 오프이며, 시각 t2에 있어서 도통상태가 된 후의 시각 t3 이후에 있어서 오프가 되고,
상기 제1 트랜지스터는, 시각 t3 이전은 오프이며, 시각 t3에 있어서, 유지 용량에 유지된 전압에 기초하여 온 또는 오프가 되며, 시각 t4 이후 오프가 되고,
상기 제2 트랜지스터는, 시각 t1 이전에 있어서 상기 제1 출력 단자의 전압이 제1 전압 레벨의 경우에 온, 시각 t1에 있어서 상기 제1 출력 단자의 전압이 제2 전압 레벨의 경우에 오프이고, 시각 t3에 있어서 상기 제1 트랜지스터가 온일 때는 온이 되고, 시각 t3에 있어서 상기 제1 트랜지스터가 오프일 때는 오프가 되며,
상기 제1 출력 단자의 전압은, 시각 t2에 있어서 상기 다이오드가 도통 하므로 상기 제2 전압 레벨의 전압으로 변화하고, 시각 t3에 있어서 상기 제1 트랜지스터가 온의 경우는 제1 전압 레벨의 전압으로 변화한 후에 제1 전압 레벨의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트랜지스터가 오프의 경우는 제2 전압 레벨의 전압을 유지하며,
상기 제2 출력 단자의 전압은, 시각 t1에 있어서 상기 제2 트랜지스터가 온의 경우에 제1 전압 레벨의 전압이 되고, 시각 t1에 있어서 상기 제2 트랜지스터가 오프의 경우에 제1 전압 레벨의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트랜지스터가 온의 경우는 시각 t5에 있어서 제2 전압 레벨의 전압으로 변화한 후에 제2 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제1 전압 레벨의 전압을 유지하는 것을 특징으로 하는 래치 회로.
제4항에 있어서,
상기 다이오드는, 다이오드 접속의 제1 도전형의 트랜지스터로 구성되는 것을 특징으로 하는 래치 회로.
제4항에 있어서,
상기 다이오드는, 직렬로 접속되고, 게이트가 공통으로 접속되는 동시에, 게이트에 상기 제1 래치 제어 신호가 입력되는 복수의 제1 도전형의 트랜지스터로 구성되는 것을 특징으로 하는 래치 회로.
주사 전압이 입력되었을 때에 데이터를 취입하고, 래치하는 래치 회로에 있어서,
게이트에 상기 주사 전압이 입력되었을 때에, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와,
타단에 일정한 전압이 입력되는 동시에, 일단이 상기 입력 트랜지스터의 제2 전극에 접속되어, 상기 입력 트랜지스터로 취입된 전압을 유지하는 유지 용량과,
상기 입력 트랜지스터의 제2 전극에 접속되는 게이트, 제1 출력 단자에 접속되는 제2 전극, 및 제1 전극을 갖는 제1 도전형의 제1 트랜지스터와,
상기 제1 트랜지스터의 제2 전극에 접속되는 게이트, 제2 출력 단자에 접속되는 제2 전극, 및, 제2 래치 제어 신호가 입력되는 제1 전극을 갖는 제2 도전형의 제2 트랜지스터와,
제3 래치 제어 신호가 입력되는 게이트, 상기 제1 트랜지스터의 제1 전극에 접속되는 제2 전극, 및, 제1 래치 제어 신호가 입력되는 제1 전극을 갖는 제1 도전형의 제4 트랜지스터와,
상기 제1 트랜지스터의 제2 전극과 상기 제4 트랜지스터의 제1 전극과의 사이에 접속되고, 상기 제1 래치 제어 신호의 전압 레벨의 변화에 따라 도통상태가 되는 다이오드를 구비하며,
상기 제1 래치 제어 신호, 상기 제2 래치 제어 신호, 및, 상기 제3 래치 제어 신호의 전압 레벨을 소정의 타이밍으로 변경시켜, 상기 제1 출력 단자 및 제2 출력 단자의 전압을, 「0」또는「1」의 데이터에 대응하는 전압으로 변화시켜 래치하는 것을 특징으로 하는 래치 회로.
제9항에 있어서,
상기 제2 래치 제어 신호는, 「0」또는「1」의 데이터에 대응하는 전압을 상기 유지 용량에 유지 한 후의 시각 t1까지의 기간에 있어서 제2 전압 레벨의 전압이고, 시각 t1에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하고, 시각 t5에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하며,
상기 제1 래치 제어 신호는, 시각 t3까지의 기간에 있어서 제1 전압 레벨의 전압이며, 시각 t3에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하며,
상기 제3 래치 제어 신호는, 시각 t2까지의 기간에 있어서 제1 전압 레벨의 전압이고, 시각 t2에 있어서 제1 전압 레벨의 전압에서 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 제2 전압 레벨의 전압에서 제1 전압 레벨의 전압으로 변화하며,
시각 t1에서 시각 t5가, t1 < t2 < t3 < t4 < t5의 관계를 갖는 것을 특징으로 하는 래치 회로.
제10항에 있어서,
상기 다이오드는, 시각 t3 이전은 오프이고, 시각 t3에 있어서 도통상태가 된 후의 시각 t4에 있어서 오프가 되며,
상기 제1 트랜지스터는, 시각 t3 이후 및 시각 t4 이전은, 오프이며, 시각 t3 이전 및 시각 t4 이후는, 유지 용량에 유지된 전압에 기초하여 온 또는 오프가 되고,
상기 제2 트랜지스터는, 시각 t1 이전에 있어서 상기 제1 출력단자의 전압이 제1 전압 레벨의 경우에 온, 시각 t1에 있어서 상기 제1 출력단자의 전압이 제2 전압 레벨의 경우에 오프이며, 시각 t4에 있어서 상기 제1 트랜지스터가 온일 때는 온이 되고, 시각 t4에 있어서 상기 제1 트랜지스터가 오프일 때는 오프가 되며,
상기 제1 출력단자의 전압은, 시각 t3에 있어서 상기 다이오드가 도통하므로 상기 제2 전압 레벨의 전압으로 변화하고, 시각 t4에 있어서 상기 제1 트랜지서터가 온의 경우는 제1 전압 레벨의 전압으로 변화한 후에 제1 전압 레벨의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트랜지스터가 오프의 경우는 제2 전압 레벨의 전압을 유지하며,
상기 제2 출력단자의 전압은, 시각 t1에 있어서 상기 제2 트랜지스터가 온의 경우에 제1 전압 레벨의 전압이 되며, 시각 t1에 있어서 상기 제2 트랜지스터가 오프의 경우에 시각 t1 이전의 상기 제2 출력단자의 전압을 유지하고, 시각 t3에 있어서 상기 제1 트렌지스터가 온의 경우는 시각 t5에 있어서 제2 전압 레벨의 전압으로 변화한 후에 제2 전압 레벨의 전압을 유지하고, 시각 t5에 있어서 상기 제1 트랜지스터가 오프의 경우는 제1 전압 레벨의 전압을 또는 시각 t1 이전의 상기 제2 출력단자의 전압을 유지하는 것을 특징으로 하는 래치 회로.
제9항에 있어서,
상기 다이오드는, 다이오드 접속의 제1 도전형의 트랜지스터로 구성되는 것을 특징으로 하는 래치 회로.
제9항에 있어서,
상기 다이오드는, 직렬로 접속되고, 게이트가 공통으로 접속되는 동시에, 게이트에 상기 제1 래치 제어 신호가 입력되는 복수의 제1 도전형의 트랜지스터로 구성되는 것을 특징으로 하는 래치 회로.
제1항에 있어서,
상기 입력 트랜지스터 및 상기 제1 트랜지스터는, 직렬로 접속되고, 게이트가 공통으로 접속된 제1 도전형의 복수의 트랜지스터로 구성되고,
상기 제2 트랜지스터는, 직렬로 접속되고, 게이트가 공통으로 접속된 제2 도전형의 복수의 트랜지스터로 구성되는 것을 특징으로 하는 래치 회로.
제1항에 있어서,
상기 제1 트랜지스터는, n형의 트랜지스터이고, 상기 제2 트랜지스터는, p형의 트랜지스터이며,
상기 제2 전압 레벨은, 제1 전압 레벨보다도 고전위의 전압 레벨인 것을 특징으로 하는 래치 회로.
제1항에 있어서,
상기 각 트랜지스터는, 반도체층이 다결정 실리콘 막으로 구성되는 트랜지스터인 것을 특징으로 하는 래치 회로.
제1항에 있어서,
상기 각 트랜지스터는, 반도체층이 아몰퍼스 실리콘 막으로 구성되는 트랜지스터인 것을 특징으로 하는 래치 회로.
가동 셔터를 각각 갖는 복수의 화소를 구비하고,
상기 가동 셔터의 위치를 전기적으로 제어하여 화상표시를 하는 표시장치에 있어서,
상기 각 화소는, 상기 가동 셔터의 위치를 전기적으로 제어하는 화소회로를 갖고,
상기 화소회로는, 래치 회로를 갖고,
상기 래치 회로는, 상기 청구항 1에 기재된 래치 회로인 것을 특징으로 하는 표시장치.