JP6721313B2 - 表示ドライバ - Google Patents

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバに関する。

映像信号に基づく画像を表示する表示装置には、液晶パネル等の表示デバイスと共に、当該表示デバイスを駆動する表示ドライバが設けられている。

このような表示ドライバとして、液晶パネルに形成されているソースラインをプリチャージしつつ、画素を駆動するアナログのデータ信号を当該ソースラインに印加するようにしたソースドライバを搭載した表示素子駆動回路が提案されている（例えば、特許文献１参照）。ここで、液晶パネル等の容量性の表示デバイスのソースラインには寄生容量が存在する。よって、上記したデータ信号が印加される度にソースラインを介して充放電が繰り返されるので、この充放電に伴って消費される無効な電力が低消費電力化の障害となる。

そこで、特許文献１に記載されているソースドライバは、各ソースラインに対応した出力端子同士を一時的に短絡させることにより、液晶パネル内に蓄積している電荷を中和させてその電荷を回収（チャージシェア）するようにしている。特許文献１に記載されているソースドライバでは、このような電荷回収を行う為に、複数のソースライン同士を短絡する為の短絡用配線を設けると共に、各ソースラインを短絡用配線に接続する為のスイッチ素子をソースライン毎に設けるようにしている。

特開２００７−１０２１３２号公報

従って、上記したソースドライバでは、電荷回収を行う為に、液晶パネルのソースラインの数に対応した数のスイッチ素子を設ける必要があるので、液晶パネルの高精細化に伴うソースラインの増加に比例して、回路規模が増大するという問題が生じた。

そこで、本発明は、回路規模の増大を抑えて電力消費量の低減を図ることが可能な表示ドライバを提供することを目的とする。

本発明に係る表示ドライバは、映像信号に基づき各画素に対応した第１〜第ｎ（ｎは２以上の整数）の画素駆動電圧を表示デバイスに供給する表示ドライバであって、第１及び第２ラインと、オン状態時に第１電圧を前記第１ラインに供給する第１トランジスタと、オン状態時に第２電圧を前記第２ラインに供給する第２トランジスタと、オン状態時に前記第１ラインと前記第２ラインとを接続する第３トランジスタと、を含むプリチャージ制御回路と、前記映像信号にて表される輝度に対応した電圧を増幅して得た電圧を前記画素駆動電圧として出力するアンプ、前記アンプの出力に接続されている出力ライン、オン状態時に前記第１ラインを前記出力ラインに接続する第１プリチャージトランジスタ、オン状態時に前記第２ラインを前記出力ラインに接続する第２プリチャージトランジスタを夫々が含む第１〜第ｎのプリチャージ出力回路と、１水平走査期間毎に、前記第１及び第２トランジスタをオフ状態、前記第３トランジスタをオン状態に設定すると共に前記第１〜第ｎのプリチャージ出力回路各々の前記第１及び第２プリチャージトランジスタのうちの少なくとも一方をオン状態に設定する電荷回収制御と、前記第１及び第２トランジスタをオン状態、前記第３トランジスタをオフ状態に設定すると共に、前記第１〜第ｎのプリチャージ出力回路各々の前記第１及び第２プリチャージトランジスタのうちの一方をオン状態、他方をオフ状態に設定するプリチャージ制御とを順次行う出力制御部と、を有する。

本発明に係る表示ドライバでは、夫々が、画素駆動電圧を表示デバイスに伝送する為の出力ラインと、第１又は第２ラインの電圧を択一的に出力ラインに供給することにより出力ラインをプリチャージする一対のトランジスタと、を含む第１〜第ｎのプリチャージ出力回路を、第１〜第３トランジスタを含むプリチャージ制御回路によって制御する。この際、プリチャージ制御回路の第１トランジスタは、オン状態時に第１電圧を第１ラインに供給する。第２トランジスタは、オン状態時に第２電圧を第２ラインに供給する。これにより、第１〜第ｎのプリチャージ出力回路各々の一対のトランジスタには第１電圧及び第２電圧が夫々供給されるので、当該一対のトランジスタによるプリチャージ動作が可能となる。

また、プリチャージ制御回路の第３トランジスタは、オン状態時に第１及び第２ライン同士を接続する。この際、第１〜第ｎのプリチャージ出力回路各々の一対のトランジスタのうちの少なくとも一方をオン状態に設定すれば、第３トランジスタ、第１ライン、第２ライン、及び各プリチャージ出力回路の一対のトランジスタを介して、第１〜第ｎのプリチャージ出力回路各々の出力ライン同士が接続される。これにより、表示デバイスに蓄積されていた無効な電荷が中和され、無効電荷の回収が為されるので、電力消費量を低減させることが可能となる。

ここで、本発明に係る表示ドライバにおいて電荷回収を行う為に追加された回路は、上記した第１〜第３トランジスタである。

よって、本発明に係る表示ドライバによれば、第１〜第ｎのプリチャージ出力回路各々の出力ライン同士を接続する為のトランジスタを、各プリチャージ出力回路に設けるようにした構成に比して、回路規模を縮小化することが可能となる。

従って、本発明によれば、回路規模の増大を招くことなく電力消費量を低減させることが可能となる。

本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。 表示デバイス２０における２次元画面内の各表示セルに印加される画素駆動電圧の極性の形態を表す図である。 データドライバ１３の内部構成を示すブロック図である。 出力制御部１３３及び出力アンプ部１３４の動作を示すタイムチャートである。 出力アンプ部１３４の内部構成を示す回路図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。図１において、表示デバイス２０は、例えば液晶表示パネル等の容量性の表示デバイスである。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ₁〜Ｄ_nとが形成されている。水平走査ライン及びデータラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルが形成されている。

駆動制御部１１は、入力映像信号ＶＳに基づき、各画素の輝度レベルを例えば６ビットの輝度階調で表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをデータドライバ１３に供給する。また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。

走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ₁〜Ｓ_m各々に順次、択一的に印加する。

データドライバ１３は、映像データ信号ＶＤに基づき、１水平走査ライン毎にｎ個の画像駆動電圧Ｇ₁〜Ｇ_nを生成し、これら画像駆動電圧Ｇ₁〜Ｇ_nを表示デバイス２０のデータラインＤ₁〜Ｄ_nに印加する。この際、データドライバ１３は、データラインＤ₁〜Ｄ_nを介して表示デバイス２０の各表示セルに印加する画像駆動電圧Ｇ₁〜Ｇ_nの極性を、例えば図２に示すように、表示デバイス２０の２次元画面内の垂直及び水平方向において互いに隣接する表示セル同士で反転させる。すなわち、データドライバ１３は、いわゆるドット反転駆動方式を採用して表示デバイス２０の駆動を行う。

図３は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。図３に示すように、データドライバ１３は、データラッチ部１３１、階調電圧変換部１３２、出力制御部１３３及び出力アンプ部１３４を有する。

データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。データラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ₁〜Ｑ_nとして階調電圧変換部１３２に出力する。更に、データラッチ部１３１は、図４に示すように、出力した１水平走査ライン分の画素データＱ₁〜Ｑ_nが次の１水平走査ライン分に対応した画素データＱ₁〜Ｑ_nに遷移するタイミングを表すデータ遷移タイミング信号ＴＧを、出力制御部１３３に供給する。尚、データラッチ部１３１は、１水平走査ライン分の画素データＱ₁〜Ｑ_nを階調電圧変換部１３２に出力するにあたり、図４に示すように１水平走査期間Ｈ毎に次の１水平走査ラインに対応した画素データＱ₁〜Ｑ_nに切り替える。

階調電圧変換部１３２は、データラッチ部１３１から供給された画素データＱ₁〜Ｑ_nの各々を、その画素データＱによって表される輝度階調に対応した電圧値を有する正極性又は負極性の階調電圧Ａ₁〜Ａ_nに変換する。この際、階調電圧変換部１３２は、階調電圧Ａ₁〜Ａ_nのうちの奇数番目の各階調電圧Ａ_(2r-1)（ｒは１〜ｎの整数）の極性と、偶数番目の各階調電圧Ａ_(2r)の極性とを互いに反転させると共に、１水平走査期間Ｈ毎に各階調電圧Ａ₁〜Ａ_n各々の極性を反転させる。階調電圧変換部１３２は、上記のように生成した階調電圧Ａ₁〜Ａ_nを出力アンプ部１３４に供給する。尚、本実施例では、例えば電源電圧の１／２の電圧値を基準電圧とし、当該基準電圧よりも高い電圧を正極性の電圧と定義し、この基準電圧以下の電圧を負極性の電圧と定義する。

出力制御部１３３は、データ遷移タイミング信号ＴＧの立ち上がりエッジに同期させて、図４に示すような偶数チャージアップ信号ＰＣ_UPE、奇数チャージアップ信号ＰＣ_UPO、偶数チャージダウン信号ＰＣ_DWE、奇数チャージダウン信号ＰＣ_DWO、電荷回収信号ＣＳ、チャージアップ信号ＰＣ_UP及びチャージダウン信号ＰＣ_DWを生成する。

尚、電荷回収信号ＣＳは、図４に示すように、データ遷移タイミング信号ＴＧの立ち上がりエッジのタイミングで論理レベル０の状態から論理レベル１の状態に遷移し、その論理レベル１の状態を所定期間ｔ１だけ維持した後、論理レベル０の状態に戻る１水平走査周期のパルス信号である。

チャージアップ信号ＰＣ_UPは、図４に示すように、データ遷移タイミング信号ＴＧの立ち上がりエッジから所定期間ｔ１が経過した時点で論理レベル１の状態から論理レベル０の状態に遷移し、その論理レベル１の状態を所定期間ｔ２だけ維持した後、論理レベル１の状態に戻る１水平走査周期のパルス信号である。チャージダウン信号ＰＣ_DWは、チャージアップ信号ＰＣ_UPの論理レベルを反転させた１水平走査周期のパルス信号である。

偶数チャージアップ信号ＰＣ_UPEは、図４に示すように、データ遷移タイミング信号ＴＧの立ち上がりエッジのタイミングで論理レベル１の状態から論理レベル０の状態に遷移し、その論理レベル０の状態を所定期間ｔ１又は所定期間（ｔ１＋ｔ２）だけ維持した後、論理レベル１の状態に戻る１水平走査周期のパルス信号である。

奇数チャージアップ信号ＰＣ_UPOは、図４に示すように、データ遷移タイミング信号ＴＧの立ち上がりエッジのタイミングで論理レベル１の状態から論理レベル０の状態に遷移し、その論理レベル０の状態を所定期間（ｔ１＋ｔ２）又は所定期間ｔ１だけ維持した後、論理レベル１の状態に戻る１水平走査周期のパルス信号である。

偶数チャージダウン信号ＰＣ_DWEは、図４に示すように、データ遷移タイミング信号ＴＧの立ち上がりエッジのタイミングで論理レベル０の状態から論理レベル１の状態に遷移し、その論理レベル１の状態を所定期間（ｔ１＋ｔ２）又は所定期間ｔ１だけ維持した後、論理レベル０の状態に戻る１水平走査周期のパルス信号である。

奇数チャージダウン信号ＰＣ_DWOは、図４に示すように、データ遷移タイミング信号ＴＧの立ち上がりエッジのタイミングで論理レベル０の状態から論理レベル１の状態に遷移し、その論理レベル１の状態を所定期間ｔ１又は所定期間（ｔ１＋ｔ２）だけ維持した後、論理レベル０の状態に戻る１水平走査周期のパルス信号である。

出力制御部１３３は、上記した電荷回収信号ＣＳ、チャージアップ信号ＰＣ_UP、チャージダウン信号ＰＣ_DW、偶数チャージアップ信号ＰＣ_UPE、奇数チャージアップ信号ＰＣ_UPO、偶数チャージダウン信号ＰＣ_DWE、及び奇数チャージダウン信号ＰＣ_DWOを、出力アンプ部１３４に供給する。

図５は、出力アンプ部１３４の構成を示す回路図である。図５に示すように、出力アンプ部１３４は、プリチャージ制御回路（以下、ＰＣ制御回路とも称する）ＰＣＣと、階調電圧Ａ₁〜Ａ_nに夫々対応して設けられたプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）と、出力端子Ｅ１〜Ｅ（ｎ）とを含む。

ＰＣ制御回路ＰＣＣは、ｐチャネルＭＯＳ（ metal oxide semiconductor）型のトランジスタＱＣ１と、ｎチャネルＭＯＳ型のトランジスタＱＣ２及びＱＣ３と、を含む。

トランジスタＱＣ１のソース端には電源電圧Ｖｄｄが印加されており、そのドレイン端はラインＬ１を介してプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）の各々と接続されている。トランジスタＱＣ１のゲート端には、出力制御部１３３から送出されたチャージアップ信号ＰＣ_UPが供給されている。トランジスタＱＣ１は、チャージアップ信号ＰＣ_UPが論理レベル１の状態にある間はオフ状態となる。一方、チャージアップ信号ＰＣ_UPが論理レベル０の状態にある間は、トランジスタＱＣ１はオン状態となり、電源電圧ＶｄｄをラインＬ１に印加する。

トランジスタＱＣ２のソース端には接地電圧Ｖｓｓが印加されており、そのドレイン端子はラインＬ２を介してプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）の各々と接続されている。トランジスタＱＣ２のゲート端には、出力制御部１３３から送出されたチャージダウン信号ＰＣ_DWが供給されている。トランジスタＱＣ２は、チャージダウン信号ＰＣ_DWが論理レベル０の状態にある間はオフ状態となる。一方、チャージダウン信号ＰＣ_DWが論理レベル１の状態にある間は、トランジスタＱＣ２はオン状態となり、接地電圧ＶｓｓをラインＬ２に印加する。

トランジスタＱＣ３のドレイン端はラインＬ１に接続されており、そのソース端はラインＬ２に接続されている。トランジスタＱＣ３のゲート端には、出力制御部１３３から送出された電荷回収信号ＣＳが供給されている。トランジスタＱＣ３は、電荷回収信号ＣＳが論理レベル０の状態にある間はオフ状態となる。一方、電荷回収信号ＣＳが論理レベル１の状態にある間は、トランジスタＱＣ３はオン状態となり、ラインＬ１とラインＬ２とを電気的に接続する。

図５において、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）のうちで、奇数番目に対応したプリチャージ出力回路の各々は互いに同一の内部構成を有する。つまり奇数番目に対応したプリチャージ出力回路ＯＴ（２ｒ−１）は、図５に示すように、アンプＡＰと、プリチャージ用のｐチャネルＭＯＳ型のトランジスタＱＰＯ及びｎチャネルＭＯＳ型のトランジスタＱＮＯを有する。

アンプＡＰは、奇数番目の階調電圧Ａ_(2r-1)を利得１で増幅して得られた電圧を出力ラインＬ０に印加する。当該出力ラインＬ０には出力端子Ｅ（２ｒ−１）が接続されている。尚、出力端子Ｅ（２ｒ−１）は、表示デバイス２０の奇数番目のデータラインＤ_(2r-1)と電気的に接続されている。プリチャージ出力回路ＯＴ（２ｒ−１）における出力ラインＬ０上の電圧が、画素駆動電圧Ｇ_(2r-1)として出力端子Ｅ（２ｒ−１）を介して表示デバイス２０のデータラインＤ_(2r-1)に印加される。

プリチャージ用トランジスタとしてのトランジスタＱＰＯのソース端はラインＬ１に接続されており、そのドレイン端は出力ラインＬ０に接続されている。トランジスタＱＰＯのゲート端には、出力制御部１３３から送出された奇数チャージアップ信号ＰＣ_UPOが供給されている。トランジスタＱＰＯは、奇数チャージアップ信号ＰＣ_UPOが論理レベル１の状態にある間はオフ状態となる。一方、奇数チャージアップ信号ＰＣ_UPOが論理レベル０の状態にある間は、トランジスタＱＰＯはオン状態となり、ラインＬ１を出力ラインＬ０と電気的に接続する。

プリチャージ用トランジスタとしてのトランジスタＱＮＯのソース端はラインＬ２に接続されており、そのドレイン端は出力ラインＬ０に接続されている。トランジスタＱＮＯのゲート端には、出力制御部１３３から送出された奇数チャージダウン信号ＰＣ_DWOが供給されている。トランジスタＱＮＯは、奇数チャージダウン信号ＰＣ_DWOが論理レベル０の状態にある間はオフ状態となる。一方、奇数チャージダウン信号ＰＣ_DWOが論理レベル１の状態にある間は、トランジスタＱＮＯはオン状態となり、ラインＬ２を出力ラインＬ０と電気的に接続する。

上記した構成により、奇数番目のプリチャージ出力回路ＯＴ（２ｒ−１）は、自身の出力ラインＬ０上の電圧を、画素駆動電圧Ｇ_(2r-1)として出力端子Ｅ（２ｒ−１）を介して表示デバイス２０のデータラインＤ_(2r-1)に供給する。

また、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）のうちで、偶数番目に対応したプリチャージ出力回路は互いに同一の内部構成を有する。つまりプリチャージ出力回路ＯＴ（２ｒ）は、図５に示すようにアンプＡＰと、プリチャージ用のｐチャネルＭＯＳ型のトランジスタＱＰＥ及びｎチャネルＭＯＳ型のトランジスタＱＮＥを有する。

アンプＡＰは、偶数番目の階調電圧Ａ_(2r)を利得１で増幅して得られた電圧を出力ラインＬ０に印加する。当該出力ラインＬ０には出力端子Ｅ（２ｒ）が接続されている。尚、出力端子Ｅ（２ｒ）は、表示デバイス２０の偶数番目のデータラインＤ_(2r)と電気的に接続されている。

プリチャージ用トランジスタとしてのトランジスタＱＰＥのソース端はラインＬ１に接続されており、そのドレイン端は出力ラインＬ０に接続されている。トランジスタＱＰＥのゲート端には、出力制御部１３３から送出された偶数チャージアップ信号ＰＣ_UPEが供給されている。トランジスタＱＰＥは、偶数チャージアップ信号ＰＣ_UPEが論理レベル１の状態にある間はオフ状態となる。一方、偶数チャージアップ信号ＰＣ_UPEが論理レベル０の状態にある間は、トランジスタＱＰＥはオン状態となり、ラインＬ１を出力ラインＬ０と電気的に接続する。

プリチャージ用トランジスタとしてのトランジスタＱＮＥのソース端はラインＬ２に接続されており、そのドレイン端は出力ラインＬ０に接続されている。トランジスタＱＮＥのゲート端には、出力制御部１３３から送出された偶数チャージダウン信号ＰＣ_DWEが供給されている。トランジスタＱＮＥは、偶数チャージダウン信号ＰＣ_DWEが論理レベル０の状態にある間はオフ状態となる。一方、偶数チャージダウン信号ＰＣ_DWEが論理レベル１の状態にある間は、トランジスタＱＮＥはオン状態となり、ラインＬ２を出力ラインＬ０と電気的に接続する。

上記した構成により、偶数番目のプリチャージ出力回路ＯＴ（２ｒ）は、自身の出力ラインＬ０上の電圧を、画素駆動電圧Ｇ_(2r)として当該出力端子Ｅ（２ｒ）を介して表示デバイス２０のデータラインＤ_(2r)に供給する。

以上のように、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）は、各々が自身の出力ラインＬ０に対して電荷回収処理及びプリチャージ処理を施しつつ、階調電圧Ａ₁〜Ａ_nを利得１で増幅した電圧を出力ラインＬ０に送出する。そして、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）は、夫々の出力ラインＬ０上の電圧を画素駆動電圧Ｇ₁〜Ｇ_nとして、出力端子Ｅ１〜Ｅ（ｎ）を介して表示デバイス２０のデータラインＤ₁〜Ｄ_nに供給する。

この際、画素駆動電圧Ｇ₁〜Ｇ_nのうちで奇数番目の画素駆動電圧Ｇ_(2r-1)の極性は、１水平走査期間Ｈ毎に反転する。例えば、奇数番目に対応したプリチャージ出力回路ＯＴ１は、階調電圧Ａ₁を増幅して得た画素駆動電圧Ｇ₁を、出力端子Ｅ１を介して表示デバイス２０のデータラインＤ₁に印加する。この際、画素駆動電圧Ｇ₁の極性は、図４に示すように１水平走査期間Ｈ毎に反転する。

また、画素駆動電圧Ｇ₁〜Ｇ_nのうちで偶数番目の画素駆動電圧Ｇ_(2r)の極性は、１水平走査期間Ｈ毎に反転する。尚、各水平走査期間Ｈ内において、偶数番目の画素駆動電圧Ｇ_(2r)の極性は、奇数番目の画素駆動電圧Ｇ_(2r-1)の極性とは逆の極性になっている。例えば、偶数番目に対応したプリチャージ出力回路ＯＴ２は、階調電圧Ａ₂を利得１で増幅して得た画素駆動電圧Ｇ₂を、出力端子Ｅ２を介して表示デバイス２０のデータラインＤ₂に印加する。この際、画素駆動電圧Ｇ₂の極性は、図４に示すように、各水平走査期間Ｈ内において画素駆動電圧Ｇ₁の極性とは逆であり、且つ１水平走査期間Ｈ毎に反転する。

以下に、出力制御部１３３によって、出力アンプ部１３４のプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）の各々内において為される電荷回収動作及びプリチャージ動作について、図４を参照しつつ詳細に説明する。

出力制御部１３３は、図４に示すように、各水平走査期間Ｈの先頭部において、以下の電荷回収制御ＲＣ及びプリチャージ制御ＣＨを順次実行する。

すなわち、電荷回収制御ＲＣにおいて、出力制御部１３３は、所定期間ｔ１に亘り論理レベル１のチャージアップ信号ＰＣ_UP及び論理レベル０のチャージダウン信号ＰＣ_DWをＰＣ制御回路ＰＣＣのトランジスタＱＣ１及びＱＣ２に供給する。これにより、トランジスタＱＣ１及びＱＣ２は共にオフ状態に設定される。また、電荷回収制御ＲＣにおいて、出力制御部１３３は、所定期間ｔ１に亘り論理レベル１の電荷回収信号ＣＳをＰＣ制御回路ＰＣＣのトランジスタＱＣ３に供給することにより、当該トランジスタＱＣ３をオン状態に設定する。上記した設定により、ラインＬ１及びＬ２がトランジスタＱＣ３を介して電気的に接続される。更に、電荷回収制御ＲＣにおいて、出力制御部１３３は、所定期間ｔ１に亘り論理レベル０の奇数チャージアップ信号ＰＣ_UPO及び論理レベル１の奇数チャージダウン信号ＰＣ_DWO、並びに論理レベル０の偶数チャージアップ信号ＰＣ_UPE及び論理レベル１の偶数チャージダウン信号ＰＣ_DWEをプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に供給する。これにより、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に含まれるトランジスタＱＰＯ、ＱＰＥ、ＱＮＯ及びＱＮＥが全てオン状態に設定される。

かかる電荷回収制御ＲＣにより、所定期間ｔ１に亘り、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々の出力ラインＬ０同士が、トランジスタＱＣ３、ラインＬ１及びＬ２、各プリチャージ出力回路に含まれるトランジスタＱＰＯ、ＱＰＥ、ＱＮＯ及びＱＮＥなる経路を介して電気的に接続される。

よって、表示デバイス２０の奇数番目のデータラインＤ_(2r-1)に蓄積された正極性（又は負極性）の電荷が、偶数番目のデータラインＤ_(2r)に蓄積された負極性（又は正極性）の電荷によって中和され、その結果として、表示デバイス２０内に蓄積された無効な電荷が回収される。これにより、当該無効な電荷に伴う充放電が抑制され、電力消費量を低減させることが可能となる。この際、ラインＬ１上の電圧Ｖ_H、ラインＬ２上の電圧Ｖ_L、及び画素駆動電圧Ｇ₁〜Ｇ_n各々の電圧値は、例えば図４に示すように、電源電圧Ｖｄｄの略１／２の電圧値、つまり基準電圧に収束する。

次に、プリチャージ制御ＣＨにおいて、出力制御部１３３は、所定期間ｔ２に亘り論理レベル０のチャージアップ信号ＰＣ_UP及び論理レベル１のチャージダウン信号ＰＣ_DWをＰＣ制御回路ＰＣＣのトランジスタＱＣ１及びＱＣ２に夫々供給する。これにより、トランジスタＱＣ１及びＱＣ２を共にオン状態に設定する。また、プリチャージ制御ＣＨにおいて、出力制御部１３３は、電荷回収信号ＣＳを論理レベル１の状態から論理レベル０の状態に切り替えることにより、ＰＣ制御回路ＰＣＣのトランジスタＱＣ３をオフ状態に設定する。

ここで、当該プリチャージ制御ＣＨにおいて、画素駆動電圧Ｇの極性が負極性から正極性に切り替わる場合には、出力制御部１３３は、論理レベル０の奇数チャージアップ信号ＰＣ_UPO、偶数チャージアップ信号ＰＣ_UPE、奇数チャージダウン信号ＰＣ_DWO、偶数チャージダウン信号ＰＣ_DWEをプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に供給する。これにより、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に含まれるトランジスタＱＰＯ、ＱＰＥがオン状態、トランジスタＱＮＯ、ＱＮＥがオフ状態に設定される。一方、画素駆動電圧Ｇの極性が正極性から負極性に切り替わる場合には、当該プリチャージ制御ＣＨにおいて、出力制御部１３３は、論理レベル１の奇数チャージアップ信号ＰＣ_UPO、偶数チャージアップ信号ＰＣ_UPE、奇数チャージダウン信号ＰＣ_DWO、偶数チャージダウン信号ＰＣ_DWEをプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に供給する。これにより、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に含まれるトランジスタＱＰＯ、ＱＰＥがオフ状態、トランジスタＱＮＯ、ＱＮＥがオン状態に設定される。

かかるプリチャージ制御ＣＨにより、所定期間ｔ２の間だけ、トランジスタＱＣ１、ラインＬ１、トランジスタＱＰＯ、ＱＰＥなる経路、又はトランジスタＱＣ２、ラインＬ２、トランジスタＱＮＯ、ＱＮＥなる経路を介してプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）の出力ラインＬ０に電源電圧Ｖｄｄ又は接地電圧Ｖｓｓが印加されるという、いわゆるプリチャージが為される。これにより、画素駆動電圧Ｇ₁〜Ｇ_nが負極性の電圧値から正極性に遷移する際には、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々の第１のプリチャージ用トランジスタとしてのトランジスタＱＰＯ又はＱＰＥを介して、出力ラインＬ０が電源電圧Ｖｄｄにプリチャージされる。また、画素駆動電圧Ｇ₁〜Ｇ_nが正極性の電圧値から負極性に遷移する際には、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々の第２のプリチャージ用トランジスタとしてのトランジスタＱＮＯ又はＱＮＥを介して、出力ラインＬ０が接地電圧Ｖｓｓにプリチャージされる。

よって、画素駆動電圧Ｇ₁〜Ｇ_nの各々が正極性の電圧値から負極性の電圧値、又は負極性の電圧値から正極性の電圧値に遷移する際の遷移時間が短縮される。

要するに、出力制御部１３３は、１水平走査期間Ｈ毎に、第１及び第２のトランジスタ（ＱＣ１、ＱＣ２）をオフ状態、第３トランジスタ（ＱＣ３）をオン状態に設定すると共に、第１〜第ｎのプリチャージ出力回路（ＯＴ１〜ＯＴｎ）各々の第１のプリチャージトランジスタ（ＱＰＯ、ＱＰＥ）及び第２のプリチャージトランジスタ（ＱＮＯ、ＱＮＥ）をオン状態に設定する電荷回収制御ＲＣを行う。引き続き出力制御部１３３は、第１及び第２トランジスタ（ＱＣ１、ＱＣ２）をオン状態、第３トランジスタ（ＱＣ３）をオフ状態に設定すると共に、第１〜第ｎのプリチャージ出力回路各々の第１のプリチャージトランジスタ（ＱＰＯ、ＱＰＥ）及び第２のプリチャージトランジスタ（ＱＮＯ、ＱＮＥ）のうちの一方をオン状態、他方をオフ状態に設定するプリチャージ制御ＣＨを実行する。

プリチャージ制御ＣＨの実行後、出力制御部１３３は、論理レベル１のチャージアップ信号ＰＣ_UP、論理レベル０のチャージダウン信号ＰＣ_DW、及び論理レベル０の電荷回収信号ＣＳをＰＣ制御回路ＰＣＣのトランジスタＱＣ１〜ＱＣ３に供給する。更に、出力制御部１３３は、論理レベル１の奇数チャージアップ信号ＰＣ_UPO及び偶数チャージアップ信号ＰＣ_UPE、論理レベル０の奇数チャージダウン信号ＰＣ_DWO及び偶数チャージダウン信号ＰＣ_DWEをプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に供給する。これにより、ＰＣ制御回路ＰＣＣのトランジスタＱＣ１〜ＱＣ３、並びにプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）に含まれるトランジスタＱＰＯ、ＱＰＥ、ＱＮＯ及びＱＮＥが全てオフ状態に設定される。

よって、プリチャージ制御ＣＨの実行後、画素駆動電圧Ｇ₁〜Ｇ_n各々のピーク電圧値は、階調電圧Ａ₁〜Ａ_nに対応した正極性又は負極性の電圧値に到る。

以上のように、図５に示す構成では、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）の各々に含まれる第１のプリチャージ用のトランジスタＱＰＯ及びＱＰＥのソース端に電源電圧Ｖｄｄを供給する為の共通のラインＬ１と、第２のプリチャージ用のトランジスタＱＮＯ及びＱＮＥのソース端に接地電圧Ｖｓｓを供給する為の共通のラインＬ２とを設ける。更に、図５に示す構成では、電源電圧ＶｄｄをラインＬ１に供給するトランジスタＱＣ１と、ラインＬ１及びＬ２同士を接続するトランジスタＱＣ３と、接地電圧ＶｓｓをラインＬ２に供給するトランジスタＱＣ２と、を設けている。

かかる構成では、表示デバイス２０に蓄積されている電荷を回収する為に、以下の制御を行う。つまり、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々に含まれる第１及び第２のプリチャージ用のトランジスタＱＰＯ、ＱＰＥ、ＱＮＯ及びＱＮＥと、トランジスタＱＣ１及びＱＣ２をオフ状態に設定し、且つトランジスタＱＣ３をオン状態に設定する。これにより、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々の出力ライン（Ｌ０）同士が電気的に接続され、表示デバイス２０に蓄積されていた無効な電荷が中和される。その結果、表示デバイス２０に蓄積されていた無効な電荷が回収されるのである。

ここで、図５に示す構成では、電荷回収を行う為に追加された回路は、トランジスタＱＣ１〜ＱＣ３だけである。従って、図５に示す構成によれば、電荷回収を行う為に、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々内に、夫々の出力ライン同士を短絡用配線を介して電気的に接続するためのトランジスタを設けるようにした構成に比して、回路規模を縮小化することが可能となる。

尚、図５に示す一例では、１系統のＰＣ制御回路ＰＣＣでｎ個のプリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々の設定を行うようにしている。しかしながら、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）を、少なくとも２つのプリチャージ出力回路が属するＭ（Ｍは２以上の整数）個のグループに分け、グループ毎にそのグループ専用のＰＣ制御回路ＰＣＣを設けるようにしても良い。これにより、ＰＣ制御回路ＰＣＣから各プリチャージ出力回路までのラインＬ１及びＬ２の配線長を均一化することができるので、配線遅延の差異に伴うプリチャージ及び電荷回収動作のタイミングずれを抑制することが可能となる。

また、図５に示す一例では、ＰＣ制御回路ＰＣＣにおけるトランジスタＱＣ３として、ｎチャネルＭＯＳ型トランジスタを採用しているが、これに代えて、ｎチャネルＭＯＳ型トランジスタとｐチャネルＭＯＳ型トランジスタとが組み合わされたトランスミッションゲートを採用しても良い。

また、図５に示す一例では、ＰＣ制御回路ＰＣＣに採用されているトランジスタＱＣ１〜ＱＣ３は、夫々１段のＭＯＳ型トランジスタから構成されているが、トランジスタＱＣ１〜ＱＣ３の各々として、複数のＭＯＳ型トランジスタが並列に接続された構成を採用してオン抵抗の低減を図るようにしても良い。

また、図４に示す電荷回収制御ＲＣでは、出力制御部１３３は、プリチャージ出力回路ＯＴ１〜ＯＴ（ｎ）各々の第１のプリチャージトランジスタ（ＱＰＯ、ＱＰＥ）、第２のプリチャージトランジスタ（ＱＮＯ、ＱＮＥ）を全てオン状態に設定している。しかしながら、画素駆動電圧Ｇが正極性の状態から負極性の状態に遷移する際には、出力制御部１３３は、第１及び第２のプリチャージトランジスタのうちの第２のプリチャージトランジスタ（ＱＮＯ、ＱＮＥ）だけをオン状態に設定するようにしても良い。また、画素駆動電圧Ｇが負極性の状態から正極性の状態に遷移する際には、出力制御部１３３は、第１及び第２のプリチャージトランジスタのうちの第１のプリチャージトランジスタ（ＱＰＯ、ＱＰＥ）だけをオン状態に設定するようにしても良い。

要するに、出力制御部１３３は、電荷回収制御ＲＣでは、第１及び第２トランジスタ（ＱＣ１、ＱＣ２）をオフ状態、第３トランジスタ（ＱＣ３）をオン状態に設定すると共に、第１〜第ｎのプリチャージ出力回路（ＯＴ１〜ＯＴｎ）各々の第１のプリチャージトランジスタ（ＱＰＯ、ＱＰＥ）及び第２のプリチャージトランジスタ（ＱＮＯ、ＱＮＥ）のうちの少なくとも一方をオン状態に設定すれば良いのである。

また、図５に示す一例では、ＰＣ制御回路ＰＣＣのトランジスタＱＣ１のソース端に電源電圧Ｖｄｄを印加し、トランジスタＱＣ２のソース端に接地電圧Ｖｓｓを印加するようにしているが、これらトランジスタＱＣ１及びＱＣ２各々のソース端に印加する電圧は、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓ以外の電圧値を有する電圧であっても良い。

また、図５に示す一例では、ＰＣ制御回路ＰＣＣのトランジスタＱＣ１としてｐチャネルＭＯＳ型のトランジスタを採用しているが、ｎチャネルＭＯＳ型のトランジスタを採用しても良い。また、ＰＣ制御回路ＰＣＣのトランジスタＱＣ２としては、ｎチャネルＭＯＳ型のトランジスタに代えてｐチャネルＭＯＳ型のトランジスタを採用しても良い。

要するに、データドライバ１３としては、映像信号に基づき各画素に対応した第１〜第ｎ（ｎは２以上の整数）の画素駆動電圧（Ｇ₁〜Ｇ_n）を表示デバイス（２０）に供給する第１〜第ｎのプリチャージ出力回路（ＯＴ１〜ＯＴｎ）と、プリチャージ制御回路（ＰＣＣ）と、を有するものであれば良いのである。尚、プリチャージ制御回路は、オン状態時に第１電圧（Ｖｄｄ）を第１ライン（Ｌ１）に供給する第１トランジスタ（ＱＣ１）と、オン状態時に第２電圧を第２ライン（Ｌ２）に供給する第２トランジスタ（ＱＣ２）と、オン状態時に第１及び第２ラインを接続する第３トランジスタ（ＱＣ３）と、を含む。また、第１〜第ｎのプリチャージ出力回路の各々は、画素駆動電圧を表示デバイスに伝送する出力ライン（Ｌ０）と、オン状態時に第１ラインを出力ラインと接続する第１プリチャージトランジスタ（ＱＰＯ、ＱＰＥ）と、オン状態時に第２ラインを出力ラインと接続する第２プリチャージトランジスタ（ＱＮＯ、ＱＮＥ）と、を含む。

１３ データドライバ
２０ 表示デバイス
１３３ 出力制御部
１３４ 出力アンプ部
ＯＴ１〜ＯＴ（ｎ） プリチャージ出力回路
ＰＣＣ プリチャージ制御回路
ＱＣ１〜ＱＣ３ トランジスタ

Claims (4)

1. 映像信号に基づき各画素に対応した第１〜第ｎ（ｎは２以上の整数）の画素駆動電圧を表示デバイスに供給する表示ドライバであって、
   第１及び第２ラインと、
   オン状態時に第１電圧を前記第１ラインに供給する第１トランジスタと、オン状態時に第２電圧を前記第２ラインに供給する第２トランジスタと、オン状態時に前記第１ラインと前記第２ラインとを接続する第３トランジスタと、を含むプリチャージ制御回路と、
   前記映像信号にて表される輝度に対応した電圧を増幅して得た電圧を前記画素駆動電圧として出力するアンプ、前記アンプの出力に接続されている出力ライン、オン状態時に前記第１ラインを前記出力ラインに接続する第１プリチャージトランジスタ、オン状態時に前記第２ラインを前記出力ラインに接続する第２プリチャージトランジスタを夫々が含む第１〜第ｎのプリチャージ出力回路と、
   １水平走査期間毎に、前記第１及び第２トランジスタをオフ状態、前記第３トランジスタをオン状態に設定すると共に前記第１〜第ｎのプリチャージ出力回路各々の前記第１及び第２プリチャージトランジスタのうちの少なくとも一方をオン状態に設定する電荷回収制御と、前記第１及び第２トランジスタをオン状態、前記第３トランジスタをオフ状態に設定すると共に、前記第１〜第ｎのプリチャージ出力回路各々の前記第１及び第２プリチャージトランジスタのうちの一方をオン状態、他方をオフ状態に設定するプリチャージ制御とを順次行う出力制御部と、を有することを特徴とする表示ドライバ。
2. 前記第１〜第ｎのプリチャージ出力回路は、夫々に少なくとも２つの前記プリチャージ出力回路が属するＭ（Ｍは２以上の整数）個のグループに区分けされており、前記グループ毎に前記プリチャージ制御回路が設けられていることを特徴とする請求項１に記載の表示ドライバ。
3. 前記表示デバイスは液晶表示パネルであり、
   前記表示ドライバは、ドット駆動方式にて前記第１〜第ｎの画素駆動電圧各々の極性を１水平走査期間毎に切り替えることを特徴とする請求項１又は２に記載の表示ドライバ。
4. 前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であることを特徴とする請求項１〜３のいずれか１に記載の表示ドライバ。

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