JP5856799B2 - ラッチ回路および表示装置 - Google Patents
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Description
図13に、図12に示す走査パルス(φG)と、ラッチ制御信号(φAC1)、および、各ノード(N91,N92,N93,N94)の時間変化の様子を示す。
始めに、信号線(LD)上の電圧(data)が、Lowレベル(以下、Lレベル)のVLの電圧の場合について説明する。ここで、時刻(t1)以前に、ノード(N91)はHigh(以下、Hレベル)のVH3の電圧、ノード(N92)はHレベルのVDDの電圧、ノード(N93)はLレベルのGNDの電圧、ノード(N94)はHレベルのVH4の電圧とする。
図10に示すように、時刻(t1)において、走査線(LG)上の走査パルス(φG)が、LレベルのVLの電圧から、HレベルのVDHの電圧に変化すると、n型MOSトランジスタ(NMT91)がオンとなり、信号線(LD)上の電圧(data;ここでは、VLの電圧)が保持容量(CD)に取り込まれる。これにより、ノード(N91)が、VLの電圧となる。
次に、時刻(t2)において、ラッチ制御線(LAC)上のラッチ制御信号(φAC1)が、LレベルのVLの電圧から、HレベルのVH2の電圧に変化すると、n型MOSトランジスタ(NMT92)がオンとなり、ノード(N94)が、VLの電圧となる。
これにより、p型MOSトランジスタ(PMT95)と、n型MOSトランジスタ(NMT94)がオン、p型MOSトランジスタ(PMT96)と、n型MOSトランジスタ(NMT93)がオフとなり、ノード(N92)(出力端子(OUT2))がLレベルのGNDの電圧、ノード(N93)(出力端子(OUT1))がHレベルのVDDの電圧となる。
図13に示すように、時刻(t3)において、走査線(LG)上の走査パルス(φG)が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化すると、n型MOSトランジスタ(NMT91)がオンとなり、信号線(LD)上の電圧(data;ここでは、VDHの電圧)が保持容量(CD)に取り込まれる。これにより、ノード(N91)が、VH3の電圧となる。
次に、時刻(t4)において、ラッチ制御線(LAC)上のラッチ制御信号(φAC1)が、LレベルのVLの電圧から、HレベルのVH2の電圧に変化すると、n型MOSトランジスタ(NMT92)がオンとなり、ノード(N94)が、VH4の電圧となる。
これにより、n型MOSトランジスタ(NMT93)と、p型MOSトランジスタ(NMT96)がオン、p型MOSトランジスタ(PMT95)と、n型MOSトランジスタ(NMT94)がオフとなり、ノード(N92)(出力端子(OUT2))がHレベルのVDDの電圧、ノード(N93)(出力端子(OUT1))がLレベルのGNDの電圧となる。
図14に示す可動シャッタ方式のディスプレイの画素回路において、可動シャッタ(s)は電界方向に高速に移動する。そのため、ノード(N92)がGNDの電圧、ノード(N93)がVDDの電圧の場合、可動シャッタ(s)は、ノード(N93)側に移動し、ノード(N92)がVDDの電圧、ノード(N93)がGNDの電圧の場合、可動シャッタ(s)は、ノード(N92)側に高速に移動する。
そして、例えば、可動シャッタ(s)が、ノード(N92)側に移動した場合、バックライト光が透過し画素が発光状態となり、可動シャッタ(s)が、ノード(N93)側に移動した場合、バックライト光が非透過となり画素が非発光状態となる。
これにより、液晶表示パネル、プラズマディスプレイパネルのように、画像を表示することができる。なお、図14において、LSSはシャッタ制御信号(φS)が供給される可動シャッタ制御線である。
図15は、可動シャッタ方式のディスプレイの概略構成を示すブロック図である。
図15に示す可動シャッタ方式のディスプレイでは、図14に示す画素回路が、1画素(PX)として2次元状に配置されている。ここで、走査線(LG)は各行単位に設けられ、垂直駆動回路(XDR)に入力される。
また、信号線(LD)は各列単位に設けられ、水平駆動回路(YDR)に入力される。
電源ライン(LVDD,LGND)、ラッチ制御線(LAC)、および可動シャッタ制御線(LSS)は、各画素共通に設けられ、水平駆動回路(YDR)に入力される。
この図15に示す可動シャッタ方式のディスプレイでは、書き込み期間(図13のTA)内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間(図13のTB)に、可動シャッタ(s)を、ノード(N92)あるいはノード(N93)に移動させ、表示期間(図13のTC)に画像を表示する。
しかし、例えば、半導体層に多結晶シリコン(ポリシリコン)を使用するMOSトランジスタを用いて、高電圧用途(例えば、VDDの電圧とGNDの電圧との電位差が、20V以上の電圧用途)に、図12に示すようなCMOS回路で構成されるラッチ回路を適用しようとすると、ドレインアバランシェ効果により、薄膜トランジスタの特性が劣化し、信頼性上の不安要素が発生することが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)本願発明(第1の発明)は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、ゲートに前記走査電圧が入力された時に、「0」あるいは「1」のデータに対応する電圧を取り込む入力トランジスタと、他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタとを備え、前記容量制御信号、前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、「0」あるいは「1」のデータに対応する電圧に変化させてラッチすることを特徴とする。
したがって、前記第1出力端子の電圧は、時刻3において前記第1トランジスタがオンとなるので、時刻t3において中間電圧レベル電圧の電圧に変化した後、時刻t4において第2電圧レベルの電圧に変化し、時刻t5において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t3において前記第2トランジスタがオンとなるので第1電圧レベルに変化し、時刻t5において前記第1トランジスタがオンの場合は時刻t7において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持する。
したがって、前記第1出力端子の電圧は、時刻t2において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t3において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持する。
また、本願発明は、可動シャッタをそれぞれ有する複数の画素を備え、前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、ラッチ回路を有し、前記ラッチ回路は、前述のラッチ回路であることを特徴とする。
前記第1出力端子の電圧は、時刻t3において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t4において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に時刻t1以前の前記第2出力端子の電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧をまたは時刻t1以前の前記第2出力端子の電圧を維持することを特徴とする。
本発明によれば、ドレインアバランシェ効果を抑圧し、信頼性を向上させることが可能となるラッチ回路、および当該ラッチ回路を使用する表示装置を提供することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例1]
図1は、本発明の実施例1のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、2個のn型MOSトランジスタ(NMT1,NMT2)と、1個のp型MOSトランジスタ(PMT3)と、1個の保持容量(CD)とから構成される。なお、本実施例のn型MOSトランジスタ(NMT1,NMT2)と、p型MOSトランジスタ(PMT3)は、半導体層が多結晶シリコンで構成されるMOSトランジスタである。
また、図1において、LDは信号線、LGは走査線、LWは容量制御信号(φW)が供給される容量制御線、LAC1は第1ラッチ制御信号(φAC1)が供給される第1ラッチ制御線、LAC2は第2ラッチ制御信号(φAC2)が供給される第2ラッチ制御線である。
n型MOSトランジスタ(NMT1)は、信号線(LD)より供給される信号を、走査パルス(φG)により保持容量(CD)に読み取るための入力トランジスタである。
また、n型MOSトランジスタ(NMT2)と、p型MOSトランジスタ(PMT3)とがラッチ機能を呈するためのトランジスタ対である。
始めに、信号線(LD)上の電圧(data)が、Lowレベル(以下、Lレベル)のVLの電圧の場合について説明する。ここで、時刻(t1)以前に、ノード(N1)はHigh(以下、Hレベル)のVDHの電圧、ノード(N2)はLレベルのVLの電圧、ノード(N3)はHレベルのVH3の電圧とする。
図2に示すように、時刻(t1)において、走査線(LG)上の走査パルス(φG)(所謂、信号読み込みパルス(ゲートパルス))が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する(所謂、選択走査電圧が入力される)と、n型MOSトランジスタ(入力トランジスタ;NMT1)が、オン状態となり、ノード(N1)の電圧は、信号線(LD)上の電圧(data;ここでは、VLの電圧)となる。
このとき、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)の電圧は、中間電圧レベルのVL2の電圧となっており、VL2は、下記(1)式を満足するように設定されており、ノード(N1)の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタ(NMT2)はオフ状態を維持する。
VL2≧VHD+Vth (Vthは、トランジスタ(NMT2)の閾値電圧)
・・・・・・・・・・・・・・・・ (1)
なお、本明細書では簡単のため、すべてのn型MOSトランジスタの閾値電圧をVth、すべてのp型MOSトランジスタの閾値電圧を−Vthとする。
ここで、VL3=VL−(−Vth)=VL+Vthである。
時刻(t3)において、容量制御線(LW)上の容量制御信号(φW)が、LレベルのVLの電圧からHレベルのVH21の電圧に変化する。
フローティング状態のノード(N1)は保持容量(CD)を介して、容量制御線(LW)とつながっているため、容量制御信号(φW)の電圧上昇とともに、ノード(N1)の電圧も上昇し、VH22の電圧となる。
ノード(N1)のVH22の電圧はおおむね下記(2)式に示す電圧となる。
VH22〜VL+(VH21−VL)×CD/(CD+CS)
・・・・・・・・・・・・・・・・ (2)
ここで、CSは、ノード(N1)における保持容量(CD)以外の容量である。
VH22の電圧によりn型MOSトランジスタ(NMT2)はオン状態となり、ノード(N2)は第1ラッチ制御線(LAC1)に接続されるので、ノード(N2)は中間電圧レベルのVL2の電圧となる。
このときP型MOSトランジスタ(PMT3)もオン状態となるが、ノード(N3)は、すでにLレベルのVL3の電圧となっているので、ノード(N3)の電圧は変化しない。
ここで、VH4〜VH22−Vth
但し、VH22−Vth≧VH3ならば、VH4=VH3となる。
時刻(t5)において、容量制御信号(φW)がHレベルのVH21の電圧からLレベルのVLの電圧に変化すると、ノード(N1)はおおむねVLの電圧に戻るため、n型MOSトランジスタ(NMT1)はオフ状態となる。
時刻(t6)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)がHレベルのVH3の電圧からLレベルのVLの電圧に変化するが、n型MOSトランジスタ(NMT2)はオフ状態を維持するので、ノード(N2)はHレベルのVH4の電圧を維持する。
時刻(t7)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノード(N1)への信号線(LD)からの書き込み電圧(VDH,VL)によらず、n型MOSトランジスタ(NMT2)はオフ状態を維持することになる。
p型MOSトランジスタ(PMT3)のゲート電圧はノード(N2)の電圧であり、時刻(t8)において、ノード(N2)の電圧は、HレベルのVH4の電圧であるので、p型MOSトランジスタ(PMT3)はオフ状態にある。したがって、ノード(N3)はLレベルのVL3の電圧の状態を維持する。
前述した手順により、時刻(t1)において書き込まれた信号電圧(「0」のデータに対応する電圧)に従って、出力端子(OUT1)の電圧が、Hレベルの電圧(=ノード(N2)の電圧)、出力端子(OUT2)の電圧が、Lレベルの電圧(=ノード(N3)の電圧)となり、出力端子(OUT1)と出力端子(OUT2)とに差動出力状態がラッチされる。
図2に示すように、時刻(t21)において、走査線(LG)上の走査パルス(φG)(所謂、信号読み込みパルス(ゲートパルス))が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する(所謂、選択走査電圧が入力される)と、入力トランジスタ(NMT1)が、オン状態となり、ノード(N1)の電圧は、信号線(LD)上の電圧(data;ここでは、VDHの電圧)となる。
このとき、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)の電圧は、中間電圧レベルのVL2の電圧となっており、前述したように、ノード(N1)の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタ(NMT2)はオフ状態を維持するので、出力(ラッチ状態)に変動はない。
時刻(t22)において、第2ラッチ制御線(LAC2)上の第2ラッチ制御信号(φAC2)がLレベルのVLの電圧になるが、p型MOSトランジスタ(PMT3)はオフ状態であり、さらに、出力端子(OUT2)の電圧(=ノード(N3)の電圧)は、時刻(t22)以前もLレベルのVL3の電圧であるため、出力端子(OUT2)の電圧は変化しない。
フローティング状態のノード(N1)は保持容量(CD)を介して、容量制御線(LW)とつながっているため、容量制御信号(φW)の電圧上昇とともに、ノード(N1)の電圧も上昇する。
このときのノード(N1)のVH23の電圧はおおむね下記(3)式に示す電圧となる。
VH23〜VDH+(VH21−VDH)×CD/(CD+CS)
・・・・・・・・・・・・・・・・ (3)
VH23の電圧によりn型MOSトランジスタ(NMT2)はオン状態となり、ノード(N2)は第1ラッチ制御線(LAC1)に接続されるので、ノード(N2)は中間電圧レベルのVL2の電圧となる。
このときP型MOSトランジスタ(PMT3)もオン状態となるが、ノード(N3)は、すでにLレベルのVL3の電圧となっているので、ノード(N3)の電圧は変化しない。
時刻(t24)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)が中間電圧レベルのVL2の電圧からHレベルのVH3の電圧に変化する。n型MOSトランジスタ(NMT2)はオン状態なので、第1ラッチ制御信号(φAC1)の電圧上昇に伴いノード(N2)の電圧も上昇し、HレベルのVH4の電圧になる。そのため、p型MOSトランジスタ(PMT3)はオフ状態となる。
時刻(t26)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)がLレベルのVLの電圧になると、n型MOSトランジスタ(NMT2)はオン状態になり、ノード(N2)の電圧は、LレベルのVLの電圧になる。これに伴い、p型MOSトランジスタ(PMT3)はオン状態になる。
時刻(t27)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノード(N1)への信号線(LD)からの書き込み電圧(VDH,VL)によらず、n型MOSトランジスタ(NMT2)はオフ状態を維持することになる。
また、p型MOSトランジスタ(PMT3)のゲート電圧はノード(N2)の電圧であり、時刻(t27)において、ノード(N2)の電圧は、LレベルのVLであるので、p型MOSトランジスタ(PMT3)はオン状態を維持する。
時刻(t28)において、第2ラッチ制御線(LAC2)上の第2ラッチ制御信号(φAC2)がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。
このとき、p型MOSトランジスタ(PMT3)はオン状態であるので、第2ラッチ制御信号(φAC2)の上昇に伴い、ノード(N3)の電圧もHレベルのVH3の電圧となる。
本実施例のラッチ回路により次の効果が得られる。
(1)すべてのトランジスタ動作において、ゲート電圧が印加され、MOSトランジスタがオン状態になったのち、ドレイン電圧がHレベルの電圧(pMOSトランジスタの場合は絶対値でLレベルの電圧)になるため、ドレインアバランシェが起こりやすい条件を回避でき、高電圧使用時の信頼性を高くできる。
(2)CMOS回路で構成されるラッチ回路に比べて、トランジスタ数が少なく、高精細化に有利である。
また、図4は、本実施例のラッチ回路を適用した、可動シャッタ(s)の位置を電気的に制御して画像表示を行うディスプレイの概略構成を示すブロック図である。なお、図3、図4において、SSCは制御信号生成回路、LSSはシャッタ制御信号(φS)が供給される可動シャッタ制御線である。
図4に示す可動シャッタ方式のディスプレイでは、図3に示す画素回路が、1画素(PX)として2次元状に配置されている。ここで、走査線(LG)は各行単位に設けられ、垂直駆動回路(XDR)に入力される。また、信号線(LD)は各列単位に設けられ、水平駆動回路(YDR)に入力される。
制御信号生成回路(SSC)は、容量制御信号(φW)、第1ラッチ制御信号(φAC1)、第2ラッチ制御信号(φAC2)、および、シャッタ制御信号(φS)を生成し、それぞれ容量制御線(LW)、第1ラッチ制御線(LAC1)、第2ラッチ制御線(LAC2)、および、可動シャッタ制御線(LSS)に供給する。
本実施例は、CMOSラッチ回路と異なり、差動出力状態のHレベルの電圧、Lレベルの電圧をダイナミックに保持する構成であり、長時間あるいは時間制限のない使用方法では、ダイナミックに保持した電荷がMOSトランジスタのオフ電流などでリークし、電圧変動を起こすため出力が不安定になる懸念があるが、図3に示す画素回路を用いる可動シャッタ方式のディスプレイでは、必ず周期的に(それも極端に短い期間で)状態のリセット(同じ状態の保持でも、再設定)が起こるため、必要な電圧と保持時間を設計することが可能であり、実用に供する。
図3に示す画素回路を使用する可動シャッタ方式のディスプレイでは、書き込み期間(図2のTA)内に、各行単位に各画素にデータを書き込み、可動シャッタ状態設定期間(図2のTB)に、可動シャッタ(s)を、ノード(N2)あるいはノード(N3)に移動させ、表示期間(図2のTC)に画像を表示する。
図5は、本発明の実施例2のラッチ回路の回路構成を示す回路図である。
図5に示すラッチ回路は、図1に示すラッチ回路において、高電圧を処理するn型MOSトランジスタ(NMT1,NMT2)と、p型MOSトランジスタ(PMT3)をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、n型MOSトランジスタ(NMT1)を、n型MOSトランジスタ(NMT1)とn型MOSトランジスタ(NMT11)で、(NMT2)を、n型MOSトランジスタ(NMT2)とn型MOSトランジスタ(NMT21)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、p型MOSトランジスタ(PMT3)を、p型MOSトランジスタ(PMT3)とp型MOSトランジスタ(PMT31)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
図6は、本発明の実施例3のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、n型MOSトランジスタ(NMT2)のソースとドレインとの間に、ダイオード接続のn型MOSトランジスタ(NMT3)を接続した点と、容量制御線(LW)にVLの一定の電圧を供給するようにした点で、図1に示す実施例1のラッチ回路と相違する。なお、本実施例のn型MOSトランジスタ(NMT1,NMT2,NMT3)と、p型MOSトランジスタ(PMT3)は、半導体層が多結晶シリコンで構成されるMOSトランジスタである。
図7は、図6に示すラッチ回路の走査パルス(φG)、ラッチ制御信号(φAC1,φAC2)、および、各ノード(N1,N2,N3)の時間変化の様子を示すタイミングチャートである。
始めに、信号線(LD)上の電圧(data)が、LレベルのVLの電圧の場合について説明する。ここで、時刻(t1)以前に、ノード(N1)はHレベルのVDHの電圧、ノード(N2)はLレベルのVLの電圧、ノード(N3)はHレベルのVH3の電圧とする。
図7に示すように、時刻(t1)において、走査線(LG)上の走査パルス(φG)(所謂、信号読み込みパルス(ゲートパルス))が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する(所謂、選択走査電圧が入力される)と、n型MOSトランジスタ(入力トランジスタ;NMT1)が、オンとなり、ノード(N1)の電圧は、信号線(LD)上の電圧(data;ここでは、VLの電圧)となる。
このとき、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)の電圧は、中間電圧レベルのVL2の電圧となっており、VL2は、下記(4)式を満足するように設定されており、ノード(N1)の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタ(NMT2)はオフ状態を維持する。
VL2≧VHD+Vth (Vthは、トランジスタ(NMT2)の閾値電圧)
・・・・・・・・・・・・・・・・ (4)
ここで、VL3=VL−(−Vth)=VL+Vthである。
時刻(t3)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)が中間電圧レベルのVL2の電圧からHレベルのVH3の電圧に変化する。これにより、ダイオード接続のn型MOSトランジスタ(NMT3)は導通状態となるので、第1ラッチ制御信号(φAC1)の電圧上昇に伴いノード(N2)の電圧も上昇し、HレベルのVH4の電圧になる。
ここで、VH4〜VH22−Vth
時刻(t4)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)がHレベルのVH3の電圧からLレベルのVLの電圧に変化するが、n型MOSトランジスタ(NMT2)はオフ状態を維持するので、ノード(N2)はHレベルのVH4の電圧を維持する。
時刻(t6)において、第2ラッチ制御線(LAC2)上の第2ラッチ制御信号(φAC2)がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。
p型MOSトランジスタ(PMT3)のゲート電圧はノード(N2)の電圧であり、時刻(t6)において、ノード(N2)の電圧は、HレベルのVH4の電圧であるので、p型MOSトランジスタ(PMT3)はオフ状態にある。したがって、ノード(N3)はLレベルのVL3の電圧の状態を維持する。
前述した手順により、時刻(t1)において書き込まれた信号電圧(「0」のデータに対応する電圧)に従って、出力端子(OUT1)の電圧が、Hレベルの電圧(=ノード(N2)の電圧)、出力端子(OUT2)の電圧が、Lレベルの電圧(=ノード(N3)の電圧)となり、出力端子(OUT1)と出力端子(OUT2)とに差動出力状態がラッチされる。
図7に示すように、時刻(t21)において、走査線(LG)上の走査パルス(φG)(所謂、信号読み込みパルス(ゲートパルス))が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する(所謂、選択走査電圧が入力される)と、入力トランジスタ(NMT1)が、オンとなり、ノード(N1)の電圧は、信号線(LD)上の電圧(data;ここでは、VDHの電圧)となる。
このとき、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)の電圧は、中間電圧レベルのVL2の電圧となっており、前述したように、ノード(N1)の電圧が、HレベルのVDHの電圧であるか、LレベルのVLの電圧であるかにかかわらず、n型MOSトランジスタ(NMT2)はオフ状態を維持するので、出力(ラッチ状態)に変動はない。
時刻(t22)において、第2ラッチ制御線(LAC2)上の第2ラッチ制御信号(φAC2)がLレベルのVLの電圧になるが、p型MOSトランジスタ(PMT3)はオフ状態であり、さらに、出力端子(OUT2)の電圧(=ノード(N3)の電圧)は、時刻(t22)以前もLレベルのVL3の電圧であるため、出力端子(OUT2)の電圧は変化しない。
時刻(t24)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)がLレベルのVLの電圧になると、n型MOSトランジスタ(NMT2)はオン状態になり、ノード(N2)の電圧は、LレベルのVLの電圧になる。これに伴い、p型MOSトランジスタ(PMT3)はオン状態になる。
時刻(t25)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)はLレベルのVLの電圧から中間電圧レベルのVL2の電圧に変化する。これにより、ノード(N1)への信号線(LD)からの書き込み電圧(VDH,VL)によらず、n型MOSトランジスタ(NMT2)はオフ状態を維持することになる。
また、p型MOSトランジスタ(PMT3)のゲート電圧はノード(N2)の電圧であり、時刻(t25)において、ノード(N2)の電圧は、LレベルのVLであるので、p型MOSトランジスタ(PMT3)はオン状態を維持する。
時刻(t26)において、第2ラッチ制御線(LAC2)上の第2ラッチ制御信号(φAC2)がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。
このとき、p型MOSトランジスタ(PMT3)はオン状態であるので、第2ラッチ制御信号(φAC2)の上昇に伴い、ノード(N3)の電圧もHレベルのVH3の電圧となる。
本実施例のラッチ回路も、前述の実施例1と同様の作用・効果を得ることが可能である。
前述の実施例1、2と同様、本実施例のラッチ回路も、可動シャッタ(s)の位置を電気的に制御して画像表示を行うディスプレイ(可動シャッタ方式のディスプレイという)の画素回路に適用可能である。
なお、本実施例において、可動シャッタ制御線(LSS)上のシャッタ制御信号(φS)は、一般に、GNDの電圧(あるいは、VDDの電圧)であるので、保持容量(CD)の他端を可動シャッタ制御線(LSS)に接続するようにしてもよい。
図8は、本発明の実施例4のラッチ回路の回路構成を示す回路図である。
図8に示すラッチ回路は、図6に示すラッチ回路において、高電圧を処理するn型MOSトランジスタ(NMT1,NMT2、NMT3)と、p型MOSトランジスタ(PMT3)をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、n型MOSトランジスタ(NMT1)を、n型MOSトランジスタ(NMT1)とn型MOSトランジスタ(NMT11)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、n型MOSトランジスタ(NMT2)を、n型MOSトランジスタ(NMT2)とn型MOSトランジスタ(NMT21)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、n型MOSトランジスタ(NMT3)を、n型MOSトランジスタ(NMT3)とn型MOSトランジスタ(NMT31)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、p型MOSトランジスタ(PMT3)を、p型MOSトランジスタ(PMT3)とp型MOSトランジスタ(PMT31)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
図9は、本発明の実施例4のラッチ回路の回路構成を示す回路図である。本実施例のラッチ回路は、n型MOSトランジスタ(NMT2)のドレインと第1ラッチ制御線(LAC1)との間に、n型MOSトランジスタ(NMT4)を接続し、このn型MOSトランジスタ(NMT4)のゲートを第3ラッチ制御線(LA)に接続し、保持容量(CD)の一端を第1ラッチ制御線(LAC1)に接続した点が、実施例2のラッチ回路と相違する。なお、本実施例のn型MOSトランジスタ(NMT1,NMT2,NMT3、NMT4)と、p型MOSトランジスタ(PMT3)は、半導体層が多結晶シリコンで構成されるMOSトランジスタである。
図10は、図9に示すラッチ回路の走査パルス(φG)、ラッチ制御信号(φAC1,φAC2、φA)、および、各ノード(N1,N2,N3、N4)の時間変化の様子を示すタイミングチャートである。
始めに、信号線(LD)上の電圧(data)が、LレベルのVLの電圧の場合について説明する。ここで、時刻(t1)以前に、ノード(N1)はHレベルのVDHの電圧、ノード(N2)はLレベルのVLの電圧、ノード(N3)はHレベルのVH3の電圧とする。
図10に示すように、時刻(t1)において、走査線(LG)上の走査パルス(φG)(所謂、信号読み込みパルス(ゲートパルス))が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する(所謂、選択走査電圧が入力される)と、n型MOSトランジスタ(入力トランジスタ;NMT1)が、オンとなり、ノード(N1)の電圧は、信号線(LD)上の電圧(data;ここでは、VLの電圧)となる。
ここで、VL3=VL−(−Vth)=VL+Vthである。
時刻(t3)において、第3ラッチ制御線(LA)の電圧が、VLからVH21に変化する。これによりn型MOSトランジスタ(NMT4)は導通状態となるが、n型MOSトランジスタ(NMT2)がオフ状態なので、ノード(N2)の変化はない。
時刻(t4)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)はLレベルのVLの電圧からHレベルのVH3の電圧に変化する。
ダイオード接続のn型MOSトランジスタ(NMT3)がON状態となるので、ノード(N2)の電圧はHレベルのVH4になる。保持容量(CD)の一端は、第1ラッチ制御信号(φAC1)に接続されているため、ノード(N1)はVH22となる。
ここでVH22は、
VH22=VL+VH3(CD/(CD+CS))である。
ノード(N4)の電圧は
VH22−Vthか、VH21−Vthのいずれかの高い電圧VH5になる。
したがって、n型MOSトランジスタ(NMT2)はオフ状態となるため、ノード(N2)はHレベルのVH4の電圧を維持する。このとき、n型MOSトランジスタ(NMT4)はオン状態であるため、ノード(N4)はVLの電圧になる。
時刻(t8)において、第2ラッチ制御信号(φAC2)はLレベルのVLの電圧からHレベルのVH3の電圧に変化する。
p型MOSトランジスタ(PMT3)のゲート電圧はノード(N2)の電圧であり、時刻(t8)において、ノード(N2)の電圧は、HレベルのVH4の電圧であるので、p型MOSトランジスタ(PMT3)はオフ状態にある。したがって、ノード(N3)はLレベルのVL3の電圧の状態を維持する。
前述した手順により、時刻(t1)において書き込まれた信号電圧(「0」のデータに対応する電圧)に従って、出力端子(OUT1)の電圧が、Hレベルの電圧(=ノード(N2)の電圧)、出力端子(OUT2)の電圧が、Lレベルの電圧(=ノード(N3)の電圧)となり、出力端子(OUT1)と出力端子(OUT2)とに差動出力状態がラッチされる。
図10に示すように、時刻(t21)において、走査線(LG)上の走査パルス(φG)(所謂、信号読み込みパルス(ゲートパルス))が、LレベルのVLの電圧から、HレベルのVH1の電圧に変化する(所謂、選択走査電圧が入力される)と、入力トランジスタ(NMT1)が、オンとなり、ノード(N1)の電圧は、信号線(LD)上の電圧(data;ここでは、VDHの電圧)となる。
このときn型MOSトランジスタ(NMT2)はオン状態になる。一方n型MOSトランジスタ(NMT4)はオフ状態を維持したままである。これにより、ノード(N4)はVH6(=VDH-Vth)の電圧となる。
時刻(t23)において、第3ラッチ制御線(LA)上の第3ラッチ制御信号(φA)がVLの電圧からHレベルのVH21の電圧に変化する。これにより、n型MOSトランジスタ(NMT4)はオン状態となる。このとき、n型MOSトランジスタ(NMT2)もオン状態であるので、ノード(N2)およびノード(N4)は、VLの電圧になる。これにより、p型MOSトランジスタ(PMT3)もオン状態となるが、出力端子(OUT2)の電圧はすでにLレベルのVL3の電圧であるため、出力端子(OUT2)の電圧は変化しない。
時刻(t24)において、第1ラッチ制御線(LAC1)上の第1ラッチ制御信号(φAC1)がHレベルのVH3の電圧になる。このとき、ダイオード接続のn型MOSトランジスタ(NMT3)を介して、ノード(N2)の電圧はHレベルのVH4になる。同時にノード(N4)の電圧はVH5になり、ノード(N1)の電圧はVH23になる。
このときp型MOSトランジスタ(PMT3)のゲート電圧はノード(N2)の電圧であり、時刻(t25)において、ノード(N2)の電圧は、LレベルのVLであるので、p型MOSトランジスタ(PMT3)はオン状態になる。
時刻(t28)において、第2ラッチ制御線(LAC2)上の第2ラッチ制御信号(φAC2)がLレベルのVLの電圧からHレベルのVH3の電圧に変化する。
このとき、p型MOSトランジスタ(PMT3)はオン状態であるので、第2ラッチ制御信号(φAC2)の上昇に伴い、ノード(N3)の電圧もHレベルのVH3の電圧となる。
本実施例のラッチ回路も、前述の実施例1と同様の作用・効果を得ることが可能である。
前述の実施例1、2と同様、本実施例のラッチ回路も、可動シャッタ(s)の位置を電気的に制御して画像表示を行うディスプレイ(可動シャッタ方式のディスプレイという)の画素回路に適用可能である。
なお、本実施例において、可動シャッタ制御線(LSS)上のシャッタ制御信号(φS)は、一般に、GNDの電圧(あるいは、VDDの電圧)であるので、保持容量(CD)の他端を可動シャッタ制御線(LSS)に接続するようにしてもよい。
図11は、本発明の実施例6のラッチ回路の回路構成を示す回路図である。
図11に示すラッチ回路は、図9に示すラッチ回路において、高電圧を処理するn型MOSトランジスタ(NMT1,NMT2、NMT3)と、p型MOSトランジスタ(PMT3)をダブルゲートにし、ソースドレイン耐圧を向上させたものである。
即ち、n型MOSトランジスタ(NMT1)を、n型MOSトランジスタ(NMT1)とn型MOSトランジスタ(NMT11)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、n型MOSトランジスタ(NMT2)を、n型MOSトランジスタ(NMT2)とn型MOSトランジスタ(NMT21)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、n型MOSトランジスタ(NMT3)を、n型MOSトランジスタ(NMT3)とn型MOSトランジスタ(NMT31)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
同様に、p型MOSトランジスタ(PMT3)を、p型MOSトランジスタ(PMT3)とp型MOSトランジスタ(PMT31)で置き換え、同じゲート電圧が入力される2個のトランジスタ、いわゆるダブルゲートトランジスタに置き換えたものである。
このように、ダブルゲートトランジスタ構成にすることによって、実効的なソース−ドレイン耐圧をあげ、高い電圧を扱えるようにしたものである。
なお、n型MOSトランジスタ(NMT4)は実質的にVDH-Vth以上の電圧がかかることはないので、シングルゲートのままとしたが、これをダブルゲートとしてもよい。
なお、第1トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタとして、p型の多結晶シリコン薄膜トランジスタを、第2トランジスタとして、n型の多結晶シリコン薄膜トランジスタを使用する場合には、これらに印加する電圧関係の正負を逆にする必要があることは言うまでも無い。
さらに、第1トランジスタ、第2トランジスタは、結晶化が不要なためより低コストプロセスの適用が可能なアモルファスシリコン薄膜トランジスタを用いることもできる。
また、前述の説明では、本発明のラッチ回路を、可動シャッタ方式のディスプレイの画素回路に適用する場合について説明したが、本発明は、可動シャッタ方式のディスプレイの画素回路以外の、同様の動作が必要な他のディスプレイにも応用できることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
PMT* p型MOSトランジスタ
CD 保持容量
LD 信号線
LG 走査線
LA,LAC,LAC1,LAC2 ラッチ制御線
LDVV,LGND 電源ライン
LW 容量制御線
LSS 可動シャッタ制御線
S 可動シャッタ
N1,N2,N3,N91,N92,N93,N94 ノード
PX 画素
XDR 垂直駆動回路
YDR 水平駆動回路
SSC 制御信号生成回路
Claims (18)
- 走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「0」あるいは「1」のデータに対応する電圧を取り込む入力トランジスタと、
他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、
ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタとを備え、
前記容量制御信号、前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、「0」あるいは「1」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。 - 時刻t1から時刻t7の順に時間が経過するものとするとき、前記第2ラッチ制御信号は、「0」あるいは「1」のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t7において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、
前記容量制御信号は、時刻t2までの期間に、第1電圧レベルの電圧であり、時刻t2において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、
前記第1ラッチ制御信号は、時刻t3までの期間において第1電圧レベルの電圧と第2電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻t3において中間電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t5において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t6において、第1電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項1に記載のラッチ回路。 - 前記第1トランジスタは、時刻t2以前はオフであり、時刻t2においてオン、
時刻t4においてオフとなり、時刻t5において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻t6以降オフとなり、
前記第2トランジスタは、時刻t2において前記第1トランジスタがオンとなることによりオン、時刻t3においてオフとなり、時刻t5において前記第1トランジスタがオンのときはオンとなり、時刻t5において前記第1トランジスタがオフのときはオフとなり、
前記第1出力端子の電圧は、時刻t2において前記第1トランジスタがオンとなるので、時刻t2において中間電圧レベル電圧の電圧に変化した後、時刻t3において第2電圧レベルの電圧に変化し、時刻t5において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、
前記第2出力端子の電圧は、時刻t2において前記第2トランジスタがオンとなるので第1電圧レベルに変化し、時刻t5において前記第1トランジスタがオンの場合は時刻t7において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持することを特徴とする請求項2に記載のラッチ回路。 - 走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「0」あるいは「1」のデータに対応する電圧を取り込む入力トランジスタと、
他端に一定の電圧が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、
ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタと、
前記第1トランジスタの第1電極と第2電極との間に接続され、前記第1ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、
前記第1ラッチ制御信号、および、前記第2ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、「0」あるいは「1」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。 - 時刻t1から時刻t5に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、「0」あるいは「1」のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t5において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、
前記第1ラッチ制御信号は、時刻t2までの期間において第1電圧レベルの電圧と第2電圧レベルの電圧との間の中間電圧レベル電圧であり、時刻t2において中間電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t3において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t4において、第1電圧レベルの電圧から中間電圧レベルの電圧に変化することを特徴とする請求項4に記載のラッチ回路。 - 前記ダイオードは、時刻t2以前はオフであり、時刻t2において導通状態となった後の時刻t3以降においてオフとなり、
前記第1トランジスタは、時刻t3以前はオフであり、時刻t3において、保持容量に保持された電圧に基づきオンあるいはオフとなり、時刻t4以降オフとなり、
前記第2トランジスタは、時刻t1以前において前記第1出力端子の電圧が第1電圧レベルの場合にオン、時刻t1において前記第1出力端子の電圧が第2電圧レベルの場合にオフであり、時刻t3において前記第1トランジスタがオンのときはオンとなり、時刻t3において前記第1トランジスタがオフのときはオフとなり、
前記第1出力端子の電圧は、時刻t2において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t3において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、
前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧を維持することを特徴とする請求項5に記載のラッチ回路。 - 前記ダイオードは、ダイオード接続の第1導電型のトランジスタで構成されることを特徴とする請求項4ないし請求項6のいずれか1項に記載のラッチ回路。
- 前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第1ラッチ制御信号が入力される複数の第1導電型のトランジスタで構成されることを特徴とする請求項4ないし請求項6のいずれか1項に記載のラッチ回路。
- 走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路であって、
ゲートに前記走査電圧が入力された時に、「0」あるいは「1」のデータに対応する電圧を取り込む入力トランジスタと、
他端に第1ラッチ制御信号が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極が後述の第4トランジスタの第2電極に接続される第1導電型の第1トランジスタと、
ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタと、
ゲートに第3ラッチ制御信号が入力され、第2電極が前記第1トランジスタの第1電極に接続され、第1電極に前記第1ラッチ制御信号が入力される第1導電型の第4トランジスタと、
前記第1トランジスタの第2電極と前記第4トランジスタの第1電極との間に接続され、前記第1ラッチ制御信号の電圧レベルの変化に応じて導通状態となるダイオードとを備え、
前記第1ラッチ制御信号、前記第2ラッチ制御信号、および、前記第3ラッチ制御信号の電圧レベルを所定のタイミングで変更させて、前記第1出力端子および第2出力端子の電圧を、「0」あるいは「1」のデータに対応する電圧に変化させてラッチすることを特徴とするラッチ回路。 - 時刻t1から時刻t6に向かって時間が経過するものとするとき、前記第2ラッチ制御信号は、「0」あるいは「1」のデータに対応する電圧を前記保持容量に保持した後の時刻t1までの期間において第2電圧レベルの電圧であり、時刻t1において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、時刻t5において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、
前記第1ラッチ制御信号は、時刻t3までの期間において第1電圧レベルの電圧であり、時刻t3において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化し、
前記第3ラッチ制御信号は、時刻t2までの期間において第1電圧レベルの電圧であり、時刻t2において第1電圧レベルの電圧から第2電圧レベルの電圧に変化し、時刻t4において第2電圧レベルの電圧から第1電圧レベルの電圧に変化することを特徴とする請求項9に記載のラッチ回路。 - 前記ダイオードは、時刻t3以前はオフであり、時刻t3において導通状態となった後の時刻t4以降においてオフとなり、
前記第1トランジスタは、時刻t3以降および時刻t4以前はオフであり、時刻t3以前および時刻t4以降は、保持容量に保持された電圧に基づきオンあるいはオフとなり、
前記第2トランジスタは、時刻t1以前において前記第1出力端子の電圧が第1電圧レベルの場合にオン、時刻t1において前記第1出力端子の電圧が第2電圧レベルの場合にオフであり、時刻t4において前記第1トランジスタがオンのときはオンとなり、時刻t4において前記第1トランジスタがオフのときはオフとなり、
前記第1出力端子の電圧は、時刻t3において前記ダイオードが導通するので前記第2電圧レベルの電圧に変化し、時刻t4において前記第1トランジスタがオンの場合は第1電圧レベルの電圧に変化した後に第1電圧レベルの電圧を維持し、時刻t3において前記第1トランジスタがオフの場合は第2電圧レベルの電圧を維持し、
前記第2出力端子の電圧は、時刻t1において前記第2トランジスタがオンの場合に第1電圧レベルの電圧となり、時刻t1において前記第2トランジスタがオフの場合に時刻t1以前の前記第2出力端子の電圧を維持し、時刻t3において前記第1トランジスタがオンの場合は時刻t5において第2電圧レベルの電圧に変化した後に第2電圧レベルの電圧を維持し、時刻t5において前記第1トランジスタがオフの場合は第1電圧レベルの電圧をまたは時刻t1以前の前記第2出力端子の電圧を維持することを特徴とする請求項10に記載のラッチ回路。 - 前記ダイオードは、ダイオード接続の第1導電型のトランジスタで構成されることを特徴とする請求項9ないし請求項11のいずれか1項に記載のラッチ回路。
- 前記ダイオードは、直列に接続され、ゲートが共通に接続されるとともに、ゲートに前記第1ラッチ制御信号が入力される複数の第1導電型のトランジスタで構成されることを特徴とする請求項9ないし請求項11のいずれか1項に記載のラッチ回路。
- 前記入力トランジスタおよび、前記第1トランジスタは、直列に接続され、ゲートが共通に接続された第1導電型の複数のトランジスタで構成され、
前記第2トランジスタは、直列に接続され、ゲートが共通に接続された第2導電型の複数のトランジスタで構成されることを特徴とする請求項1ないし請求項13のいずれか1項に記載のラッチ回路。 - 前記第1トランジスタは、n型のトランジスタであり、
前記第2トランジスタは、p型のトランジスタであり、
第2電圧レベルは、第1電圧レベルよりも高電位の電圧レベルであることを特徴とする請求項1ないし請求項14のいずれか1項に記載のラッチ回路。 - 前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項1ないし請求項15のいずれか1項に記載のラッチ回路。
- 前記各入力トランジスタ、前記第1トランジスタ、および前記第2トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項1に記載のラッチ回路を備える画像表示装置。
- 可動シャッタをそれぞれ有する複数の画素を備え、
前記可動シャッタの位置を電気的に制御して画像表示を行う表示装置であって、
前記各画素は、前記可動シャッタの位置を電気的に制御する画素回路を有し、
前記画素回路は、走査電圧が入力された時にデータを取り込み、ラッチするラッチ回路を有し、
前記ラッチ回路は、
ゲートに前記走査電圧が入力された時に、「0」あるいは「1」のデータに対応する電圧を取り込む入力トランジスタと、
他端に容量制御信号が入力されるとともに、一端が前記入力トランジスタの第2電極に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
ゲートが前記入力トランジスタの第2電極に接続され、第2電極が第1出力端子に接続されるとともに、第1電極に第1ラッチ制御信号が入力される第1導電型の第1トランジスタと、
ゲートが前記第1トランジスタの第2電極に接続され、第2電極が第2出力端子に接続されるとともに、第1電極に第2ラッチ制御信号が入力される第2導電型の第2トランジスタとを備えることを特徴とする表示装置。
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