KR101383865B1 - 래치회로 및 래치회로를 이용한 표시장치 - Google Patents

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토시오 미야자와
미츠히데 미야모토
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픽스트로닉스 인코포레이티드
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Abstract

비교적 짧은시간 간격으로, 래치정보를 래치하는 것이 가능하고, 보다 저비용화를 도모하는 것이 가능해지는 단채널 래치회로를 제공한다. 입력 트랜지스터와, 상기 입력 트랜지스터의 제2 전극과 제1 래치 제어선과의 사이에 접속되는 보유 용량과, 제1 전극이 상기 제1 래치 제어선에 접속되고, 게이트가 상기 입력 트랜지스터의 제2 전극에 접속되는 제1 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2 전극에 접속되고, 제1 전극이 제2 래치 제어선에 접속되는 제2 트랜지스터와, 게이트가 상기 제1 트랜지스터의 제2 전극에 접속되고, 제1 전극이 상기 제2 트랜지스터의 제2 전극에 접속됨과 동시에, 제2 전극이 출력단자에 접속되는 제3 트랜지스터와, 상기 제1 트랜지스터의 제2 전극과 상기 제2 트랜지스터의 제2 전극과의 사이에 접속되는 용량과, 상기 제1 트랜지스터의 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는 다이오드를 갖는다.

Description

래치회로 및 래치회로를 이용한 표시장치{Latch circuit and display device using the latch circuit}
본 발명은 래치회로 및 래치회로를 이용한 표시장치에 관한 것으로, 보다 상세하게는 래치회로를 n형 MOS트랜지스터 또는 p형 MOS트랜지스터 중 어느 한쪽만을 이용하여 형성한 단채널 래치회로 및 단채널 래치회로를 이용한 표시장치에 관한 것이다.
일반적으로, 래치회로는, CMOS회로로 구성되는 것이 통상이며, 예를 들어, 도 8에 도시하는 바와 같이, 소정전압인 VDD전압이 공급되는 전원라인(LVDD)과 예를 들어 접지전위인 GND전압이 공급되는 전원라인(LGND) 사이에 접속되는 n형 MOS트랜지스터(NMT93, NMT94)와, p형 MOS트랜지스터(PMT95, PMT96)를 이용한 래치회로가 일반적이다.
도 9에, 도 8에 도시하는 주사전압(øG)과, 구동블록(øAC)과, 각 노드(N91, N92, N93, N94)의 시간변화 상태를 나타낸다.
먼저, 데이터선(LD)상의 전압이, Low레벨(이하, L레벨)의 VL전압의 경우에 대해서 설명한다.
도 9에 도시하는 바와 같이, 시각 (t1)에 있어서, 주사선(LG)상의 주사전압(øG)이, L레벨의 VL전압에서, 하이레벨(이하, H레벨)의 VH1 전압으로 변화하면, n형 MOS트랜지스터(NMT91)가 온이 되고, 데이터선(LD)상의 전압(data: 시각(t1)에 있어서는 VL전압)이 유지 용량(CD)으로 취입된다. 이에 의해, 노드(N91)가, VL전압이 된다.
다음으로, 시각 (t2)에 있어서, 래치 제어선(LAC)상의 구동클럭(øAC)이, L레벨의 VL전압에서, H레벨의 VH2 전압으로 변화하면, n형 MOS트랜지스터(NMT92)가 온이 되고, 노드(N94)가, VL 전압이 된다.
이에 의해, p형 MOS트랜지스터(PMT95)와, n형 MOS트랜지스터(NMT94)가 온, p형 MOS트랜지스터(PMT96)와, n형 MOS트랜지스터(NMT93)가 오프 되고, 노드(N92) 즉 제2 출력(OUT2)이 GND 전압, 노드(N93) 즉 제1 출력(OUT1)이 VDD 전압이 된다. 따라서, 제1 출력(OUT1)의 출력이 H레벨, 제2 출력(OUT2)의 출력이 L레벨이 된다.
다음으로, 데이터선(LD)상의 전압(data)이 H레벨의 VDH 전압의 경우에 대해서 설명한다.
도 9에 도시하는 바와 같이, 시각(t3)에 있어서, 주사선(LG)상의 주사전압(øG)이, L레벨의 VL전압에서, H레벨의 VH1전압으로 변화하면, n형 MOS트랜지스터(NMT91)가 온이 되고, 데이터선(LD)상의 전압(data: 시각(t3)에 있어서는 VDH전압)이 유지용량(CD)에 취입된다. 이에 의해, 노드(N91)가, VH3 전압이 된다.
다음으로, 시각(t4)에 있어서, 래치 제어선(LAC)상의 구동클럭(øAC)이, L레벨의 VL전압에서, H레벨의 VH2전압으로 변화하면, n형 MOS트랜지스터(NMT92)가 온이 되고, 노드(N94)가, VH4 전압이 된다.
이에 의해, n형 MOS트랜지스터(NMT93)와, p형 MOS트랜지스터(NMT96)가 온, p형 MOS트랜지스터(PMT95)와, n형 MOS트랜지스터(NMT94)가 오프가 되고, 노드(N92), 즉 제2 출력(OUT2)이 VDD 전압, 노드(N93), 즉 제1 출력(OUT1)이 GND 전압이 된다. 따라서, 제1 출력(OUT1)의 출력이 L레벨, 제2 출력(OUT2)의 출력이 H레벨이 된다.
또한, 도 9에 도시하는 바와 같이, VDD 전압 및 GND 전압은 일정하다.
도 8에 도시하는 래치회로의 구체적인 사용법의 일 예로서, 도 10에 도시하는 것과 같이, 래치회로의 2개의 출력(제1 출력 OUT1, 제2 출력 OUT2)에 의해, 가동셔터(S)의 위치를 전기적으로 제어하여 영상표시를 행하는 디스플레이(이하, 가동셔터방식의 디스플레이라고 한다)의 화소회로로서의 사용 방법이 있다. 한편, 가동셔터(S)는 메커니컬 셔터라고 불리는 경우도 있다. 또, 가동셔터방식의 디스플레이는, MEMS(Micro Electro Mechanical Systems)셔터방식 디스플레이라고 불리는 경우도 있다. 한편, 가동셔터방식의 디스플레이는, 예를 들면, 특허문헌1 (특개2008-197668호 공보)에 개시되어 있다.
도 10에 도시하는 가동셔터방식 디스플레이의 화소회로에 있어서, 가동셔터(S)는 전계방향으로 고속 이동한다. 그 때문에, 노드(N92)가 GND 전압, 노드(N93)가 VDD 전압의 경우, 가동셔터(S)는, 노드(N93)측으로 이동하고, 노드(N92)가 VDD 전압, 노드(N93)가 GND 전압의 경우, 가동셔터(S)는, 노드(N92)측으로 고속 이동한다.
그리고, 가동셔터(S)의 개폐에 의해 화소의 발광 상태와 비발광 상태를 제어한다. 백라이트를 갖는 가동셔터방식의 디스플레이에서는, 예를 들면, 가동셔터(S)가, 노드(N92)측으로 이동했을 경우, 백라이트 광이 투과해 화소가 발광 상태가 되고, 가동셔터(S)가, 노드(N93)측으로 이동했을 경우, 백라이트 광이 비투과가 되어 화소가 비발광 상태가 된다.
이에 의해, 액정표시장치에 있어서 액정층이 출력광을 제어하는 동작과 동일하게, 가동셔터(S)가 화소로부터의 출력광을 제어하는 것으로, 화상을 표시할 수 있다. 한편, 도 10에 있어서, LSS는 가동셔터 제어선, øS는 가동셔터 제어신호이다. 가동셔터 제어신호(øS)는 소정의 일정 전압이다. 또, 액정표시장치의 반전 구동과 같이, s전압의 경우도 있다.
도 10에 도시하는 가동셔터방식의 디스플레이 화소회로에서는, 기입 기간(도9의 TA)내에, 각 행단위로 각 화소에 데이터를 기입하고, 가동셔터상태 설정기간(도9의 TB)에, 가동셔터(S)를, 노드(N92) 또는 노드(N93)으로 이동시켜, 표시 기간(도9의 TC)에 영상를 표시한다.
도 8에 도시하는 바와 같은 CMOS회로로 래치회로를 형성할 경우, 반도체층이 다결정 실리콘으로 구성되는 MOS트랜지스터를 이용할 수 있다.
단, 반도체층이 다결정 실리콘으로 구성되는 MOS트랜지스터를 사용하는 CMOS제조 프로세스는, 일반적으로 6에서 10정도의 포토 공정 수가 필요하므로, 종래의 CMOS회로로 형성된 래치회로의 구성은, 제조 프로세스의 부하가 크다고 할 수 있다. 이에 대하여, CMOS회로를, n형 MOS트랜지스터, 또는, p형 MOS트랜지스터의 어느 한 쪽 만을 이용한, 단 채널 트랜지스터 구성으로 하면, 일반적으로 2 포토 정도 공정삭감을 할 수 있고, 제조 프로세스의 부하를 저감하는 것이 가능하다.
또한, 반도체층이 아몰퍼스 실리콘(amorphous silicon)으로 구성되는 MOS트랜지스터를 사용하면, 반도체층이 다결정 실리콘으로 구성되는 MOS트랜지스터를 사용하는 경우보다도, 프로세스 비용을 저감할 수 있다.
본 발명은, 상술의 지견에 기초를 두어서 행해진 것이며, 본 발명의 목적은, 제조 프로세스의 부하를 저감시킨 래치회로 및 래치회로를 이용한 표시장치를 제공하는 것에 있다. 또한, 비교적 짧은 시간간격으로, 래치정보를 래치하는 것이 가능한 단채널 래치회로 및 단채널 래치회로를 이용한 표시장치를 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면에 의해 명확하게 한다.
(1) 주사전압이 입력됐을 때에 데이터를 취입하고, 상기 데이터를 래치 하는 래치회로에 있어서, 상기 래치회로는, 제1 구동클럭이 공급되는 제1 래치 제어선과, 제2 구동클럭이 공급되는 제2 래치 제어선과, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트에 상기 주사전압이 입력되었을 때에, 「0」혹은 「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와, 상기 입력 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되고, 상기 입력 트랜지스터에서 취입된 전압을 보유하는 제1 캐패시터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 제1 전극이 상기 제1 래치 제어선에 접속되고, 상기 게이트가 상기 입력 트랜지스터의 제2 전극에 접속되는 제1 도전형의 제1 트랜지스터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 래치 제어선에 접속되는 상기 제1 도전형의 제2트랜지스터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 트랜지스터의 상기 제2 전극에 접속됨과 동시에, 상기 제2 전극이 출력단자에 접속되는 상기 제1 도전형의 제3 트랜지스터와, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제2 트랜지스터의 상기 제2 전극과의 사이에 접속되는 제2 캐패시터와, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는, 다이오드를 포함한다.
(2) (1)에 있어서, 상기 주사전압이 입력된 후, 제1 구동클럭이 상기 제1 전압에서 제2 전압으로 변화하고, 상기 제1 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후에, 상기 제2 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화하고, 상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화한 후에, 상기 제2 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화하고, 상기 출력단자의 전압은, 상기 제2 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화했을 때, 상기 제2 전압이 되고, 상기 제2 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화했을 때, 상기 제1 트랜지스터의 온 상태, 혹은, 오프 상태에 따라 상기 제2 전압, 또는, 상기 제1 전압이 된다.
(3) 주사전압이 입력되었을 때 데이터를 취입하고, 상기 데이터를 래치하는 래치회로에 있어서, 상기 래치회로는, 제1 구동클럭이 공급되는 제1 래치 제어선과, 제2 구동클럭이 공급되는 제2 래치 제어선과, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트에 상기 주사전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와, 상기 입력 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선의 사이에 접속되고, 상기 입력 트랜지스터로 취입된 전압을 보유하는 제1 캐패시터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 입력 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제1 래치 제어선에 접속되는 제1 도전형의 제1 트랜지스터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 래치 제어선에 접속됨과 동시에, 상기 제2 전극이 출력단자에 접속되는 상기 제1 도전형의 제2 트랜지스터와, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는 다이오드를 포함한다.
(4) (3)에 있어서, 상기 주사전압이 입력된 후, 상기 제1 구동클럭이 제1 전압에서 제2 전압으로 변화하고, 상기 제1 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후에, 상기 제2 구동클럭이 제3 전압에서 제4 전압으로 변화하고, 상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화된 후, 상기 제2 구동클럭이 상기 제4 전압에서 상기 제3 전압으로 변화하고, 상기 출력단자의 전압은, 상기 제2 구동클럭이 상기 제3 전압에서 상기 제4 전압으로 변화했을 때에 상기 제4 전압이 되고, 상기 제2 구동클럭이, 상기 제4 전압에서 상기 제3 전압으로 변화했을 때, 상기 제1 트랜지스터의 온 상태, 혹은, 오프 상태에 따라, 상기 제4 전압, 또는, 상기 제3 전압이 된다.
(5) (3)에 있어서, 상기 주사전압이 입력된 후, 상기 제1 구동클럭이 제1 전압에서 제2 전압으로 변화하고, 상기 제1 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후, 상기 제2 구동클럭이 제3 전압에서 제4 전압으로 변화하고, 상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화한 후에, 상기 제2 구동클럭이 상기 제4 전압에서 상기 제3 전압으로 변화하고, 상기 제1 구동클럭의 상기 제2 전압을 VH1, 상기 제2 구동클럭의 상기 제4 전압을 VH2, Vth를 트랜지스터의 문턱전압으로 할 때, |VH1|≥|VH2＋2×Vth|을 만족한다.
(6) (1) 또는 (3)에 있어서, 상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고, 상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및, 상기 다이오드는, 반도체층이 아몰퍼스 실리콘으로 구성되는 박막 트랜지스트이다.
(7) (2) 또는 (4)에 있어서, 상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고, 상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및, 상기 다이오드는, n형 트랜지스터이며, 상기 제2 전압은, 상기 제1전압보다도 고전위 전압이며, 상기 제4 전압은, 상기 제3 전압보다도 고전위 전압이다.
(8) 가동셔터를 각각 갖는 복수의 화소를 갖추고, 상기 가동셔터의 위치를 전기적으로 제어하여 영상표시를 행하는 표시장치에 있어서, 상기 각화소는, 상기 가동셔터의 위치를 전기적으로 제어하는 화소회로를 갖고, 상기 화소회로는, 제1 출력단자와, 제2 출력단자와, 상기 제1 출력단자에 접속되는 래치회로와, 상기 제2 출력단자에 접속되고, 제3 구동클럭이 공급되는 제3 래치 제어선을 갖고, 상기 래치회로는, 상기 (1) 내지 (7) 중 어느 1항에 기재된 래치회로이다.
(9) (8)에 있어서, 상기 제3 구동클럭은, 제2 전압에서 제1 전압으로, 상기 제1 전압에서 상기 제2 전압으로 변화하고, 상기 제3 구동클럭이 상기 제1 전압의 기간 내에, 상기 래치회로에서 상기 제1 출력단자로 출력되는 전압이 확정된다.
본 발명에 의하면 제조프로세스의 부하를 저감시킨 래치회로 및 래치회로를 이용한 표시장치를 제공할 수 있다. 또한, 비교적 짧은 시간간격으로, 래치정보를 래치할 수 있는 단채널 래치회로 및 단채널 래치회로를 이용한 표시장치를 제공하는 것이 가능하게 된다.
도 1은, 본 발명의 실시예 1의 단채널 래치회로의 회로 구성을 나타내는 회로도이다.
도 2는, 도 1에 도시하는 래치회로의 주사전압(øG), 구동클럭(øAC1~øAC3), 및, 각 노드(N1, N2, N3, N4)의 시간변화 모양을 나타내는 타이밍 차트이다.
도 3은, 본 발명의 실시예 1의 가동셔터(S)의 위치를 전기적으로 제어해서 영상표시를 행하는 디스플레이의 개략구성을 나타내는 블록도이다.
도 4는, 본 발명의 실시예 2의 단채널 래치회로의 회로 구성을 나타내는 회로도이다.
도 5는, 도4에 도시하는 래치회로의 주사전압(øG), 구동클럭(øAC1~øAC3), 및, 각 노드(N1, N2, N3)의 시간변화 모양을 나타내는 타이밍 차트이다.
도 6은, 본 발명의 실시예 2의 단채널 래치회로의 변형 예의 회로 구성을 나타내는 회로도이다.
도 7은, 도 6에 도시하는 단채널 래치회로의 주사전압(øG), 구동클럭(øAC1, øAC2, øAC3), 및, 각 노드(N1, N2, N3)의 시간변화 모양을 나타내는 타이밍 차트이다.
도 8은, 종래의 CMOS회로로 구성되는 래치회로의 회로 구성을 도시하는 회로도이다.
도 9은, 도 8에 도시하는 주사전압(øG)과, 구동클럭(øAC)과, 각 노드(N91, N92, N93, N94)의 시간변화의 모양을 나타내는 타이밍 차트이다.
도 10은, 가동셔터(S)의 위치를 전기적으로 제어해서 영상표시를 행하는 디스플레이 화소회로의 회로 구성을 도시하는 회로도이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
또한, 실시예를 설명하기 위한 모든 도면에 있어서, 동일기능을 갖는 것은 동일부호를 부여하고, 그 반복되는 설명은 생략한다. 또, 이하의 실시예는, 본 발명의 특허청구 범위의 해석을 한정하기 위한 것은 아니다.
[실시예 1]
도 1은, 본 발명의 실시예 1의 단채널 래치회로 (이하, 래치회로라고 한다)의 회로 구성을 도시하는 회로도이다. 본 실시예의 래치회로는, n형 MOS트랜지스터(NMT*)(이하, 트랜지스터라고 한다)만으로 구성된 단채널 MOS트랜지스터 회로이다. 또한, 본 실시예의 n형 MOS트랜지스터(NMT*)는, 반도체층이 아몰퍼스 실리콘으로 구성되는 박막 트랜지스트 (이하, a-Si 트랜지스터라고 한다)이다.
또한, 도 1에 있어서, CD1, CD2는 용량, LD는 데이터선, LG는 주사선, LAC1은 제1 구동클럭(øAC1)이 공급되는 제1 래치 제어선, LAC2은 제2 구동클럭(øAC2)이 공급되는 제2 래치 제어선, LAC3은 제3 구동클럭(øAC3)이 공급되는 제3 래치 제어선이다.
용량의 충방전을 이용하는 회로(소위 다이나믹 회로)에 있어서, 이동도가 낮은 a-Si 트랜지스터를 사용하고, 또한 소망의 동작 속도를 확보하는 방법으로서는, 트랜지스터의 게이트 폭을 크게 하고, 총전류량을 많게 하거나, 게이트 전압을 높게 하여, 단위면적당의 전류량을 크게 하는 어느 쪽의 수법도 일반적이다.
그러나, 후술의 도 3에 도시하는 바와 같은, 어떤 면적을 할당된 화소 중에 구성하는 회로에서는, 게이트 폭을 크게 하는 (예를 들면, 100배로 한다) 것은 실용적이지 않기 때문에, 게이트 전압을 높게 하고, 단위면적당의 전류량을 크게 하여, 소망의 동작 속도를 실현한다.
도 2에, 도 1에 도시하는 래치회로의 주사전압(øG), 제1 ~ 제3구 동클럭(øAC1~øAC3), 및, 각 노드(N1, N2, N3, N4)의 시간변화의 모양을 나타낸다.
시각(t1)에 있어서, 주사선(LG)상의 주사전압(øG) (소위, 읽기 펄스(게이트 펄스))이, Low레벨(이하, L레벨)의 VL전압에서, 하이레벨(이하, H레벨)의 VH1전압으로 변화하(소위, 주사전압이 입력된다)면, 입력 트랜지스터(NMT1)가, 온이 되고, 노드(N1)전압은, 데이터선(LD)상의 전압(data: 시각(t1)에 있어서는 VL전압)이 된다.
시각(t2)에 있어서, 주사선(LG)상의 주사전압(øG)이 L레벨의 VL전압으로 변화하면, 트랜지스터(NMT1)가 오프 되고, 노드(N1)에 대한 기입 동작이 종료한다.
이 시각(t1)에서 시각(t2) 사이에 충분한 기입을 하기 위해서, 트랜지스터(NMT1)의 트랜지스터 사이즈에 맞추어, 주사전압(øG)의 H레벨의 VH1전압은, 대강, 데이터선(LD)상의 H레벨의 VHD전압보다도 10V 정도 높은 전압인 것이 바람직하다. 본 실시예에 있어서는, VH1전압은 15V 이상인 것이 바람직하다.
시각(t3)에서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH3전압에서, L레벨의 VL(예를 들면 0V)전압으로 변화한다. 본 실시예의 래치회로를, 예를 들면, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 이 시점에서는, 셔터(S)의 위치는, 용수철의 힘으로, 제1 출력(OUT1)과 제2 출력(OUT2)의 중간의 위치로 이동한다.
다음으로, 시각(t4)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, L레벨의 VL전압에서, H레벨의 VH2전압으로 변화하면, 트랜지스터(NMT3)는, 제1 래치 제어선(LAC1)에서 노드(N2)를 향해 전류(순 방향의 전류)가 흐르는 다이오드 접속이 되고 있기 때문에, 트랜지스터(NMT3)는 온 상태가 되고, 노드(N2)의 전압을 상승시킨다.
최종적인 노드(N2)의 전압 VH4은, 하기 (1)식으로 나타낸다.
VH4＝VH2－Vth‥‥‥‥‥(1)
여기서, Vth는, 트랜지스터(NMT3)의 문턱전압이다. 예를 들면, VH2전압을 25V, 부하 용량의 충전 시간을 가미한 실효적인 Vth를 5V로 하면, VH4은 식(1)에 의해, 거의 20V가 된다. 한편, 본 명세서에서는, 간단히 하기 위해, 모든 n형 MOS트랜지스터의 문턱전압을 Vth로 한다.
또한, 제1 래치 제어선(LAC1)과 노드(N1)의 사이에 접속되는 용량(CD1)에 의해, 제1 구동클럭(øAC1)의 전압상승에 따라, 노드(N1)의 전압도 상승하고, VDH3의 전압이 된다.
전압 VDH3은, 하기 (2)식으로 나타낸다.
VDH3＝VL＋VH2×(CD1／(CD1＋CN1S))‥‥‥‥‥(2)
일반적으로 VL은 접지 전위이기 때문에, 식(2)에 의해, 전압 VDH3은, 전압 VH2보다도 낮아진다. 따라서, 트랜지스터(NMT2)는 대부분 온이 되지 않거나, 적어도 노드(N2)의 최종전압에는 기여하지 않는다. 여기서, CN1S는, 노드(N1)의 용량에서 용량(CD1)을 뺀, 소위 기생 용량이다.
여기서, 트랜지스터(NMT4)의 게이트 전압인 노드(N2)의 전압 VH4이, 트랜지스터(NMT4)의 문턱전압 Vth보다도 높기 때문에, 트랜지스터(NMT4)는 온 상태가 된다.
시각(t5)에 있어서, 제2 래치 제어선(LAC2) 상의 제2 구동클럭(øAC2)이, L레벨의 VL전압에서, H레벨의 VH2전압으로 변화하면, 제2 구동클럭(øAC2)의 전압상승에 따라, 노드(N3)의 전압이 상승한다. 노드(N3)와 노드(N2)는, 용량(CD2)에 의해 용량결합되어 있기 때문에, 노드(N3)의 전압상승에 따라, 부트스트랩(bootstrap) 효과에 의해 노드(N2)의 전압도 상승한다.
이 때의 노드(N2)의 전압 VN2은, 하기 (3)식으로 나타낸다.
VN2＝VH4＋VN3×(CD2／(CD2＋CN2S))‥‥‥‥‥(3)
여기서, VN3은 노드(N3)의 전압, CN2S는 노드(N2)의 용량에서 용량(CD2)을 뺀 것, 다시 말해 노드(N2)의 소위 기생 용량이다.
여기서, 용량(CD2)의 값을 적절하게 설정함으로써, 트랜지스터(NMT4)가 온 상태에서는 항상, 아래 (4)식을 충족하도록 한다.
VN2－VN3＞Vth ‥‥‥‥‥(4)
이 경우, 도 2에 도시하는 바와 같이, 노드(N3)의 전압인 VN3의 최종전압을, 제2 구동클럭(øAC2)의 H레벨전압인 VH2전압으로 할 수 있다.
이 때의 노드(N2)의 전압 VN2, 다시 말해 VN2의 최종전압(VH4′로 나타낸다)은, 하기 (5)식으로 나타낸다.
VH4′＝VH4＋VH2×(CD2／(CD2＋CN2S))‥‥‥‥‥(5)
동시에, 트랜지스터(NMT5)에 대해서도, VH4′전압이 게이트 전압이므로, 노드(N4)의 전압도 VH2전압이 된다. 예를 들면, VH2의 전압을 25V로 하면, 노드(N3), 노드(N4) 모두, 25V가 된다.
시각(t6)에 있어서, 제1 래치 제어선(LAC1) 상의 제1 구동클럭(øAC1)이, H레벨의 VH2전압에서, L레벨의 VL전압으로 변화하면, 트랜지스터(NMT2)의 게이트 전압인 노드(N1)의 전압은, L레벨의 VL(=0V) 전압이 되기 때문에, 트랜지스터(NMT2)는 오프 상태가 된다.
트랜지스터(NMT3)는, 다이오드 접속이므로, 노드(N2)에서 제1 래치 제어선(LAC1)으로 전류는 흐르지 않는다. 따라서, 노드(N2)는, VH4′전압을 유지한다. 또한, 엄밀하게는, 트랜지스터(NMT2)의 게이트가, H레벨에서 L레벨로 변화하므로, 트랜지스터(NMT2)의 게이트-드레인간 용량으로 다소 전압저하가 있지만, 미소하므로 본 명세서에서는 무시한다.
시각(t7)에 있어서, 제2 래치 제어선(LAC2) 상의 제2 구동클럭(øAC2)이, H레벨의 VH2 전압에서, L레벨의 VL전압으로 변화하면, 트랜지스터(NMT4, NMT5)의 게이트 전압인 노드(N2)의 전압은, H레벨의 VH4′전압이므로, 트랜지스터(NMT4), 트랜지스터(NMT5)는 온 상태가 된다.
이에 의해, 제2 구동클럭(øAC2)의 전압저하에 따라, 노드(N3, N4)의 전압이 저하된다. 이 때, 노드(N2)의 전압 VN2도, (3)식에 따라 저하되지만, 노드(N3)의 전압 VN3이 VL (예를 들면 본 실시 예에서는 0V)전압이 되어도, 노드(N2)의 전압(VN2)은 거의 VH4 전압이며, 트랜지스터(NMT4, NMT5)는, 충분히 저저항인 온 상태가 된다. 따라서, 노드(N3, N4)는 비교적 단시간 사이에 L레벨의 VL 전압이 된다.
상술한 구동 방법에 의해, 제1 출력(OUT1)은, Low레벨의 VL전압으로 설정된다. 따라서, 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 셔터(S)는, 시각 (t6)과 시각 (t7)의 사이는, 제1 출력(OUT1) 측에 정전기력으로 가까이 끌어 당길 수 있지만, 시각 (t7)이후, 셔터(S)는, 제1 출력(OUT1)측에 정전기력으로 가까이 끌어 당길 수 없게 된다. 따라서, 셔터(S)는, 예를 들면 셔터(S)을 지지하는 용수철의 힘으로 제1 출력(OUT1)과, 제2 출력(OUT2)의 중간에 위치한다.
시각(t8)에 있어서, 제3 래치 제어선(LAC3) 상의 제3 구동클럭(øAC3)이, L레벨의 VL전압에서, H레벨의 VH3전압으로 변화하면, 제1 출력(OUT1)과, 제2 출력(OUT2)의 중간에 위치한 셔터(S)는, 제3 구동클럭(øAC3)의 H레벨의 VH2전압에 정전기적으로 가까이 끌어 당기고, 제2 출력(OUT2)측으로 이동하고, 셔터위치의 설정이 완료한다.
다음으로, 도 2의 오른쪽, 시각 (t11)이후의 다음의 서브프레임(subframe)에서의 셔터설정의 시퀀스에 대해서 설명한다.
시각(t11)에 있어서, 주사선(LG) 상의 주사전압(øG)이, L레벨의 VL전압에서, H레벨의 VH1전압으로 변화하면, 입력 트랜지스터(NMT1)가, 온이 되고, 노드(N1)의 전압은, 데이터선(LD)상의 전압(data: 시각(t11)에 있어서는 VDH전압)이 된다. 여기서, VDH 전압은, 트랜지스터(NMT2)의 문턱전압 Vth보다 높고, 소망의 시간에, 노드(N2)의 전하를 흘리고, VL전압으로 할 수 있는 전압으로 설정한다. 예를 들면 7V이다.
이에 의해, 트랜지스터(NMT2)는 온 상태가 되고, 노드(N2)의 전압은, VH4전압에서 VL전압이 된다. 이 때, 용량(CD2) 및 트랜지스터(NMT4)의 게이트 용량에 의해, 트랜지스터(NMT4)가 온 상태에서 오프 상태로 변화한 후, 노드(N3)의 전압은 다소 마이너스측의 전압이 되지만, 소량이므로, 도 2에서는 무시하고 있다. 트랜지스터(NMT5)에 대해서도 마찬가지 이지만, 트랜지스터(NMT5)에 관해서는, 용량(CD2)과 같은 결합 용량은 없고, 트랜지스터(NMT5)의 게이트 용량만이므로, 양적으로 더욱 작고, 무시할 수 있어, 동일하게 도 2에서는 무시한다.
시각(t12)에 있어서, 주사선(LG)상의 주사전압(øG)이 L레벨의 VL전압으로 변화하면, 트랜지스터(NMT1)가 오프하고, 노드(N1)에 대한 기입 동작이 종료한다.
시각(t13)에서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH3전압에서, L레벨의 VL전압으로 변화한다. 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 이 시점에서는, 셔터(S)의 위치는, 용수철의 힘으로, 제1 출력(OUT1)과 제2 출력(OUT2)의 중간의 위치로 이동한다.
다음으로, 시각 (t14)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, L레벨의 VL전압에서, H레벨의 VH2전압이 된다. 이 때, 직전에서 노드(N1)의 전압은 VDH이므로, 노드(N1)의 전압은, VDH에서 (6)식과 같이 나타낸 VDH13으로 변화된다.
VDH13＝VDH＋VH2×(CD1／(CD1＋CN1S))‥‥‥‥‥(6)
VDH13 전압이, VH2 전압보다도 높으면, 노드(N2)의 전압 VN2은, 하기 (7)식이 되고, 시각(t4)후와는 다른 전압이 될 가능성이 있다. 단, 이 차이는 작다고 해서, 도 5에서는, 동일하게 시각(t14)후의 노드(N2)의 최종전압을 VH4전압이라고 기술한다.
VN2＝VDH13－Vth ‥‥‥‥‥(7)
그 밖에서는, 시각 (t14), 시각 (t15)에 있어서, 시각 (t4), 시각 (t5)와 같은 일이 일어나고, 시각 (t16)의 직전에서는, 각각의 노드(N1)의 전압 VN1, 노드(N2)의 전압 VN2, 노드(N3)의 전압 VN3은, 각각, VN1＝VDH13, VN2＝VH4´, VN3＝VH2이 된다.
다음으로, 시각 (t16)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, H레벨의 VH2전압에서, L레벨의 VL전압으로 변화한다. 이 때, 트랜지스터(NMT2)는 온 상태이므로, 노드(N2)의 전압은, VH4´전압에서 VL전압으로 변화한다. 결과적으로, 트랜지스터(NMT4), 트랜지스터(NMT5)가 오프가 된다.
그 후, 시각 (t17)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, H레벨의 VH2전압에서, L레벨의 VL전압으로 변화한다.
시각(t16)에 있어서의, 노드(N2)의 전압변화에 따라, 용량(CD2) 및 트랜지스터(NMT4)의 게이트 용량에 의해, 노드(N3)의 전압도 저하하고, 노드(N3)의 전압은, VH2전압에서 VH12전압이 된다. VH12전압은, 다음의 (8)식으로 나타내진다.
VH12＝VH2－VH4´((CD2＋CGD4)／(CD2＋CGD4＋CN2S))‥‥‥‥‥(8)
여기서, CGD4는, 트랜지스터(NMT4)의 게이트-드레인간 용량, CN2S는, 노드(N2)의 용량(CD2), 트랜지스터(NMT4)의 게이트-드레인간 용량(CGD4) 이외의 기생 용량이다.
a-Si 트랜지스터를 이용하고, 또한 고속으로, 노드(N3), 노드(N4)를 충전하기 위해서, 높은 게이트 전압을 얻을 필요가 있어, 용량 CD2은, 기생 용량(CN2S, CN3S)에 비해 상당히 큰 용량이 되므로, 노드(N2)의 용량의 8할 정도를 차지하는 것이 바람직하다.
따라서, (8)식으로 주어지는 VH12전압은 상당히 낮은 전압으로 변화하는 경우가 있다. 예를 들면, CD2＋CGD4≒CD2＝4×CN2S라고 해서 VH2＝25V로 하면, (1)식에 의해, VH4＝20V, (5)식에 의해, VH4´＝40V, (8)식에 의해, VH12＝25－40×0.8＝-7V가 된다.
실제로는, 노드(N3)의 전압이, 트랜지스터(NMT4)의 -Vth보다 낮아지는 경우는 없으므로, -5V정도로 안정된다. 따라서, 노드(N3)를, 제1 출력(OUT1)으로하여도 소망의 하이상태를 만들 수는 없다.
한편, 노드(N4)의 전압도, 노드(N2)의 변화의 영향을 받지만, 이 때의 결합 용량은, 트랜지스터(NMT5)의 게이트-드레인간 용량만이므로, 제1 출력(OUT1)의 부하 등을 포함하는, 노드(N4)의 용량에 대하여 차지하는 비율이 작기 때문, 전압저하량도 작아져, 셔터동작에 필요한 전압을 유지할 수 있다.
예를 들면, 노드(N4)의 전체용량에 대한 트랜지스터(NMT5)의 게이트-드레인간 용량의 비율을 0.01로 하면, (8)식에 의해, 노드(N4)의 전압 VN4은, VN4＝25－40×0.01＝24.6V가 된다.
이와 같이, 노드(N4)의 전압저하는 작게 설계할 수 있으므로, 도 2에서는 저하분(低下分)은 무시해서 기술한다. 이 때 셔터(S)는, 노드(N4)의 전압이 H레벨이 된 시점에서, 정전기력으로 제1 출력(OUT1)측으로 이동하고, 그 상태를 유지한다.
시각(t18)에 있어서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH3전압이 되어도, 이 상태가 유지된다.
도 3은, 본 발명의 실시예 1의 가동셔터(S)의 위치를 전기적으로 제어해서 영상표시를 하는 디스플레이(가동셔터방식의 디스플레이)의 개략구성을 나타내는 블록도이다.
도 3에 도시하는 가동셔터방식의 디스플레이에서는, 1화소(PX) 2차원 상으로 배치되어 있어, 도 1에 도시하는 회로도 각 화소에 배치되어 있다. 여기서, 주사선(LG)은 각 행단위로 구비되고, 수직구동회로(XDR)에 입력된다.
또한, 데이터선(LD)은 각 열단위로 구비되고, 수평구동 회로(YDR)에 입력된다. 제1 래치 제어선(LAC1), 제2 래치 제어선(LAC2), 제3 래치 제어선(LAC3), 및 셔터제어선(LSS)은, 각 화소 공통으로 구비되고, 수평구동 회로(YDR)에 입력된다.
도 3에 도시하는 가동셔터방식의 디스플레이에서는, 기입 기간(도 2의 TA)내에, 각 행단위로 각 화소에 데이터를 써 넣고, 가동셔터상태 설정기간(도 2의 TB)에, 가동셔터(S)를, 제1 출력(OUT1) 또는 제2 출력(OUT2)으로 이동시키고, 표시 기간(도2의 TC)에 영상을 표시한다.
[실시예 2]
도 4는, 본 발명의 실시예 2의 단채널 래치회로의 회로 구성을 도시한 회로도이다.
도 4에 도시하는 래치회로는, 도 1에 도시하는 래치회로에 있어서, 용량(CD2), 트랜지스터(NMT5)을 삭제하고, 노드(N3)를 제1 출력(OUT1)으로 한 것이다.
도 5에, 도 4에 도시하는 래치회로의 주사전압(øG), 제1 ~ 제3 구동클럭(øAC1~øAC3), 및, 각 노드(N1, N2, N3)의 시간변화 모양을 도시한다.
시각(t1)에 있어서, 주사선(LG)상의 주사전압(øG)이, L레벨의 VL전압에서, H레벨의 VH1전압으로 변화하면, 입력 트랜지스터(NMT1)가 온이 되고, 노드(N1)의 전압은, 데이터선(LD)상의 전압(data: 시각(t1)에 있어서는 VL전압)이 된다.
시각(t2)에 있어서, 주사선(LG)상의 주사전압(øG)이 L레벨의 VL전압으로 변화하면, 트랜지스터(NMT1)가 오프가 되고, 노드(N1)에 대한 기입 동작이 종료한다.
이 시각 (t1)으로부터 시각 (t2)의 사이에 충분한 기입을 하기 위해서, 상술의 실시예 1과 같이, VH1전압은 15V이상인 것이 바람직하다.
시각(t3)에서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH3전압에서, L레벨의 VL전압으로 변화한다. 상술한 바와 같이, 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 이 시점에서는, 셔터(S)의 위치는, 용수철의 힘으로, 제1 출력(OUT1)과 제2 출력(OUT2)의 중간의 위치로 이동한다.
다음으로, 시각 (t4)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, L레벨의 VL전압에서, H레벨의 VH2´전압으로 변화하면, 다이오드 접속의 트랜지스터(NMT3)는 온이 되고, 노드(N2)의 전압을 상승시킨다.
최종적인 노드(N2)의 전압 VH4은, 상술의 (1)식에 의해, VH4＝VH2´－Vth가 된다. Vth는, 트랜지스터(NMT3)의 문턱전압이다.
여기서, 트랜지스터(NMT4)의 게이트 전압인 노드(N2)의 전압 VH4이, 트랜지스터(NMT4)의 문턱전압 Vth보다도 높기 때문에, 트랜지스터(NMT4)는 온 상태가 된다.
시각(t5)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, L레벨의 VL전압에서, H레벨의 VH2전압으로 변화하면, 제2 구동클럭(øAC2)의 전압상승에 따라, 노드(N3)의 전압이 상승한다.
여기서, 제1 구동클럭(øAC1), 제2 구동클럭(øAC2), 및, 제3 구동클럭(øAC3)의 H레벨 전압을 동일한 VH2전압으로 하면, 트랜지스터(NMT4)의 게이트 전압이 되는 노드(N2)는, (VH2-Vth)가 최대전압이 되고, 그 결과 노드(N3)의 전압의 최대치(VN3max)는, VN3max＝VH2－Vth－Vth가 되고, 대폭으로 전압저하하고, 또는 스피드도 늦어진다. 예를 들면, VH2=25V, Vth=5V라면, VN3max=15V이다.
그래서, 본 실시예에서는, 제1 구동클럭(øAC1)의 H레벨 전압을, 제2 구동클럭(øAC3), 및, 제3 구동클럭(øAC3)의 H레벨 전압 VH2보다도 고전압의 VH2´(예를 들면 VH2´＝VH2＋2Vth)전압으로 한다.
이에 의해, 최종적인 노드(N3)의 전압은, 제2 구동클럭(øAC2)의 H레벨 전압인 VH2 전압으로 할 수 있다.
시각(t6)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, H레벨의 VH2´전압에서, L레벨의 VL전압으로 변화하면, 트랜지스터(NMT2)의 게이트 전압인 노드(N1)의 전압은, L레벨의 VL (예를 들면 0V)전압이 되기 위해서, 트랜지스터(NMT2)는 오프가 된다.
트랜지스터(NMT3)는, 다이오드 접속이므로, 노드(N2)에서 제1 래치 제어선(LAC1)으로 전류는 흐르지 않는다. 따라서, 노드(N2)는, VH4전압을 유지한다. 한편, 엄밀하게는, 트랜지스터(NMT2)의 게이트가, H레벨 전압에서 L레벨 전압으로 변화하므로, 트랜지스터(NMT2)의 게이트-드레인간 용량으로 다소 전압저하가 있지만, 미소하므로 본 명세서에서는 무시한다.
시각(t7)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, H레벨의 VH2전압에서, L레벨의 VL전압으로 변화하면, 트랜지스터(NMT4)의 게이트 전압인 노드(N2)의 전압은, H레벨의 VH4전압이므로, 트랜지스터(NMT4)이 온 상태를 유지한다.
이에 의해, 제2 구동클럭(øAC2)의 전압저하에 따라, 노드(N3)의 전압이 저하된다. 이 경우, 노드(N2)의 전압은 대강 VH4전압이며, 트랜지스터(NMT4)는, 충분히 저저항인 온 상태가 된다. 따라서, 노드(N3)는 비교적 단시간 사이에 L레벨의 VL전압이 된다.
상기의 구동 방법에 의해, 제1 출력(OUT1)은, Low레벨의 VL전압으로 설정된다. 따라서, 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 셔터(S)는, 시각 (t6)과 시각 (t7)의 사이는, 제1 출력(OUT1)측으로 정전기력으로 가까이 끌어 당길 수 있지만, 시각 (t7)이후, 셔터(S)는, 제1 출력(OUT1)측으로 정전기력으로 가까이 끌어 당길 수 없게 된다. 따라서, 셔터(S)는, 예를 들면, 셔터(S)를 지지하는 용수철의 힘으로 제1 출력(OUT1)과, 제2 출력(OUT2)의 중간에 위치한다.
시각(t8)에 있어서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH3전압으로 변화하면, 제1 출력(OUT1)과, 제2 출력(OUT2)의 중간에 위치한 셔터(S)는, 제3 구동클럭(øAC3)의 H레벨의 VH2전압으로 정전기적으로 가까이 끌어 당길 수 있고, 제2 출력(OUT2)측으로 이동하고, 셔터위치의 설정이 완료한다.
다음으로, 도 5의 오른쪽, 시각 (t11)이후의 다음 서브프레임에서의 셔터설정의 시퀀스에 대해서 설명한다.
시각(t11)에 있어서, 주사선(LG)상의 주사전압(øG)이, L레벨의 VL전압에서, H레벨의 VH1전압으로 변화하면, 입력 트랜지스터(NMT1)가, 온이 되고, 노드(N1)의 전압은, 데이터선(LD)상의 전압(data: 시각(t11)에 있어서는 VDH전압)이 된다. 여기서, VDH전압은, 트랜지스터(NMT2)의 문턱전압 Vth보다 높고, 소망의 시간에, 노드(N2)의 전하를 흘리고, VL전압으로 할 수 있는 전압으로 설정한다. 예를 들면 7V다. 이에 의해, 트랜지스터(NMT2)는 온 상태가 되고, 노드(N2)의 전압은, VH4전압에서 VL전압이 된다.
시각(t12)에 있어서, 주사선(LG)상의 주사전압(øG)이 L레벨의 VL전압으로 변화하면, 트랜지스터(NMT1)이 오프하고, 노드(N1)에 대한 기입 동작이 종료한다.
시각(t13)에서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH3전압에서, L레벨의 VL전압으로 변화한다. 상술한 것과 같이, 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 이 시점에서는, 셔터(S)의 위치는, 용수철의 힘으로, 제1 출력(OUT1)과 제2 출력(OUT2)의 중간의 위치로 이동한다.
다음으로, 시각 (t14)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, L레벨의 VL전압에서, H레벨의 VH2´전압이 된다. 이 때, 노드(N1)의 전압은, VDH13´(＝ VHD＋VH2´)전압이 된다. 　그 밖에는, 시각 (t14), 시각 (t15)에 있어서, 시각 (t4), 시각 (t5)와 동일한 일이 일어나고, 시각 (t16)의 직전에서는, 각각의 노드(N1)의 전압 VN1, 노드(N2)의 전압 VN2, 노드(N3)의 전압 VN3은, 각각, VN1＝VDH13´, VN2＝VH4, VN3＝VH2이 된다.
다음으로, 시각 (t16)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, H레벨의 VH2´전압에서, L레벨의 VL전압으로 변화한다. 이 때, 트랜지스터(NMT2)는 온 상태이므로, 노드(N2)의 전압은, VH4 전압에서 VL 전압으로 변화한다. 결과적으로, 트랜지스터(NMT4)는 오프가 된다.
그 후, 시각 (t1)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, H레벨의 VH2전압에서 L레벨의 VL전압으로 변화하면, 트랜지스터(NMT4)의 게이트 전압인 노드(N2)의 전압은, L레벨의 VL전압이므로, 트랜지스터(NMT4)는 오프 상태를 유지하고, 노드(N3)는, VH2전압을 유지한다.
이 때 셔터(S)는, 노드(N3)의 전압이 H레벨이 된 시점에서, 정전기력으로 제1 출력(OUT1)측으로 이동하고, 그 상태를 유지한다.
시각(t18)에 있어서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, L레벨의 VL전압에서, H레벨의 VH3전압이 되어도, 이 상태가 유지된다.
본 실시예는, 상술의 실시예 1에 비해, 설정 전압이 늘어나고, 동시에, 더욱 고전압의 설정이 필요하게 되지만, 상술의 실시예 1에 비해, 래치회로의 구성 요소인 용량(CD2)과, 트랜지스터(NMT5)을 삭감할 수 있는 이점이 있다.
또한, 상술의 설명에서는, n형 MOS트랜지스터로, 반도체층이 아몰퍼스 실리콘으로 구성되는 박막 트랜지스트를 사용할 경우에 대해서 설명했지만, 상술의 각 실시예에 있어서, n형 MOS트랜지스터로, 반도체층이 다결정 실리콘으로 구성되는 박막 트랜지스터를 사용하는 것도 가능하다.
또한, 반도체층이 다결정 실리콘으로 구성되는 박막 트랜지스트를 사용할 경우, n형 MOS트랜지스터을 대신해서, p형 MOS트랜지스터를 사용하는 것도 가능하다.
도 6에, 도 4에 도시하는 단채널 래치회로를, p형 MOS트랜지스터로 구성했을 경우의 회로 구성을 나타낸다. 또한, 도 7에, 도 6에 도시하는 단채널 래치회로의 주사전압(øG), 제1 ~ 제3 구동클럭(øAC1, øAC2, øAC3), 및, 각 노드(N1, N2, N3)의 시간변화 모양을 도시한다.
먼저, 데이터선(LD)상의 전압(data)이, L레벨의 VDL전압의 경우에 대해서 설명한다.
시각(t1)에서, 주사선(LG)상의 주사전압(øG)이, H레벨의 VH전압에서, L레벨의 VL1전압으로 변화하(소위, 주사전압이 입력된다)면, 입력 트랜지스터(PMT1)가 온이 되고, 노드(N1)는, 데이터선(LD)상의 전압(data: 시각(t1)에 있어서는 VDL전압)이 된다.
노드(N1)의 전압이, VDL전압으로 변화하면, 트랜지스터(PMT2)가 온 상태가 되고, 노드(N2)의 전압이, VH전압이 된다.
시각(t2)에 있어서, 주사선(LG)상의 주사전압(øG)이 H레벨의 VH전압으로 변화하면, 트랜지스터(PMT1)가 오프하고, 노드(N1)에 대한 기입 동작이 종료한다.
시각(t3)에서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH전압에서, L레벨의 VL3전압으로 변화한다. 상술한 것 같이, 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 이 시점에서는, 셔터(S)의 위치는, 용수철의 힘으로, 제1 출력(OUT1)과 제2 출력(OUT2)의 중간의 위치로 이동한다.
다음으로, 시각 (t4)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, H레벨의 VH전압에서, L레벨의 VL2전압으로 변화하면, 다이오드 접속의 트랜지스터(PMT3)는 온 상태가 되고, 노드(N2)의 전압을 하강시킨다.
최종적인 노드(N2)의 전압 VL4은, VL4＝VL2＋Vth가 된다. Vth는, 트랜지스터(PMT3)의 문턱전압이다.
여기서, 트랜지스터(PMT4)의 게이트 전압인 노드(N2)의 전압 VL4이, 트랜지스터(PMT4)의 문턱전압 Vth보다도 낮기 때문, 트랜지스터(PMT4)는 온이 된다.
또한, 노드(N1)의 전압도 강하하고, 노드(N1)는, VDL2＝(VDL－VL2)전압이 된다.
시각(t5)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, H레벨의 VH전압에서, L레벨의 VL3전압으로 변화하면, 트랜지스터(PMT4)가 온 상태이기 때문에, 제2 구동클럭(øAC2)의 전압 강하에 따라, 노드(N3)의 전압이 강하한다.
여기서, 제1 구동클럭(øAC1), 제2 구동클럭(øAC2), 및, 제3 구동클럭(øAC3)의 L레벨 전압을 동일전압(VL로 나타낸다)으로 하면, 트랜지스터(PMT4)의 게이트 전압이 되는 노드(N2)는, (VL＋Vth)이 최소전압이 되고, 그 결과 노드(N3)의 전압의 최소값(VN3min)은, VN3min＝VL＋Vth＋Vth가 되고, 대폭으로 전압상승하고, 또한 스피드도 늦어진다.
그래서, 본 실시예에서는, 제1 구동클럭(øAC1)의 L레벨 전압을, 제2 구동클럭(øAC2)의 L레벨 전압보다도 낮은, 예를 들면, VL2＝VL3－2Vth으로 설정한다.
이에 의해, 최종적인 노드(N3)의 전압은, 제2 구동클럭(øAC2)의 L레벨 전압인 VL3 전압으로 할 수 있다.
시각(t6)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, L레벨의 VL2전압에서, H레벨의 VH전압으로 변화하면, 트랜지스터(PMT2)의 게이트 전압인 노드(N1)의 전압은, L레벨의 VDL전압이 되므로, 트랜지스터(PMT2)은 온 상태를 유지한다.
트랜지스터(PMT3)는, 다이오드 접속이므로, 제1 래치 제어선(LAC1)에서 노드(N2)로는 전류가 흐르지 않는다. 따라서, 노드(N2)는, 트랜지스터(PMT2)을 통해서 충전되고, VH전압이 된다.
결과적으로, 트랜지스터(PMT4)가 오프가 된다. 한편, 엄밀하게는, 트랜지스터(PMT2)의 게이트가, L레벨 전압에서 H레벨 전압으로 변화하므로, 트랜지스터(PMT2)의 게이트-드레인간 용량으로 다소 전압상승이 있지만, 미소하므로 본 명세서에서는 무시한다.
시각(t7)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, L레벨의 VL3전압에서, H레벨의 VH전압으로 변화하지만, 트랜지스터(PMT4)가 오프이므로, 노드(N3)는 L레벨의 VL3전압을 유지한다.
다음으로, 도 7의 오른쪽, 시각(t11)이후 다음의 서브프레임에서의 셔터설정의 시퀀스에 대해서 설명한다.
시각(t11)에 있어서, 주사선(LG)상의 주사전압(øG)이, H레벨의 VH전압에서, L레벨의 VL1전압으로 변화하면, 입력 트랜지스터(PMT1)가, 온이 되고, 노드(N1)의 전압은, 데이터선(LD)상의 전압(data: 시각(t11)에 있어서는 VH전압)이 된다.
시각(t12)에 있어서, 주사선(LG)상의 주사전압(øG)이 H레벨의 VH전압으로 변화하면, 트랜지스터(PMT1)가 오프하고, 노드(N1)에 대한 기입 동작이 종료한다.
시각(t13)에서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)을, H레벨의 VH전압에서, L레벨의 VL3전압으로 변화시킨다. 본 실시예의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우, 이 시점에서는, 셔터(S)의 위치는, 용수철의 힘으로, 제1 출력(OUT1)과 제2 출력(OUT2)의 중간의 위치로 이동한다.
다음으로, 시각 (t14)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, H레벨의 VH전압에서, L레벨의 VL2전압이 된다. 이 때, 직전으로 노드(N1)의 전압은 VH이므로, 노드(N1)의 전압은, VDL3(＝VH－VL2)전압으로 변화한다.
그 밖에는, 시각 (t14), 시각 (t15)에 있어서, 시각 (t4), 시각 (t5)와 동일한 일이 일어나고, 시각 (t16)의 직전에서는, 각각의 노드(N1)의 전압 VN1, 노드(N2)의 전압 VN2, 노드(N3)의 전압 VN3은, 각각, VN1＝VDL3, VN2＝VVL4, VN3＝VL3이 된다.
다음으로, 시각 (t16)에 있어서, 제1 래치 제어선(LAC1)상의 제1 구동클럭(øAC1)이, L레벨의 VL2전압에서, H레벨의 VH전압으로 변화한다. 이 때, 트랜지스터(PMT2)는 오프 상태이며, 트랜지스터(PMT3)는, 다이오드 접속이므로, 제1 래치 제어선(LAC1)에서 노드(N2)로 전류는 흐르지 않는다. 따라서, 노드(N2)는, VL4전압을 유지한다. 한편, 엄밀하게는, 트랜지스터(PMT2)의 게이트가, L레벨 전압에서 H레벨 전압으로 변화하므로, 트랜지스터(PMT2)의 게이트-드레인간 용량으로 다소 전압상승이 있지만, 미소하므로 본 명세서에서는 무시한다.
그 후, 시각 (t17)에 있어서, 제2 래치 제어선(LAC2)상의 제2 구동클럭(øAC2)이, L레벨의 VL3전압에서, H레벨의 VH전압으로 변화하면, 트랜지스터(PMT4)의 게이트 전압인 노드(N2)의 전압은, L레벨의 VL4전압이므로, 트랜지스터(PMT4)은 온이 되고, 노드(N3)은, VH전압이 된다.
이 때 셔터(S)는, 노드(N4)의 전압이 H레벨이 된 시점에서, 정전기력으로 제1 출력(OUT1)측에 이동하고, 그 상태를 유지한다.
시각(t18)에 있어서, 제3 래치 제어선(LAC3)상의 제3 구동클럭(øAC3)이, H레벨의 VH전압이 되어도, 이 상태가 유지된다.
또한, 상술의 설명에서는, 본발명의 래치회로를, 상술의 가동셔터방식의 디스플레이에서 이용할 경우에 대해서 설명했지만, 본 발명은, 가동셔터방식의 디스플레이의 회로이외의, 동일한 동작이 필요한 다른 디스플레이에도 응용할 수 있는 것은 말할 필요도 없다.
이상, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 여역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
NMT : n형 MOS트랜지스터 CD : 용량
LD : 데이터선 LG : 주사선
LAC : 래치 제어선

Claims (14)

  1. 주사전압이 입력됐을 때에 데이터를 취입하고, 상기 데이터를 래치하는 래치회로에 있어서,
    제1 구동클럭이 공급되는 제1 래치 제어선과,
    제2 구동클럭이 공급되는 제2 래치 제어선과,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트에 상기 주사전압이 입력되었을 때에, 「0」혹은 「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와,
    상기 입력 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되고, 상기 입력 트랜지스터에서 취입된 전압을 보유하는 제1 캐패시터와,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 제1 전극이 상기 제1 래치 제어선에 접속되고, 상기 게이트가 상기 입력 트랜지스터의 상기 제2 전극에 접속되는 제1 도전형의 제1 트랜지스터와,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 래치 제어선에 접속되는 상기 제1 도전형의 제2 트랜지스터와,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 트랜지스터의 상기 제2 전극에 접속됨과 동시에, 상기 제2 전극이 출력단자에 접속되는 상기 제1 도전형의 제3 트랜지스터와,
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제2 트랜지스터의 상기 제2 전극과의 사이에 접속되는 제2 캐패시터와,
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는 다이오드를 포함하는 것을 특징으로 하는 래치회로.
  2. 제 1항에 있어서,
    상기 주사전압이 입력된 후에, 상기 제1 구동클럭이 제1 전압에서 제2 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후에, 상기 제2 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화한 후에, 상기 제2 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화하고,
    상기 출력단자의 전압은, 상기 제2 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화했을 때, 상기 제2 전압이 되고, 상기 제2 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화했을 때, 상기 제1 트랜지스터의 온 상태, 또는, 오프 상태에 따라 상기 제2 전압, 혹은, 상기 제1 전압이 되는 것을 특징으로 하는 래치회로.
  3. 제 1항에 있어서,
    상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고,
    상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및, 상기 다이오드는, 아몰퍼스 실리콘(amorphous silicon) 반도체층을 포함하는 것을 특징으로 하는 래치회로.
  4. 제 2항에 있어서,
    상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고,
    상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및, 상기 다이오드는, n형 트랜지스터이며,
    상기 제2 전압은, 상기 제1 전압보다도 고전위 전압인 것을 특징으로 하는 래치회로.
  5. 주사전압이 입력되었을 때 데이터를 취입하고, 상기 데이터를 래치하는 래치회로에 있어서,
    제1 구동클럭이 공급되는 제1 래치 제어선과,
    제2 구동클럭이 공급되는 제2 래치 제어선과,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트에 상기 주사전압이 입력되었을 때, 「0」또는「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와,
    상기 입력 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선의 사이에 접속되고, 상기 입력 트랜지스터로 취입된 전압을 보유하는 제1 캐패시터와,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 입력 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제1 래치 제어선에 접속되는 제1 도전형의 제1 트랜지스터와,
    게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 래치 제어선에 접속됨과 동시에, 상기 제2 전극이 출력단자에 접속되는 상기 제1 도전형의 제2 트랜지스터와,
    상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는 다이오드를 포함하는 것을 특징으로 하는 래치회로.
  6. 제 5항에 있어서,
    상기 주사전압이 입력된 후, 상기 제1 구동클럭이 제1 전압에서 제2 전압으로 변화하고,
    상기 제1구 동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후에, 상기 제2 구동클럭이 제3 전압에서 제4 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화된 후, 상기 제2 구동클럭이 상기 제4 전압에서 상기 제3 전압으로 변화하고,
    상기 출력단자의 전압은, 상기 제2 구동클럭이 상기 제3 전압에서 상기 제4 전압으로 변화했을 때에 상기 제4 전압이 되고, 상기 제2 구동클럭이, 상기 제4 전압에서 상기 제3 전압으로 변화했을 때, 상기 제1 트랜지스터의 온 상태, 또는, 오프 상태에 따라, 상기 제4 전압, 또는, 상기 제3 전압이 되는 것을 특징으로 하는 래치회로.
  7. 제 5항에 있어서,
    상기 주사전압이 입력된 후, 상기 제1 구동클럭이 제1 전압에서 제2 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후, 상기 제2 구동클럭이 제3 전압에서 제4 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화한 후에, 상기 제2 구동클럭이 상기 제4 전압에서 상기 제3 전압으로 변화하고,
    상기 제1 구동클럭의 상기 제2 전압을 VH1, 상기 제2 구동클럭의 상기 제4 전압을 VH2, Vth를 트랜지스터의 문턱전압으로 할 때, |VH1|≥|VH2＋2×Vth|을 만족하는 것을 특징으로 하는 래치회로.
  8. 제 5항에 있어서,
    상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고,
    상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및, 상기 다이오드는, 아몰퍼스 실리콘 반도체층을 포함하는 것을 특징으로 하는 래치회로.
  9. 제 6항에 있어서
    상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고,
    상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및, 상기 다이오드는, n형 트랜지스터이며,
    상기 제2 전압은, 상기 제1 전압보다도 고전위 전압이며, 상기 제4 전압은, 상기 제3 전압보다도 고전위 전압인 것을 특징으로 하는 래치회로.
  10. 가동셔터를 각각 갖는 복수의 화소를 포함하고, 상기 가동셔터의 위치를 전기적으로 제어하여 영상표시를 행하는 표시장치에 있어서,
    상기 각화소는, 상기 가동셔터의 위치를 전기적으로 제어하는 화소회로를 갖고,
    상기 화소회로는,
    제1 출력단자와,
    제2 출력단자와,
    상기 제1 출력단자에 접속되고, 주사전압이 입력됐을 때 데이터를 취입하고, 상기 데이터를 래치하는 래치회로에 있어서, 제1 구동클럭이 공급되는 제1 래치 제어선과, 제2 구동클럭이 공급되는 제2 래치 제어선과, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트에 상기 주사전압이 입력되었을 때, 「0」혹은 「1」의 데이터에 대응하는 전압을 취입하는 입력 트랜지스터와, 상기 입력 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되고, 상기 입력 트랜지스터로 취입된 전압을 보유하는 제1 캐패시터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 제1 전극이 상기 제1 래치 제어선에 접속되고, 상기 게이트가 상기 입력 트랜지스터의 상기 제2 전극에 접속되는 제1 도전형의 제1 트랜지스터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 래치 제어선에 접속되는 상기 제1 도전형의 제2 트랜지스터와, 게이트, 제1 전극, 및 제2 전극을 갖고, 상기 게이트가 상기 제1 트랜지스터의 상기 제2 전극에 접속되고, 상기 제1 전극이 상기 제2 트랜지스터의 상기 제2 전극에 접속됨과 동시에, 상기 제2 전극이 상기 제2 출력단자에 접속되는 상기 제1 도전형의 제3 트랜지스터와, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제2 트랜지스터의 상기 제2 전극과의 사이에 접속되는 제2 캐패시터와, 상기 제1 트랜지스터의 상기 제2 전극과 상기 제1 래치 제어선과의 사이에 접속되는 다이오드를 갖는 래치회로와,
    상기 제2 출력단자에 접속되고, 제3 구동클럭이 공급되는 제3 래치 제어선을 포함하는 것을 특징으로 하는 표시장치.
  11. 제 10항에 있어서
    상기 주사전압이 입력된 후, 상기 제1 구동클럭이 제1 전압에서 제2 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화한 후, 상기 제2 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화하고,
    상기 제1 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화한 후, 상기 제2 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화하고,
    상기 제2 출력단자의 전압은, 상기 제2 구동클럭이 상기 제1 전압에서 상기 제2 전압으로 변화했을 때, 상기 제2 전압이 되고, 상기 제2 구동클럭이 상기 제2 전압에서 상기 제1 전압으로 변화했을 때, 상기 제1 트랜지스터의 온 상태, 또는, 오프 상태에 따라 상기 제2 전압, 또는, 상기 제1 전압이 되는 것을 특징으로 하는 표시장치.
  12. 제 10항에 있어서
    상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고,
    상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및, 상기 다이오드는, 아몰퍼스 실리콘 반도체층을 포함하는 것을 특징으로 하는 표시장치.
  13. 제 11항에 있어서
    상기 다이오드는, 다이오드 접속된 트랜지스터로 구성되고,
    상기 입력 트랜지스터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및, 상기 다이오드는, n형 트랜지스터이며,
    상기 제2 전압은, 상기 제1 전압보다도 고전위 전압인 것을 특징으로 하는 표시장치.
  14. 제 10항에 있어서
    상기 제3 구동클럭은, 제2 전압에서 제1 전압으로, 상기 제1 전압에서 상기 제2 전압으로 변화하고,
    상기 제3 구동클럭이 상기 제1 전압의 기간 내에, 상기 래치회로에서 상기 제1 출력단자로 출력되는 전압이 확정되는 것을 특징으로 하는 표시장치.
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