JP2014142405A - 画素回路およびそれを備えた表示装置 - Google Patents

画素回路およびそれを備えた表示装置 Download PDF

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Abstract

【課題】ＭＥＭＳシャッターの制御に必要なトランジスタの数を減らすとともに、画素への書き込み時間を短縮した画素回路およびそれを備えた表示装置を提供する。
【解決手段】第１のトランジスタと、第１のキャパシタと、シャッター部とを備え、前記第１のキャパシタの一端は作動電源に接続し、前記第１のキャパシタの他端は前記第１のトランジスタの一端と前記シャッター部とに接続し、前記第１のトランジスタの他端は共通電極に接続する画素回路が提供される。
【選択図】図４

Description

本発明は、画素回路およびそれを備えた表示装置に関する。特に、ＭＥＭＳシャッターを制御する画素回路およびそれを備えた表示装置に関する。
省電力化へのニーズから、液晶表示装置が近年広く普及している。しかし、液晶表示装置は開口率を向上させるのが困難であるため、更なる高精細化やバックライトの省電力化に大きな課題を抱えている。また、液晶の分子運動を制御する液晶表示装置では、更なる高速表示を実現するのは困難である。このような液晶の分子運動を制御する表示方法を代替するものとして、近年、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を応用したメカニカルシャッター（以下「ＭＥＭＳシャッター」、或いは単に「シャッター」という。）を用いた表示装置が注目されてきている（特許文献１）。
ＭＥＭＳシャッターを用いた表示装置（以下「ＭＥＭＳ表示装置」という。）とは、画素ごとに設けたＭＥＭＳシャッターを、ＴＦＴを用いて高速で開閉することによってシャッターを透過する光の量を制御し、画像の明暗の調整を行う表示装置である。ＭＥＭＳ表示装置においては時間階調方式を採用し、赤色、緑色及び青色のＬＥＤバックライトからの光を順次切り替えることにより、画像の表示を行うことが主流である。よって、ＭＥＭＳ表示装置は、液晶表示装置に用いられる偏光フィルムやカラーフィルタなどを必要とせず、液晶表示装置と比較してバックライトの光の利用効率は約１０倍、消費電力は１／２以下になり、また、色再現性が優れている点に特徴がある。
ＭＥＭＳ表示装置においては、ＭＥＭＳシャッターとＭＥＭＳシャッターを駆動するためのスイッチング素子が、基板上に形成される。
特開２００８−１９７６６８号公報
ＭＥＭＳ表示装置をさらに高精細化するには、画素への書き込み時間を短くすること、即ち、シャッターの開閉を制御する画素回路を高速化することが必要となる。また、一般にガラス基板上に形成されるＴＦＴは、高精細化されるほど、性能にばらつきが生じるため、ＴＦＴを用いた機器の信頼性が低下することがある。したがって、画素回路に配置されるトランジスタを減らして画素回路の信頼性を向上させることが必要となる。
本発明は、上述の問題を解決するものであって、ＭＥＭＳシャッターの制御に必要なトランジスタの数を減らすとともに、画素への書き込み時間を短縮した画素回路およびそれを備えた表示装置を提供することを目的とする。
本発明の一実施形態によると、第１のキャパシタと、第１のトランジスタと、シャッター部とを備え、前記第１のキャパシタの一端は作動電源に接続し、前記第１のキャパシタの他端は前記第１のトランジスタの一端と前記シャッター部とに接続し、前記第１のトランジスタの他端は共通電極に接続する画素回路が提供される。
前記画素回路は、第２のキャパシタと、第２のトランジスタとをさらに備え、前記第２のトランジスタの一端はデータ線に接続し、前記第２のトランジスタの他端は前記第２のキャパシタの一端と前記第１のトランジスタのゲートとに接続し、前記第２のトランジスタのゲートはゲート線に接続し、前記第２のキャパシタの他端は前記共通電極に接続してもよい。
前記画素回路において、前記シャッター部は、開口部を有する第１のシャッター部材と、前記第１のシャッター部材との電位差を生じさせる第２のシャッター部材および第３のシャッター部材とを有し、前記第１のシャッター部材は前記第１のキャパシタの他端と前記第１のトランジスタの一端とに接続し、前記第２のシャッター部材は第１のシャッター電源に接続し、前記第３のシャッター部材は第２のシャッター電源に接続してもよい。
前記画素回路は、第３のキャパシタと、第３のトランジスタと、インバター回路とをさらに備え、前記シャッター部は、開口部を有する第１のシャッター部材と、前記第１のシャッター部材との電位差を生じさせる第２のシャッター部材および第３のシャッター部材とを有し、前記第１のシャッター部材は第１のシャッター電源に接続し、前記第２のシャッター部材は前記第１のキャパシタの他端と前記第１のトランジスタの一端とに接続し、
前記第３のキャパシタの一端は作動電源に接続し、前記第３のキャパシタの他端は前記第３のトランジスタの一端と前記第３のシャッター部材とに接続し、前記第３のトランジスタの他端は共通電極に接続し、前記インバター回路の入力端子は前記第１のトランジスタのゲートに接続し、前記インバター回路の出力端子は前記第３のトランジスタのゲートに接続してもよい。
前記画素回路において、前記インバター回路はＣＭＯＳであり、前記ＣＭＯＳの共通ゲートは前記第１のトランジスタのゲートに接続し、前記ＣＭＯＳの一端は第２のシャッター電源に接続し、前記ＣＭＯＳの他端は共通電極に接続してもよい。
また、本発明の一実施形態によると、基板上に配置された複数のデータ線と複数のゲート線との交点のそれぞれに対応して配置される複数の画素と、前記画素に配置された請求項１乃至５の何れか一に記載の画素回路と、を備える表示装置が提供される。
前記表示装置において、前記シャッター部は、開口部を有する第１のシャッター部材と、前記シャッターに接続された第１バネおよび前記第１バネに接続された第１アンカーを含む第２のシャッター部材と、前記シャッターに接続された第２バネおよび前記第２バネに接続された第２シャッター部材とを有し、前記第１アンカーと前記第２アンカーとの電位差によって、前記第１バネと前記第２バネとが静電駆動されてもよい。
前記表示装置において、前記第１アンカーと前記第２アンカーとの電位差は、前記画素回路によって供給されてもよい。
前記表示装置は、前記基板と接合される光透過部を有する対向基板と、前記対向基板と対向して配置されるバックライトと、をさらに備え、前記第１のシャッター部材の前記開口部と、前記対向基板の前記光透過部との重なる部分から前記バックライトから供給される光を透過させてもよい。
本発明によれば、ＭＥＭＳシャッターの制御に必要なトランジスタの数を減らすとともに、画素への書き込み時間を短縮した画素回路およびそれを備えた表示装置が提供される。これにより、ＭＥＭＳシャッター表示装置の高精細化が実現可能となる。
本発明の一実施形態に係る表示装置１００００を示す図であり、（ａ）は表示装置１００００の斜視図であり、（ｂ）は表示装置１００００の平面図である。 本発明の一実施形態に係る表示装置の回路ブロック図である。 本発明の一実施形態に係るＭＥＭＳシャッター表示装置１００００の画素毎に対応して配置されるＭＥＭＳシャッター１０００の模式図である。 本発明係る画素回路１００を示す回路図である。 本発明の一実施形態に係る画素回路２００を示す回路図である。 本発明の一実施形態に係る画素回路２００を駆動させるタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路２００を駆動させるタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路３００を示す回路図である。 本発明の一実施形態に係る画素回路３００を駆動させるタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路３００を駆動させるタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路４００を示す回路図である。 本発明の一実施形態に係る画素回路４００を示す回路図である。 本発明の一実施形態に係る画素回路４００を駆動させるタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路４００を駆動させるタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路５００を示す回路図である。 本発明の一実施形態に係る画素回路５００を示す回路図である。 従来の画素回路８００を示す回路図である。 従来の画素回路９００を示す回路図である。
以下、図面を参照して本発明に係る画素回路およびそれを備えた表示装置について説明する。但し、本発明の画素回路およびそれを備えた表示装置は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
図１は、本発明の一実施形態に係る表示装置１００００を示す図であり、図１（ａ）は表示装置１００００の斜視図であり、図１（ｂ）は表示装置１００００の平面図である。本実施形態に係る表示装置１００００は、基板１１００及び対向基板５０００を有している。基板１１００は、表示部２０００、駆動回路３１００、３１５０及び３２００、並びに複数の端子３３１０を配置した端子部３３００を有している。基板１１００と対向基板５０００とは、シール材等を用いて接合される。
図２は、本発明の一実施形態に係る表示装置の回路ブロック図である。図２に示す本発明の一実施形態に係る表示装置１００００には、コントローラ４０００から画像信号及び制御信号が供給される。また、図２に示す本発明の一実施形態に係る表示装置１００００には、コントローラ４０００によって制御されるバックライト４５００から光が供給される。なお、コントローラ４０００及びバックライト４５００を含んで本発明の表示装置１００００を構成するようにしてもよい。
図２には従来の画素回路を有する表示部２０００を示すが、後述する本発明に係る画素回路が適用される。表示部２０００は、ゲート線（Ｇ１、Ｇ２、・・・、Ｇｎ）とデータ線（Ｄ１、Ｄ２、・・・、Ｄｍ）との交点に対応する位置に、マトリクス状に配置されたＭＥＭＳシャッター１０００、トランジスタ（ＴＦＴ）８１１、及びキャパシタ８２０を有する画素（回路）８００を有している。駆動回路３１００、３１５０は、データドライバであり、トランジスタ８１１へデータ線（Ｄ１、Ｄ２、・・・、Ｄｍ）を介してデータ信号を供給する。駆動回路３２００は、ゲートドライバであり、トランジスタ８１１へゲート線（Ｇ１、Ｇ２、・・・、Ｇｎ）を介してゲート信号を供給する。なお、本実施形態においては、図１に示すように、データドライバである駆動回路３１００、３１５０が、表示部２０００を挟むように配置されているが、この構成に限定されるものではない。トランジスタ８１１は、データ線（Ｄ１、Ｄ２、・・・、Ｄｍ）から供給されるデータ信号に基づきＭＥＭＳシャッター１０００を駆動する。
図３は、本実施形態に係るＭＥＭＳシャッター表示装置１００００の画素毎に対応して配置されるＭＥＭＳシャッター１０００の模式図である。ＭＥＭＳシャッター１０００は、シャッター１２１０、第１バネ１２５１、１２５３、１２５５、１２５７、第２バネ１３１１、１３１３、１３１５、１３１７、及びアンカー部１２７１、１２７３、１２７５、１２７７を有している。シャッター１２１０はひとつ又は複数の開口部１２３０を有しており、シャッター１２１０本体は遮光部となる。また、基板１１００には、ひとつ又は複数の光透過部１１４０が形成されている。また、表示装置において、シャッターが配置された基板１１００の面と対向するように、光を透過させる開口部を有する対向基板５０００を配置しており、対向基板５０００の開口部と基板１１００の光透過部１１４０とが平面方向に概略重なり合うように配置され、シール材等を介して基板１１００に対向基板が接合される。表示装置は、対向基板５０００の背面から供給されて対向基板５０００の開口部を透過する光が、シャッター１２１０の開口部１２３０を透過し、基板１１００の光透過部１１４０を透過した後、人間の目に視認されるように構成される。
シャッター１２１０の一方の側は、第１バネ１２５１、１２５３を介してアンカー部１２７１、１２７３に接続されている。アンカー部１２７１、１２７３は、第１バネ１２５１、１２５３とともに、シャッター１２１０を基板１１０の表面から浮遊した状態に支持する機能を有する。アンカー部１２７１は第１バネ１２５１と電気的に接続されており、且つ、アンカー部１２７３は第１バネ１２５３と電気的に接続されている。アンカー部１２７１、１２７３には、後述するトランジスタからバイアス電位が供給され、第１バネ１２５１、１２５３にバイアス電位が供給される。また、シャッター１２１０の他方の側は、第１バネ１２５５、１２５７を介してアンカー部１２７５、１２７７に接続されている。アンカー部１２７５、１２７７は、第１バネ１２５５、１２５７とともに、シャッター１２１０を基板１１００の表面から浮遊した状態に支持する機能を有する。アンカー部１２７５は第１バネ１２５５と電気的に接続されており、且つ、アンカー部１２７７は第１バネ１２５７と電気的に接続されている。アンカー部１２７５、１２７７には、トランジスタからバイアス電位が供給され、第１バネ１２５５、１２５７にバイアス電位が供給される。これらのシャッター１２１０、第１バネ１２５１、１２５３、１２５５、１２５７、アンカー部１２７１、１２７３、アンカー部１２７５、１２７７により第１のシャッター部材が構成される。
また、第２バネ１３１１、１３１３は、アンカー部１３３１に電気的に接続されている。アンカー部１３３１は、第２バネ１３１１、１３１３を基板１１００の表面から浮遊した状態に支持する機能を有する。アンカー部１３３１には、グランド電位が供給され、第２バネ１３１１、１３１３にグランド電位が供給される。尚、アンカー部１３３１には、上記グランド電位の替りに所定の電位を供給する構成でもよい。（以下の説明でのグランド電位でも同様である。）また、第２バネ１３１５、１３１７は、アンカー部１３３３に電気的に接続されている。アンカー部１３３３は、第２バネ１３１５、１３１７を基板１１００の表面から浮遊した状態に支持する機能を有する。アンカー部１３３３は第２バネ１３１５、１３１７と電気的に接続されている。アンカー部１３３３には、グランド電位が供給され、第２バネ１３１５、１３１７にグランド電位が供給される。本実施形態において、第２バネ１３１１、１３１３、アンカー部１３３１により第２のシャッター部材が構成される。また、第２バネ１３１５、１３１７、アンカー部１３３３により第３のシャッター部材が構成される。
上述したように、本実施形態においては、トランジスタからアンカー部１２７１、１２７３にバイアス電位が供給され、第１バネ１２５１、１２５３にバイアス電位が供給され、且つ、アンカー部１３３１には、グランド電位が供給され、第２バネ１３１１、１３１３にグランド電位が供給される。第１バネ１２５１、１２５３と第２バネ１３１１、１３１３との間の電位差により、第１バネ１２５１と第２バネ１３１１とが静電駆動され、互いが引き寄せあうように移動し、且つ、第１バネ１２５３と第２バネ１３１３とが静電駆動され、互いが引き寄せあうように移動し、シャッター１２１０が移動する。即ち、第１のシャッター部材は、第２のシャッター部材側へ移動する。
また、同様に、トランジスタからアンカー部１２７５、１２７７にバイアス電位が供給され、第１バネ１２５５、１２５７にバイアス電位が供給され、且つ、アンカー部１３３３には、グランド電位が供給され、第２バネ１３１５、１３１７にグランド電位が供給される。第１バネ１２５５、１２５７と第２バネ１３１５、１３１７との間の電位差により、第１バネ１２５５と第２バネ１３１５とが静電駆動され、互いが引き寄せあうように移動し、且つ、第１バネ１２５７と第２バネ１３１７とが静電駆動され、互いが引き寄せあうように移動し、シャッター１２１０が移動する。即ち、第１のシャッター部材は、第３のシャッター部材側へ移動する。
このようにシャッター１２１０を静電力により駆動させることにより、シャッター１２１０を高速動作させることが可能となる。従って、表示装置１００００は、シャッター１２１０の位置を高速駆動により変化させて開口部１２３０を透過する光の量を制御することにより、階調表示が可能となる。また、バックライト４５００から放射される光をＲ、Ｇ、Ｂ三色の順次駆動（フィールド・シーケンシャル駆動）とすることにより、カラー表示をすることも可能となる。この場合、液晶表示装置で必要な偏光板やカラーフィルタが不要となるので、バックライトの光を減衰させることなく利用することも可能となる。
ここで、ＭＥＭＳシャッター１０００を制御する画素回路について説明する。図１７は従来の画素回路８００を示す回路図である。画素回路８００において、ＣＭＯＳラッチ回路（ＰＭＯＳ８３１、ＮＭＯＳ８３３、ＰＭＯＳ８３５、ＮＭＯＳ８３７）の２つの出力端子は、第２のシャッター部材８９３および第３のシャッター部材８９５にそれぞれ接続される。ＰＭＯＳ８３１とＰＭＯＳ８３５との一端は、作動電源（Ａｃｔｕａｔｅ）８７０に接続し、ＮＭＯＳ８３３とＮＭＯＳ８３７との一端は、共通電源（Ｃｏｍｍｏｎ）８８０に接続する。例えば、作動電源８７０には２５Ｖが供給され、共通電源８８０は接地される。また、第１のシャッター部材８９１はシャッター電源（Ｓｈｕｔｔｅｒ）８８１に接続し、例えば、２５Ｖが供給される。
また、ＣＭＯＳラッチ回路を制御するために、ＰＭＯＳ８３１およびＮＭＯＳ８３３のゲートには、直列に接続した２つのトランジスタ（ＮＭＯＳ８１１、ＮＭＯＳ８１３）の一端が接続される。ＮＭＯＳ８１１とＮＭＯＳ８１３との接続部にはキャパシタ８２０が接続され、キャパシタ８２０の一端は共通電源８８０に接続される。ＮＭＯＳ８１１の一端はデータ線（Ｄａｔａ）８６０に接続し、例えば、５Ｖと０Ｖのような２種類の電位が供給される。また、ＮＭＯＳ８１１のゲートはゲート線（Ｇａｔｅ ｌｉｎｅ＿１）８７３に接続し、ＮＭＯＳ８１３のゲートはゲート線（Ｇａｔｅ ｌｉｎｅ＿２）８７５に接続する。ゲート線８７３およびゲート線８７５には、５Ｖと０Ｖのような２種類の電位が供給される。
画素回路８００は、２つのトランジスタ（ＮＭＯＳ８１１、ＮＭＯＳ８１３）と一つのキャパシタ８２０により、ＣＭＯＳラッチ回路を制御して、第２のシャッター部材８９３および第３のシャッター部材８９５にそれぞれ異なる電位、例えば、２５Ｖまたは０Ｖを供給して電位差を生じさせることにより、第１のシャッター部材８９１を移動させる。しかし、図１７からも明らかなように、従来の画素回路８００は６個のトランジスタを用いて形成されるため、表示装置全体に配置するトランジスタの数は膨大なものとなる。
ＭＥＭＳ表示装置の基板１１００には、一般にガラス基板が用いられるが、ガラス基板上に形成されるトランジスタ（ＴＦＴ）はしきい値電圧の変動が大きくなる傾向にある。このため、ガラス基板上に形成されるトランジスタの性能にばらつきが生じると、意図した電位で画素回路が駆動せずに、画素の欠陥を生じてしまう。また、トランジスタはシャッター部材が配置される領域の外側に配置する必要があり、画素サイズを小さくすると、画素回路の形成に必要なトランジスタがそのサイズに収まらなくなる。一方、キャパシタはシャッター部材の下部にも配置可能であり、トランジスタに比べると、高精細化に伴う問題は大きくない。したがって、ＭＥＭＳ表示装置を高精細化するためには、画素回路に含まれるトランジスタの数を減らすことが有利である。
一方、ＣＭＯＳラッチ回路を用いずにシャッターを制御する回路として、図１８に示す画素回路９００もある。画素回路９００は、シャッター部９９０を、３つのトランジスタ（ＮＭＯＳ９１１、ＮＭＯＳ９１３、ＮＭＯＳ９１５）と１つのキャパシタ９２０で構成される回路により制御する。ＮＭＯＳ９１１の一端はデータ線９６０に接続し、他端はキャパシタ９２０の一端およびＮＭＯＳ９１３のゲートに接続する。ＮＭＯＳ９１３の他端はＮＭＯＳ９１５の一端とシャッター部９９０に接続する。また、ＮＭＯＳ９１１のゲートは走査線（Ｓｃａｎ ｌｉｎｅ）９７１に接続し、キャパシタ９２０の他端は共通電源９８０に接続する。ＮＭＯＳ９１５のゲートはチャージトリガ（Ｃｈａｒｇｅ ｔｒｉｇｇｅｒ）９６１に接続し、他端は共通チャージ（Ｃｏｍｍｏｎ ｃｈａｅｇｅ）９６３に接続する。
画素回路９００は、画素回路８００に比べると、回路構成に必要なトランジスタの数が減少しており、一見すると、ＭＥＭＳ表示装置の高精細化に有利であるように思われる。しかし、画素回路９００においては、シャッターの位置を確定させるために最高で２回シャッターを動かす（Two Motion）必要がある。例えば第１のシャッター部材を第２のシャッター部材側へ移動させる際も、一度、第３のシャッター部材側へ移動させた後に第２のシャッター部材側へ移動さる必要がある。以上より、画素への書き込み時間が画素回路８００に比べ約２必要になってしまい，さらなる高速化が必要となる。
本発明者らは、鋭意検討した結果、画素への書き込み時間の高速化と、トランジスタの数を減らすという２つの要求を同時に満足する画素回路を見出した。図４は、本発明係る画素回路１００を示す回路図である。画素回路１００は、直列に接続したキャパシタ１１０とトランジスタ１２０、およびシャッター部１９０と備える。キャパシタ１１０の一端は作動電源（Ａｃｔｕａｔｅ）１７０に接続し、他端はトランジスタ１２０の一端とシャッター部１９０とに接続し、トランジスタ１２０の他端は共通電極（Ｃｏｍｍｏｎ）１８０に接続する。また、トランジスタ１２０のゲートは、データ線（図示せず）から印加させる電圧により制御することができる。作動電源１７０には、例えば、２５Ｖまたは０Ｖが供給され、共通電極１８０は接地される。
ここで、画素回路１００の動作を説明すると、トランジスタ１２０が閉じた状態で、作動電源１７０に高電位を供給すると、キャパシタ１１０にその電位が保持される。保持された電位は、シャッター部１９０に供給される。トランジスタ１２０を開くと、キャパシタ１１０に保持された電位は共通電極１８０へ流れ、接点Ａの電位は低電位（例えば、０Ｖ）となり、シャッター部１９０に供給される電位も低電位となる。このように、画素回路１００は、トランジスタ１２０を制御することにより、シャッター部１９０に供給する電位を制御することができる。なお、図４においては、トランジスタ１２０をＮＭＯＳとして示したが、トランジスタ１２０はＰＭＯＳであってもよく、この場合は、ゲートに印加する電位をＮＭＯＳとは逆にすることにより制御することができる。以下に、本発明に係る画素回路について、より詳細な実施形態を示して説明する。
（実施形態１）
図５は、本発明の実施形態に係る画素回路２００を示す回路図である。画素回路２００は、第１のキャパシタ１１０と、第１のトランジスタ（ＮＭＯＳ）１２０と、シャッター部とを備え、キャパシタ１１０の一端は作動電源（Ａｃｔｕａｔｅ）１７０に接続し、キャパシタ１１０の他端はＮＭＯＳ１２０の一端とシャッター部とに接続し、ＮＭＯＳ１２０の他端は共通電極（Ｃｏｍｍｏｎ）１８０に接続する。また、画素回路２００は、第２のキャパシタ２１３と、第２のトランジスタ（ＮＭＯＳ）２２３とをさらに備え、ＮＭＯＳ２２３の一端はデータ線（Ｄａｔａ）１６０に接続し、ＮＭＯＳ２２３の他端はキャパシタ２１３の一端とＮＭＯＳ１２０のゲートとに接続し、ＮＭＯＳ２２３のゲートはゲート線（Ｇａｔｅ ｌｉｎｅ）２７３に接続し、キャパシタ２１３の他端は共通電極１８０に接続する。
また、画素回路２００において、シャッター部は、開口部を有する第１のシャッター部材２９１と、第１のシャッター部材２９１との電位差を生じさせる第２のシャッター部材２９３および第３のシャッター部材２９５とを有し、第１のシャッター部材２９１はキャパシタ１１０の他端とＮＭＯＳ１２０の一端とに接続し、第２のシャッター部材２９３は第１のシャッター電源（Ｓｈｕｔｔｅｒ＿１）２８１に接続し、第３のシャッター部材２９５は第２のシャッター電源（Ｓｈｕｔｔｅｒ＿２）２８３にそれぞれ接続する。本発明の実施形態に係る画素回路２００は、２つのトランジスタと２つのキャパシタを用いてシャッターを制御することができる。
次に、画素回路２００を用いたシャッターの制御方法について、図６および図７を用いて説明する。図６は、本発明の一実施形態に係る画素回路２００を駆動させるタイミングチャートを示す図である。図６は、データ電圧として低電位（Ｖｄａｔａ＿Ｌ）を書き込む場合である。Ｖｄａｔａ＿ＬはＮＭＯＳ１２０をオフ状態とする電位であり、例えば、共通電位（Ｃｏｍ）と共に０Ｖである。期間１ではゲート線２７３によりＮＭＯＳ２２３をオンし、データ電圧をキャパシタ２１３に記憶する。このとき、データ電圧はＶｄａｔａ＿ＬであるためＮＭＯＳ１２０はオフ状態である。その後、期間２において、作動電源１７０をＣｏｍ電位まで下げる。この時、図５の点Ａの電位は期間１以前の点Ａの電位によらずＣｏｍ−Ｖｔｈ（ＮＭＯＳ１２０の閾値）に収束する。その後、作動電源１７０を高電位（Ａｃｔ＿ｈ）まで昇圧させる。ＮＭＯＳ１２０はオフ状態であるため、点Ａの電位は作動電源１７０の電位に追従しＡｃｔ＿ｈ−Ｖｔｈに収束する。したがって、データ電圧としてＶｄａｔａ＿Ｌを書き込んだ場合は、第１のシャッター部材２９１の電位はＡｃｔ＿ｈ−Ｖｔｈに収束する。
図７は、本発明の一実施形態に係る画素回路２００を駆動させるタイミングチャートを示す図である。図７は、データ電圧として高電位（Ｖｄａｔａ＿ｈ）を書き込む場合である。Ｖｄａｔａ＿ＨはＮＭＯＳ２２３をオン状態とする電位であり、例えば５Ｖである。期間１ではゲート線２７３によりＮＭＯＳ２２３をオンし、データ電圧をキャパシタ２１３に記憶する。このとき、ＮＭＯＳ１２０はオン状態となるため、図５の点Ａの電位は期間１以前の点Ａの電位によらずＣｏｍに収束する。その後、期間２で作動電源１７０の電圧を変えた場合においても、ＮＭＯＳ２２３がオン状態のままであり、図５の点ＡはＣｏｍ電位のままである。したがって、データ電圧としてＶｄａｔａ＿ｈを書き込んだ場合は、第１のシャッター部材２９１の電位はＣｏｍに収束する。
以上説明したように、本実施形態に係る画素回路は、従来よりも少ない２つのトランジスタと２つのキャパシタを用いた回路によりシャッターを制御することができるとともに、シャッターの位置確定を、１回のシャッター移動（One Motion）で実現することができる優れた効果を奏する。したがって、本実施形態に係る画素回路は、表示装置を高精細化することを可能にする。
（実施形態２）
実施形態２として、図８に画素回路３００を示す。画素回路３００は、画素回路２００のＮＭＯＳをＰＭＯＳに置換したこと以外は、画素回路２００と同様の構成である。画素回路３００は、第１のキャパシタ３１０と、第１のトランジスタ（ＰＭＯＳ）３２０と、シャッター部とを備え、キャパシタ３１０の一端は作動電源（Ａｃｔｕａｔｅ）３７０に接続し、キャパシタ３１０の他端はＰＭＯＳ３２０の一端とシャッター部とに接続し、ＰＭＯＳ３２０の他端は共通電極（Ｃｏｍｍｏｎ）３８０に接続する。また、画素回路３００は、第２のキャパシタ３１３と、第２のトランジスタ（ＰＭＯＳ）３２３とをさらに備え、ＰＭＯＳ３２３の一端はデータ線（Ｄａｔａ）３６０に接続し、ＰＭＯＳ３２３の他端はキャパシタ３１３の一端とＰＭＯＳ３２０のゲートとに接続し、ＰＭＯＳ３２３のゲートはゲート線（Ｇａｔｅ ｌｉｎｅ）３７３に接続し、キャパシタ３１３の他端は共通電極３８０に接続する。
また、画素回路３００において、シャッター部は、開口部を有する第１のシャッター部材３９１と、第１のシャッター部材３９１との電位差を生じさせる第２のシャッター部材３９３および第３のシャッター部材３９５とを有し、第１のシャッター部材３９１はキャパシタ３１０の他端とＰＭＯＳ３２０の一端とに接続し、第２のシャッター部材３９３は第１のシャッター電源（Ｓｈｕｔｔｅｒ＿１）３８１に接続し、第３のシャッター部材３９５は第２のシャッター電源（Ｓｈｕｔｔｅｒ＿２）３８３にそれぞれ接続する。本発明の実施形態に係る画素回路３００は、２つのトランジスタと２つのキャパシタを用いてシャッターを制御することができる。
次に、画素回路３００を用いたシャッターの制御方法について、図９および図１０を用いて説明する。図９は、本発明の一実施形態に係る画素回路３００を駆動させるタイミングチャートを示す図である。図９は、データ電圧として低電位（Ｖｄａｔａ＿Ｌ）を書き込む場合である。Ｖｄａｔａ＿ＬはＰＭＯＳ３２０をオン状態とする電位であり、例えば、共通電位（Ｃｏｍ）と共に０Ｖである。期間１ではゲート線３７３によりＰＭＯＳ３２３をオンし、データ電圧をキャパシタ３１３に記憶する。このとき、データ電圧はＶｄａｔａ＿ＬであるためＮＭＯＳ３２０はオン状態である。その後、期間２において、作動電源３７０をＣｏｍ電位まで上げる。この時、図８の点Ａの電位は期間１以前の点Ａの電位によらずＣｏｍ（ＮＭＯＳ３２０の閾値）に収束する。したがって、データ電圧としてＶｄａｔａ＿Ｌを書き込んだ場合は、第１のシャッター部材３９１の電位はＣｏｍに収束する。
図１０は、本発明の一実施形態に係る画素回路３００を駆動させるタイミングチャートを示す図である。図１０は、データ電圧として高電位（Ｖｄａｔａ＿ｈ）を書き込む場合である。Ｖｄａｔａ＿ｈはＰＭＯＳ３２３をオフ状態とする電位であり、例えば５Ｖである。期間１ではゲート線３７３によりＰＭＯＳ３２０をオンし、データ電圧をキャパシタ３１３に記憶する。このとき、ＰＭＯＳ３２３はオフ状態となるため、図８の点Ａの電位は期間１以前の点Ａの電位によらずＡｃｔ＿Ｌ＋｜Ｖｔｈ｜に収束する。その後、期間２で作動電源３７０の電圧を変えると、ＰＭＯＳ３２３がオフ状態のままであり、図８の点ＡはＣｏｍ電位になる。その後、作動電源３７０を高電位（Ａｃｔ＿Ｌ）まで降圧させる。ＰＭＯＳ３２０はオフ状態であるため、点Ａの電位は作動電源３７０の電位に追従しＡｃｔ＿Ｌ＋｜Ｖｔｈ｜に収束する。したがって、データ電圧としてＶｄａｔａ＿ｈを書き込んだ場合は、第１のシャッター部材３９１の電位はＣｏｍに収束する。
以上説明したように、本実施形態に係る画素回路は、従来よりも少ない２つのトランジスタと２つのキャパシタを用いた回路によりシャッターを制御することができるとともに、シャッターの位置確定を、１回のシャッター移動（One Motion）で実現することができる優れた効果を奏する。したがって、本実施形態に係る画素回路は、表示装置を高精細化することを可能にする。
（実施形態３）
実施形態１および２においては、２つのトランジスタと２つのキャパシタを用いた回路により第１のシャッター部材の電位を制御する例を示した。本実施形態においては、第２のシャッター部材および第３のシャッター部材の電位を制御する例について説明する。図１１は、本発明の実施形態に係る画素回路４００を示す回路図である。画素回路４００は、第１のキャパシタ１１０と、第１のトランジスタ（ＮＭＯＳ）１２０と、シャッター部とを備え、キャパシタ１１０の一端は作動電源（Ａｃｔｕａｔｅ）１７０に接続し、キャパシタ１１０の他端はＮＭＯＳ１２０の一端とシャッター部とに接続し、ＮＭＯＳ１２０の他端は共通電極（Ｃｏｍｍｏｎ）１８０に接続する。また、画素回路４００は、第２のキャパシタ２１３と、第２のトランジスタ（ＮＭＯＳ）２２３とをさらに備え、ＮＭＯＳ２２３の一端はデータ線（Ｄａｔａ）１６０に接続し、ＮＭＯＳ２２３の他端はキャパシタ２１３の一端とＮＭＯＳ１２０のゲートとに接続し、ＮＭＯＳ２２３のゲートはゲート線（Ｇａｔｅ ｌｉｎｅ）２７３に接続し、キャパシタ２１３の他端は共通電極１８０に接続する。
画素回路４００は、第３のキャパシタ４１５と、第３のトランジスタ（ＮＭＯＳ）４２５と、インバター回路４３０をさらに備える。また、シャッター部は、開口部を有する第１のシャッター部材４９１と、第１のシャッター部材４９１との電位差を生じさせる第２のシャッター部材４９３および第３のシャッター部材４９５を有する。第１のシャッター部材４９１は第１のシャッター電源（Ｓｈｕｔｔｅｒ＿１）４８５に接続し、第２のシャッター部材４９３はキャパシタ１１０の他端とＮＭＯＳ１２０の一端とに接続し、キャパシタ４１５の一端は作動電源１７０に接続し、キャパシタ４１５の他端はＮＭＯＳ４２５の一端と第３のシャッター部材４９５とに接続し、ＮＭＯＳ４２５の他端は共通電極１８０に接続し、インバター回路４３０の入力端子はＮＭＯＳ１２０のゲートに接続し、インバター回路４３０の出力端子はＮＭＯＳ４２５のゲートに接続する。
図１２は、インバター回路４３０として、ＣＭＯＳを用いた画素回路４００の回路図である。インバター回路４３０は、ＰＭＯＳ４３１とＮＭＯＳ４３３が直列に配置した構成であり、上述したように、ＰＭＯＳ４３１とＮＭＯＳ４３３の共通ゲートは、ＮＭＯＳ１２０のゲートに接続する。また、ＰＭＯＳ４３１の一端は第２のシャッター電源（Ｓｈｕｔｔｅｒ＿２）４８７に接続し、ＮＭＯＳ４３３の一端は共通電極１８０に接続する。本発明の実施形態に係る画素回路４００は、５つのトランジスタと３つのキャパシタを用いてシャッターを制御することができる。従来の画素回路８００に比べると、トランジスタの数が１つ減るだけであるが、表示装置全体としては大幅な削減となるため、信頼性を向上した表示装置を実現することができる。
次に、画素回路４００を用いたシャッターの制御方法について、図１３および図１４を用いて説明する。図１３は、本発明の一実施形態に係る画素回路４００を駆動させるタイミングチャートを示す図である。図１３は、データ電圧として低電位（Ｖｄａｔａ＿Ｌ）を書き込む場合である。Ｖｄａｔａ＿ＬはＮＭＯＳ１２０をオフ状態とする電位であり、例えば、共通電位（Ｃｏｍ）と共に０Ｖである。期間１ではゲート線２７３によりＮＭＯＳ２２３をオンし、データ電圧をキャパシタ２１３に記憶する。このとき、データ電圧はＶｄａｔａ＿ＬであるためＮＭＯＳ１２０はオフ状態であるため、図１２の点Ａの電位はＡｃｔ＿ｈ−Ｖｔｈのままである。一方、ＰＭＯＳ４３１はオンし、ＮＭＯＳ４３３はオフ状態となるため、ＮＭＯＳ４２５のゲートは高電位に昇圧されてオンし、図１２の点Ｂの電位は作動電源１７０からＣｏｍ電位まで下がる。
その後、期間２において、作動電源１７０をＣｏｍ電位まで下げる。この時、図１２の点Ａの電位は期間１以前の点Ａの電位によらずＣｏｍ−Ｖｔｈ（ＮＭＯＳ１２０の閾値）に収束する。その後、作動電源１７０を高電位（Ａｃｔ＿ｈ）まで昇圧させる。ＮＭＯＳ１２０はオフ状態であるため、点Ａの電位は作動電源１７０の電位に追従しＡｃｔ＿ｈ−Ｖｔｈに収束する。一方、点Ｂの電位はＣｏｍ電位のままである。したがって、データ電圧としてＶｄａｔａ＿Ｌを書き込んだ場合は、第２のシャッター部材４９３の電位はＡｃｔ＿ｈ−Ｖｔｈに収束し、第３のシャッター部材４９５の電位はＣｏｍ電位に収束する。
図１４は、本発明の一実施形態に係る画素回路４００を駆動させるタイミングチャートを示す図である。図１４は、データ電圧として高電位（Ｖｄａｔａ＿ｈ）を書き込む場合である。Ｖｄａｔａ＿ＨはＮＭＯＳ２２３をオン状態とする電位であり、例えば５Ｖである。期間１ではゲート線２７３によりＮＭＯＳ２２３をオンし、データ電圧をキャパシタ２１３に記憶する。このとき、ＮＭＯＳ１２０はオン状態となるため、図１２の点Ａの電位は期間１以前の点Ａの電位によらずＣｏｍに収束する。一方、ＰＭＯＳ４３１はオフ状態となり、ＮＭＯＳ４３３はオンするため、ＮＭＯＳ４２５のゲートは低電位に降圧されてオフ状態のままであり、図１２の点Ｂの電位は作動電源１７０のＡｃｔ＿ｈ−Ｖｔｈのままである。
その後、作動電源１７０をＣｏｍ電位まで下げる。ＮＭＯＳ２２３がオン状態のままであり、図１２の点ＡはＣｏｍ電位のままである。一方、図１２の点Ｂの電位は作動電源１７０の電位に追従しＣｏｍ−Ｖｔｈに収束する。その後、作動電源１７０を高電位（Ａｃｔ＿ｈ）まで昇圧させる。ＮＭＯＳ１２０はオン状態であるため、点Ａの電位はＣｏｍ電位のままである。一方、点Ｂの電位は作動電源１７０の電位に追従しＡｃｔ＿ｈ−Ｖｔｈに収束する。したがって、データ電圧としてＶｄａｔａ＿ｈを書き込んだ場合は、第２のシャッター部材４９３の電位はＣｏｍに収束し、第３のシャッター部材４９５の電位はＡｃｔ＿ｈ−Ｖｔｈ電位に収束する。
以上説明したように、５つのトランジスタと３つのキャパシタを用いてシャッターを制御する本実施形態に係る画素回路は、従来の画素回路に比べると、トランジスタの数が１つ減るだけであるが、表示装置全体としては大幅な削減となるため、信頼性を向上した表示装置を実現することができる。また、シャッターの位置確定を、１回のシャッター移動（One Motion）で実現することができる優れた効果を奏する。したがって、本実施形態に係る画素回路は、表示装置を高精細化することを可能にする。
（実施形態４）
実施形態４として、図１５および図１６に画素回路５００を示す。画素回路５００は、画素回路４００のＮＭＯＳをＰＭＯＳに置換したこと以外は、画素回路４００と同様の構成である。図１５は、本発明の実施形態に係る画素回路５００を示す回路図である。画素回路５００は、第１のキャパシタ３１０と、第１のトランジスタ（ＰＭＯＳ）３２０と、シャッター部とを備え、キャパシタ３１０の一端は作動電源（Ａｃｔｕａｔｅ）３７０に接続し、キャパシタ３１０の他端はＰＭＯＳ３２０の一端とシャッター部とに接続し、ＰＭＯＳ３２０の他端は共通電極（Ｃｏｍｍｏｎ）３８０に接続する。また、画素回路５００は、第２のキャパシタ３１３と、第２のトランジスタ（ＰＭＯＳ）３２３とをさらに備え、ＰＭＯＳ３２３の一端はデータ線（Ｄａｔａ）１６０に接続し、ＰＭＯＳ３２２３の他端はキャパシタ３１３の一端とＰＭＯＳ３２０のゲートとに接続し、ＰＭＯＳ３２３のゲートはゲート線（Ｇａｔｅ ｌｉｎｅ）３７３に接続し、キャパシタ３１３の他端は共通電極３８０に接続する。
画素回路５００は、第３のキャパシタ５１５と、第３のトランジスタ（ＰＭＯＳ）５２５と、インバター回路５３０をさらに備える。また、シャッター部は、開口部を有する第１のシャッター部材５９１と、第１のシャッター部材５９１との電位差を生じさせる第２のシャッター部材５９３および第３のシャッター部材５９５を有する。第１のシャッター部材５９１は第１のシャッター電源（Ｓｈｕｔｔｅｒ＿１）５８５に接続し、第２のシャッター部材５９３はキャパシタ３１０の他端とＰＭＯＳ３２０の一端とに接続し、キャパシタ５１５の一端は作動電源３７０に接続し、キャパシタ５１５の他端はＰＭＯＳ５２５の一端と第３のシャッター部材５９５とに接続し、ＰＭＯＳ５２５の他端は共通電極３８０に接続し、インバター回路５３０の入力端子はＰＭＯＳ３２０のゲートに接続し、インバター回路５３０の出力端子はＰＭＯＳ５２５のゲートに接続する。
図１６は、インバター回路５３０として、ＣＭＯＳを用いた画素回路５００の回路図である。インバター回路５３０は、ＰＭＯＳ５３１とＮＭＯＳ５３３が直列に配置した構成であり、上述したように、ＰＭＯＳ５３１とＮＭＯＳ５３３の共通ゲートは、ＰＭＯＳ３２０のゲートに接続する。また、ＮＭＯＳ５３３の一端は第２のシャッター電源（Ｓｈｕｔｔｅｒ＿２）５８７に接続し、ＰＭＯＳ５３１の一端は共通電極３８０に接続する。
なお、画素回路５００を用いたシャッターの制御方法については、画素回路４００の場合と同様であるため、詳細な説明は省略する。５つのトランジスタと３つのキャパシタを用いてシャッターを制御する本実施形態に係る画素回路は、従来の画素回路に比べると、トランジスタの数が１つ減るだけであるが、表示装置全体としては大幅な削減となるため、信頼性を向上した表示装置を実現することができる。また、シャッターの位置確定を、１回のシャッター移動（One Motion）で実現することができる優れた効果を奏する。したがって、本実施形態に係る画素回路は、表示装置を高精細化することを可能にする。
１００：画素回路、１１０：キャパシタ、１２０：トランジスタ（ＮＭＯＳ）、１６０：データ線、１７０：作動電源、１８０：共通電極、１９０：シャッター部、２００：画素回路、２１３：第２のキャパシタ、２２３：ＮＭＯＳ、２７３：ゲート線、２８１：第１のシャッター電源、２８３：第２のシャッター電源、２９１：第１のシャッター部材、２９３：第２のシャッター部材、２９５：第３のシャッター部材、３００：画素回路、３１０：第１のキャパシタ、３１３：キャパシタ、３２０：ＰＭＯＳ、３２３：ＰＭＯＳ、３７０：作動電源、３８０：共通電極、３６０：データ線、３７３：ゲート線、３８０：共通電極、３８１：第１のシャッター電源、３８３：第２のシャッター電源、３９１：第１のシャッター部材、３９３：第２のシャッター部材、３９５：第３のシャッター部材、４００：画素回路、４１５：第３のキャパシタ、４２５：ＮＭＯＳ、４３０：インバター回路、４３１：ＰＭＯＳ、４３３：ＮＭＯＳ、４８５：第１のシャッター電源、４８７：第２のシャッター電源、４９１：第１のシャッター部材、４９３：第２のシャッター部材、４９５：第３のシャッター部材、５００：画素回路、５１５：第３のキャパシタ、５２５：ＰＭＯＳ、５３０：インバター回路、５３１：ＰＭＯＳ、５３３：ＮＭＯＳ、５８５：第１のシャッター電源、５８７：第２のシャッター電源、５９１：第１のシャッター部材、５９３：第２のシャッター部材、５９５：第３のシャッター部材、８００：画素回路、８１１：ＮＭＯＳ、８１３：ＮＭＯＳ、８２０：キャパシタ、８３１：ＰＭＯＳ、８３３：ＮＭＯＳ、８３５：ＰＭＯＳ、８３７：ＮＭＯＳ、８６０：データ線、８７０：作動電源、８７３：ゲート線、８７５：ゲート線、８８０：共通電源、８８１：シャッター電源、８９１：第１のシャッター部材、８９３：第２のシャッター部材、８９５：第３のシャッター部材、９００：画素回路、９９０：シャッター部、９１１：ＮＭＯＳ、９１３：ＮＭＯＳ、９１５：ＮＭＯＳ、９２０：キャパシタ、９６０：データ線、９６１：チャージトリガ、９６３：共通チャージ、９７１：走査線、９８０：共通電源、９９０：シャッター部、１０００：ＭＥＭＳシャッター、１１００：基板、１１４０：光透過部、１２１０：シャッター、１２３０：開口部、１２５１：第１バネ、１２５３：第１バネ、１２５５：第１バネ、１２５７：第１バネ、１３１１：第２バネ、１３１３：第２バネ、１３１５：第２バネ、１３１７：第２バネ、１２７１：アンカー部、１２７３：アンカー部、１２７５：アンカー部、１２７７：アンカー部、１３３１：アンカー部、１３３３：アンカー部、２０００：表示部、３１００：駆動回路、３１５０：駆動回路、３２００：駆動回路、３３１０：端子、３３００：端子部、４０００：コントローラ、４５００：バックライト、５０００：対向基板、１００００：表示装置

Claims (9)

  1. 第１のキャパシタと、第１のトランジスタと、シャッター部とを備え、
    前記第１のキャパシタの一端は作動電源に接続し、前記第１のキャパシタの他端は前記第１のトランジスタの一端と前記シャッター部とに接続し、
    前記第１のトランジスタの他端は共通電極に接続することを特徴とする画素回路。
  2. 第２のキャパシタと、第２のトランジスタとをさらに備え、
    前記第２のトランジスタの一端はデータ線に接続し、前記第２のトランジスタの他端は前記第２のキャパシタの一端と前記第１のトランジスタのゲートとに接続し、
    前記第２のトランジスタのゲートはゲート線に接続し、前記第２のキャパシタの他端は前記共通電極に接続することを特徴とする請求項１に記載の画素回路。
  3. 前記シャッター部は、開口部を有する第１のシャッター部材と、前記第１のシャッター部材との電位差を生じさせる第２のシャッター部材および第３のシャッター部材とを有し、
    前記第１のシャッター部材は前記第１のキャパシタの他端と前記第１のトランジスタの一端とに接続し、
    前記第２のシャッター部材は第１のシャッター電源に接続し、前記第３のシャッター部材は第２のシャッター電源に接続することを特徴とする請求項２に記載の画素回路。
  4. 第３のキャパシタと、第３のトランジスタと、インバター回路とをさらに備え、
    前記シャッター部は、開口部を有する第１のシャッター部材と、前記第１のシャッター部材との電位差を生じさせる第２のシャッター部材および第３のシャッター部材とを有し、
    前記第１のシャッター部材は第１のシャッター電源に接続し、
    前記第２のシャッター部材は前記第１のキャパシタの他端と前記第１のトランジスタの一端とに接続し、
    前記第３のキャパシタの一端は作動電源に接続し、前記第３のキャパシタの他端は前記第３のトランジスタの一端と前記第３のシャッター部材とに接続し、
    前記第３のトランジスタの他端は共通電極に接続し、
    前記インバター回路の入力端子は前記第１のトランジスタのゲートに接続し、前記インバター回路の出力端子は前記第３のトランジスタのゲートに接続することを特徴とする請求項２に記載の画素回路。
  5. 前記インバター回路はＣＭＯＳであり、
    前記ＣＭＯＳの共通ゲートは前記第１のトランジスタのゲートに接続し、前記ＣＭＯＳの一端は第２のシャッター電源に接続し、前記ＣＭＯＳの他端は共通電極に接続することを特徴とする請求項４に記載の画素回路。
  6. 基板上に配置された複数のデータ線と複数のゲート線との交点のそれぞれに対応して配置される複数の画素と、
    前記画素に配置された請求項１乃至５の何れか一に記載の画素回路と、を備えることを特徴とする表示装置。
  7. 前記シャッター部は、開口部を有する第１のシャッター部材と、前記シャッターに接続された第１バネおよび前記第１バネに接続された第１アンカーを含む第２のシャッター部材と、前記シャッターに接続された第２バネおよび前記第２バネに接続された第２シャッター部材とを有し、
    前記第１アンカーと前記第２アンカーとの電位差によって、前記第１バネと前記第２バネとが静電駆動されることを特徴とする請求項６に記載の表示装置。
  8. 前記第１アンカーと前記第２アンカーとの電位差は、前記画素回路によって供給されることを特徴とする請求項７に記載の表示装置。
  9. 前記基板と接合される光透過部を有する対向基板と、
    前記対向基板と対向して配置されるバックライトと、をさらに備え、
    前記第１のシャッター部材の前記開口部と、前記対向基板の前記光透過部との重なる部分から前記バックライトから供給される光を透過させることを特徴とする請求項６乃至８の何れか一に記載の表示装置。
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