CN115798405A - 移位寄存器、驱动方法及扫描驱动电路 - Google Patents

移位寄存器、驱动方法及扫描驱动电路 Download PDF

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CN115798405A CN202211491476.0A CN202211491476A CN115798405A CN 115798405 A CN115798405 A CN 115798405A CN 202211491476 A CN202211491476 A CN 202211491476A CN 115798405 A CN115798405 A CN 115798405A
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胡祖权
赵国华
张露
朱修剑
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Hefei Visionox Technology Co Ltd
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Kunshan Govisionox Optoelectronics Co Ltd
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Abstract

本申请实施例提供了移位寄存器、驱动方法及扫描驱动电路，移位寄存器包括：第一输出模块，电连接于第一节点、第一电源电压信号端和移位寄存器的输出端；第一输出控制模块，电连接于触发信号输入端、第一时钟信号端和第二节点；第一耦合模块，第一耦合模块与第二节点电连接；第一开关模块，分别与第二节点和第一节点电连接；在低电平输出阶段，第一输出控制模块将导通电平传输至第二节点，第一开关模块导通，通过第一开关模块的寄生电容和/或第一耦合模块的耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平传输至第一节点，第一输出模块导通，将低电平电压信号传输至输出端。本申请实施例能够改善显示面板的G向横纹，提高显示效果。

Description

移位寄存器、驱动方法及扫描驱动电路
技术领域
本申请属于显示技术领域，尤其涉及一种移位寄存器、驱动方法及扫描驱动电路。
背景技术
在显示技术领域，有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板的像素阵列通常包括多行栅线和多列数据线。对于栅线的驱动，例如可以采用由多个级联的移位寄存器构成的扫描驱动电路为多行栅线提供开关态电压信号，从而控制多行栅线依序打开。
然而，经本申请的发明人发现，目前的扫描驱动电路在驱动显示面板显示时会导致显示面板出现显示不良的问题，如显示面板中会出现沿行方向(Gate向，简称G向)的横纹。
发明内容
本申请实施例提供了一种移位寄存器、驱动方法及扫描驱动电路，能够改善甚至消除显示面板的G向横纹，提高显示面板的显示效果。
第一方面，本申请实施例提供了一种移位寄存器，移位寄存器包括：第一输出模块，第一输出模块的控制端与第一节点电连接，第一输出模块的第一端与第一电源电压信号端电连接，第一输出模块的第二端与移位寄存器的输出端电连接；第一输出控制模块，电连接于触发信号输入端、第一时钟信号端和第二节点；第一耦合模块，第一耦合模块与第二节点电连接；第一开关模块，第一开关模块的控制端和第一开关模块的第一端均与第二节点电连接，第一开关模块的第二端与第一节点电连接；在低电平输出阶段，第一输出控制模块在第一时钟信号端的控制下将触发信号输入端的导通电平传输至第二节点，第一开关模块响应于第二节点的导通电平而导通，通过所述第一开关模块自身的寄生电容的耦合作用和/或所述第一耦合模块的耦合作用将所述第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，第一输出模块响应于第一节点的导通电平而导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端。
根据本申请第一方面的实施方式，移位寄存器还包括第一电位调节模块，第一电位调节模块的控制端与第二节点电连接，第一电位调节模块的第一端与第二时钟信号端电连接，第一电位调节模块的第二端与第三节点电连接；第一耦合模块的第一端与第三节点电连接，第一耦合模块的第二端与第二节点电连接；在所述低电平输出阶段之前的低电平放电维持阶段，第二时钟信号端由输出截止电平切换为输出导通电平，导通电平的电压值小于截止电平的电压值，第一电位调节模块将第二时钟信号端的导通电平传输至第三节点，第一耦合模块响应于第三节点的电位变化，通过耦合作用将第二节点的电位拉低。
根据本申请第一方面前述任一实施方式，移位寄存器还包括第二电位调节模块，第二电位调节模块的控制端与第四节点电连接，第二电位调节模块的第一端与第二电源电压信号端电连接，第二电位调节模块的第二端与第三节点电连接；在低电平放电维持阶段的前一阶段，第二电位调节模块响应于第四节点的导通电平而导通，将第二电源电压信号端的高电平电压信号传输至第三节点，和/或，第一电位调节模块响应于第二节点的导通电平而导通，将第二时钟信号端的高电平电压信号传输至第三节点。
根据本申请第一方面前述任一实施方式，第一输出控制模块包括第一保护单元和放电阻断单元；第一保护单元的控制端与第一时钟信号端电连接，第一保护单元的第一端与触发信号输入端电连接，第一保护单元的第二端与第五节点电连接；放电阻断单元连接于第五节点与第二节点之间；在低电平输出阶段，第一保护单元和放电阻断单元导通，将触发信号输入端的导通电平传输至第二节点。
根据本申请第一方面前述任一实施方式，放电阻断单元的控制端和放电阻断单元的第一端均与第五节点电连接，放电阻断单元的第二端与第二节点电连接。
根据本申请第一方面前述任一实施方式，移位寄存器还包括：第二输出模块，第二输出模块的控制端与第六节点电连接，第二输出模块的第一端与第二电源电压信号端电连接，第二输出模块的第二端与移位寄存器的输出端电连接；第二输出控制模块，电连接于第二电源电压信号端、第二时钟信号端、第六节点、第七节点和第八节点，第二输出控制模块用于响应于第七节点或第八节点的导通电平而导通，将第二电源电压信号端或第二时钟信号端的电压信号传输至第六节点。
根据本申请第一方面前述任一实施方式，第二输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，其中：第一输出控制单元的控制端与第七节点电连接，第一输出控制单元的第一端与第二时钟信号端电连接，第一输出控制单元的第二端与第九节点电连接；第二输出控制单元的控制端与第二时钟信号端电连接，第二输出控制单元的第一端与第九节点电连接，第二输出控制单元的第二端与第六节点电连接；第三输出控制单元的控制端与第八节点电连接，第三输出控制单元的第一端与第二电源电压信号端电连接，第三输出控制单元的第二端与第六节点电连接。
根据本申请第一方面前述任一实施方式，移位寄存器还包括：第一存储模块，第一存储模块的第一端与第二电源电压信号端电连接，第一存储模块的第二端与第六节点电连接；第二耦合模块，第二耦合模块的第一端与第七节点电连接，第二耦合模块的第二端与第九节点电连接。
根据本申请第一方面前述任一实施方式，移位寄存器还包括：第一输入模块，第一输入模块的控制端与第一时钟信号端电连接，第一输入模块的第一端与触发信号输入端电连接，第一输入模块的第二端与第八节点电连接，第八节点与第一节点电连接；第二输入模块，第二输入模块的控制端与第一时钟信号端电连接，第二输入模块的第一端与第一电源电压信号端电连接，第二输入模块的第二端与第四节点电连接，第四节点与第七节点电连接；第三输出控制模块，第三输出控制模块的控制端与第八节点电连接，第三输出控制模块的第一端与第一时钟信号端电连接，第三输出控制模块的第二端与第四节点电连接。
根据本申请第一方面前述任一实施方式，移位寄存器还包括：第二开关模块，第二开关模块的控制端与第一电源电压信号端电连接，第二开关模块的第一端与第八节点电连接，第二开关模块的第二端与第一节点电连接；第三开关模块，第三开关模块的控制端与第一电源电压信号端电连接，第三开关模块的第一端与第四节点电连接，第三开关模块的第二端与第七节点电连接。
第二方面，本申请实施例提供了一种驱动方法，驱动方法应用于如第一方面提供的移位寄存器，驱动方法包括：在低电平输出阶段，向第一时钟信号端提供导通电平，向触发信号输入端提供导通电平，以使第一输出控制模块在第一时钟信号端的控制下导通，将触发信号输入端的导通电平传输至第二节点，并利用所述第一开关模块自身的寄生电容的耦合作用和/或第一耦合模块的耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，第一输出模块响应于第一节点的导通电平而导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端。
根据本申请第二方面前述任一实施方式，移位寄存器还包括第一输入模块、第二输入模块、第一电位调节模块、第二电位调节模块、第二输出模块、第二输出控制模块、第三输出控制模块、第一存储模块、第二耦合模块、第二开关模块和第三开关模块，第二输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，第一输出控制模块包括第一保护单元和放电阻断单元；在低电平输出阶段之前，驱动方法还包括：在高电位写入阶段，向第一时钟信号端提供导通电平，向触发信号输入端和第二时钟信号端提供截止电平，第一输入模块和第二开关模块导通，第八节点和第一节点为截止电平，第一输出模块关断；第六节点维持截止电平，第二输出模块关断，移位寄存器的输出端维持输出前一阶段的电压信号；第一保护单元导通，第五节点为截止电平，放电阻断单元关断，第二节点维持导通电平；在高电平输出阶段，第八节点和第一节点为截止电平，第一输出模块关断；第六节点为导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端。
根据本申请第二方面前述任一实施方式，在高电位写入阶段之前，驱动方法还包括：在第一放电维持阶段，向触发信号输入端和第一时钟信号端提供导通电平，向第二时钟信号端提供截止电平，第一输入模块在第一时钟信号端的控制下导通，第二开关模块在第一电源电压信号端的控制下导通，第八节点和第一节点为导通电平；第三输出控制单元导通，第六节点为截止电平，第二输出模块关断，移位寄存器的输出端维持输出低电平电压信号；第一输出控制模块导通，第二节点为导通电平，第一电位调节模块导通，第三节点为截止电平；在低电平放电维持阶段，向触发信号输入端和第二时钟信号端提供导通电平，向第一时钟信号端提供截止电平，第八节点维持导通电平，第六节点维持截止电平，第二输出模块关断；第三输出控制模块和第三开关模块导通，第四节点和第七节点为截止电平，第二电位调节模块和第一输出控制单元关断；第三节点由截止电平切换为导通电平，耦合模块响应于第三节点的电位变化，通过耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，第一输出模块响应于第一节点的导通电平而导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端。
根据本申请第二方面前述任一实施方式，高电平输出阶段具体包括第一高电平输出阶段、第二高电平输出阶段和第三高电平输出阶段，其中：
在第一高电平输出阶段，向第二时钟信号端提供导通电平，向触发信号输入端和第一时钟信号端提供截止电平，第八节点和第一节点维持截止电平，第一输出模块关断；第四节点和第七节点维持导通电平，第二耦合模块通过耦合作用将第七节点的电位拉低，第一输出控制单元和第二输出控制单元导通，第六节点为导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
在第二高电平输出阶段，向第一时钟信号端提供导通电平，向触发信号输入端和第二时钟信号端提供截止电平，第八节点和第一节点维持截止电平，第一输出模块关断；第二输入模块和第三开关模块导通，第四节点和第七节点为导通电平，第一输出控制单元导通，第九节点为截止电平，第二输出控制单元关断，第六节点维持导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
在第三高电平输出阶段，向触发信号输入端和第二时钟信号端提供导通电平，向第一时钟信号端提供截止电平，第八节点和第一节点维持截止电平，第一输出模块关断；第四节点和第七节点维持导通电平，第二耦合模块通过耦合作用将第七节点的电位拉低，第一输出控制单元和第二输出控制单元导通，第六节点为导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平。
根据本申请第二方面前述任一实施方式，在低电平输出阶段之后，驱动方法还包括：在低电平维持输出阶段，向触发信号输入端和第二时钟信号端提供导通电平，向第一时钟信号端提供截止电平，第八节点和第一节点维持导通电平，第一输出模块导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端；第三输出控制单元导通，第六节点为截止电平，第二输出模块关断。
第三方面，本申请实施例提供了一种扫描驱动电路，扫描驱动电路包括多个级联的如第一方面提供的移位寄存器。
本申请实施例的移位寄存器、驱动方法及扫描驱动电路，提供了一种新的移位寄存器的电路结构和对应的驱动时序，在低电平输出阶段，第一输出控制模块在第一时钟信号端的控制下将触发信号输入端的导通电平传输至第二节点，第一开关模块响应于第二节点的导通电平而导通，通过第一开关模块自身的寄生电容的耦合作用和/或第一耦合模块的耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，从而使得第一节点(即第一输出模块的控制端)的电位被拉低至较低水平，增大第一输出模块的开关程度，进而使得移位寄存器的输出端切换至输出低电平电压信号时无台阶波形，使得移位寄存器的输出端输出的低电平电压信号不再受第一输出模块的阈值电压的影响，这样可以改善甚至消除因第一输出模块的阈值电压不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中移位寄存器输出的电压信号的波形示意图；
图2为本申请实施例提供的移位寄存器的一种电路示意图；
图3为本申请实施例提供的移位寄存器的另一种电路示意图；
图4为本申请实施例提供的移位寄存器的又一种电路示意图；
图5为本申请实施例提供的移位寄存器的又一种电路示意图；
图6为本申请实施例提供的移位寄存器的又一种电路示意图；
图7为本申请实施例提供的移位寄存器的又一种电路示意图；
图8为本申请实施例提供的移位寄存器的又一种电路示意图；
图9为图8所示的移位寄存器对应的一种驱动时序示意图；
图10为本申请实施例提供的驱动方法的一种流程示意图；
图11为本申请实施例提供的扫描驱动电路的一种电路示意图；
图12为本申请实施例提供的显示装置的一种结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
需要说明的是，本申请实施例中的晶体管可以为N型晶体管，也可以为P型晶体管。下文中以P型晶体管为例进行示意。对于N型晶体管来说，导通电平为高电平，截止电平为低电平。即，N型晶体管的栅极为高电平时，其第一极和第二极之间导通，N型晶体管的栅极为低电平时，其第一极和第二极之间关断。对于P型晶体管来说，导通电平为低电平，截止电平为高电平。即，P型晶体管的控制极为低电平时，其第一极和第二极之间导通，P型晶体管的控制端为高电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。
在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。
在本申请实施例中，第一节点至第九节点(统称节点)只是为了便于描述电路结构而定义的，第一节点至第九节点并不是一个实际的电路单元。
在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：
随着OLED显示技术的发展，用户对于OLED显示面板的规格要求越来越严格。比如在刷新频率方面，要求频率能运行在低刷新频率(如1Hz)，来降低显示产品的功耗。
目前的OLED显示面板包括低温多晶硅(Low Temperature PolycrystallineSilicon,LTPS)显示面板。LTPS显示面板即显示面板中的像素电路均为LTPS薄膜晶体管。LTPS薄膜晶体管(Thin Film Transistor，TFT)可以流过大电流，稳定性好，但同时LTPS薄膜晶体管的漏电较大，这使得驱动OLED的LTPS薄膜晶体管难以工作在低频状态(如1Hz)且同时保持画质。为了实现低刷新频率的功能，可以将与存储电容相连的TFT设计成氧化物半导体TFT，比如铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO)TFT。因为IGZO TFT的漏电极低，通常能较常规的P型LTPS TFT漏电降低3个量级。这种在像素电路中同时包括LTPSTFT和IGZO TFT的显示面板称作LTPO显示面板。
图1为相关技术中移位寄存器输出的电压信号的波形示意图。如图1所示，移位寄存器切换至输出低电平电压信号时会出现台阶波形，且台阶波形对应的电压值大小与移位寄存器中输出低电平电压信号的晶体管(简称输出晶体管)的阈值电压Vth有关，例如理论上台阶波形的电压值为:VGL’-2*Vth。其中，VGL’表示第一电源电压信号端输出的第一电源电压信号的电压值。
继续参见图1，显示面板中不同位置的输出晶体管的阈值电压Vth可能是不同的，进而会导致不同位置的移位寄存器输出的台阶波形的电压值不同。当输出晶体管的阈值电压Vth在行扫描方向上有波动时，从而会导致不同行的亮度差异，进而导致显示面板中会出现G向横纹，使得显示面板的显示效果较差。
鉴于发明人的上述研究发现，本申请实施例提供了一种移位寄存器、驱动方法及扫描驱动电路，本申请实施例提供的移位寄存器、驱动方法及扫描驱动电路可以应用于LTPS显示面板，也可以应用于LTPO显示面板，尤其是可以用于驱动IGZO TFT。
本申请实施例的技术构思在于：提供一种新的移位寄存器的电路结构和对应的驱动时序，在低电平输出阶段，第一输出控制模块在第一时钟信号端的控制下将触发信号输入端的导通电平传输至第二节点，第一开关模块响应于第二节点的导通电平而导通，通过第一开关模块自身的寄生电容的耦合作用和/或第一耦合模块的耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，从而使得第一节点(即第一输出模块的控制端)的电位被拉低至较低水平，增大第一输出模块的开关程度，进而使得移位寄存器的输出端切换至输出低电平电压信号时无台阶波形，使得移位寄存器的输出端输出的低电平电压信号不再受第一输出模块的阈值电压的影响，这样可以改善甚至消除因第一输出模块的阈值电压不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
下面首先对本申请实施例所提供的移位寄存器进行介绍。
图2为本申请实施例提供的移位寄存器的一种电路示意图。如图2所示，该移位寄存器20可以包括第一输出模块201、第一输出控制模块202、第一耦合模块203和第一开关模块204。
第一输出模块201的控制端与第一节点N1电连接，第一输出模块201的第一端与第一电源电压信号端VGL电连接，第一输出模块201的第二端与移位寄存器20的输出端OUT电连接。其中，第一电源电压信号端VGL可以为负向电源电压信号端，即可以输出负向电源电压信号。
第一输出控制模块202电连接于触发信号输入端SIN、第一时钟信号端SCK1和第二节点N2，第一输出控制模块202可以用于调整第二节点N2的电位。
第一耦合模块203可以与第二节点N2电连接，第一耦合模块203可以通过自身的耦合作用拉低第二节点N2的电位。
第一开关模块204的控制端以及第一开关模块204的第一端均可以与第二节点N2电连接，第一开关模块204的第二端与第一节点N1电连接。第一开关模块204可以在第二节点N2的控制下导通，将第二节点N2的电信号写入至第一节点N1，从而起到调节第一节点N1的电位的作用。
在低电平输出阶段，第一输出控制模块202可以在第一时钟信号端SCK1的控制下将触发信号输入端SIN的导通电平(如低电平)传输至第二节点N2。由于第二节点N2处于导通电平，所以第一开关模块204响应于第二节点N2的导通电平而导通。在一些示例中，可以通过第一耦合模块203自身的耦合作用将第二节点N2的电位拉至更低。在另一些示例中，如图2所示，第一开关模块204在其控制端与第一节点N1之间形成寄生电容Cx。在低电平输出阶段的前一阶段，第一节点N1为截止电平(即高电位)，当第一节点N1在低电平输出阶段由高电位切换至低电位时，通过寄生电容Cx的耦合作用可以拉低第二节点N2的电位。第二节点N2拉低后的导通电平通过第一开关模块204传输至第一节点N1，使得第一节点N1(即第一输出模块201的控制端)的电位被拉低至较低水平。第一输出模块204响应于第一节点N1的导通电平而导通，将第一电源电压信号端VGL的低电平电压信号传输至移位寄存器20的输出端OUT，从而使得移位寄存器20的输出端OUT输出低电平电压信号。
通过第一输出控制模块202、第一耦合模块203和第一开关模块204的配合，可以将第一节点N1(即第一输出模块201的控制端)的电位拉低至较低水平，从而增大第一输出模块201的开关程度，进而使得移位寄存器的输出端切换至输出低电平电压信号时无台阶波形，使得移位寄存器的输出端输出的低电平电压信号不再受第一输出模块201的阈值电压Vth的影响，这样可以改善甚至消除因第一输出模块201的阈值电压Vth不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
继续参见图2，根据本申请的一些实施例，可选地，第一耦合模块203的第一端可以与电位变化端VB电连接，第一耦合模块203的第二端可以与第二节点N2电连接。在低电平输出阶段，电位变化端VB输出的电信号的电压值可以由高跳低，即电压值变小。因第一耦合模块203的第一端的电位跳低，所以通过第一耦合模块203的耦合作用可以将第二节点N2的电位拉低。第二节点N2拉低后的导通电平通过第一开关模块204传输至第一节点N1，使得第一节点N1的电位被拉低至较低水平。
图3为本申请实施例提供的移位寄存器的另一种电路示意图。如图3所示，在一些具体的实施例中，可选地，移位寄存器20还可以包括第一电位调节模块301。第一电位调节模块301的控制端与第二节点N2电连接，第一电位调节模块301的第一端与第二时钟信号端SCK2电连接，第一电位调节模块301的第二端与第三节点N3电连接。第一电位调节模块301可以用于调节第三节点N3的电位。第一耦合模块203的第一端与第三节点N3电连接，第一耦合模块203的第二端与第二节点N2电连接。
低电平输出阶段之前还可以包括低电平放电维持阶段。在低电平放电维持阶段，第二时钟信号端SCK2由输出截止电平切换为输出导通电平，其中，导通电平的电压值小于截止电平的电压。即，第二时钟信号端SCK2输出的第二时钟信号的电压值由高跳低。第一电位调节模块301响应于第二节点N2的导通电平而导通，第一电位调节模块301将第二时钟信号端SCK2的导通电平传输至第三节点N3。第三节点N3的电位由高跳低，第一耦合模块203响应于第三节点N3的电位变化，通过自身耦合作用将第二节点N2的电位拉低。
如此一来，通过增设第一电位调节模块301，在低电平放电维持阶段，通过第一电位调节模块301调节第三节点N3的电位，配合第一耦合模块203的耦合作用可以将第二节点N2的电位拉低，进而使得第一节点N1的电位拉低至较低水平，使得移位寄存器的输出端输出的低电平电压信号的电压值更低，即输出的低电平电压信号更加充分。
类似的，在本申请的另一些实施例中，在低电平输出阶段，或可以控制第二时钟信号端SCK2输出的第二时钟信号的电压值也由高跳低，利用第一耦合模块203的耦合作用或者与第一开关模块自身的寄生电容的耦合作用的组合将第二节点N2的电位拉低，进而使得第一节点N1的电位拉低至较低水平。这样，也可以使得移位寄存器的输出端切换至输出低电平电压信号时无台阶波形，使得移位寄存器的输出端输出的低电平电压信号不再受第一输出模块201的阈值电压Vth的影响，这样可以改善甚至消除因第一输出模块201的阈值电压Vth不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
当然，在本申请的又一些实施例中，也可以将与第一电位调节模块301的第一端连接的第二时钟信号端SCK2替换为其他信号端，如其他时钟信号端，在低电平输出阶段，替换后的信号端输出的电压值由高跳低，从而也可以利用第一耦合模块203的耦合作用或者与第一开关模块自身的寄生电容的耦合作用的组合将第二节点N2的电位拉低，进而使得第一节点N1的电位拉低至较低水平，改善甚至消除因第一输出模块201的阈值电压Vth不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
继续参见图3，在一些具体的实施例中，可选地，移位寄存器20还可以包括第二电位调节模块302。第二电位调节模块302的控制端可以与第四节点N4电连接，第二电位调节模块302的第一端与第二电源电压信号端VGH电连接，第二电位调节模块302的第二端与第三节点N3电连接。
在低电平放电维持阶段的前一阶段，第二电位调节模块302可以响应于第四节点N4的导通电平而导通，将第二电源电压信号端VGH的高电平电压信号传输至第三节点N3。即，在低电平放电维持阶段的前一阶段，可以将第二电源电压信号端VGH的高电平电压信号传输至第三节点N3，使得第三节点N3处于高电位。和/或，在低电平放电维持阶段的前一阶段，第一电位调节模块301可以响应于第二节点N2的导通电平而导通，将第二时钟信号端SCK2的高电平电压信号传输至第三节点N3。如此，在低电平放电维持阶段的前一阶段，通过将第二电源电压信号端VGH和/或第二时钟信号端SCK2的高电平电压信号传输至第三节点N3，使得第三节点N3处于高电位。
这样，在低电平放电维持阶段，随着第二时钟信号端SCK2输出的第二时钟信号的电压值由高跳低，第三节点N3的电位由高跳低。在第一耦合模块203的耦合作用下，第二节点N2的电位被拉低，例如第二节点N2的电位变为VGL’-3*Vth-VGH’。其中，VGL’表示第一电源电压信号端VGL输出的导通电平电压信号的电压值，Vth表示第一输出模块201的阈值电压，VGH’表示第二电源电压信号端VGH输出的高电平电压信号的电压值。第二节点N2拉低后的导通电平通过第一开关模块204传输至第一节点N1，使得第一节点N1的电位被拉低至较低水平，如第一节点N1的电位被拉低为VGL’-4*Vth-VGH’。这样，可以使得第一输出模块201的开关程度增大，使得第一输出模块201输出的导通电平电压信号(低电平电压信号)的电压值等于或近似等于VGL’，而无台阶波形，进而改善甚至消除因第一输出模块201的阈值电压Vth不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
图4为本申请实施例提供的移位寄存器的又一种电路示意图。如图4所示，根据本申请的一些的实施例，可选地，第一输出控制模块202可以包括第一保护单元401和放电阻断单元402。第一保护单元401的控制端与第一时钟信号端SCK1电连接，第一保护单元401的第一端与触发信号输入端SIN电连接，第一保护单元401的第二端与第五节点N5电连接。放电阻断单元402连接于第五节点N5与第二节点N2之间。设置放电阻断单元402的好处在于：放电阻断单元402的功能类似于二极管，即具备单向导通功能，可以阻断图4中箭头所示方向的电流通过，即防止第二节点N2向触发信号输入端SIN放电，使得第二节点N2能够持续维持低电位。
设置第一保护单元401的好处在于：由于触发信号输入端SIN的电位持续发生变化，所以如果放电阻断单元402直接连接触发信号输入端SIN，会使得放电阻断单元402一端的电位也会持续发生变化，进而影响放电阻断单元402的性能和寿命。而增加第一保护单元401之后，第一保护单元401只有在第一时钟信号端SCK1输出导通电平时才导通，进而减少放电阻断单元402一端的电位变化，提高放电阻断单元402寿命和性能。
在低电平输出阶段，第一保护单元401和放电阻断单元402均可以导通，从而将触发信号输入端SIN的导通电平传输至第二节点N2。
继续参见图4，在一些具体的实施例中，可选地，放电阻断单元402具体可以为开关器件，如薄膜晶体管。放电阻断单元402的控制端和放电阻断单元402的第一端可以相互连接，从而使得放电阻断单元402构成二极管结构。具体而言，放电阻断单元402的控制端和放电阻断单元402的第一端均可以与第五节点N5电连接，放电阻断单元402的第二端与第二节点N2电连接。
如此一来，放电阻断单元402的控制端和放电阻断单元402的第一端相互连接，使得放电阻断单元402构成二极管结构，可以防止第二节点N2向触发信号输入端SIN放电，使得第二节点N2能够持续维持低电位。
图5为本申请实施例提供的移位寄存器的又一种电路示意图。如图5所示，根据本申请的一些的实施例，可选地，移位寄存器20还可以包括第二输出模块501和第二输出控制模块502。
第二输出模块501的控制端可以与第六节点N6电连接，第二输出模块501的第一端与第二电源电压信号端VGH电连接，第二输出模块501的第二端与移位寄存器20的输出端OUT电连接。在高电平电压信号输出阶段，第二输出模块501可以在第六节点N6的控制下导通，将第二电源电压信号端VGH的高电平电压信号(即高电平电压信号)传输至移位寄存器20的输出端OUT，从而移位寄存器20的输出端OUT可以输出高电平电压信号。
第二输出控制模块502电连接于第二电源电压信号端VGH、第二时钟信号端SCK2、第六节点N6、第七节点N7和第八节点N8。第二输出控制模块502可以响应于第七节点N7和第二时钟信号端SCK2的导通电平而导通，将第二时钟信号端SCK2的电压信号传输至第六节点N6。和/或，第二输出控制模块502可以响应于第八节点N8的导通电平而导通，将第二电源电压信号端VGH的电压信号传输至第六节点N6。第二输出控制模块502可以用于调节第六节点N6的电位。
在低电平输出阶段，第二输出控制模块502可以响应于第八节点N8的导通电平而导通，将第二电源电压信号端VGH的高电平电压信号传输至第六节点N6，使得第六节点N6处于截止电平。第二输出模块501响应于第六节点N6的截止电平而关断，从而保证移位寄存器20的输出端OUT能够较好的输出低电平电压信号。
继续参见图5，根据本申请的一些的实施例，可选地，第二输出控制模块502可以包括第一输出控制单元5021、第二输出控制单元5022和第三输出控制单元5023，其中：
第一输出控制单元5021的控制端与第七节点N7电连接，第一输出控制单元5021的第一端与第二时钟信号端SCK2电连接，第一输出控制单元5021的第二端与第九节点N9电连接。
第二输出控制单元5022的控制端与第二时钟信号端SCK2电连接，第二输出控制单元5022的第一端与第九节点N9电连接，第二输出控制单元5022的第二端与第六节点N6电连接。
第一输出控制单元5021可以在第七节点N7的控制下导通，第二输出控制单元5022可以在第二时钟信号端SCK2的控制下导通，第二时钟信号端SCK2提供的时钟信号可以通过导通的第一输出控制单元5021和导通的第二输出控制单元5022传输至第六节点N6，从而调节第六节点N6的电位。
第三输出控制单元5023的控制端与第八节点N8电连接，第三输出控制单元5023的第一端与第二电源电压信号端VGH电连接，第三输出控制单元5023的第二端与第六节点N6电连接。第三输出控制单元5023可以在第八节点N8的控制下导通，将第二电源电压信号端VGH的高电平电压信号传输至第六节点N6，从而调节第六节点N6的电位。
例如，在低电平输出阶段，第三输出控制单元5023可以在第八节点N8的控制下导通，将第二电源电压信号端VGH的高电平电压信号传输至第六节点N6，使得第六节点N6处于截止电平，进而使得第二输出模块501关断。
图6为本申请实施例提供的移位寄存器的又一种电路示意图。如图6所示，根据本申请的一些的实施例，可选地，移位寄存器20还可以包括第一存储模块601，第一存储模块601的第一端可以与第二电源电压信号端VGH电连接，第一存储模块601的第二端可以与第六节点N6电连接。第一存储模块601可以用于维持第六节点N6的电位。例如，在高电平输出阶段，第一存储模块601可以维持第六节点N6的电位，以有效避免第六节点N6重复写入导通电平，降低功耗。
继续参见图6，根据本申请的一些的实施例，可选地，移位寄存器20还可以包括第二耦合模块602，第二耦合模块602的第一端与第七节点N7电连接，第二耦合模块602的第二端与第九节点N9电连接。第二耦合模块602可以通过耦合作用拉低第七节点N7的电位，使得第二输出控制单元5022打开的更加彻底，进而使得第九节点N9的电位能够等于或近似等于第二时钟信号端SCK2提供的时钟信号的电压值。
图7为本申请实施例提供的移位寄存器的又一种电路示意图。如图7所示，根据本申请的一些的实施例，可选地，移位寄存器20还可以包括第一输入模块701、第二输入模块702和第三输出控制模块703。
第一输入模块701的控制端可以与第一时钟信号端SCK1电连接，第一输入模块701的第一端与触发信号输入端SIN电连接，第一输入模块701的第二端与第八节点N8电连接，第八节点N8与第一节点N1电连接。第一输入模块701可以在第一时钟信号端SCK1的控制下导通，将触发信号输入端SIN的电压信号传输至第八节点N8，以实现第八节点N8的电位调节。由于第八节点N8与第一节点N1电连接，所以也可实现第一节点N1的电位调节。
第二输入模块702的控制端与第一时钟信号端SCK1电连接，第二输入模块702的第一端与第一电源电压信号端VGL电连接，第二输入模块702的第二端与第四节点N4电连接，第四节点N4与第七节点N7电连接。第二输入模块702可以在第一时钟信号端SCK1的控制下导通，将第一电源电压信号端VGL的导通电平电压信号传输至第四节点N4，以实现第四节点N4的电位调节。由于第四节点N4与第七节点N7电连接，所以也可实现第七节点N7的电位调节。
第三输出控制模块703的控制端与第八节点N8电连接，第三输出控制模块703的第一端与第一时钟信号端SCK1电连接，第三输出控制模块703的第二端与第四节点N4电连接。第三输出控制模块703可以在第八节点N8的控制下导通，将第一时钟信号端SCK1的时钟信号传输至第四节点N4，以实现第四节点N4的电位调节。
在低电平输出阶段，第一输入模块701可以在第一时钟信号端SCK1的控制下导通，将触发信号输入端SIN的导通电平传输至第一节点N1或第八节点N8。第二输入模块702可以在第一时钟信号端SCK1的控制下导通，将第一电源电压信号端VGL的导通电平电压信号传输至第四节点N4。第三输出控制模块703可以在第八节点N8的控制下导通，将第一时钟信号端SCK1的导通电平传输至第四节点N4。
继续参见图7，根据本申请的一些的实施例，可选地，移位寄存器20还可以包括第二开关模块704，第二开关模块704的控制端与第一电源电压信号端VGL电连接，第二开关模块704的第一端与第八节点N8电连接，第二开关模块704的第二端与第一节点N1电连接。受晶体管自身开关特性的影响，当第二开关模块704的控制端的电压值Vg与第二开关模块704的第二端的电压值Vs之间的差值小于或等于第二开关模块704的阈值电压的绝对值|Vth|时，即Vg-Vs＝|Vth|时，第二开关模块704便会关断。这样，在第一节点N1的电位被拉低时，第二开关模块704关断，可以避免第八节点N8的电位也被持续拉低，从而减小与第八节点N8连接的各个晶体管的栅漏或栅源之间的压差，提高电路稳定性。
继续参见图7，根据本申请的一些的实施例，可选地，移位寄存器20还可以第三开关模块705，第三开关模块705的控制端与第一电源电压信号端VGL电连接，第三开关模块705的第一端与第四节点N4电连接，第三开关模块705的第二端与第七节点N7电连接。类似地，在第七节点N7的电位被拉低时，第三开关模块705关断，可以避免第四节点N4的电位也被持续拉低，从而减小与第四节点N4连接的各个晶体管的栅漏或栅源之间的压差，提高电路稳定性。
为了便于理解，下面结合一些具体的应用实施例对于本申请实施例提供的移位寄存器20进行详细说明。
图8为本申请实施例提供的移位寄存器的又一种电路示意图。如图8所示，根据本申请的一些的实施例，可选地，第一输出模块201可以包括第一晶体管T1。第一输出控制模块202可以包括第一保护单元401和放电阻断单元402，第一保护单元401可以包括第二晶体管T2，放电阻断单元402可以包括第三晶体管T3。第一耦合模块203可以包括第一耦合电容C1。
第一开关模块204可以包括第四晶体管T4。第一电位调节模块301可以包括第五晶体管T5，第二电位调节模块302可以包括第六晶体管T6。第二输出模块501可以包括第七晶体管T7。第二输出控制模块502可以包括第一输出控制单元5021、第二输出控制单元5022和第三输出控制单元5023。第一输出控制单元5021可以包括第八晶体管T8，第二输出控制单元5022可以包括第九晶体管T9，第三输出控制单元5023可以包括第十晶体管T10。
第一存储模块601可以包括第一存储电容C2。第二耦合模块602可以包括第二耦合电容C2。第一输入模块701可以包括第十一晶体管T11，第二输入模块702可以包括第十二晶体管T12，第三输出控制模块703可以包括第十三晶体管T13，第二开关模块704可以包括第十四晶体管T14，第三开关模块705可以包括第十五晶体管T15。
第一晶体管T1的栅极与第一节点N1电连接，第一晶体管T1的第一极与第一电源电压信号端VGL电连接，第一晶体管T1的第二极与移位寄存器20的输出端OUT电连接。
第二晶体管T2的栅极与第一时钟信号端SCK1电连接，第二晶体管T2的第一极与触发信号输入端SIN电连接，第二晶体管T2的第二极与第五节点N5电连接。
第三晶体管T3的栅极和第三晶体管T3的第一极均与第五节点N5电连接，第三晶体管T3的第二极与第二节点N2电连接。
第一耦合电容C1的第一极板与第三节点N3电连接，第一耦合电容C1的第二极板与第二节点N2电连接。
第四晶体管T4的栅极以及第四晶体管T4的第一极均可以与第二节点N2电连接，第四晶体管T4的第二极与第一节点N1电连接。
第五晶体管T5的栅极与第二节点N2电连接，第五晶体管T5的第一极与第二时钟信号端SCK2电连接，第五晶体管T5的第二极与第三节点N3电连接。
第六晶体管T6的栅极可以与第四节点N4电连接，第六晶体管T6的第一极与第二电源电压信号端VGH电连接，第六晶体管T6的第二极与第三节点N3电连接。
第七晶体管T7的栅极可以与第六节点N6电连接，第七晶体管T7的第一极与第二电源电压信号端VGH电连接，第七晶体管T7的第二极与移位寄存器20的输出端OUT电连接。
第八晶体管T8的栅极与第七节点N7电连接，第八晶体管T8的第一极与第二时钟信号端SCK2电连接，第八晶体管T8的第二极与第九节点N9电连接。
第九晶体管T9的栅极与第二时钟信号端SCK2电连接，第九晶体管T9的第一极与第九节点N9电连接，第九晶体管T9的第二极与第六节点N6电连接。
第十晶体管T10的栅极与第八节点N8电连接，第十晶体管T10的第一极与第二电源电压信号端VGH电连接，第十晶体管T10的第二极与第六节点N6电连接。
第一存储电容C2的第一极板可以与第二电源电压信号端VGH电连接，第一存储电容C2的第二极板可以与第六节点N6电连接。
第二耦合电容C3的第一极板与第七节点N7电连接，第二耦合电容C3的第二极板与第九节点N9电连接。
第十一晶体管T11的栅极可以与第一时钟信号端SCK1电连接，第十一晶体管T11的第一极与触发信号输入端SIN电连接，第十一晶体管T11的第二极与第八节点N8电连接。
第十二晶体管T12的栅极与第一时钟信号端SCK1电连接，第十二晶体管T12的第一极与第一电源电压信号端VGL电连接，第十二晶体管T12的第二极与第四节点N4电连接。
第十三晶体管T13的栅极与第八节点N8电连接，第十三晶体管T13的第一极与第一时钟信号端SCK1电连接，第十三晶体管T13的第二极与第四节点N4电连接。
第十四晶体管T14的栅极与第一电源电压信号端VGL电连接，第十四晶体管T14的第一极与第八节点N8电连接，第十四晶体管T14的第二极与第一节点N1电连接。
第十五晶体管T15的栅极与第一电源电压信号端VGL电连接，第十五晶体管T15的第一极与第四节点N4电连接，第十五晶体管T15的第二极与第七节点N7电连接。
图9为图8所示的移位寄存器对应的一种驱动时序示意图。如图9所示，根据本申请的一些实施例，可选地，本申请实施例提供的移位寄存器20的工作过程可以包括第一放电维持阶段t1、低电平放电维持阶段t2、高电位写入阶段t3、第一高电平输出阶段t4、第二高电平输出阶段t5、第三高电平输出阶段t6、低电平输出阶段t7和低电平维持输出阶段t8。
结合图8和图9所示，在第一放电维持阶段t1，向触发信号输入端SIN和第一时钟信号端SCK1提供导通电平，向第二时钟信号端SCK2提供截止电平。第一输入模块701(即第十一晶体管T11)在第一时钟信号端SCK1的控制下导通，第二开关模块704(即第十四晶体管T14)在第一电源电压信号端SCK1的控制下导通，第八节点N8和第一节点N1为导通电平。第八节点N8的电位和第一节点N1的电位均为VGL’-Vth(Vth是晶体管的阈值电压，Vth可以为负值，如Vth＝-1.5V)。因为前一阶段的输出端OUT输出的电压信号的电压值为VGL’，所以第一输出模块201(第一晶体管T1)的栅源电压Vgs＝|Vth|，第一晶体管T1关断。第三输出控制单元5023(即第十晶体管T10)导通，将第二电源电压信号端VGH的高电平电压信号写入至第六节点N6，第六节点N6为截止电平，第六节点N6的电位等于VGH’，第二输出模块501(即第七晶体管T7)关断。移位寄存器20的输出端OUT维持输出前一阶段的低电平电压信号。第一保护单元401(即第二晶体管T2)导通，第五节点N5的电位为VGL’-Vth。放电阻断单元402(即第三晶体管T3)导通，第二节点N2的电位为VGL’-2*Vth。第一电位调节模块301(即第五晶体管T5)导通，第三节点N3为截止电平，第三节点N3的电位为VGH’。第一开关模块204(即第四晶体管T4)导通。第二输入模块702(即第十二晶体管T12)和第三开关模块705(即第十五晶体管T15)导通，第四节点N4和第七节点N7的电位为VGL’-Vth。第一输出控制单元5021(即第八晶体管T8)导通，第九节点N9的电位为VGL’。
在第二放电维持阶段t2，向触发信号输入端SIN和第二时钟信号端SCK2提供导通电平，向第一时钟信号端SCK1提供截止电平，第八节点N8维持导通电平，即第八节点N8的电位维持VGL’-Vth。第三输出控制单元5023(即第十晶体管T10)持续导通，第六节点N6维持截止电平，第六节点N6的电位等于VGH’，第二输出模块501(即第七晶体管T7)关断。第三输出控制模块703(即第十三晶体管T13)和第三开关模块705(即第十五晶体管T15)导通，第四节点N4和第七节点N7为截止电平。第二电位调节模块302(第六晶体管T6)和第一输出控制单元5021(即第八晶体管T8)关断。由于第二节点N2右端无放电回路，所以在第三节点N3由截止电平切换为导通电平时，第一耦合模块203(即第一耦合电容C1)响应于第三节点N3的电位变化，通过耦合作用将第二节点N2的电位拉低，第二节点N2的电位等于VGL’-3*Vth-VGH’。第二节点N2拉低后的导通电平通过第一开关模块204(第四晶体管T4)传输至第一节点N1，第一节点N1的电位等于VGL’-4*Vth-VGH’。第一输出模块201(第一晶体管T1)响应于第一节点N1的导通电平而导通，第一晶体管T1线性开启，将第一电源电压信号端VGL的低电平电压信号传输至移位寄存器20的输出端OUT。第九晶体管T9导通，第九节点N9的电位为VGH’。
在高电位写入阶段t3，向第一时钟信号端SCK1提供导通电平，向触发信号输入端SIN和第二时钟信号端SCK2提供截止电平。第一输入模块701(即第十一晶体管T11)和第二开关模块704(即第十四晶体管T14)导通，第八节点N8和第一节点N1为截止电平，第八节点N8和第一节点N1的电位为VGH’，第一输出模块201(即第一晶体管T1)关断。第十二晶体管T12和第十五晶体管T15导通，第四节点N4和第七节点N7的电位为VGL’-Vth。第八晶体管T8导通，第九节点N9的电位为VGH’。第六节点N6维持截止电平，第二输出模块501(即第七晶体管T7)关断，移位寄存器20的输出端OUT维持输出前一阶段的低电平电压信号。第一保护单元401(即第二晶体管T2)导通，第五节点N5为截止电平，第五节点N5的电位为VGH’，放电阻断单元402(即第三晶体管T3)关断，第二节点N2维持导通电平，第二节点N2的电位为VGL’-2*Vth。
在第一高电平输出阶段t4，向第二时钟信号端SCK2提供导通电平，向触发信号输入端SIN和第一时钟信号端SCK1提供截止电平。第八节点N8和第一节点N1维持截止电平，第八节点N8和第一节点N1的电位为VGH’，第一输出模块201(即第一晶体管T1)关断。第四节点N4和第七节点N7维持导通电平，第四节点N4的电位为VGL’-Vth。第二耦合模块602(即第二耦合电容C3)通过耦合作用将第七节点N7的电位拉低，第七节点N7的电位为2*VGL’-Vth-VGH’，第一输出控制单元5021(即第八晶体管T8)导通，第九节点N9的电位为VGL’。第二输出控制单元5022(即第九晶体管T9)导通，第六节点N6为导通电平，第六节点N6的电位为VGL’-Vth，第二输出模块501(即第七晶体管T7)导通，将第二电源电压信号端VGH的高电平电压信号传输至移位寄存器20的输出端OUT。第三节点N3和第五节点N5为截止电平，第三节点N3和第五节点N5的电位为VGH’，第二节点N2维持导电电平，第二节点N2的电位为VGL’-2*Vth。
在第二高电平输出阶段t5，向第一时钟信号端SCK1提供导通电平，向触发信号输入端SIN和第二时钟信号端SCK2提供截止电平。第八节点N8和第一节点N1维持截止电平，第一输出模块201(即第一晶体管T1)关断。第十晶体管T0关断。第二输入模块702(即第十二晶体管T12)和第三开关模块705(即第十五晶体管T15)导通，第四节点N4和第七节点N7为导通电平，第四节点N4和第七节点N7的电位为VGL’-Vth。第一输出控制单元5021导通，第九节点N9为截止电平，第九节点N9的电位为VGH’。第二输出控制单元5022关断，第六节点N6维持导通电平，第六节点N6的电位为VGL’-Vth，第二输出模块501导通，将第二电源电压信号端VGH的高电平电压信号传输至移位寄存器20的输出端OUT。第三节点N3和第五节点N5为截止电平，第三节点N3和第五节点N5的电位为VGH’，第二节点N2维持导电电平，第二节点N2的电位为VGL’-2*Vth。
在第三高电平输出阶段t6，向触发信号输入端SIN和第二时钟信号端SCK2提供导通电平，向第一时钟信号端SCK1提供截止电平。第八节点N8和第一节点N1维持截止电平，第一输出模块201(即第一晶体管T1)关断。第四节点N4和第七节点N7维持导通电平，第四节点N4的电位为VGL’-Vth。第二耦合模块602(即第二耦合电容C3)通过耦合作用将第七节点N7的电位拉低，第七节点N7的电位为2*VGL’-Vth-VGH’，第一输出控制单元5021(即第八晶体管T8)导通，第九节点N9的电位为VGL’。第二输出控制单元5022(即第九晶体管T9)导通，第六节点N6为导通电平，第六节点N6的电位为VGL’-Vth，第二输出模块501(即第七晶体管T7)导通，将第二电源电压信号端VGH的高电平电压信号传输至移位寄存器20的输出端OUT。第三节点N3和第五节点N5为截止电平，第三节点N3和第五节点N5的电位为VGH’，第二节点N2维持导电电平，第二节点N2的电位为VGL’-2*Vth。
在低电平输出阶段t7，向触发信号输入端SIN、第一时钟信号端SCK1和第二时钟信号端SCK2提供截止电平。第二晶体管T2和第三晶体管T3导通，将触发信号输入端SIN的导通电平(如低电平)传输至第二节点N2。第八节点N8的电位为VGL’-Vth。第十四晶体管T14导通，第一节点N1的电位先由前一阶段的VGH’跳低至VGL’-Vth，在第一开关模块204(即第四晶体管T4)自身的寄生电容Cx的耦合作用下将第二节点N2的电位拉至更低。由于第二节点N2处于导通电平，所以第一开关模块204响应于第二节点N2的导通电平而导通，第二节点N2拉低后的导通电平通过第一开关模块204传输至第一节点N1，使得第一节点N1(即第一输出模块201的控制端)的电位被拉低至较低水平，如第一节点N1的电位为VGL’-n*Vth-VGH’，n为正整数。第一输出模块201(第一晶体管T1)响应于第一节点N1的导通电平而导通，第一晶体管T1线性开启，将第一电源电压信号端VGL的低电平电压信号传输至移位寄存器20的输出端OUT。第十晶体管T10导通，第六节点N6的电位为VGH’。第四节点N4和第七节点N7的电位为VGL’-Vth。
在低电平维持输出阶段t8，向触发信号输入端SIN和第二时钟信号端SCK2提供导通电平，向第一时钟信号端SCK1提供截止电平。第八节点N8和第一节点N1维持导通电平，第八节点N8的电位维持VGL’-Vth，第一节点N1的电位维持VGL’-n*Vth-VGH’，第一输出模块201(第一晶体管T1)响应于第一节点N1的导通电平而导通，第一晶体管T1线性开启，将第一电源电压信号端VGL的低电平电压信号传输至移位寄存器20的输出端OUT。第三输出控制单元5023(即第十晶体管T10)导通，第六节点N6为截止电平，第二输出模块501(即第七晶体管T7)关断。
在之后一段时间内会重复t7和t8阶段的输出低电平的阶段，在此不再赘述。
基于上述实施例提供的移位寄存器20，相应地，本申请实施例还提供了一种驱动方法，该驱动方法可以应用于上述实施例提供的移位寄存器20。
图10为本申请实施例提供的驱动方法的一种流程示意图。如图10所示，该驱动方法可以包括以下步骤：
S101、在低电平输出阶段，向第一时钟信号端提供导通电平，向触发信号输入端提供导通电平，以使第一输出控制模块在第一时钟信号端的控制下导通，将触发信号输入端的导通电平传输至第二节点，并利用第一开关模块自身的寄生电容的耦合作用和/或第一耦合模块的耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，第一输出模块响应于第一节点的导通电平而导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端。
本申请实施例的驱动方法，在低电平输出阶段，第一输出控制模块在第一时钟信号端的控制下将触发信号输入端的导通电平传输至第二节点，第一开关模块响应于第二节点的导通电平而导通，通过第一开关模块自身的寄生电容的耦合作用和/或第一耦合模块的耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，从而使得第一节点(即第一输出模块的控制端)的电位被拉低至较低水平，增大第一输出模块的开关程度，进而使得移位寄存器的输出端切换至输出低电平电压信号时无台阶波形，使得移位寄存器的输出端输出的低电平电压信号不再受第一输出模块的阈值电压的影响，这样可以改善甚至消除因第一输出模块的阈值电压不一致导致的显示面板的G向横纹的问题，提高显示面板的显示效果。
根据本申请的一些实施例，可选地，移位寄存器还包括第一输入模块、第二输入模块、第一电位调节模块、第二电位调节模块、第二输出模块、第二输出控制模块、第三输出控制模块、第一存储模块、第二耦合模块、第二开关模块和第三开关模块，第二输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，第一输出控制模块包括第一保护单元和放电阻断单元。
需要说明的是，上述各个模块的连接关系已在上文中详细描述，在此不再赘述。
相应地，在低电平输出阶段之前，驱动方法还可以包括：
在高电位写入阶段，向第一时钟信号端提供导通电平，向触发信号输入端和第二时钟信号端提供截止电平，第一输入模块和第二开关模块导通，第八节点和第一节点为截止电平，第一输出模块关断；第六节点维持截止电平，第二输出模块关断，移位寄存器的输出端维持输出前一阶段的电压信号；第一保护单元导通，第五节点为截止电平，放电阻断单元关断，第二节点维持导通电平；
在高电平输出阶段，第八节点和第一节点为截止电平，第一输出模块关断；第六节点为导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端。
根据本申请的一些实施例，可选地，在高电位写入阶段之前，驱动方法还可以包括：
在第一放电维持阶段，向触发信号输入端和第一时钟信号端提供导通电平，向第二时钟信号端提供截止电平，第一输入模块在第一时钟信号端的控制下导通，第二开关模块在第一电源电压信号端的控制下导通，第八节点和第一节点为导通电平；第三输出控制单元导通，第六节点为截止电平，第二输出模块关断，移位寄存器的输出端维持输出低电平电压信号；第一输出控制模块导通，第二节点为导通电平，第一电位调节模块导通，第三节点为截止电平；
在低电平放电维持阶段，向触发信号输入端和第二时钟信号端提供导通电平，向第一时钟信号端提供截止电平，第八节点维持导通电平，第六节点维持截止电平，第二输出模块关断；第三输出控制模块和第三开关模块导通，第四节点和第七节点为截止电平，第二电位调节模块和第一输出控制单元关断；第三节点由截止电平切换为导通电平，耦合模块响应于第三节点的电位变化，通过耦合作用将第二节点的电位拉低，第二节点拉低后的导通电平通过第一开关模块传输至第一节点，第一输出模块响应于第一节点的导通电平而导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端。
根据本申请的一些实施例，可选地，高电平输出阶段具体可以包括第一高电平输出阶段、第二高电平输出阶段和第三高电平输出阶段，其中：
在第一高电平输出阶段，向第二时钟信号端提供导通电平，向触发信号输入端和第一时钟信号端提供截止电平，第八节点和第一节点维持截止电平，第一输出模块关断；第四节点和第七节点维持导通电平，第二耦合模块通过耦合作用将第七节点的电位拉低，第一输出控制单元和第二输出控制单元导通，第六节点为导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
在第二高电平输出阶段，向第一时钟信号端提供导通电平，向触发信号输入端和第二时钟信号端提供截止电平，第八节点和第一节点维持截止电平，第一输出模块关断；第二输入模块和第三开关模块导通，第四节点和第七节点为导通电平，第一输出控制单元导通，第九节点为截止电平，第二输出控制单元关断，第六节点维持导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
在第三高电平输出阶段，向触发信号输入端和第二时钟信号端提供导通电平，向第一时钟信号端提供截止电平，第八节点和第一节点维持截止电平，第一输出模块关断；第四节点和第七节点维持导通电平，第二耦合模块通过耦合作用将第七节点的电位拉低，第一输出控制单元和第二输出控制单元导通，第六节点为导通电平，第二输出模块导通，将第二电源电压信号端的高电平电压信号传输至移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平。
根据本申请的一些实施例，可选地，在低电平维持输出阶段，向触发信号输入端和第二时钟信号端提供导通电平，向第一时钟信号端提供截止电平，第八节点和第一节点维持导通电平，第一输出模块导通，将第一电源电压信号端的低电平电压信号传输至移位寄存器的输出端；第三输出控制单元导通，第六节点为截止电平，第二输出模块关断。
需要说明的是，上述第一放电维持阶段t1、低电平放电维持阶段t2、高电位写入阶段t3、第一高电平输出阶段t4、第二高电平输出阶段t5、第三高电平输出阶段t6、低电平输出阶段t7和低电平维持输出阶段t8的具体工作过程已在介绍移位寄存器20时详细描述，在此不再赘述。
基于上述实施例提供的移位寄存器20，相应地，本申请实施例还提供了一种扫描驱动电路，扫描驱动电路可以包括多个级联的如上述实施例提供的移位寄存器20。
图11为本申请实施例提供的扫描驱动电路的一种电路示意图。如图11所示，根据本申请的一些实施例，可选地，扫描驱动电路1200可以设置在显示面板的两侧，如显示面板左右两侧的非显示区。即，可以实现双边驱动。每一侧的扫描驱动电路1200均可以包括多个级联的如上述实施例提供的移位寄存器20。
在其他实施例中，扫描驱动电路1200也可以位于显示面板的单侧，如显示面板的左侧或右侧，实现单边驱动，本申请实施例对此不作限定。
基于上述实施例提供的移位寄存器20和扫描驱动电路，本申请还提供了一种显示面板，显示面板包括上述实施例提供的移位寄存器20或扫描驱动电路。
基于上述实施例提供的显示面板，相应地，本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图12，图12为本申请实施例提供的显示装置的一种结构示意图。图12提供的显示装置1000包括本申请上述任一实施例提供的显示面板。图12实施例例如以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于移位寄存器20、扫描驱动电路或者显示面板的具体说明，本实施例在此不再赘述。
应当理解的是，本申请实施例附图提供的电路的具体结构仅仅是一些示例，并不用于限定本申请。另外，在不矛盾的情况下，本申请提供的上述各实施例可以相互结合。
需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。
本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。在权利要求书中，术语“包括”并不排除其他结构；数量涉及“一个”但不排除多个；术语“第一”、“第二”用于标示名称而非用于表示任何特定的顺序。权利要求中的任何附图标记均不应被理解为对保护范围的限制。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (10)

1.一种移位寄存器，其特征在于，包括：
第一输出模块，所述第一输出模块的控制端与第一节点电连接，所述第一输出模块的第一端与第一电源电压信号端电连接，所述第一输出模块的第二端与所述移位寄存器的输出端电连接；
第一输出控制模块，电连接于触发信号输入端、第一时钟信号端和第二节点；
第一耦合模块，所述第一耦合模块与所述第二节点电连接；
第一开关模块，所述第一开关模块的控制端和所述第一开关模块的第一端均与所述第二节点电连接，所述第一开关模块的第二端与所述第一节点电连接；
在低电平输出阶段，所述第一输出控制模块在所述第一时钟信号端的控制下将所述触发信号输入端的导通电平传输至所述第二节点，所述第一开关模块响应于所述第二节点的导通电平而导通，通过所述第一开关模块自身的寄生电容的耦合作用和/或所述第一耦合模块的耦合作用将所述第二节点的电位拉低，所述第二节点拉低后的导通电平通过所述第一开关模块传输至所述第一节点，所述第一输出模块响应于所述第一节点的导通电平而导通，将所述第一电源电压信号端的低电平电压信号传输至所述移位寄存器的输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括第一电位调节模块，所述第一电位调节模块的控制端与所述第二节点电连接，所述第一电位调节模块的第一端与第二时钟信号端电连接，所述第一电位调节模块的第二端与第三节点电连接；
所述第一耦合模块的第一端与所述第三节点电连接，所述第一耦合模块的第二端与所述第二节点电连接；
在所述低电平输出阶段之前的低电平放电维持阶段，所述第二时钟信号端由输出截止电平切换为输出导通电平，所述导通电平的电压值小于所述截止电平的电压值，所述第一电位调节模块将所述第二时钟信号端的导通电平传输至所述第三节点，所述第一耦合模块响应于所述第三节点的电位变化，通过耦合作用将所述第二节点的电位拉低；
优选地，所述移位寄存器还包括第二电位调节模块，所述第二电位调节模块的控制端与第四节点电连接，所述第二电位调节模块的第一端与第二电源电压信号端电连接，所述第二电位调节模块的第二端与所述第三节点电连接；
在所述低电平放电维持阶段的前一阶段，所述第二电位调节模块响应于所述第四节点的导通电平而导通，将所述第二电源电压信号端的高电平电压信号传输至所述第三节点，和/或，所述第一电位调节模块响应于所述第二节点的导通电平而导通，将所述第二时钟信号端的高电平电压信号传输至所述第三节点。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块包括第一保护单元和放电阻断单元；
所述第一保护单元的控制端与所述第一时钟信号端电连接，所述第一保护单元的第一端与所述触发信号输入端电连接，所述第一保护单元的第二端与第五节点电连接；
所述放电阻断单元连接于所述第五节点与所述第二节点之间；
在所述低电平输出阶段，所述第一保护单元和所述放电阻断单元导通，将所述触发信号输入端的导通电平传输至所述第二节点；
优选地，所述放电阻断单元的控制端和所述放电阻断单元的第一端均与所述第五节点电连接，所述放电阻断单元的第二端与所述第二节点电连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第二输出模块，所述第二输出模块的控制端与第六节点电连接，所述第二输出模块的第一端与第二电源电压信号端电连接，所述第二输出模块的第二端与所述移位寄存器的输出端电连接；
第二输出控制模块，电连接于所述第二电源电压信号端、第二时钟信号端、所述第六节点、第七节点和第八节点，所述第二输出控制模块用于响应于所述第七节点或所述第八节点的导通电平而导通，将所述第二电源电压信号端或所述第二时钟信号端的电压信号传输至所述第六节点；
优选地，所述第二输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，其中：
所述第一输出控制单元的控制端与所述第七节点电连接，所述第一输出控制单元的第一端与所述第二时钟信号端电连接，所述第一输出控制单元的第二端与第九节点电连接；
所述第二输出控制单元的控制端与所述第二时钟信号端电连接，所述第二输出控制单元的第一端与所述第九节点电连接，所述第二输出控制单元的第二端与所述第六节点电连接；
所述第三输出控制单元的控制端与所述第八节点电连接，所述第三输出控制单元的第一端与所述第二电源电压信号端电连接，所述第三输出控制单元的第二端与所述第六节点电连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第一存储模块，所述第一存储模块的第一端与所述第二电源电压信号端电连接，所述第一存储模块的第二端与所述第六节点电连接；
第二耦合模块，所述第二耦合模块的第一端与所述第七节点电连接，所述第二耦合模块的第二端与所述第九节点电连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：
第一输入模块，所述第一输入模块的控制端与所述第一时钟信号端电连接，所述第一输入模块的第一端与所述触发信号输入端电连接，所述第一输入模块的第二端与第八节点电连接，所述第八节点与所述第一节点电连接；
第二输入模块，所述第二输入模块的控制端与所述第一时钟信号端电连接，所述第二输入模块的第一端与所述第一电源电压信号端电连接，所述第二输入模块的第二端与第四节点电连接，所述第四节点与第七节点电连接；
第三输出控制模块，所述第三输出控制模块的控制端与所述第八节点电连接，所述第三输出控制模块的第一端与所述第一时钟信号端电连接，所述第三输出控制模块的第二端与所述第四节点电连接；
优选地，所述移位寄存器还包括：
第二开关模块，所述第二开关模块的控制端与所述第一电源电压信号端电连接，所述第二开关模块的第一端与所述第八节点电连接，所述第二开关模块的第二端与所述第一节点电连接；
第三开关模块，所述第三开关模块的控制端与所述第一电源电压信号端电连接，所述第三开关模块的第一端与所述第四节点电连接，所述第三开关模块的第二端与所述第七节点电连接。
7.一种驱动方法，其特征在于，应用于如权利要求1至6中任一项所述的移位寄存器，所述驱动方法包括：
在低电平输出阶段，向所述第一时钟信号端提供导通电平，向所述触发信号输入端提供导通电平，以使所述第一输出控制模块在所述第一时钟信号端的控制下导通，将所述触发信号输入端的导通电平传输至所述第二节点，并利用所述第一开关模块自身的寄生电容的耦合作用和/或所述第一耦合模块的耦合作用将所述第二节点的电位拉低，所述第二节点拉低后的导通电平通过所述第一开关模块传输至所述第一节点，所述第一输出模块响应于所述第一节点的导通电平而导通，将所述第一电源电压信号端的低电平电压信号传输至所述移位寄存器的输出端。
8.根据权利要求7所述的驱动方法，其特征在于，所述移位寄存器还包括第一输入模块、第二输入模块、第一电位调节模块、第二电位调节模块、第二输出模块、第二输出控制模块、第三输出控制模块、第一存储模块、第二耦合模块、第二开关模块和第三开关模块，所述第二输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，所述第一输出控制模块包括第一保护单元和放电阻断单元；
在所述低电平输出阶段之前，所述驱动方法还包括：
在高电位写入阶段，向所述第一时钟信号端提供导通电平，向所述触发信号输入端和第二时钟信号端提供截止电平，所述第一输入模块和所述第二开关模块导通，第八节点和所述第一节点为截止电平，所述第一输出模块关断；第六节点维持截止电平，所述第二输出模块关断，所述移位寄存器的输出端维持输出前一阶段的电压信号；所述第一保护单元导通，第五节点为截止电平，所述放电阻断单元关断，第二节点维持导通电平；
在高电平输出阶段，第八节点和所述第一节点为截止电平，所述第一输出模块关断；第六节点为导通电平，所述第二输出模块导通，将所述第二电源电压信号端的高电平电压信号传输至所述移位寄存器的输出端；
优选地，在所述高电位写入阶段之前，所述驱动方法还包括：
在第一放电维持阶段，向所述触发信号输入端和所述第一时钟信号端提供导通电平，向第二时钟信号端提供截止电平，所述第一输入模块在所述第一时钟信号端的控制下导通，所述第二开关模块在第一电源电压信号端的控制下导通，第八节点和所述第一节点为导通电平；所述第三输出控制单元导通，第六节点为截止电平，所述第二输出模块关断，所述移位寄存器的输出端维持输出低电平电压信号；所述第一输出控制模块导通，所述第二节点为导通电平，所述第一电位调节模块导通，第三节点为截止电平；
在低电平放电维持阶段，向所述触发信号输入端和所述第二时钟信号端提供导通电平，向所述第一时钟信号端提供截止电平，第八节点维持导通电平，所述第六节点维持截止电平，所述第二输出模块关断；所述第三输出控制模块和所述第三开关模块导通，第四节点和第七节点为截止电平，所述第二电位调节模块和所述第一输出控制单元关断；第三节点由截止电平切换为导通电平，所述耦合模块响应于所述第三节点的电位变化，通过耦合作用将所述第二节点的电位拉低，所述第二节点拉低后的导通电平通过所述第一开关模块传输至所述第一节点，所述第一输出模块响应于所述第一节点的导通电平而导通，将所述第一电源电压信号端的低电平电压信号传输至所述移位寄存器的输出端。
9.根据权利要求8所述的驱动方法，其特征在于，所述高电平输出阶段具体包括第一高电平输出阶段、第二高电平输出阶段和第三高电平输出阶段，其中：
在所述第一高电平输出阶段，向所述第二时钟信号端提供导通电平，向所述触发信号输入端和所述第一时钟信号端提供截止电平，所述第八节点和所述第一节点维持截止电平，所述第一输出模块关断；第四节点和第七节点维持导通电平，所述第二耦合模块通过耦合作用将所述第七节点的电位拉低，所述第一输出控制单元和所述第二输出控制单元导通，所述第六节点为导通电平，所述第二输出模块导通，将所述第二电源电压信号端的高电平电压信号传输至所述移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
在所述第二高电平输出阶段，向所述第一时钟信号端提供导通电平，向所述触发信号输入端和所述第二时钟信号端提供截止电平，所述第八节点和所述第一节点维持截止电平，所述第一输出模块关断；所述第二输入模块和所述第三开关模块导通，第四节点和第七节点为导通电平，所述第一输出控制单元导通，第九节点为截止电平，所述第二输出控制单元关断，第六节点维持导通电平，所述第二输出模块导通，将所述第二电源电压信号端的高电平电压信号传输至所述移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
在所述第三高电平输出阶段，向所述触发信号输入端和所述第二时钟信号端提供导通电平，向所述第一时钟信号端提供截止电平，所述第八节点和所述第一节点维持截止电平，所述第一输出模块关断；第四节点和第七节点维持导通电平，所述第二耦合模块通过耦合作用将所述第七节点的电位拉低，所述第一输出控制单元和所述第二输出控制单元导通，所述第六节点为导通电平，所述第二输出模块导通，将所述第二电源电压信号端的高电平电压信号传输至所述移位寄存器的输出端；第三节点和第五节点为截止电平，第二节点维持导电电平；
优选地，在所述低电平输出阶段之后，所述驱动方法还包括：
在低电平维持输出阶段，向所述触发信号输入端和所述第二时钟信号端提供导通电平，向所述第一时钟信号端提供截止电平，所述第八节点和所述第一节点维持导通电平，所述第一输出模块导通，将所述第一电源电压信号端的低电平电压信号传输至所述移位寄存器的输出端；所述第三输出控制单元导通，所述第六节点为截止电平，所述第二输出模块关断。
10.一种扫描驱动电路，其特征在于，包括多个级联的如权利要求1至6中任一项所述的移位寄存器。
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