JP6555609B2

JP6555609B2 - イメージセンサ

Info

Publication number: JP6555609B2
Application number: JP2015089401A
Authority: JP
Inventors: 関根　裕之; 裕之関根
Original assignee: Tianma Japan Ltd
Current assignee: Tianma Japan Ltd
Priority date: 2015-04-24
Filing date: 2015-04-24
Publication date: 2019-08-07
Anticipated expiration: 2035-04-24
Also published as: JP2016208351A; US20160316161A1; US9712770B2; CN106067951A; CN106067951B

Description

本発明は、イメージセンサに関し、特に各画素に増幅回路を設けたイメージセンサに関する。

Ｘ線の透過像により調査対象の内部を非破壊で検査する技術は、医療、工業用非破壊検査の分野などにおいて、欠くことのできない技術となっている。特にＸ線の透過像を電子データとして直接取り込むＸ線イメージセンサは、撮影の迅速性、画像処理による読影補助、動画対応可能などの理由から、広く用いられるようになった。このＸ線イメージセンサとして主に用いられているのは、ＦｌａｔＰａｎｅｌＤｅｔｅｃｔｏｒ（ＦＰＤ）と呼ばれるデバイスであり、Ｍｅｔａｌ−ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＯＳ）型イメージセンサの一種である。ＦＰＤは２次元に配置された各画素に、Ｘ線を電荷に変換する光電変換部と、光電変換部に蓄積された信号電荷を外部に取り出すスイッチング素子を配置したものである。ＦＰＤは、ガラスなどの大面積基板上に薄膜半導体技術を用いて作製される。それは、Ｘ線に対応可能な縮小光学系を容易に作ることができないため、ＦＰＤの大きさが調査対象と同等以上必要となるからである。従って、画素に配置されるスイッチング素子として、ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ（ＴＦＴ）が用いられる。

ＦＰＤはＸ線を電荷に変換する方式の違いにより大きく２つに分類される。一つは、Ｘ線を可視光に変換し、その可視光を電荷に変換する間接変換方式であり、もう一つは、Ｘ線を直接電荷に変換する直接変換方式である。間接変換方式のＦＰＤの従来例として、特許文献１の第５図に開示された構造がある。これは、フォトダイオードとトランジスタの形成部に絶縁膜を介して蛍光体層が積層された構造を有している。Ｘ線の照射により蛍光体層が可視光を発光し、その可視光をフォトダイオードで電荷に変換している。またこの例では、フォトダイオードとトランジスタをａｍｏｒｐｈｏｕｓｓｉｌｉｃｏｎ（ａ−Ｓｉ）で形成する例を開示している。一方、直接変換方式のＦＰＤの従来例として、特許文献２の図１に開示された構造がある。これはトランジスタに光導電層が接続された画素が、基板上に形成された構造を有している。Ｘ線は光導電層で吸収され直接電荷に変換される。この例では、光導電体層としてＺｎＯ、ＣｄＳ、ＣｄＳｅなどを用いる方法を開示している。これら両方式のＦＰＤは、信号は電荷として出力され、外部に設けられた積分器等の信号検出回路で電圧に変換され、デジタル化される。ここで示した例は、各画素で得られた信号電荷そのものを出力するため、信号電荷を画素内で増幅していないという意味で、Ｐａｓｓｉｖｅ−ＰｉｘｅｌＳｅｎｓｏｒ（ＰＰＳ）と分類される場合がある。

近年、医療の分野において、Ｘ線診断装置に対し、低被曝化、高精細化が強く求められるようになってきた。低被曝化のためにＸ線照射量を減らすと、ＦＰＤで検出される信号電荷が減少し、Ｓ／Ｎ比を劣化させる。また、高精細化のためにＦＰＤの画素サイズを小さくしても、それに応じて信号電荷も減少しＳ／Ｎ比が劣化する。つまり、低被曝化と高精細化を両立させるには、ＦＰＤのＳ／Ｎ比を高くすることが必要不可欠となるのである。

イメージセンサの高Ｓ／Ｎ化のための技術として、ＣＭＯＳイメージセンサに適用されているＡｃｔｉｖｅ−ＰｉｘｅｌＳｅｎｓｏｒ（ＡＰＳ）という方法がある。これは、イメージセンサの各画素に、フォトダイオード等の光電変換素子の他に増幅回路を設け、光電変換素子の信号を増幅し、出力するという技術である。この技術によれば、信号のＳ／Ｎ比を悪化させることなく、イメージセンサの高精細化が可能となる。ＣＭＯＳイメージセンサは、通常、単結晶Ｓｉ基板上に集積され、主に光学カメラ等に用いられるものであるが、このＡＰＳ技術を薄膜半導体に適用する試みが行われてきた。例えば、特許文献３で開示された方法などである。

しかしながら、ＡＰＳを薄膜半導体へ適用するには、ＴＦＴの閾値電圧ばらつきを補正する手段が必須となる。例えば、薄膜半導体として多結晶ＳｉＴＦＴの場合、閾値電圧の面内ばらつきが極めて大きいという問題がある。このばらつきは、多結晶Ｓｉの結晶粒径のばらつきなどに起因する本質的な問題である。一方、ａ−ＳｉＴＦＴを信号の増幅に用いた場合、アモルファスという構造から、多結晶ＳｉＴＦＴのような結晶構造に起因する閾値電圧のばらつきという問題は生じない。しかし、信頼性上の問題が生ずる。それは、ａ−ＳｉＴＦＴではゲート−ソース間に電圧が印加され続けると、閾値電圧が大きく変動するという現象である。増幅回路に用いるＴＦＴには、ゲート−ソース間に常にＴＦＴを導通状態とする電圧が印加され続ける。そのため、増幅回路用ＴＦＴの閾値電圧が変動し、それに伴い出力電圧も変動してしまうのである。この信頼性に関わる課題は、アモルファス酸化物半導体を用いたＴＦＴでも同様に発生する。

このようなＴＦＴの閾値ばらつきに伴う、画素の出力ばらつきを補正する手段として、幾つかの方法が提案されている。

一つは特許文献４に開示されているように、イメージセンサの動作開始前に、各画素の増幅用ＴＦＴにリファレンス電圧を供給し、その際の出力ばらつきをメモリ等に保持し、動作時には検出された信号からばらつき成分を除去するという方法である。しかしこの方法では、イメージセンサの信号を検出する検出回路のダイナミックレンジを極めて大きく設定しなければならないという問題が生ずる。例えば、薄膜半導体として多結晶Ｓｉを用いた場合、ＴＦＴの閾値電圧ばらつきは１Ｖ以上になる場合が有る。これは、イメージセンサの出力電圧振幅が１Ｖ程度であることを考えると、検出回路のダイナミックレンジを倍以上に設定しなければならないことを意味する。検出回路の精度と動作速度を維持したままダイナミックレンジを倍以上にすることは、検出回路の設計を困難化させ、製造コストを高くする要因となる。

もう一つは、ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ（ＣＤＳ）と呼ばれる技術である。この技術は、イメージセンサの信号成分を含んだ出力電圧と、フォトダイオードをリセット後の出力電圧との差分をとることで、増幅回路のオフセット電圧誤差を除去する手法である。これをＭＯＳ型イメージセンサに適用した例を図１３に示す。この図は、１画素分の回路２００とＣＤＳを行う信号処理回路６００とを示した回路図である。イメージセンサの１画素２００は、フォトダイオード２１０と、増幅用トランジスタ２２０、選択用トランジスタ２３０とリセット用トランジスタ２４０で構成されている。選択用トランジスタ２３０のソース端子は信号線Ｄｍに接続されており、各信号線には負荷抵抗３１０が接続されている。選択用トランジスタ２３０が導通状態となった場合、増幅用トランジスタ２２０と負荷抵抗３１０とで、ソースフォロワ回路が構成されている。信号処理回路６００は、初段アンプ６１０、スイッチ６２０、スイッチ６２１、容量６３０、容量６３１、差動アンプ６１１で構成されている。

図１４のタイミングチャートを用いてＣＤＳの動作を説明する。時刻ｔ０において選択信号Ｇｎがハイレベルとなり、選択用トランジスタ２３０が導通状態となり、増幅用トランジスタ２２０のソース電位が信号線Ｄｍに設けられた負荷抵抗３１０の両端電位として出力される。時刻ｔ１において制御信号φ１がハイレベルとなり、スイッチ６２０が導通状態となり、時刻ｔ２において制御信号φ１がローレベルに変わりスイッチ６２０が非導通状態となることで、この時の負荷抵抗３１０の電圧Ｖ１が容量６３０に保持される。時刻ｔ３において、リセット制御信号Ｒｎがハイレベルとなり、リセットトランジスタ２４０が導通状態となることで、フォトダイオード２１０のカソード電位がＶＢＰにリセットされる。時刻ｔ４において制御信号φ２がハイレベルとなり、スイッチ６２１が導通状態となり、時刻ｔ５において制御信号φ２がローレベルに変わりスイッチ６２１が非導通状態となることで、このときの負荷抵抗３１０の電圧Ｖ１が容量６３１に保持される。

ここで、初段アンプ６１０と差動アンプ６１１の電圧増幅率が共に１であるとする。時刻ｔ２におけるフォトダイオード２１０のカソード電圧ＶｐｃがＶｓｉｇであったとすると、Ｖ１の電圧はα・Ｖｓｉｇ−Ｖｏｆとなり、これが容量６３０に保持されることになる。時刻ｔ５では、フォトダイオード２１０のカソード電圧がＶＢＰにリセットされているので、Ｖ１の電圧はα・ＶＢＰ−Ｖｏｆとなる。この電圧が容量６３１に保持されることになるため、差動アンプ６１１の出力Ｖ４は、α（Ｖｓｉｇ−ＶＢＰ）となる。αは増幅用トランジスタ２２０と負荷抵抗３１０で構成されるソースフォロワ回路の電圧増幅率であり、Ｖｏｆはオフセット電圧である。オフセット電圧Ｖｏｆは増幅用トランジスタ２２０の閾値電圧に依存した値であり、個々の画素の増幅用トランジスタ２２０の閾値電圧がばらつくと、オフセット電圧Ｖｏｆもばらつくことになる。しかし、ＣＤＳ動作を行う事で、差動アンプ６１１の出力電圧には、オフセット電圧が含まれなくなることから、増幅用トランジスタ２２０の閾値電圧のばらつきによる影響を受け無くすることができる。

しかし、図１３で示したイメージセンサでは、光感度が低下するという問題が生ずる。ＣＤＳを行う場合、光信号に応じた出力と、フォトダイオードのリセット電圧に応じた出力とが必要になる。そのため、画素を選択する選択信号と、フォトダイオードをリセットするリセット制御信号とが必要となる。これらは画素行毎に設けなければならず、その配線を敷設するための面積が必要となり、画素の面積におけるフォトダイオードの面積の割合であるフィルファクターが小さくなってしまう。結果として、光感度が低下するのである。さらに、１つの画素行毎に選択信号とリセット制御信号とを供給するための駆動回路が必要となり、イメージセンサの製造コストが上昇する。

ＡＰＳ画素を有したイメージセンサにおいて、リセット制御用の専用信号を用いることなく、リセット動作を行う方法が、特許文献５の図２に開示されている。ここで開示された方法は、センサのリセットを次の選択信号で代用する方法である。これにより、専用のリセット配線を敷設する必要がなく、フィルファクターを低下させることもない。

特開平４−２０６５７３号公報特開平１１−２１１８３２号公報特開平１−１８４９５４号公報特開平１０−１０８０７５号公報特開平１０−１０８０７４号公報

しかしながら、この方法では、各画素の増幅用トランジスタの閾値電圧のばらつきによる出力信号のばらつきを補正することができない。ＣＤＳにより増幅用トランジスタの閾値電圧ばらつきを補正するには、増幅用トランジスタに信号が入力されているときの出力と、増幅用トランジスタにフォトダイオードのリセット電圧あるいはリファレンス電圧が入力されているときの出力との差分をとる必要がある。しかしながら、ここで開示されている方法では、ある画素のリセットが、別の画素の信号を出力する期間に行われるため、増幅用トランジスタにフォトダイオードのリセット電圧が入力されているときの出力を取り出すことができない。従って、画素の増幅用トランジスタのオフセットばらつきを補正するＣＤＳは実施不可能である。付け加えるならば、特許文献５において触れられているＣＤＳは、積分器に対して行われるものであり、画素の増幅用トランジスタに対しては実施されていない。

本発明の目的は、上記課題を鑑み、各画素に薄膜半導体による増幅用トランジスタを配置したイメージセンサにおいて、光感度を低下させることなく、増幅用トランジスタの初期特性に起因する閾値電圧のばらつき、経時変化に起因する閾値電圧のばらつきを補償できる、イメージセンサの構成および動作方法を提供することである。

上記目的を達成するために、本発明の第１の観点に関わるイメージセンサは、縦、横に配置された複数の信号線及び複数の行選択線で区画された画素の各々に、光電変換素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタが配置されたイメージセンサであって、前記光電変換素子は、第１の端子が前記第１のトランジスタのゲート端子に接続され、第２の端子が第１の電源線に接続されており、前記第１のトランジスタは、ドレイン端子が第２の電源線に接続され、ソース端子が前記第２のトランジスタのドレイン端子に接続され、前記第２のトランジスタは、ゲート端子が前記行選択線に接続され、ソース端子が前記信号線に接続され、前記第３のトランジスタは、ゲート端子が隣接する画素行の行選択線に接続され、ドレイン端子が第３の電源線に接続され、ソース端子が前記光電変換素子の前記第１の端子に接続され、前記画素の画素行の各々に配置される行選択線の数は１つであり、前記行選択線には、１画素行分の信号が前記信号線から読み取られる期間よりも長いアクティブ期間に亘って、信号が印加されるようにしてあり、前記アクティブ期間は、隣接する行選択線に信号が印加される期間と時間的に一部重なることを特徴とする。

上記目的を達成するために、本発明の第２の観点に関わるイメージセンサは、一端が前記光電変換素子の前記第１の端子に接続され、他端が前記第３のトランジスタの前記ゲート端子に接続される容量を備えることを特徴とする。

上記目的を達成するために、本発明の第３の観点に関わるイメージセンサは、前記イメージセンサの全画素の信号を読み出す期間において、前記行選択線に信号が印加される期間が１回だけであることを特徴とする。

上記目的を達成するために、本発明の第４の観点に関わるイメージセンサは、前記信号線の一端に接続され、前記アクティブ期間中における時間的に重なりのある期間に前記信号線に印加される電圧と、前記アクティブ期間中における時間的に重なりのない期間に前記信号線に印加される電圧との差分を出力する信号処理回路を備えることを特徴とする。

上記目的を達成するために、本発明の第５の観点に関わるイメージセンサは、前記第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタは各々、ｎ型トランジスタであり、前記光電変換素子は、前記第１の端子がカソード端子であり、前記第２の端子がアノード端子であるフォトダイオードであることを特徴とする。

上記目的を達成するために、本発明の第６の観点に関わるイメージセンサは、前記第１の電源線に印加される電圧は、前記第２の電源線に印加される電圧よりも低いことを特徴とする。
上記目的を達成するために、本発明の第７の観点に関わるイメージセンサは、縦、横に配置された複数の信号線及び複数の行選択線で区画された画素の各々に、光電変換素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタが配置されたイメージセンサであって、前記光電変換素子は、第１の端子が前記第１のトランジスタのゲート端子に接続され、第２の端子が第１の電源線に接続されており、前記第１のトランジスタは、ドレイン端子が第２の電源線に接続され、ソース端子が前記第２のトランジスタのドレイン端子に接続され、前記第２のトランジスタは、ゲート端子が前記行選択線に接続され、ソース端子が前記信号線に接続され、前記第３のトランジスタは、ゲート端子が隣接する画素行の行選択線に接続され、ドレイン端子が第３の電源線に接続され、ソース端子が前記光電変換素子の前記第１の端子に接続され、前記行選択線には、１画素行分の信号が前記信号線から読み取られる期間よりも長いアクティブ期間に亘って、信号が印加されるようにしてあり、前記アクティブ期間は、隣接する行選択線に信号が印加される期間と時間的に一部重なり、一端が前記光電変換素子の前記第１の端子に接続され、他端が前記第３のトランジスタの前記ゲート端子に接続される容量を備えることを特徴とする。
上記目的を達成するために、本発明の第８の観点に関わるイメージセンサは、縦、横に配置された複数の信号線及び複数の行選択線で区画された画素の各々に、光電変換素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタが配置されたイメージセンサであって、前記光電変換素子は、第１の端子が前記第１のトランジスタのゲート端子に接続され、第２の端子が第１の電源線に接続されており、前記第１のトランジスタは、ドレイン端子が第２の電源線に接続され、ソース端子が前記第２のトランジスタのドレイン端子に接続され、前記第２のトランジスタは、ゲート端子が前記行選択線に接続され、ソース端子が前記信号線に接続され、前記第３のトランジスタは、ゲート端子が隣接する画素行の行選択線に接続され、ドレイン端子が第３の電源線に接続され、ソース端子が前記光電変換素子の前記第１の端子に接続され、前記行選択線には、１画素行分の信号が前記信号線から読み取られる期間よりも長いアクティブ期間に亘って、信号が印加されるようにしてあり、前記アクティブ期間は、隣接する行選択線に信号が印加される期間と時間的に一部重なり、前記信号線の一端に接続され、前記アクティブ期間中における時間的に重なりのある期間に前記信号線に印加される電圧と、前記アクティブ期間中における時間的に重なりのない期間に前記信号線に印加される電圧との差分を出力する信号処理回路を備えることを特徴とする。

本発明によれば、イメージセンサの光感度を低下させず、製造コストを高くすることなく、増幅用トランジスタの初期特性に起因する閾値電圧のばらつき、経時変化による閾値電圧のばらつきを補償することが可能となる。

本発明のイメージセンサの構成を示したブロック図である。本発明のイメージセンサの画素の構成を示した回路図である。本発明のイメージセンサに適用可能な検出回路の回路図である。本発明のイメージセンサに適用可能な駆動回路の回路図である。本発明のイメージセンサの駆動方法を示したタイミングチャートである。本発明のイメージセンサに適用可能な信号処理回路の回路図である。本発明のイメージセンサの駆動方法を示したタイミングチャートである。本発明のイメージセンサに適用可能な検出回路の回路図である。本発明のイメージセンサに適用可能な検出回路の回路図である。本発明のイメージセンサに適用可能な駆動回路の動作を示したタイミングチャートである。本発明のイメージセンサの画素の構成を示した回路図である。本発明のイメージセンサの画素の構成を示した回路図である。従来のイメージセンサの構成を示した回路図である。従来のイメージセンサの動作を示したタイミングチャートである。

（実施形態１）
本発明の実施形態１に係わるイメージセンサについて図面を参照して詳細に説明する。尚、各図面における構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも断面を意味するものではない。

図１は本発明に関わるイメージセンサ１００の構成を示したものである。イメージセンサ１００は、縦横にマトリクス状に配置された画素２００、画素列毎に設けられた信号線Ｄ１〜Ｄ４、及びその信号線Ｄ１〜Ｄ４それぞれに接続された検出回路３００を備える。また、イメージセンサ１００は、画素行毎に設けられた行選択線Ｇ１〜Ｇ５、その行選択線Ｇ１〜Ｇ５を駆動する駆動回路４００、及び各画素２００に電圧を供給する電源回路５００で構成されている。電源回路５００には、電源線ＶＤＤ（第２の電源線）、ＶＢＰ（第３の電源線）、及びＶＢＭ（第１の電源線）が接続されており、それぞれが各画素２００に対して電圧を出力する。尚、以下では、電源線ＶＤＤ、ＶＢＰ、ＶＢＭの電圧をそれぞれ、ＶＤＤ、ＶＢＰ、ＶＢＭとも称する。

図２は本発明のイメージセンサ１００の１つの画素２００の等価回路を示したものである。尚、各画素２００の構成は同様であるため、特に断りのない限り、以下ではｍ列目の信号線Ｄｍと、ｎ行目の行選択線Ｇｎとで区画された画素２００を代表して説明する。画素２００は、フォトダイオード（光電変換素子）２１０、増幅用トランジスタ（第１のトランジスタ）２２０、選択用トランジスタ（第２のトランジスタ）２３０、及びリセット用トランジスタ（第３のトランジスタ）２４０で構成されている。増幅用トランジスタ２２０、選択用トランジスタ２３０、及びリセット用トランジスタ２４０は例えば、ｎ型のＴＦＴである。フォトダイオード２１０は、アノードが電源線ＶＢＭに接続され、カソードが増幅用トランジスタ２２０のゲート端子及びリセット用トランジスタ２４０のソース端子に接続されている。増幅用トランジスタ２２０は、ドレイン端子が電源線ＶＤＤに接続され、ソース端子が選択用トランジスタ２３０のドレイン端子に接続されている。選択用トランジスタ２３０は、ゲート端子が行選択線Ｇｎに接続され、ソース端子が信号線Ｄｍに接続されている。リセット用トランジスタ２４０は、ドレイン端子が電源線ＶＢＰに接続され、ゲート端子が行選択線Ｇｎ＋１に接続されている。ここで電圧ＶＢＰは電圧ＶＢＭよりも高くなるように設定され、ＶＢＰ−ＶＢＭの値がフォトダイオード２１０の逆バイアス電圧となるようにする。また電圧ＶＤＤは電圧ＶＢＰと同じかそれ以上の電圧に設定される。従って、電圧ＶＢＭは電圧ＶＤＤより低い。

本発明のイメージセンサ１００の検出回路３００は、各信号線Ｄ１〜Ｄ４に接続された検出部がアレイ状に配置されたものであり、検出部としては、図３の回路図で示したものなどを用いることができる。図３で示した検出部は、信号線Ｄｍに接続されたものであり、負荷抵抗３１０、放電用トランジスタ３２０とで構成されている。負荷抵抗３１０は、一端が信号線Ｄｍに接続され、他端が電源線ＶＳＳへ接続されている。放電用トランジスタ３２０は、ドレイン端子が信号線Ｄｍに接続され、ソース端子が電源線ＶＳＳに接続され、ゲート端子が制御線ＬＲＳＴに接続されている。尚、以下では電源線ＶＳＳの電圧をＶＳＳとも称し、制御線ＬＲＳＴに印加される信号をＬＲＳＴとも称する。ここで、負荷抵抗３１０の抵抗値は、信号線Ｄｍの寄生容量との積で決まる時定数が、画素２００の選択用トランジスタ２３０が導通状態となる期間の少なくとも１００倍以上で、可能な限り大きくなるように設定される。また、電圧ＶＳＳは電圧ＶＤＤよりも小さくなるように設定される。

本発明のイメージセンサ１００の駆動回路４００は、行選択線Ｇ１〜Ｇ５に順次パルスを出力する機能を有する回路であり、例えば図４で示すように、Ｄフリップフロップ（Ｄ−ＦＦ）４１０を縦列に接続し、その出力にＡＮＤゲート４２０を接続した回路を用いることができる。各Ｄ−ＦＦ４１０の出力は、対応するＡＮＤゲート４２０に入力されると共に、接続してある他のＤ−ＦＦ４１０に入力される。また、各ＡＮＤゲート４２０は、対応する行選択線Ｇ１〜５の何れかにパルスを出力するように接続されている。奇数番目の行選択線Ｇ１、Ｇ３、Ｇ５に対応するＡＮＤゲート４２０は、対応するＤ−ＦＦ４１０の出力と、制御線ＤＥＣ１からデコーダ信号ＤＥＣ１とを入力とする。偶数番目の行選択線Ｇ２、Ｇ４に対応するＡＮＤゲート４２０は、対応するＤ−ＦＦ４１０の出力と、制御線ＤＥＣ２からデコーダ信号ＤＥＣ２とを入力とする。このように構成された駆動回路４００は、各行選択線Ｇ１〜Ｇ５に順次パルスを出力するように動作する。尚、駆動回路４００の動作については後述する。

次に、本発明のイメージセンサ１００の動作について図５のタイミングチャートを用いて説明する。本発明のイメージセンサ１００は、各画素２００の信号を横方向に配置された画素行単位で信号を読み取る動作を行う。図５における期間Ｔｎは、ｎ行目の画素行の信号を読み取る期間である。ｎ行目の画素行の画素２００の選択用トランジスタ２３０のゲート端子は、行選択線Ｇｎに接続されており、期間Ｔｎでは行選択線Ｇｎがハイレベルであるため、選択用トランジスタ２３０は導通状態である。時刻Ｔ０において、検出部の制御信号ＬＲＳＴがハイレベルとなり、各信号線Ｄ１〜Ｄ４の電位はＶＳＳへリセットされる。期間ＴＡｎの中で制御信号ＬＲＳＴがローレベルに変化した後、ｎ行目の各画素２００のフォトダイオード２１０に保持された信号電圧がそれぞれ、増幅用トランジスタ２２０を介して各信号線Ｄ１〜Ｄ４に出力される。このときの信号線Ｄｍの電圧をＶａとする。期間ＴＢｎの始まりである時刻Ｔ１に、制御信号ＬＲＳＴがハイレベルとなり、各信号線Ｄ１〜Ｄ４の電位はＶＳＳへリセットされる。またｎ＋１行目の行選択線Ｇｎ＋１もハイレベルとなる。ｎ行目の各画素２００のリセット用トランジスタ２４０のゲートは、行選択線Ｇｎ＋１に接続されているため、ｎ行目の各画素２００のフォトダイオード２１０のカソード電圧は電圧ＶＢＰにリセットされる。そして、制御信号ＬＲＳＴがローレベルへ変化した後、ｎ行目の各画素２００の増幅用トランジスタ２２０のゲートに電圧ＶＢＰを入力したときの電圧が、信号線Ｄ１〜Ｄ４それぞれへ出力される。このときの信号線Ｄｍの電圧をＶｂとする。

期間ＴＢｎでは、行選択線ＧｎとＧｎ＋１とが共にハイレベルである。そのため、ｎ行目とｎ＋１行目の画素行の選択用トランジスタ２３０が導通状態となる。しかし、信号線Ｄｍにはｎ行目のフォトダイオード２１０のカソード電圧であるＶＢＰに応じた電圧が出力される。その理由を以下に説明する。

フォトダイオード２１０に光が照射された場合、フォトダイオード２１０のカソード電圧は照射された光量に応じてＶＢＰよりも小さくなる。また、光が照射されない場合でも、フォトダイオード２１０のカソード−アノード間にはリーク電流が流れるため、カソード電圧はＶＢＰよりも小さくなる。さらに、リセット用トランジスタ２３０にｎ型トランジスタを用いていることから、リセット動作が終了しゲート電圧が低下することに伴い、リセット用トランジスタ２４０のソース−ゲート間の寄生容量を介したフィードスルーにより、フォトダイオード２１０のカソード電圧が減少する。したがって、期間ＴＢｎにおいてｎ行目の画素２００のフォトダイオード２１０のカソード電圧の方が、ｎ＋１行目の画素２００のフォトダイオード２１０のカソード電圧よりも高くなる。

一方、画素２００の増幅用トランジスタ２２０をｎ型とした場合、増幅用トランジスタ２２０は接続された信号線Ｄｍの電位を上昇させることはできても下降させることができない。さらに、信号線Ｄｍに接続された負荷抵抗３１０の抵抗値と、信号線Ｄｍの寄生容量とで決まる時定数の値を、期間Ｔｎの１００倍以上に設定しているので、期間Ｔｎにおいて、信号線Ｄｍの電位が低下することはほとんどない。ちなみに、信号線Ｄｍの寄生容量と負荷抵抗３１０とで決まる時定数がＴｎの１００倍であり、増幅用トランジスタ２２０のソース電位が、入力に対応した出力電圧に達し、オフ状態とみなせる状態になったと仮定した場合、期間Ｔｎにおいて、負荷抵抗３１０を流れる電流により変動する信号線Ｄｍの電圧変動率は１％以下である。そのため、期間ＴＢｎでは、ｎ行目の画素２００のフォトダイオード２１０のカソード電圧とｎ＋１行目の画素２００のフォトダイオード２１０のカソード電圧との内、電圧の高いｎ行目の画素２００のカソード電圧に依存した出力が、ｎ行目の画素２００の増幅用トランジスタ２２０を介して信号線Ｄｍに出力される。

画素２００内の増幅用トランジスタ２２０、及び選択用トランジスタ２３０と、信号線Ｄｍに接続された負荷抵抗３１０とは、ソースフォロワ回路を形成する。選択用トランジスタ２３０のオン抵抗が十分小さく、負荷抵抗３１０の値が十分大きい場合、増幅用トランジスタ２２０のゲートに電圧ＶＧを印加すると信号線Ｄｍの電圧は下記式（１）で表される。

ここで、αはソースフォロワ回路の電圧増幅率であり、１以下の値となる。また、Ｖｏｆはオフセット電圧であり、増幅用トランジスタ２２０の閾値電圧に依存した値となる。期間ＴＡｎにおけるｎ行目の画素２００のフォトダイオード２１０のカソード電圧をＶｓとすると、前出の電圧Ｖａは下記式（２）で表される。

同様に電圧Ｖｂは下記式（３）で表される。

従って、ＣＤＳ動作により、電圧ＶａとＶｂとの差分を取ることで、増幅用トランジスタ２２０の閾値電圧に依存したオフセット電圧Ｖｏｆを取り除くことができる。

ＣＤＳ動作を実現する信号処理回路６００の一例を図６に示す。この信号処理回路６００は、初段アンプ６１０、差動アンプ６１１、２つのスイッチ６２０、６２１、２つの容量６３０、６３１とで構成される。スイッチ６２０は制御信号φ１で制御され、スイッチ６２１は、制御信号φ２で制御される。初段アンプ６１０の入力端子は信号線Ｄｍに接続されている。そして、初段アンプ６１０の入力インピーダンスは高く設定されていることが望ましい。図７は動作を示したタイミングチャートである。以下では、説明の便宜上、初段アンプ６１０及び差動アンプ６１１の電圧増幅ゲインが１の場合について説明するが、１以外の値であってもよい。時刻Ｔｆ１にスイッチ６２０がオフとなるように制御信号φ１が出力されることにより、電圧Ｖａが容量６３０に保持される。また、時刻Ｔｆ２にスイッチ６２１がオフとなるように制御信号φ２が出力されることにより、電圧Ｖｂが容量６３１に保持される。容量６３０に保持された電圧と容量６３１に保持された電圧との差分であるＶａ−Ｖｂが差動アンプ６１１の出力として出力される。

ここまで、本発明のイメージセンサ１００の一例として、画素２００が縦横に、４列、４行のマトリクス状に配置された例を示してきたが、画素列の数、画素行の数、及び全画素数は目的に応じて自由に変えることができるのは、言うまでもない。また、本発明のイメージセンサ１００に適用可能な検出回路の負荷抵抗３１０には、図８で示すようなアクティブ負荷を用いることもできる。図８の３１１がアクティブ負荷用のトランジスタを示しており、３３０がアクティブ負荷用のトランジスタにバイアス電圧を供給するトランジスタであり、３４０は基準電流源である。さらに、図９に示すように、放電用トランジスタ３２０だけで構成してもよい。

ここで、本発明のイメージセンサ１００に適用可能な駆動回路として、図４で示した駆動回路４００は、図１０に示したタイミングチャートのように動作させることができる。Ｄ−ＦＦ４１０は、イメージセンサ１００の１行分の信号を検出する期間Ｔｎと等しい周期をもったクロックで駆動する。奇数段目のＤ−ＦＦ４１０の出力に接続されたＡＮＤゲート４２０に入力されるデコード信号ＤＥＣ１と、偶数段目のＤ−ＦＦ４１０の出力に接続されたＡＮＤゲート４２０に入力されるデコード信号ＤＥＣ２とは、互いにＴｎの３／２倍の長さのハイレベル期間を有し、位相が異なるパルスである。このような制御信号で駆動回路４００を動作させることで、図５に示したような行選択線Ｇｎ−１、Ｇｎ、及びＧｎ＋１の信号が得られる。

本発明のイメージセンサ１００では、光感度を低下させず、さらに製造コストを高くすることなく、増幅用トランジスタ２２０の初期特性ばらつき、経時変化による特性ばらつきを補償することが可能となる。その理由について以下に説明する。

本発明のイメージセンサ１００では、フォトダイオード２１０のリセット制御に専用の制御信号を用いることなく、隣接する画素行の選択信号で行うため、画素行毎に設ける配線数を減らすことができる。そのため、画素２００の区画内に配置できるフォトダイオード２１０の面積が減少することが無い。従って、光感度が低下しない。

本発明のイメージセンサ１００では、フォトダイオード２１０のリセット制御として、隣接する画素行の選択信号を用いているにもかかわらず、フォトダイオード２１０のリセット後の電圧を、画素２００の増幅用トランジスタ２２０を介して読み出すことが可能である。従って、信号を含んだ電圧と、リセット後の電圧との差分を検出する所謂ＣＤＳ動作が可能となり、増幅用トランジスタ２２０の初期特性及び経時変化に起因する閾値電圧のばらつきを補償することが可能となる。

本発明のイメージセンサ１００では、選択信号として単純なパルス波形を用いることができる。ここで言う単純なパルス波形とは、例えば、期間Ｔｎの数倍程度の期間内に、複数回のハイレベル、ローレベルという変化を行うような複雑なパルス波形では無く、イメージセンサ１００の全画素２００の信号が読み出される１回のフレーム期間内に、１回だけハイレベルになるような単純なパルス波形であるという意味である。そのため、駆動回路として、簡略な回路を用いることが可能となるため、製造コストが高くなることが無い。さらに、制御信号として選択信号のみが必要となるため、従来のようにリセット信号を別途供給する駆動回路が不要となり、製造コストを下げることができる。

（実施形態２）
図１１は、本発明の実施形態２に係わるイメージセンサ１００の画素２００の構成を示した回路図である。実施形態２に係わるイメージセンサ１００の全体構成は、図１で示した本発明の実施形態１に係わるイメージセンサ１００の全体構成と同じであり、画素２００の構成だけが異なっている。

本発明の実施形態２に係わるイメージセンサ１００の画素２００は、フォトダイオード２１０、増幅用トランジスタ２２０、選択用トランジスタ２３０、リセット用トランジスタ２４０、及び補正用容量２５０で構成されている。フォトダイオード２１０のアノードは電源線ＶＢＭに接続され、カソードは増幅用トランジスタ２２０のゲート端子及びリセット用トランジスタ２４０のソース端子に接続されている。増幅用トランジスタ２２０のドレイン端子は電源線ＶＤＤに接続され、ソース端子は選択用トランジスタ２３０のドレイン端子に接続されている。選択用トランジスタ２３０のゲート端子は、行選択線Ｇｎに接続され、ソース端子は信号線Ｄｍに接続されている。リセット用トランジスタ２４０のドレイン端子は電源線ＶＢＰに接続され、ゲート端子は行選択線Ｇｎ＋１に接続されている。補正用容量２５０は、一端がフォトダイオード２１０のカソードへ接続され、もう一端が行選択線Ｇｎ＋１に接続されている。ＶＢＰ、ＶＢＭの電圧設定は、実施形態１の設定と同じにする。また、本発明のイメージセンサ１００の検出回路３００、駆動回路４００、電源回路５００は、実施形態１と同じ構成のものを用いることができる。ＣＤＳ動作を行うための信号処理回路も、実施形態１と同じ構成のものを用いることができる。

本発明の実施形態２に関わるイメージセンサ１００の動作は、実施形態１で示した動作方法と同じ方法で行うことができる。

本発明のイメージセンサ１００では、実施形態１で示したイメージセンサ１００と同様に、光感度を低下させず、さらに製造コストを高くすることなく、増幅用トランジスタ２２０の初期特性に起因する閾値電圧のばらつきと、経時変化に起因する閾値電圧のばらつきとを補償することが可能となる。さらに、実施形態２のイメージセンサ１００は、補償可能な増幅用トランジスタ２２０の閾値電圧のばらつきの大きさを、実施形態１のイメージセンサ１００よりも拡大させることが可能となる。その理由について、以下に説明する。

本発明の実施形態２のイメージセンサ１００において、光感度を低下させず、さらに製造コストを高くすることなく、増幅用トランジスタ２２０の初期特性及び経時変化に起因する閾値電圧のばらつきを補償することが可能となる理由は、実施形態１のイメージセンサ１００で同様の効果が得られる理由と同じである。

次に、本発明の実施形態２のイメージセンサ１００では、実施形態１のイメージセンサ１００よりも補償可能な増幅用トランジスタ２２０の閾値電圧のばらつきの大きさが拡大される理由について、説明する。実施形態１のイメージセンサ１００の説明の中で既に述べたとおり、イメージセンサ１００のｎ行目の画素行のフォトダイオード２１０がリセットされる期間に、ｎ＋１行目の画素行の選択用トランジスタ２３０が導通状態となっている。つまりこの期間においては、ｎ行目とｎ＋１行目との画素行の選択用トランジスタ２３０が共に導通状態である。この期間において、ｎ行目の画素行のフォトダイオード２１０のリセット電圧に応じた信号が信号線Ｄｍに出力されれば、ＣＤＳ動作が実行でき、増幅用トランジスタ２２０の特性ばらつきが補償される。この動作が実現する要件は、上記期間において、下記式（４）の条件が満たされる場合である。

ここで、Ｖｔｈは予め規定された増幅用トランジスタ２２０の閾値電圧である。ＶＮａ（ｎ）はｎ行目の画素行の画素２００のフォトダイオード２１０のカソード電圧であり、ΔＶｔｈ（ｎ）は、Ｖｔｈと当該画素２００の増幅用トランジスタ２２０の閾値電圧との差分である。即ち、ΔＶｔｈ（ｎ）は、ｎ行目の画素２００に設けられた増幅用トランジスタ２２０の閾値電圧が有するＶｔｈとの誤差を表している。同様にＶＮａ（ｎ＋１）はｎ＋１行目の画素行の画素２００のフォトダイオード２１０のカソード電圧であり、ΔＶｔｈ（ｎ＋１）はＶｔｈと当該画素２００の増幅用トランジスタ２２０の閾値電圧との差分である。即ち、ΔＶｔｈ（ｎ＋１）はｎ＋１行目の画素２００に設けられた増幅用トランジスタ２２０の閾値電圧が有するＶｔｈとの誤差を表している。

実施形態１の説明の中で既に述べたとおり、ＶＮａ（ｎ）とＶＮａ（ｎ＋１）とを比較した場合、ＶＮａ（ｎ＋１）の方が必ず小さくなるが、ΔＶｔｈ（ｎ）とΔＶｔｈ（ｎ＋１）とのどちらが大きくなるかは定まらない。増幅用トランジスタ２２０は、全ての画素２００において同一の寸法で作られるため、全て同じ閾値電圧Ｖｔｈとなるはずであるが、製造時の形状のばらつき、膜厚のばらつき等の初期特性に起因する閾値電圧がばらつき、さらに経時変化によってもばらつきが生じる。そのため、実際には、個々の画素２００の増幅用トランジスタ２２０で閾値電圧は異なる値となる。ここで、イメージセンサ１００の全ての画素２００の増幅用トランジスタ２２０の中で、Ｖｔｈとの差分の最大値をΔＶｔｈ（ＭＡＸ）、最小値をΔＶｔｈ（ＭＩＮ）とし、その差分ΔＶｔｈ（ＭＡＸ）−ΔＶｔｈ（ＭＩＮ）をΔＶｔｈ（ＲＮＧ）とした場合、下記式（５）が成り立てば、式（４）は常に成立する。

現在議論している期間においては、ＶＮａ（ｎ）はフォトダイオード２１０のリセット電圧であり、ＶＮａ（ｎ＋１）はフォトダイオード２１０のリセット前の電圧である。ＶＮａ（ｎ＋１）が最も大きくなるのは光が照射されない状態であり、このときＶＮａ（ｎ＋１）はフォトダイオード２１０のリーク電流の大きさに依存する。また、リセット用トランジスタ２４０のソース−ゲート間の寄生容量は小さいため、フィードスルーによるカソード電圧の低下も大きくない。そのためΔＶｔｈ（ＲＮＧ）が大きいと、式（５）が成り立たない可能性がある。実施形態２のイメージセンサ１００では、フォトダイオード２１０のカソードに補正用容量２５０が接続され、補正用容量２５０のもう一方の端子が行選択線Ｇｎ＋１、つまり、リセット用トランジスタ２４０のゲートに接続されている。そのため、フォトダイオード２１０のカソード電圧のリセットが終了した後、行選択線Ｇｎ＋１の電位がローレベルに変化した際に、補正用容量２５０を介してフォトダイオード２１０のカソード電圧が低くなる方向へ変動する。行選択線Ｇｎ＋１の電位がハイレベルからローレベルに変化したときにおけるノードＮａの電位の変動量は下記式（６）で表される。

ここで、Ｃｆは補正用容量２５０の容量値、Ｃｐｄはフォトダイオード２１０の等価容量の値、Ｃｐはフォトダイオード２１０のカソードのノードＮａのその他の寄生容量の値、ΔＶｒｓｔは行選択線Ｇｎ＋１に供給されるパルスの波高値、即ちＧｎ＋１の電位がハイレベルであるときとローレベルであるときとの差分の値である。従って、式（５）においては、ＶＮａ（ｎ＋１）の値を、ΔＶの絶対値の分だけ減らすことができる。そのため、式（６）で示されるカソード電圧の変動電圧ΔＶの絶対値が、ΔＶｔｈ（ＲＮＧ）よりも大きくなるようにＣｆの値を設定することで、式（５）が常に成り立ち、式（４）が常に成り立つことになる。Ｃｆの値を設定する具体的な方法としては、増幅用トランジスタ２２０の閾値電圧の製造時のばらつきの統計値、及びイメージセンサ１００の使用条件から推定される増幅用トランジスタ２２０の閾値変動量を基に、ΔＶｔｈ（ＲＮＧ）を推定し、式（６）で示されるΔＶの絶対値がΔＶｔｈ（ＲＮＧ）よりも大きくなるようすることで実現できる。上記のように、増幅用トランジスタ２２０の閾値電圧のばらつきが大きくとも、それに応じてＣｆの値を変更することで、必ずＣＤＳ動作が実現できることから、補償可能な閾値電圧のばらつきの大きさをより拡大させることが可能となる。

ここまで、本発明のイメージセンサ１００に適用可能なトランジスタとして、ｎ型トランジスタを挙げてきたが、ｐ型トランジスタであっても適用可能なことは言うまでもない。その際は、図１２のようにフォトダイオード２１０の接続を変更し、各種制御信号の極性を反転させ、増幅用トランジスタ２２０のドレイン端子に供給する電圧を適宜変更すればよい。

また、イメージセンサ１００の光電変換素子としてフォトダイオード２１０を用いる例を示してきたが、光電変換素子としてＺｎＯ、ＣｄＳ、ＣｄＳｅなどの光導電層を用いることも可能である。

さらに、本発明のイメージセンサ１００に適用可能なトランジスタとして、多結晶ＳｉＴＦＴ、ａ−ＳｉＴＦＴ、酸化物半導体ＴＦＴ、ペンタセンなどに代表される有機トランジスタがある。特に、酸化物半導体ＴＦＴは、製造時の閾値電圧ばらつきが小さく、且つ、移動度が比較的大きいことから好適である。

１００イメージセンサ
２００画素
２１０フォトダイオード（光電変換素子）
２２０増幅用トランジスタ（第１のトランジスタ）
２３０選択用トランジスタ（第２のトランジスタ）
２４０リセット用トランジスタ（第３のトランジスタ）
２５０補正用容量
３００検出回路
３１０負荷抵抗
３１１、３２０、３３０トランジスタ
３４０基準電流源
３２０放電用トランジスタ
４００駆動回路
４１０Ｄフリップフロップ（Ｄ−ＦＦ）
４２０ＡＮＤゲート
５００電源回路
６００信号処理回路
６１０初段アンプ
６１１差動アンプ
６２０、６２１スイッチ
６３０、６３１容量

Claims

縦、横に配置された複数の信号線及び複数の行選択線で区画された画素の各々に、光電変換素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタが配置されたイメージセンサであって、
前記光電変換素子は、第１の端子が前記第１のトランジスタのゲート端子に接続され、第２の端子が第１の電源線に接続されており、
前記第１のトランジスタは、ドレイン端子が第２の電源線に接続され、ソース端子が前記第２のトランジスタのドレイン端子に接続され、
前記第２のトランジスタは、ゲート端子が前記行選択線に接続され、ソース端子が前記信号線に接続され、
前記第３のトランジスタは、ゲート端子が隣接する画素行の行選択線に接続され、ドレイン端子が第３の電源線に接続され、ソース端子が前記光電変換素子の前記第１の端子に接続され、
前記画素の画素行の各々に配置される行選択線の数は１つであり、
前記行選択線には、１画素行分の信号が前記信号線から読み取られる期間よりも長いアクティブ期間に亘って、信号が印加されるようにしてあり、
前記アクティブ期間は、隣接する行選択線に信号が印加される期間と時間的に一部重なること
を特徴とするイメージセンサ。
一端が前記光電変換素子の前記第１の端子に接続され、他端が前記第３のトランジスタの前記ゲート端子に接続される容量を備えること
を特徴とする請求項１に記載のイメージセンサ。
前記イメージセンサの全画素の信号を読み出す期間において、前記行選択線に信号が印加される期間が１回だけであること
を特徴とする請求項１または２に記載のイメージセンサ。
前記信号線の一端に接続され、前記アクティブ期間中における時間的に重なりのある期間に前記信号線に印加される電圧と、前記アクティブ期間中における時間的に重なりのない期間に前記信号線に印加される電圧との差分を出力する信号処理回路を備えること
を特徴とする請求項１から３までの何れか一つに記載のイメージセンサ。
前記第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタは各々、ｎ型トランジスタであり、
前記光電変換素子は、前記第１の端子がカソード端子であり、前記第２の端子がアノード端子であるフォトダイオードであること
を特徴とする請求項１から４までの何れか一つに記載のイメージセンサ。
前記第１の電源線に印加される電圧は、前記第２の電源線に印加される電圧よりも低いこと
を特徴とする請求項５に記載のイメージセンサ。
縦、横に配置された複数の信号線及び複数の行選択線で区画された画素の各々に、光電変換素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタが配置されたイメージセンサであって、
前記光電変換素子は、第１の端子が前記第１のトランジスタのゲート端子に接続され、第２の端子が第１の電源線に接続されており、
前記第１のトランジスタは、ドレイン端子が第２の電源線に接続され、ソース端子が前記第２のトランジスタのドレイン端子に接続され、
前記第２のトランジスタは、ゲート端子が前記行選択線に接続され、ソース端子が前記信号線に接続され、
前記第３のトランジスタは、ゲート端子が隣接する画素行の行選択線に接続され、ドレイン端子が第３の電源線に接続され、ソース端子が前記光電変換素子の前記第１の端子に接続され、
前記行選択線には、１画素行分の信号が前記信号線から読み取られる期間よりも長いアクティブ期間に亘って、信号が印加されるようにしてあり、
前記アクティブ期間は、隣接する行選択線に信号が印加される期間と時間的に一部重なり、
一端が前記光電変換素子の前記第１の端子に接続され、他端が前記第３のトランジスタの前記ゲート端子に接続される容量を備えること
を特徴とするイメージセンサ。
縦、横に配置された複数の信号線及び複数の行選択線で区画された画素の各々に、光電変換素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタが配置されたイメージセンサであって、
前記光電変換素子は、第１の端子が前記第１のトランジスタのゲート端子に接続され、第２の端子が第１の電源線に接続されており、
前記第１のトランジスタは、ドレイン端子が第２の電源線に接続され、ソース端子が前記第２のトランジスタのドレイン端子に接続され、
前記第２のトランジスタは、ゲート端子が前記行選択線に接続され、ソース端子が前記信号線に接続され、
前記第３のトランジスタは、ゲート端子が隣接する画素行の行選択線に接続され、ドレイン端子が第３の電源線に接続され、ソース端子が前記光電変換素子の前記第１の端子に接続され、
前記行選択線には、１画素行分の信号が前記信号線から読み取られる期間よりも長いアクティブ期間に亘って、信号が印加されるようにしてあり、
前記アクティブ期間は、隣接する行選択線に信号が印加される期間と時間的に一部重なり、
前記信号線の一端に接続され、前記アクティブ期間中における時間的に重なりのある期間に前記信号線に印加される電圧と、前記アクティブ期間中における時間的に重なりのない期間に前記信号線に印加される電圧との差分を出力する信号処理回路を備えること
を特徴とするイメージセンサ。