JP6834809B2 - 撮像装置および撮像方法 - Google Patents

Description

本発明は、撮像装置および撮像方法に関する。

イメージセンサは、複数の画素を備えており、各画素から得られた光量に応じた信号を光電変換して出力し、それを増幅して、例えばアナログ／デジタル変換処理（以下、「Ａ／Ｄ変換」と称する場合がある）を行う。複写機等の使用に代表されるラインセンサは、数千〜数十万程度の画素を備えているため、光電変換出力を増幅するための回路（増幅段）を画素毎に設けると、回路数が増えて面積増及び消費電流増になってしまう。そのため、複数の画素で増幅段を共有して、選択する画素を切り替えながら動作させることで、増幅段の数を減らし、切り替えていく間、使用していない画素の電流を止める排他的な制御によって消費電流を抑えることが知られている。また、一般的に画素からの信号（電気信号）の読み出しには、該画素が受光した光量に応じた信号を、リセットレベルを基準としたシグナルレベルとして出力するＣＤＳ（Correlated Double Sampling）という手法が使用される。そのとき、画素の特性上、リセット信号を読み出してからシグナル信号を読み出すまでには、ある程度の時間を要するが、近年においては、読み出しをより高速に行うことが要請されている。

例えば特許文献１には、複数の画素を排他的に駆動する技術が開示されている。

しかしながら、従来においては、１つの増幅段に対応する複数の画素の各々の駆動は排他的であるため、選択された画素のリセット信号が読み出された後にシグナル信号の読み出しが完了してから初めて、次の画素の読み出しが可能となる。そうすると、駆動対象の画素のリセット信号が読み出されてからシグナル信号が読み出されるまでの間、後段の増幅段は、画素からの信号が来るのをただ待っている状態となり、無駄な時間が存在（電力も無駄に消費）することになる。つまり、従来技術では、信号の読み出し効率が低く、消費電力の低減に不利であった。

本発明は、上記に鑑みてなされたものであり、画素からの信号の読み出しの効率を高めるとともに消費電力を抑制可能な撮像装置および撮像方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、それぞれが、受光した光量に応じた電気信号を出力する光電変換素子を少なくとも含む複数の画素と、前記複数の画素の各々の出力を増幅する増幅段と、前記複数の画素の各々をオーバラップさせながら順次に駆動し、前記複数の画素に含まれる第１の画素から、画素をリセットするためのリセット電圧に応じた電気信号を示すリセット信号を前記増幅段へ出力させてから、前記第１の画素に含まれる前記光電変換素子で受光した光量に応じた電気信号を示すシグナル信号を前記増幅段へ出力させるまでの間に、前記第１の画素とは異なる第２の画素の前記リセット信号または前記シグナル信号を前記増幅段へ出力させる制御を行う制御部と、を備え、前記複数の画素の各々は、前記光電変換素子と、前記光電変換素子から出力された電気信号を転送するための転送素子と、前記転送素子から転送された電気信号を保持するための容量素子と、前記容量素子からゲートに入力される電気信号に応じた電気信号をソース端子から出力するソースフォロワ素子と、前記容量素子の電圧を前記リセット電圧に設定するためのリセット素子と、を含み、前記複数の画素と１対１に対応し、かつ、それぞれが対応する画素を含む複数の光電変換部の各々は、前記ソースフォロワ素子を駆動する電流を供給するソースフォロワ素子駆動回路と、前記ソースフォロワ素子のソース端子からの出力を前記増幅段へ供給するか否かを切り替えるための接続素子と、をさらに含み、前記制御部は、前記光電変換部に含まれる前記接続素子をオン状態に遷移させる前に、該光電変換部に含まれる前記ソースフォロワ素子駆動回路をオン状態に遷移させる、撮像装置である。

本発明によれば、画素からの信号の読み出しの効率を高めるとともに消費電力を抑制できる。

図１は、実施形態の撮像装置に搭載されたイメージセンサの一部の構成を示す図である。 図２は、実施形態の撮像装置に搭載されたイメージセンサのレイアウトの例を示す図である。 図３は、光電変換部の構成の一例を示す模式図である。 図４は、増幅段の構成の一例を示す模式図である。 図５は、制御部による制御のタイミングチャートの一例を示す図である。 図６は、増幅段を共有する光電変換部の数と出力線の負荷について説明するための図である。 図７は、増幅段を分けるブロックを説明するための図である。 図８は、制御部による制御のタイミングチャートの一例を示す図である。 図９は、変形例１の回路構成を説明するための図である。 図１０は、変形例２の回路構成を説明するための図である。 図１１は、変形例３の制御部による制御のタイミングチャートの一例を示す図である。

以下、添付図面を参照しながら、本発明に係る撮像装置および撮像方法の実施形態を詳細に説明する。

図１は、本実施形態の撮像装置に搭載されたイメージセンサの一部の構成を示す図である。光電変換部１は、光電変換素子が受けた光を光電変換し、光電変換で得られたアナログ信号（電気信号）ＳＦ２ＩＮを規定時間にわたって、出力線２へ出力する。出力線２は、後段の増幅段３に接続されている。増幅段３は、出力線２を介して光電変換部１から供給されたアナログ信号ＳＦ２ＩＮを増幅し、その増幅したアナログ信号ＳＦ２ＯＵＴを出力線４へ出力する。光電変換部１および増幅段３の動作は制御部５によって制御される。

一般的に、光電変換部１に含まれる素子（光電変換素子）のサイズは小さいため、増設段３を設けないと後段への応答性が悪くなってしまう。そのため、光電変換部１の出力をバッファする目的で増幅段３が設けられている。また、出力線２は、複数の光電変換部１に繋がっている。複数の光電変換部１で出力線２を共有することでチップサイズを抑える効果がある。１つの増幅段３を共有する光電変換部１の数は、設計条件等に応じて可変に変更可能である。

図２は、本実施形態の撮像装置に搭載されたイメージセンサのレイアウトの例を示す図である。図２の例では、センサ形状としてラインセンサが例示されている。図２に示す光電変換エリア１００は、光電変換部１が２次元に並んだエリアである。ラインセンサは、光電変換エリア１００に少なくともＲＧＢの３色に対応する複数の光電変換部１を備えており、１色あたり数千〜数万個の画素が水平方向に並んでいる。後述するように、１つの光電変換部１は、１つの画素を含む回路構成である。また、図２に示す出力回路６は、増幅段３からの出力（ＳＦ２ＯＵＴ）を増幅する回路やＡ／Ｄ変換する回路などを含んでいる。

図３は、光電変換部１の構成の一例を示す模式図である。図３では、１つの光電変換部１の構成のみが例示されているが、他の光電変換部１の構成も同様である。なお、図３に示す各回路要素の配置は、必ずしも実際の配置と一致する訳ではない。光電変換部１は、１つの画素１８を含んでいる。そして、図３に示すように、画素１８は、光電変換素子１２と、転送素子１１と、フローティングディフュージョン（以下「ＦＤ」と称する）１６と、ソースフォロワ素子１４と、リセット素子１０と、を含む。

光電変換素子１２は、例えばフォトダイオードで構成され、受光した光量に応じた電子信号を生成して出力する。光電変換素子１２は、受光した光量に応じた信号電荷を生成し、生成した信号電荷を保持・蓄積することができる。

転送素子１１は、光電変換素子１２から出力された電気信号を転送するための素子である。より具体的には、転送素子１１は、光電変換素子１２とＦＤ１６との間に介在するスイッチ素子（例えばＭＯＳＦＥＴ）である。制御部５は、転送素子１１のゲートに制御信号（電圧）ＴＸを供給することで、転送素子１１のオンオフを制御する。

ＦＤ１６は、「容量素子」の一例であり、転送素子１１から転送された電気信号を保持する。ここでは、ＦＤ１６は浮遊容量である。

ソースフォロワ素子１４は、ＦＤ１６からゲートに入力される電気信号に応じた電気信号ＳＦ１ＯＵＴをソース端子から出力するトランジスタ（例えばＭＯＳＦＥＴ）である。ソースフォロワ素子１４のゲートはＦＤ１６に接続され、ドレイン端子は電源電圧ＶＤＤが供給される電源線に接続されている。

リセット素子１０は、ＦＤ１６の電圧をリセット電圧（画素１８を初期化するための電圧）に設定するための素子である。リセット素子１０は、リセット電圧となる固定電圧ＡＶＤＤ＿ＲＴが供給される電源線と、ＦＤ１６との間に介在するスイッチ素子である。制御部５は、リセット素子１０のゲートに制御信号ＲＳＴを供給することで、リセット素子１０のオンオフを制御する。リセット素子１０は、オン時に、ＦＤ１６を固定電圧ＡＶＤＤ＿ＲＴ基準のレベルにリセットし、オフ状態にフローティングの状態にする。

図３に示すように、光電変換部１は、ソースフォロワ素子駆動回路１３と、制御スイッチ１７と、セレクトスイッチ１５と、をさらに含む。

ソースフォロワ素子駆動回路１３は、ソースフォロワ素子１４を駆動する電流を供給（制御）する。この例では、ソースフォロワ素子駆動回路１３は、ソースフォロワ素子１４のソース端子と、接地電圧（ＧＮＤ）が供給される接地線との間に介在するスイッチ素子（例えばＭＯＳＦＥＴ）である。例えばＮチャネル型のトランジスタであってもよい。電流量はゲート端子の電圧Ｂｉａｓ１で制御される。

制御スイッチ１７は、制御部５から供給される制御信号ＡＣＴＶ１によって制御され、ソースフォロワ素子駆動回路１３の電流供給を制御する。

セレクトスイッチ１５は、「接続素子」の一例であり、ソースフォロワ素子１４のソース端子と、増幅段３との間に介在するスイッチ素子である。この例では、セレクトスイッチ１５は、ソースフォロワ素子１４のソース端子と、増幅段３に繋がる出力線２との間に介在し、両者を接続するか否かを切り替える。セレクトスイッチ１５がオン状態に遷移すると、出力線２には、ソース端子から出力される電気信号ＳＦ２ＩＮが供給される。この例では、セレクトスイッチ１５はトランジスタ（例えばＭＯＳＦＥＴ）で構成され、制御部５は、セレクトスイッチ１５のゲートに制御信号ＳＬを供給することで、セレクトスイッチ１５のオンオフを制御する。以上が、本実施形態の光電変換部１の構成である。

図４は、複数（この例ではｍ個）の光電変換部１−１〜１−ｍで共有される１つの増幅段３の構成の一例を示す模式図である。図４に示すように、増幅段３は、増幅素子３０と、増幅素子駆動回路３１と、制御スイッチ３２と、を含む。

増幅素子３０は、光電変換部１に含まれる画素１８の出力ＳＦ２ＩＮに応じて増幅させた電気信号ＳＦ２ＯＵＴを出力する。増幅素子３０はトランジスタ（例えばＭＯＳＦＥＴ）であり、ゲートには出力線２が接続され、ソース端子には出力線４が接続され、ドレイン端子には電源電圧ＶＤＤが供給される電源線が接続される。増幅素子３０は、出力線２に出力される電気信号ＳＦ２ＩＮに応じて増幅させた電気信号ＳＦ２ＯＵＴをソース端子から出力する。

増幅素子駆動回路３１は、増幅素子３０を駆動する電流を制御するとともに、増幅素子３０の出力端子（この例ではソース端子）と、接地電圧（ＧＮＤ）が供給される接地線との間に介在するスイッチ素子（例えばＭＯＳＦＥＴ）である。電流量はゲート端子の電圧Ｂｉａｓ２で制御される。

制御スイッチ３２は、制御部５から供給される制御信号ＡＣＴＶ２によって制御され、増幅素子駆動回路３１の電流供給を制御する。以上が増幅段３０の構成である。

本実施形態では、制御部５は、複数の画素１８の各々をオーバラップさせながら順次に駆動し、該複数の画素１８に含まれる第１の画素から、画素１８をリセットするためのリセット電圧に応じた電気信号を示すリセット信号を増幅段３へ出力させてから、第１の画素に含まれる光電変換素子１２で受光した光量に応じた電気信号を示すシグナル信号を増幅段３へ出力させるまでの間に、第１の画素とは異なる第２の画素のリセット信号またはシグナル信号を増幅段３へ出力させる制御を行う。

より具体的には、制御部５は、各光電変換部１をオーバラップさせながら順次に駆動し、光電変換部１に含まれる画素１８のリセット信号をソースフォロワ素子１４のソース端子から増幅段３へ出力させる場合は、転送素子１１をオフ状態、リセット素子１０をオン状態、ソースフォロワ素子駆動回路１３をオン状態、セレクトスイッチ１５をオン状態に遷移させる。また、制御部５は、光電変換部１に含まれる画素１８のリセット信号をソースフォロワ素子１４のソース端子から増幅段３へ出力させた後、該光電変換部１に含まれる画素１８のシグナル信号をソースフォロワ素子１４のソース端子から増幅段３へ出力させる場合は、転送素子１１をオン状態、リセット素子１０をオフ状態、ソースフォロワ素子駆動回路１３をオン状態、セレクトスイッチ１５をオン状態に遷移させる。制御部５は、第１の画素に対応するソースフォロワ素子駆動回路１３がオン状態に遷移する期間と、第２の画素に対応するソースフォロワ素子駆動回路１３がオン状態に遷移する期間とを、オーバラップさせる。以下、詳細な内容を説明する。

図５は、制御部５による制御のタイミングチャートの一例を示す図である。以下の説明では、制御信号ＲＳＴ−ｘ（ｘ＝１〜ｍ）は、増幅段３を共有する複数（この例ではｍ個）の光電変換部１のうち第ｘ番目に駆動する光電変換部１に含まれるリセット素子１０のゲートに供給する制御信号を表す。なお、駆動順を区別しない場合は単に制御信号ＲＳＴと称する。他の制御信号の表記についても同様である。同様に、制御信号ＴＸ−ｘ（ｘ＝１〜ｍ）は、第ｘ番目に駆動する光電変換部１に含まれる転送素子１１のゲートに供給する制御信号を表す。同様に、制御信号ＳＬ−ｘ（ｘ＝１〜ｍ）は、第ｘ番目に駆動する光電変換部１に含まれる転送素子１１のゲートに供給する制御信号を表す。同様に、制御信号ＡＣＴＶ１は、第ｘ番目に駆動する光電変換部１に含まれる制御スイッチ１７のゲートに供給する制御信号を表す。また、以下では、複数（ｍ個）の光電変換部１のうち、第ｘ番目に駆動する光電変換部１を光電変換部１−ｘ（ｘ＝１〜ｍ）と表記する場合がある。

各画素１８からの電気信号の読み出しには、リセット信号Ｖｒｓｔのレベル（電圧レベル）を基準にしたシグナル信号Ｖｓｉｇを出力する、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）という手法を用いる。よって、リセット信号Ｖｒｓｔのレベルが先に決まるため、リセット信号Ｖｒｓｔを先に出力し、制御信号ＴＸにより制御される光電変換素子１２からの電気信号の転送期間を経てからシグナル信号Ｖｓｉｇを出力する。以下の説明では、増幅段３を共有するｍ個の光電変換部１のうち第ｘ（ｘ＝１〜ｍ）番目に駆動する光電変換部１−ｘのリセット信号Ｖｒｓｔを「リセット信号Ｖｒｓｔｘ」、シグナル信号Ｖｓｉｇを「シグナル信号Ｖｓｉｇｘ」と表記する。駆動順を区別しない場合は単に「リセット信号Ｖｒｓｔ」、「シグナル信号Ｖｓｉｇ」と表記する。

ここでは、１つの増幅段３に繋がるｍ個の光電変換部１は、それぞれ異なるタイミングでリセット信号Ｖｒｓｔまたはシグナル信号Ｖｓｉｇを出力する。以下では、１つの増幅段３に繋がるｍ個の光電変換部１のうち、光電変換部１−１、１−２、１−３を順番に駆動する動作を例に挙げて説明する。

図５に示すように、まず制御部５は、制御信号ＲＳＴ−１および制御信号ＡＣＴＶ１−１を、ローレベルからハイレベルに遷移させる。そして、制御部５は、制御信号ＲＳＴ−１を所定期間だけハイレベルに維持した後、再びローレベルに遷移させる。その後、制御部５は、制御信号ＳＬ−１をローレベルからハイレベルに遷移させ、所定期間だけハイレベルに維持した後に、再びローレベルに遷移させる。制御信号ＳＬ−１がハイレベルに維持されている間に、固定電圧ＡＶＤＤ＿ＲＴに応じた電気信号を示すリセット信号Ｖｒｓｔ１が出力線２に供給される。また、制御部５は、制御信号ＳＬ−１をローレベルに遷移させるタイミングに合わせて、制御信号ＴＸ−１をローレベルからハイレベルに遷移させる。これにより、光電変換部１−１のソースフォロワ素子１４のゲートには、該光電変換部１−１に含まれる光電変換素子１２で受光した光量に応じた電気信号が入力される。制御部５は、所定期間だけ制御信号ＴＸ−１をハイレベルに維持した後、再びローレベルに遷移させる。

制御部５は、リセット信号Ｖｒｓｔ１が出力される時点で、ソースフォロワ素子駆動回路１３が安定して動作可能な状態にするため、制御信号ＳＬ−１がハイレベルに遷移する前に、制御信号ＡＣＴＶ１−１をハイレベルに遷移させる。要するに、本実施形態の制御部５は、光電変換部１に含まれるセレクトスイッチ１５（接続素子）をオン状態に遷移させる前に、該光電変換部１に含まれるソースフォロワ素子駆動回路１３をオン状態に遷移させる。

ここで、制御部５は、制御信号ＡＣＴＶ１−１に対してオーバラップしたタイミングで、制御信号ＡＣＴＶ１−２をローレベルからハイレベルに遷移させる。このようにすることで、光電変換部１−２は、光電変換部１−１がリセット信号Ｖｒｓｔ１を出力してからシグナル信号Ｖｓｉｇ１を出力可能な状態になるまでの間も、リセット信号Ｖｒｓｔ２を出力することができる。また、制御部５は、制御信号ＲＳＴ−１がローレベルに遷移する前に、制御信号ＲＳＴ−２をハイレベルに遷移させる。図５の例では、制御部５は、制御信号ＡＣＴＶ１−２をハイレベルに遷移させるタイミングに合わせて、制御信号ＲＳＴ−２をハイレベルに遷移させる。

そして、制御部５は、制御信号ＲＳＴ−２を所定期間だけハイレベルに維持した後、再びローレベルに遷移させる。その後、制御信号ＳＬ−２をローレベルからハイレベルに遷移させ、所定期間だけハイレベルに維持した後に、再びローレベルに遷移させる。制御信号ＳＬ−２がハイレベルに維持されている間に、固定電圧ＡＶＤＤ＿ＲＴに応じた電気信号を示すリセット信号Ｖｒｓｔ２が出力線２に供給される。また、制御部５は、制御信号ＳＬ−２をローレベルに遷移させるタイミングに合わせて、制御信号ＴＸ−２をローレベルからハイレベルに遷移させる。これにより、光電変換部１−２のソースフォロワ素子１４のゲートには、該光電変換部１−２に含まれる光電変換素子１２で受光した光量に応じた電気信号が入力される。制御部５は、所定期間だけ制御信号ＴＸ−２をハイレベルに維持した後、再びローレベルに遷移させる。

上記と同様に、制御部５は、制御信号ＡＣＴＶ１−２に対してオーバラップしたタイミングで、制御信号ＡＣＴＶ１−３をローレベルからハイレベルに遷移させる。以下に述べる動作は上記と同様であるので、適宜に図示等を省略している。制御部５は、制御信号ＲＳＴ−２がローレベルに遷移する前に、制御信号ＡＣＴＶ１−３をハイレベルに遷移させるタイミングに合わせて、制御信号ＲＳＴ−３をハイレベルに遷移させる。そして、制御部５は、制御信号ＲＳＴ−３を所定期間だけハイレベルに維持した後、再びローレベルに遷移させる。その後、制御信号ＳＬ−３をローレベルからハイレベルに遷移させ、所定期間だけハイレベルに維持した後に、再びローレベルに遷移させる。制御信号ＳＬ−３がハイレベルに維持されている間に、固定電圧ＡＶＤＤ＿ＲＴに応じた電気信号を示すリセット信号Ｖｒｓｔ３が出力線２に供給される。

次に、制御部５は、制御信号ＴＸ−１および制御信号ＳＬ−３がローレベルに遷移した後であって、制御信号ＴＸ−２がハイレベルに維持されているときに、制御信号ＳＬ−１をハイレベルに遷移させる。制御信号ＳＬ−１がハイレベルに維持されている間に、光電変換部１−１に含まれる光電変換素子１２で受光した光量に応じた電気信号を示すシグナル信号Ｖｓｉｇ１が出力線２に供給される。以降は、同様の動作を繰り返し、制御部５は、ある画素１８のリセット信号Ｖｒｓｔと別の画素１８のシグナル信号Ｖｓｉｇとを交互に出力線２に出力させる（重ならないように出力させる）制御を行う。このように動作させることで、ある画素１８のリセット信号Ｖｒｓｔが出力されてからシグナル信号Ｖｓｉｇが出力されるまでの間も、別な画素１８のリセット信号Ｖｒｓｔまたはシグナル信号Ｖｓｉｇが出力されるので、増幅段３の読み出し効率が高くなる。さらに、増幅段３が画素１８からの信号が来るのを無駄に待つことを抑制できるので、消費電力も低減できる。

また、制御部５は、各光電変換部１のシグナル信号Ｖｓｉｇの出力が終わると、該光電変換部１のソースフォロワ素子駆動回路１３のゲートに供給する制御信号ＡＣＴＶ１をハイレベルからローレベルに遷移させるので、消費電流を抑えることもできる。

１つの増幅段３に対応する複数の画素１８の各々を排他的に駆動させる従来構成と本実施形態とを比べた場合、光電変換エリア１００の単位時間当たりの消費電流は増えるが、画素１８の電気信号を読み出す時間全体の合計の消費電流量は変わらない。また、後段までを含めて考えると、画素１８の電気信号を読み出す時間全体を短くできるので、増幅段３に含まれる制御スイッチ３２に供給される制御信号ＡＣＴＶ２がハイレベルに維持される期間を短縮できる。このように、後段を動作させる時間も減らすことができるので、全体では消費電力（消費電流）を減らすことができる。本実施形態では、制御部５は、増幅段３に対応する複数の画素１８のうち最初に駆動する画素１８からリセット信号Ｖｒｓｔが出力される前に（最初に駆動する画素１８に対応するセレクトスイッチ１５がオン状態に遷移する前に）、増幅段３に含まれる増幅素子駆動回路３１をオン状態に遷移させる（制御信号ＡＣＴＶ２をローレベルからハイレベルに遷移させる）。これにより、増幅素子駆動回路３１が安定して動作可能な状態となる。また、上述したように、制御信号ＡＣＴＶ２をハイレベルに維持する期間を極力短くすることで、消費電流を抑制することができる。

次に、図６を用いて、増幅段３を共有する光電変換部１の数と出力線４の負荷について説明する。増幅段３を共有する光電変換部１の数が多いほど、増幅段３の数は減らせるので、チップサイズの減少につなげることができる。しかし、複数の光電変換部１で１つの増幅段３を共有するということは、各光電変換部１から該増幅段３に繋がる出力線２の配線が長くなることになる。図６に示すように、出力線（配線）２には、寄生抵抗２１と寄生容量２２がつくため、出力線２が長くなるほど寄生抵抗２１と寄生容量２２は大きくなる。一般的に、ソースフォロワ素子１４のサイズは小さいため、出力線２に付随する寄生抵抗２１と寄生容量２２が大きくなると、読み出しの要求スピードに対して応答出来なくなってしまう。そこで、本実施形態では、所定数の画素１８の集合を示す画素群ごとに１つの増幅段３を設けるようにする。つまり、この例では、１つの増幅段３は、複数の画素１８の集合を示す画素群ごとに設けられ、複数の画素群と１対１に対応する複数の増幅段３が設けられる。なお、増幅段３の数とそれより後段の出力回路６の数は必ずしも同数である必要はなく、設計条件等に応じて任意に変更可能である。以降、増幅段３を分ける単位を「ブロック」と称する。１つのブロックは、１つの増幅段３と、該１つの増幅段３を共有する複数の画素と１対１に対応する複数の光電変換部１と、を含む。

図７に例示されたブロックａは、１つの増幅段３−ａと、該１つの増幅段３―ａを共有するｍ個の光電変換部１−１〜１−ｍと、を含んでいる。ここでは、ブロックａにおける出力線２を「出力線２−ａ」と表記し、ブロックａにおける出力線４を「出力線４−ａ」と表記する。また、図７に例示されたブロックｂは、１つの増幅段３−ｂと、該１つの増幅段３―ｂを共有するｎ個の光電変換部１−１〜１−ｎと、を含んでいる。ｎはｍと同じ数であってもよいし、異なる数であってもよい。ここでは、ブロックｂにおける出力線２を「出力線２−ｂ」と表記し、ブロックｂにおける出力線４を「出力線４−ｂ」と表記する。出力線２は、ブロックごとに別ノードとなるので、ブロックごとの出力線２の負荷を小さくすることができる（寄生抵抗２１と寄生容量２２を抑えることができる）。

図８は、図７の構成において、ブロックａから電気信号を読み出した後にブロックｂから信号（電気信号）を読み出す場合を説明するためのタイミングチャートの一例を示す図である。出力線２−ａに供給される電気信号ＳＦ２ＩＮ−ａとしては、ある画素１８のリセット信号Ｖｒｓｔと別の画素のシグナル信号Ｖｓｉｇとが交互に出力されるよう、制御部５はブロックａの各光電変換部１の動作を制御する。この制御方法は、図５を用いて説明したとおりである。同様に、出力線２−ｂに供給される電気信号ＳＦ２ＩＮ−ｂとしては、ある画素のリセット信号Ｖｒｓｔと別の画素のシグナル信号Ｖｓｉｇとが交互に出力されるよう、制御部５はブロックｂの各光電変換部１の動作を制御する。この制御方法は、図５を用いて説明したとおりである。

図８に示すように、まずブロックａの光電変換部１−１からのリセット信号Ｖｒｓｔ１が出力線２−ａに出力される。ここで、制御部５は、リセット信号Ｖｒｓｔ１が出力線２−ａに出力される前に（光電変換部１−１のセレクトスイッチ１５をオン状態に遷移させる前に）、制御信号ＡＣＴＶ２−ａをハイレベルに遷移させる。つまり、制御部５は、増幅段３に対応する複数の画素１８のうち最初に駆動する画素１８からリセット信号Ｖｒｓｔが出力される前に、該増幅段３に含まれる増幅素子駆動回路３１をオン状態に遷移させる。これにより、リセット信号Ｖｒｓｔ１の読み出し時点で、増幅段３の増幅素子駆動回路３１を安定に動作可能な状態にしておくことができる。

続いて、光電変換部１−２以降のリセット信号Ｖｒｓｔも順次出力され、途中からブロックａのリセット信号Ｖｒｓｔとシグナル信号Ｖｓｉｇが交互に出力される。ここで、制御部５は、ブロックａの最終段の光電変換部１−ｍのリセット信号Ｖｒｓｔｍの次のリセット信号Ｖｒｓｔが出力されるタイミングの前に、制御信号ＡＣＴＶ２−ｂをハイレベルに遷移させる。つまり、制御部５は、ブロックａの電気信号の読み出しが全て完了する前に、次段のブロックｂの増幅素子駆動回路３１をオン状態に遷移させる。これにより、ブロックａの最終段の光電変換部１−ｍのリセット信号Ｖｒｓｔｍの次のリセット信号Ｖｒｓｔが出力されるタイミングで、次段のブロックｂに含まれる複数の光電変換部１のうち最初に駆動する光電変換部１−（ｍ＋１）のリセット信号Ｖｒｓｔ（ｍ＋１）を出力することができる。

このようにして、ブロック間で制御信号ＡＣＴＶ２をオーバラップさせて駆動することで、ブロックを跨いでも、リセット信号Ｖｒｓｔとシグナル信号Ｖｓｉｇを交互に出力することができ、効率よく読み出し動作を行うことができ、かつブロックごとに消費電流を抑えることができる。

要するに、本実施形態では、それぞれが複数の画素１８の集合を示す複数の画素群（ブロック）と１対１に対応する複数の増幅段３が設けられ、制御部５は、複数のブロックごとに順番に、該ブロックに含まれる複数の画素の各々をオーバラップさせながら順次に駆動する。つまり、制御部５は、複数のブロックごとに順番に、ブロックに含まれる第１の画素のリセット信号Ｖｒｓｔを、該ブロックに対応する増幅段３へ出力させてからシグナル信号Ｖｓｉｇを該増幅段３へ出力させるまでの間に、該ブロックに含まれる第２の画素のリセット信号Ｖｒｓｔまたはシグナル信号Ｖｓｉｇを該増幅段３へ出力させる。さらに、制御部５は、各増幅段３に含まれる増幅素子駆動回路３１をオン状態に遷移させる期間をオーバラップさせる。

以上に説明したように、本実施形態の制御部５は、１つの増幅段３を共有する複数の画素１８の各々をオーバラップさせながら順次に駆動し、該複数の画素のうちの何れかを示す第１の画素のリセット信号Ｖｒｓｔを増幅段３へ出力させてからシグナル信号Ｖｓｉｇを増幅段３へ出力させるまでの間に、第１の画素とは異なる第２の画素のリセット信号Ｖｒｓｔまたはシグナル信号Ｖｓｉｇを増幅段３へ出力させる制御を行う。これにより、増幅段３の読み出し効率が高くなる。さらに、増幅段３が画素１８からの信号が来るのを無駄に待つことを抑制できるので、消費電力も低減できる。

以上、本発明に係る実施形態について説明したが、本発明は、上述の実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上述の各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、各実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。

以下、変形例を記載する。各変形例は、上述の実施形態と任意に組み合わせることができるし、変形例同士を適宜に組み合わせてもよい。

（１）変形例１
例えば図９に示す構成のように、同じタイミングでリセット信号Ｖｒｓｔまたはシグナル信号Ｖｓｉｇを出力する複数の画素１８（光電変換部１）は、互いに異なる増幅段３に接続され、かつ、順番に隣接して配置されてもよい。図９の例では、光電変換部１−ａ、１−ｄ、１−ｇは増幅段３−ｃに接続され、光電変換部１−ｂ、１−ｅは増幅段３−ｄに接続され、光電変換部１−ｃ、１−ｆは増幅段３−ｅに接続される。これにより、互いに隣接する光電変換部１−ａ〜１−ｃ（「第１の画素群」と称する）の各々は同時に信号の読み出しを行うことができる。同様に、光電変換部１−ｄ〜１−ｆ（「第２の画素群」と称する）の各々も同時に信号の読み出しを行うことができる。つまり、並列処理が可能になるので、高速な読み出しが可能となる。この例では、同時に読み出し可能な画素は隣接して配置されるので、読み出し順と画素順を揃えることができる。これにより、読み出しタイミングが異なることによる隣接画素間の差を小さくすることができる。

（２）変形例２
上述したように、複数の画素１８はマトリクス状に配列される構成の下、例えば制御部５は、同列の画素１８（光電変換部１）は、全て同じタイミングでリセット信号Ｖｒｓｔまたはシグナル信号Ｖｓｉｇを出力させる制御を行うこともできる。例えば図１０の例では、同列の光電変換部１−Ｒ−ａ、１−Ｇ−ａ、１−Ｂ−ａは、それぞれ異なる増幅段３に接続され、共通の制御信号（ＳＬ−１等）によって動作する。他の列についても同様である。また、図１０の例では、光電変換部１−Ｒ−ａ、１−Ｒ−ｄ、１−Ｒ−ｇは共通の増幅段３−Ｒ−ａに接続されるブロックを構成し、光電変換部１−Ｒ−ｂ、１−Ｒ−ｅは共通の増幅段３−Ｒ−ｂに接続されるブロックを構成し、光電変換部１−Ｒ−ｃ、１−Ｒ−ｆは共通の増幅段３−Ｒ−ｃに接続されるブロックを構成する。同様に、光電変換部１−Ｇ−ａ、１−Ｇ−ｄ、１−Ｇ−ｇは共通の増幅段３−Ｇ−ａに接続されるブロックを構成し、光電変換部１−Ｇ−ｂ、１−Ｇ−ｅは共通の増幅段３−Ｇ−ｂに接続されるブロックを構成し、光電変換部１−Ｇ−ｃ、１−Ｇ−ｆは共通の増幅段３−Ｇ−ｃに接続されるブロックを構成する。同様に、光電変換部１−Ｂ−ａ、１−Ｂ−ｄ、１−Ｂ−ｇは共通の増幅段３−Ｂ−ａに接続されるブロックを構成し、光電変換部１−Ｂ−ｂ、１−Ｂ−ｅは共通の増幅段３−Ｂ−ｂに接続されるブロックを構成し、光電変換部１−Ｂ−ｃ、１−Ｂ−ｆは共通の増幅段３−Ｂ−ｃに接続されるブロックを構成する。各ブロックの駆動方法については上述の実施形態と同様である。

ラインセンサでは、例えばＲＧＢの３色の画素が列方向に並んでいる。同列の３色の画素のデータが１つのポイントのデータになる。よって、同列のＲＧＢは同じ原稿の位置で読み出される方が良い。しかし、ローリングシャッター方式の場合、原稿の位置が変わってしまう。そこで、色ごとに増幅段３を設け、列方向には同じタイミングで読み出しが行われるように制御信号（ＳＬ等）を制御する。例えば同列に配置された光電変換部１−Ｒ−ａ、１−Ｇ−ａ、１−Ｂ−ａは同じ制御信号（ＳＬ−１等）で制御され、また、それぞれ異なる増幅段３−Ｒ−ａ、３−Ｇ−ａ、３−Ｇ−ｂに繋がっているので、同じタイミングでの読み出しが可能になる。なお、色の数及び組み合わせは、ＲＧＢの３色に限定されない。

（３）変形例３
制御部５は、制御信号ＡＣＴＶ１をより細かく制御することができる。例えば制御部５は、光電変換部１に含まれる画素１８のリセット信号Ｖｒｓｔをソースフォロワ素子１４のソース端子から増幅段３へ出力させた後、該画素１８のシグナル信号Ｖｓｉｇをソースフォロワ素子１４のソース端子から増幅段３へ出力させるまでの間は、該光電変換部１に含まれるソースフォロワ素子駆動回路１３をオフ状態に遷移させてもよい。図１１は、本変形例のタイミングチャートの一例を示す図である。上述の実施形態では、制御部５は、ある画素１８のリセット信号Ｖｒｓｔを出力させた後、該画素のシグナル信号Ｖｓｉｇを出力させるまでの期間、ソースフォロワ素子駆動回路１３を制御する制御信号ＡＣＴＶ１はハイレベルに維持していたが（図５参照）、図１１の例では、該期間における制御信号ＡＣＴＶ１のレベルをローレベルに制御する。これにより、さらに消費電流を抑えることが可能になる。

１ 光電変換部
２ 出力線
３ 増幅段
４ 出力線
５ 制御部
６ 出力回路
１０ リセット素子
１１ 転送素子
１２ 光電変換素子
１３ ソースフォロワ素子駆動回路
１４ ソースフォロワ素子
１５ セレクトスイッチ
１６ ＦＤ
１７ 制御スイッチ
２１ 寄生抵抗
２２ 寄生容量
３０ 増幅素子駆動回路
３１ 制御スイッチ
１００ 光電変換エリア

特開２０１２−２４８９５３号公報

Claims (12)

1. それぞれが、受光した光量に応じた電気信号を出力する光電変換素子を少なくとも含む複数の画素と、
   前記複数の画素の各々の出力を増幅する増幅段と、
   前記複数の画素の各々をオーバラップさせながら順次に駆動し、前記複数の画素に含まれる第１の画素から、画素をリセットするためのリセット電圧に応じた電気信号を示すリセット信号を前記増幅段へ出力させてから、前記第１の画素に含まれる前記光電変換素子で受光した光量に応じた電気信号を示すシグナル信号を前記増幅段へ出力させるまでの間に、前記第１の画素とは異なる第２の画素の前記リセット信号または前記シグナル信号を前記増幅段へ出力させる制御を行う制御部と、を備え、
   前記複数の画素の各々は、
   前記光電変換素子と、
   前記光電変換素子から出力された電気信号を転送するための転送素子と、
   前記転送素子から転送された電気信号を保持するための容量素子と、
   前記容量素子からゲートに入力される電気信号に応じた電気信号をソース端子から出力するソースフォロワ素子と、
   前記容量素子の電圧を前記リセット電圧に設定するためのリセット素子と、を含み、
   前記複数の画素と１対１に対応し、かつ、それぞれが対応する画素を含む複数の光電変換部の各々は、
   前記ソースフォロワ素子を駆動する電流を供給するソースフォロワ素子駆動回路と、
   前記ソースフォロワ素子のソース端子からの出力を前記増幅段へ供給するか否かを切り替えるための接続素子と、をさらに含み、
   前記制御部は、
   前記光電変換部に含まれる前記接続素子をオン状態に遷移させる前に、該光電変換部に含まれる前記ソースフォロワ素子駆動回路をオン状態に遷移させる、
   撮像装置。
2. 前記転送素子は、前記光電変換素子と前記容量素子との間に介在するスイッチ素子であり、
   前記リセット素子は、前記リセット電圧となる固定電圧が供給される電源線と、前記容量素子との間に介在するスイッチ素子であり、
   前記ソースフォロワ素子駆動回路は、前記ソースフォロワ素子のソース端子と、接地電圧が供給される接地線との間に介在するスイッチ素子であり、
   前記接続素子は、前記ソースフォロワ素子のソース端子と前記増幅段との間に介在するスイッチ素子であり、
   前記制御部は、
   各前記光電変換部をオーバラップさせながら順次に駆動し、
   前記光電変換部に含まれる画素の前記リセット信号を前記ソースフォロワ素子のソース端子から前記増幅段へ出力させる場合は、前記転送素子をオフ状態、前記リセット素子をオン状態、前記ソースフォロワ素子駆動回路をオン状態、前記接続素子をオン状態に遷移させ、
   前記光電変換部に含まれる画素の前記リセット信号を前記ソースフォロワ素子のソース端子から前記増幅段へ出力させた後、該光電変換部に含まれる画素の前記シグナル信号を前記ソースフォロワ素子のソース端子から前記増幅段へ出力させる場合は、前記転送素子をオン状態、前記リセット素子をオフ状態、前記ソースフォロワ素子駆動回路をオン状態、前記接続素子をオン状態に遷移させる、
   請求項１に記載の撮像装置。
3. 前記制御部は、
   前記第１の画素に対応する前記ソースフォロワ素子駆動回路がオン状態に遷移する期間と、前記第２の画素に対応する前記ソースフォロワ素子駆動回路がオン状態に遷移する期間とを、オーバラップさせる、
   請求項２に記載の撮像装置。
4. 前記制御部は、
   前記光電変換部に含まれる画素の前記リセット信号を前記ソースフォロワ素子のソース端子から前記増幅段へ出力させた後、該光電変換部に含まれる画素の前記シグナル信号を前記ソースフォロワ素子のソース端子から前記増幅段へ出力させるまでの間は、前記光電変換部に含まれる前記ソースフォロワ素子駆動回路をオフ状態に遷移させる、
   請求項１乃至３のうちの何れか１項に記載の撮像装置。
5. 同じタイミングで前記リセット信号または前記シグナル信号を出力する複数の画素は、互いに異なる前記増幅段に接続され、かつ、順番に隣接して配置される、
   請求項１乃至４のうちの何れか１項に記載の撮像装置。
6. 前記複数の画素はマトリクス状に配列され、
   前記制御部は、
   同列の画素は、全て同じタイミングで前記リセット信号または前記シグナル信号を出力させる制御を行う、
   請求項１乃至５のうちの何れか１項に記載の撮像装置。
7. 前記増幅段は、
   前記光電変換部に含まれる画素の出力に応じて増幅させた電気信号を出力する増幅素子と、
   前記増幅素子を駆動する電流を制御するとともに、前記増幅素子の出力端子と、接地電圧が供給される接地線との間に介在するスイッチ素子である増幅素子駆動回路と、を含む、
   請求項１に記載の撮像装置。
8. 前記制御部は、
   前記増幅段に対応する複数の画素のうち最初に駆動する画素から前記リセット信号が出力される前に、前記増幅段に含まれる前記増幅素子駆動回路をオン状態に遷移させる、
   請求項７に記載の撮像装置。
9. それぞれが複数の画素の集合を示す複数の画素群と１対１に対応する複数の前記増幅段が設けられ、
   前記制御部は、
   前記複数の画素群ごとに順番に、前記画素群に含まれる前記第１の画素の前記リセット信号を、前記画素群に対応する前記増幅段へ出力させてから前記シグナル信号を該増幅段へ出力させるまでの間に、前記画素群に含まれる前記第２の画素の前記リセット信号または前記シグナル信号を該増幅段へ出力させ、
   各前記増幅段に含まれる前記増幅素子駆動回路をオン状態に遷移させる期間をオーバラップさせる、
   請求項７または８に記載の撮像装置。
10. それぞれが、受光した光量に応じた電気信号を出力する光電変換素子を少なくとも含む複数の画素と、
    前記複数の画素の各々の出力を増幅する増幅段と、
    前記複数の画素の各々をオーバラップさせながら順次に駆動し、前記複数の画素に含まれる第１の画素から、画素をリセットするためのリセット電圧に応じた電気信号を示すリセット信号を前記増幅段へ出力させてから、前記第１の画素に含まれる前記光電変換素子で受光した光量に応じた電気信号を示すシグナル信号を前記増幅段へ出力させるまでの間に、前記第１の画素とは異なる第２の画素の前記リセット信号または前記シグナル信号を前記増幅段へ出力させる制御を行う制御部と、を備え、
    前記複数の画素はマトリクス状に配列され、
    前記制御部は、
    同列の画素は、全て同じタイミングで前記リセット信号または前記シグナル信号を出力させる制御を行う、
    撮像装置。
11. それぞれが、受光した光量に応じた電気信号を出力する光電変換素子を少なくとも含む複数の画素と、
    前記複数の画素の各々の出力を増幅する増幅段と、
    制御部と、を備え、
    前記複数の画素の各々は、
    前記光電変換素子と、
    前記光電変換素子から出力された電気信号を転送するための転送素子と、
    前記転送素子から転送された電気信号を保持するための容量素子と、
    前記容量素子からゲートに入力される電気信号に応じた電気信号をソース端子から出力するソースフォロワ素子と、
    前記容量素子の電圧をリセット電圧に設定するためのリセット素子と、を含み、
    前記複数の画素と１対１に対応し、かつ、それぞれが対応する画素を含む複数の光電変換部の各々は、
    前記ソースフォロワ素子を駆動する電流を供給するソースフォロワ素子駆動回路と、
    前記ソースフォロワ素子のソース端子からの出力を前記増幅段へ供給するか否かを切り替えるための接続素子と、をさらに含む、
    撮像装置による撮像方法であって、
    前記複数の画素の各々をオーバラップさせながら順次に駆動し、前記複数の画素に含まれる第１の画素から、画素をリセットするための前記リセット電圧に応じた電気信号を示すリセット信号が前記増幅段へ出力されてから、前記第１の画素に含まれる前記光電変換素子で受光した光量に応じた電気信号を示すシグナル信号が前記増幅段へ出力されるまでの間に、前記第１の画素とは異なる第２の画素の前記リセット信号または前記シグナル信号を前記増幅段へ出力させる制御を行う制御ステップを含み、
    前記制御ステップは、
    前記光電変換部に含まれる前記接続素子をオン状態に遷移させる前に、該光電変換部に含まれる前記ソースフォロワ素子駆動回路をオン状態に遷移させる、
    撮像方法。
12. それぞれが、受光した光量に応じた電気信号を出力する光電変換素子を少なくとも含む複数の画素と、
    前記複数の画素の各々の出力を増幅する増幅段と、
    制御部と、を備え、
    前記複数の画素がマトリクス状に配列される撮像装置による撮像方法であって、
    前記複数の画素の各々をオーバラップさせながら順次に駆動し、前記複数の画素に含まれる第１の画素から、画素をリセットするためのリセット電圧に応じた電気信号を示すリセット信号が前記増幅段へ出力されてから、前記第１の画素に含まれる前記光電変換素子で受光した光量に応じた電気信号を示すシグナル信号が前記増幅段へ出力されるまでの間に、前記第１の画素とは異なる第２の画素の前記リセット信号または前記シグナル信号を前記増幅段へ出力させる制御を行う制御ステップを含み、
    前記制御ステップは、
    同列の画素は、全て同じタイミングで前記リセット信号または前記シグナル信号を出力させる制御を行う、
    撮像方法。

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