KR20200139327A - 이미지 센싱 장치 - Google Patents

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Abstract

이미지 센싱 장치가 제공된다. 이미지 센싱 장치는, 일단에 리셋 신호가 제공되고 타단에 센싱 노드가 배치되는 광전 소자, 플로팅 디퓨전을 제1 전압으로 리셋시키는 리셋 트랜지스터, 플로팅 디퓨전과 센싱노드 사이에 배치된 캐패시터, 제2 전압을 이용하여, 광전 소자에서 생성되는 전하로부터 픽셀 신호를 생성하는 구동 트랜지스터, 및 픽셀 신호를 외부로 제공하는 선택 트랜지스터를 포함하되, 선택 트랜지스터가 턴온되는 동안, 제1 시점에 리셋 트랜지스터가 턴오프된 후, 제1 시점보다 늦은 제2 시점에 센싱 노드가 리셋 신호에 의해 리셋된다.

Description

이미지 센싱 장치{Image Sensing Device}
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센싱 장치는 전하 결합형(CCD; Charge Coupled Device) 이미지 센싱 장치와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센싱 장치를 포함할 수 있다.
CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭될 수 있다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비할 수 있다. 픽셀들 각각은 예를 들어, 포토 다이오드(photodiode, PD)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 할 수 있다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, 스마트폰, 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다. 또한, 반도체 장치가 고집적화됨에 따라 이미지 센서도 고집적화고 있다.
한국공개특허 제10-2009-0090603호 (2009년 8월 26일 공개)
본 발명이 해결하고자 하는 기술적 과제는, 다크 레벨 특성(dark level characteristic)을 개선하고 신뢰성 있는 상관 이중 샘플링(CDS; Correlated Double Sampling)을 수행함으로써 센싱 이미지 품질이 향상된 이미지 센싱 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센싱 장치는, 일단에 리셋 신호가 제공되고 타단에 센싱 노드가 배치되는 광전 소자, 플로팅 디퓨전을 제1 전압으로 리셋시키는 리셋 트랜지스터, 플로팅 디퓨전과 센싱노드 사이에 배치된 캐패시터, 제2 전압을 이용하여, 광전 소자에서 생성되는 전하로부터 픽셀 신호를 생성하는 구동 트랜지스터, 및 픽셀 신호를 외부로 제공하는 선택 트랜지스터를 포함하되, 선택 트랜지스터가 턴온되는 동안, 제1 시점에 리셋 트랜지스터가 턴오프된 후, 제1 시점보다 늦은 제2 시점에 센싱 노드가 리셋 신호에 의해 리셋된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센싱 장치는, 적어도 하나의 픽셀이 배치된 픽셀 어레이, 및 픽셀 어레이에 제1 및 제2 리셋 신호와, 선택 신호를 제공하는 타이밍 제너레이터를 포함하되, 픽셀은, 일단에 제공된 제1 리셋 신호를 이용하여 타단에 연결된 스토리지 노드를 리셋시키는 광전 소자와, 제2 리셋 신호에 게이팅되어 플로팅 디퓨전을 리셋시키는 리셋 트랜지스터와, 스토리지 노드와 플로팅 디퓨전 사이에 배치된 커패시터와, 광전 소자에서 생성된 전하로부터 픽셀 신호를 생성하는 구동 트랜지스터와, 선택 신호에 게이팅되어 픽셀 신호를 외부로 출력하는 선택 트랜지스터를 포함하고, 타이밍 제너레이터는, 선택 신호를 인에이블시키는 동안, 제2 리셋 신호를 먼저 디스에이블 시키고, 그 이후에 제1 리셋 신호를 인에이블 시킨다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 이미지 센싱 장치는, 제1 광전 소자에서 생성되는 전하를 3개의 트랜지스터를 이용하여 제1 픽셀 신호로 생성하여 제1 비교기에 출력하는 제1 회로, 제2 광전 소자에서 생성되는 전하를 4개의 트랜지스터를 이용하여 제2 픽셀 신호롤 생성하여 제2 비교기에 출력하는 제2 회로, 및 제1 비교기에 제1 램프 신호를 제공하고, 제2 비교기에 제2 램프 신호를 제공하는 램프신호 생성기를 포함하되, 램프신호 생성기는, 제1 및 제2 픽셀 신호에 대한 센싱 주기 동안, 제1 크기의 제1 펄스와 제1 크기보다 큰 제2 크기의 제2 펄스가 순차적으로 인가되는 제1 램프신호를 제1 비교기에 제공하고, 제3 크기의 제3 펄스와 상기 제3 크기보다 큰 제4 크기의 제4 펄스가 순차적으로 인가되는 제2 램프신호를 제2 비교기에 제공한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 2는 몇몇 실시예에 따른 이미지 센싱 장치의 개념적인(conceptual) 레이아웃을 도시한 도면이다.
도 3은 도 1의 픽셀 어레이와 아날로그 디지털 컨버터에 관한 블록도이다.
도 4는 도 3의 픽셀 어레이에 포함된 단위 픽셀 회로도이다.
도 5는 도 4의 커패시터를 설명하기 위한 도면이다.
도 6은 도 4 회로의 동작을 설명하기 위한 타이밍도이다.
도 7 내지 도 10은 도 4 회로의 동작을 설명하기 위한 도면들이다.
도 11은 도 3의 아날로그 디지털 컨버터의 동작을 설명하기 위한 타이밍도이다.
도 12 내지 도 15는 몇몇 실시예에 따른 이미지 센싱 장치의 효과를 설명하기 위한 도면들이다.
도 16은 몇몇 실시예에 따른 이미지 센싱 장치의 단위 픽셀 회로도이다.
도 17은 도 16 회로의 동작을 설명하기 위한 타이밍도이다.
도 18은 도 16 회로에서 출력된 픽셀 신호가 램프 신호와 비교되는 동작을 설명하기 위한 도면이다.
도 19는 몇몇 실시예에 따른 이미지 센싱 장치의 픽셀 어레이의 회로도이다.
도 20은 몇몇 실시예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 도면이다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 1을 참조하면, 이미지 센싱 장치(100)는 컨트롤 레지스터 블록(110), 타이밍 제네레이터(120), 로우 드라이버(130), 픽셀 어레이(140), 아날로그 디지털 컨버터(150), 램프신호 생성기(160), 버퍼부(170)를 포함할 수 있다.
컨트롤 레지스터 블록(110)은 이미지 센싱 장치(100)의 동작을 전체적으로 제어할 수 있다. 특히, 타이밍 제네레이터(120), 램프신호 생성기(160) 및 버퍼부(170)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제네레이터(120)는 이미지 센싱 장치(100)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(120)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(130), 아날로그 디지털 컨버터(150), 램프신호 생성기(160) 등에 전달될 수 있다.
램프신호 생성기(160)는 아날로그 디지털 컨버터(150)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 예를 들어, 아날로그 디지털 컨버터(150)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프신호 생성기(160)는 상관 이중 샘플러(CDS), 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
버퍼부(170)는 예를 들어, 래치부를 포함할수 있다. 버퍼부(170)는 외부로 제공할 이미지 신호를 임시적으로 저장할 수 있으며, 이미지 데이터를 외부 메모리 또는 외부 장치로 전송할 수 있다.
픽셀 어레이(140)는 외부 이미지를 센싱할 수 있다. 픽셀 어레이(140)는 복수의 픽셀(또는 단위 픽셀)을 포함할 수 있다. 로우 드라이버(130)는 픽셀 어레이(140)의 로우(row)를 선택적으로 활성화시킬 수 있다.
아날로그 디지털 컨버터(150)는 픽셀 어레이(140)로부터 제공받은 픽셀 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다.
비록 도면에서는 아날로그 디지털 컨버터(150)가 상관 이중 샘플러(CDS), 비교기 등을 포함하는 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 상관 이중 샘플러(CDS), 비교기 등은 아날로그 디지털 컨버터(150)와 서로 분리된 로직 회로로 구현될 수도 있다.
도 2는 몇몇 실시예에 따른 이미지 센싱 장치의 개념적인 레이아웃을 도시한 도면이다.
도 2를 참조하면, 이미지 센싱 장치(100)는 제1 방향(Z, 예를 들어, 수직 방향)으로 적층된 제1 및 제2 영역(S1, S2)을 포함할 수 있다. 제1 및 제2 영역(S1, S2)은 도시된 것과 같이 제2 방향(X)과 제3 방향(Y)으로 연장될 수 있으며, 제1 및 제2 영역(S1, S2)에는 도 1에 도시된 블록들이 배치될 수 있다.
도면에 도시하지는 않았으나, 제2 영역(S2) 하부에는 메모리가 배치된 제3 영역이 배치될 수도 있다. 이 때, 제3 영역에 배치된 메모리는 제1 및 제2 영역(S1, S2)으로부터 이미지 데이터를 전송받아, 이를 저장하거나 처리하고, 이미지 데이터를 제1 및 제2 영역(S1, S2)으로 재전송할 수 있다. 이 때, 메모리는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, STT-MRAM(spin transfer torque magnetic random access memory) 소자 및 플래시(flash) 메모리 소자와 같은 메모리 소자를 포함할 수 있다. 메모리가 예를 들어, DRAM 소자를 포함하는 경우, 이미지 데이터를 상대적으로 고속으로 전송받아 처리할 수 있다.
제1 영역(S1)은 픽셀 어레이 영역(PA) 및 제1 주변 영역(PH1)을 포함하고, 제2 영역(S2)은 로직회로 영역(LC) 및 제2 주변 영역(PH2)을 포함할 수 있다. 제1 및 제2 영역(S1, S2)은 순차적으로 상하로 적층되어 배치될 수 있다.
제1 영역(S1)에서, 픽셀 어레이 영역(PA)은 도 1을 참조하여 설명한 픽셀 어레이(도 1의 140)가 배치되는 영역일 수 있다. 픽셀 어레이 영역(PA)은 매트릭스(matrix) 형태로 배열된 복수의 단위 픽셀들(도 4의 PX)을 포함할 수 있다. 각 픽셀(PX)은 포토 다이오드 및 트랜지스터들을 포함할 수 있다. 이에 관한 보다 구체적인 설명은 후술한다.
제1 주변 영역(PH1)은 복수의 패드들을 포함할 수 있으며, 픽셀 어레이 영역(PA)의 주변에 배치될 수 있다. 복수의 패드들은 외부 장치 등과 전기적 신호를 송수신할 수 있다.
제2 영역(S2)에서, 로직 회로 영역(LC)은 복수의 트랜지스터들을 포함하는 전자 소자들을 포함할 수 있다. 로직 회로 영역(LC)에 포함된 전자 소자들은 픽셀 어레이 영역(PA)과 전기적으로 연결되어, 픽셀 어레이 영역(PA)의 각 단위 픽셀(PX)에 일정한 신호를 제공하거나 출력 신호를 제어할 수 있다.
로직 회로 영역(LC)에는 예를 들어, 도 1을 참조하여 설명한 컨트롤 레지스터 블록(110), 타이밍 제네레이터(120), 로우 드라이버(130), 아날로그 디지털 컨버터(150), 램프신호 생성기(160), 버퍼부(170) 등이 배치될 수 있다. 로직 회로 영역(LC)에는 예를 들어, 도 1의 블록들에서, 픽셀 어레이(140) 이외의 블록들이 배치될 수 있다.
제2 영역(S2)에도 제1 영역(S1)의 제1 주변 영역(PH1)에 대응되는 영역에 제2 주변 영역(PH2)이 배치될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
도 3은 도 1의 픽셀 어레이와 아날로그 디지털 컨버터에 관한 블록도이다.
도 3을 참조하면, 픽셀 어레이(140)는 복수의 픽셀(PX(i,j))을 포함할 수 있다. 복수의 픽셀(PX(i,j))은 복수의 로우(i)와 복수의 컬럼(j)으로 정렬될 수 있다. 복수의 로우(i) 각각마다 로우 라인이 배치되고, 복수의 컬럼(j)마다 컬럼 라인이 배치될 수 있다. 각 픽셀(PX(i,j))은 선택 신호(SEL(i), SEL(i+1), SEL(i+2))에 의해 선택되어, 픽셀 신호(VO(j), VO(j+1), VO(j+2))를 출력할 수 있다.
아날로그 디지털 컨버터(150)는 픽셀 어레이(140)의 복수의 컬럼(j)과 연결된 복수의 비교기(152(j), 152(j+1), 152(j+2))와 복수의 카운터(154(j), 154(j+1), 154(j+2))를 포함할 수 있다. 아날로그 디지털 컨버터(150)는 예를 들어, 이러한 복수의 비교기(152(j), 152(j+1), 152(j+2))와 복수의 카운터(154(j), 154(j+1), 154(j+2))를 통해 상관 이중 샘플링과 아날로그 디지털 변환 동작을 수행할 수 있다.
램프신호 생성기(160)는 램프신호(VR)를 생성할 수 있다. 램프신호(VR)는 아날로그 신호인 픽셀 신호(VO(j), VO(j+1), VO(j+2))를 디지털 신호(OD(j), OD(j+1), OD(j+2))로 변환하기 위한 신호로서, 예를 들어, 삼각파의 형태를 가질 수 있다.
램프신호 생성기(160)는 컨트롤 레지스터 블록(110)에서 생성된 램프 인에이블 신호(R_EN)에 응답하여 램프신호(VR)를 생성할 수 있다. 몇몇 실시예에서, 램프신호 생성기(160)는, 램프 인에이블 신호(R_EN)가 인에이블되는 구간동안, 램프 신호(VR)에 전압 강하에 따른 펄스가 생성되도록 함으로써 램프 신호(VR)를 제어할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
램프신호 생성기(160)에 의해 생성된 램프 신호(VR)는 각각의 비교기(152(j), 152(j+1), 152(j+2))에 제공될 수 있다. 각각의 비교기(152(j), 152(j+1), 152(j+2))는 하나의 픽셀(PX(i,j))의 컬럼 라인(j)에 1대1로 대응될 수 있다.
비교기(152(j), 152(j+1), 152(j+2))는 램프 신호(VR)와 픽셀 신호(VO(j), VO(j+1), VO(j+2))를 비교할 수 있다. 구체적으로, 비교기(152(j), 152(j+1), 152(j+2))는 램프 신호(VR)와 픽셀 신호(VO(j), VO(j+1), VO(j+2))의 리셋 전압을 비교하고, 램프 신호(VR)와 픽셀 신호(VO(j), VO(j+1), VO(j+2))의 시그널 전압을 비교할 수 있다. 이에 관한 구체적인 설명은 후술한다.
몇몇 실시예에서, 비교기(152(j), 152(j+1), 152(j+2))는 램프 신호(VR)와 픽셀 신호(VO(j), VO(j+1), VO(j+2))를 비교하고, 그 결과에 따른 비교 신호를 출력할 수 있다. 이러한 비교 신호는 램프 신호(VR)와 픽셀 신호(VO(j), VO(j+1), VO(j+2)) 중 어느 쪽이 큰지를 바이너리 신호로 나타낼 수 있다. 예를 들어, 램프 신호(VR)가 큰 경우에는 "1"을 출력하고, 픽셀 신호(VO(j), VO(j+1), VO(j+2)) 이 큰 경우에는 "0"을 출력할 수 있다. 또는 이와 반대로 출력하도록 구성하는 것도 가능하다.
각각의 카운터(154(j), 154(j+1), 154(j+2))는 비교기(152(j), 152(j+1), 152(j+2))에 1대1로 대응할 수 있다. 즉, 하나의 비교 신호가 하나의 카운터(154(j), 154(j+1), 154(j+2))에 의해서 카운팅될 수 있다. 단, 실시예들이 이에 제한되는 것은 아니다.
카운터(154(j), 154(j+1), 154(j+2))는 예를 들어, 램프 인에이블 신호(R_EN)가 인에이블된 시점을 기준으로(또는 별도의 카운터 신호가 인에이블된 시점을 기준으로), 비교기(152(j), 152(j+1), 152(j+2))에서 출력한 비교 신호가 얼마동안 같은 값을 유지하는 지를 카운팅할 수 있다. 그리고 그 카운팅 결과를 바탕으로, 아날로그 신호인 픽셀 신호(VO(j), VO(j+1), VO(j+2))에 대한 디지털 신호(OD(j), OD(j+1), OD(j+2))를 출력할 수 있다.
도 4는 도 3의 픽셀 어레이에 포함된 단위 픽셀 회로도이다.
도 4를 참조하면, 픽셀(PX)은 광전 소자(PD), 리셋 트랜지스터(RT), 구동 트랜지스터(DT), 선택 트랜지스터(ST) 및 캐패시터(C)를 포함할 수 있다.
도시된 회로는, 단위 픽셀(PX)에 배치된 광전 소자(PD)가 외부 이미지를 센싱하여 생성된 전하를 3개의 트랜지스터를 이용하여 픽셀 신호(VO)로 출력하는 3T 픽셀 회로일 수 있다.
구동 트랜지스터(DT)의 게이트 단자는 플로팅 디퓨전(FD)과 연결되며, 플로팅 디퓨전(FD)에는 광전 소자(PD)에서 생성된 전하가 스토리지 노드(SN)를 통해 전달될 수 있다. 구동 트랜지스터(DT)는 플로팅 디퓨전(FD)에 전달된 전하에 의해 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 동작할 수 있다. 즉, 구동 트랜지스터(DT)는 픽셀 전압(VPIX)을 이용하여 광전 소자(PD)에서 생성되어 플로팅 디퓨전(FD)에 전달된 전하를 증폭시켜 선택 트랜지스터(ST)에 전달할 수 있다.
선택 트랜지스터(ST)는 로우 드라이버(도 1의 130)가 제공하는 선택 신호(SEL)에 의해 턴온(turn on)될 수 있으며, 스위칭 및 어드레싱 동작을 수행할 수 있다. 로우 드라이버로부터 선택 신호(SEL)가 인가되면, 선택 트랜지스터(ST)에 연결된 칼럼 라인으로 픽셀 신호(VO)가 출력될 수 있다. 픽셀 신호(VO)는 아날로그 디지털 컨버터(도 1의 150)에 의해 검출될 수 있다.
리셋 트랜지스터(RT)는 로우 드라이버(도 1의 130)가 입력하는 리셋 신호(RG)에 의해 턴온될 수 있다. 리셋 신호(RG)에 의해 리셋 트랜지스터(RT)가 턴온될 경우, 플로팅 디퓨전(FD)이 픽셀 전압(VPIX)으로 리셋될 수 있다.
본 실시예에서는, 리셋 트랜지스터(RT)와 구동 트랜지스터(DT)가 각각 픽셀 전압(VPIX)을 제공받는 것으로 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 필요에 따라, 리셋 트랜지스터(RT)와 구동 트랜지스터(DT)에 제공되는 전압은 도시된 것과 다른 형태로 변형될 수도 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 리셋 트랜지스터(RT)에는 리드 전압이 제공되고, 구동 트랜지스터(DT)에는 전원 전압이 인가될 수 있다.
광전 소자(PD)는 외부 이미지(또는 광)를 센싱하여 전하를 생성할 수 있다. 몇몇 실시예에서, 광전 소자(PD)는 유기 포토 다이오드(organic photo diode)를 포함할 수 있다.
광전 소자(PD)가 유기 포토 다이오드일 경우, 광전 소자(PD)는 서로 평행하게 배치되는 제1, 제2 전극 및 그 사이에 마련되는 유기 광변환층을 포함할 수 있으며, 유기 광변환층은 소정 파장 대역의 빛을 받아들여 전하를 생성할 수 있다.
광전 소자(PD)의 캐소드(cathode)에는 스토리지 리셋 신호(VPD)가 제공될 수 있고, 광전 소자(PD)의 애노드(anode)는 스토리지 노드(SN)에 연결될 수 있다. 보다 자세히 후술하겠지만, 스토리지 리셋 신호(VPD)는 인에이블(enable) 구간과 디스에이블(disable) 구간이 반복되는 가변 신호이고, 스토리지 리셋 신호(VPD)가 인에이블되면, 스토리지 노드(SN)가 리셋될 수 있다. 즉, 스토리지 리셋 신호(VPD)는 그 신호 레벨에 따라 스토리지 노드(SN)의 전하를 이동시켜 스토리지 노드(SN)를 리셋시킬 수 있다.
광전 소자(PD)는 예를 들어, 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
캐패시터(C)는 스토리지 노드(SN)와 플로팅 디퓨전(FD) 사이에 배치될 수 있다. 이러한 캐패시터(C)에 의해 스토리지 노드(SN)와 플로팅 디퓨전(FD)이 동시에 리셋되지 않을 수 있으며, 이미지 센싱 장치의 다크 레벨 특성을 개선할 수 있다. 이에 관한 구체적인 설명은 후술한다.
몇몇 실시예에서, 캐퍼시터(C)는 예를 들어, DRAM cell에 사용되는 캐퍼시터를 포함할 수 있다. 이하, 도 5를 참조하여, 보다 구체적으로 설명한다.
도 5는 도 4의 커패시터를 설명하기 위한 도면이다.
도 5를 참조하면, 캐퍼시터(C)는 상부 전극(TE), 하부 전극(BE) 및 유전막(DE)을 포함할 수 있다.
몇몇 실시예에서, 캐퍼시터(C)의 저장 용량을 최대화하기 위해, 상부 전극(TE)과 하부 전극(BE)은 원통(cylinder) 형상으로 형성되고, 그 사이에 유전막(DE)이 배치될 수 있다.
구체적으로, 도시된 것과 같이, 캐패시터(C)의 상부 전극(TE)과 하부 전극(BE)은 속이 빈 원기둥(hollow circular cylinder) 형태로 형성되되, 유전막(DE)을 사이에 두고 서로 대향하고, 유전막(DE)은 하부 전극(BE)의 표면을따라 컨포멀(conformal)한 형태로 형성될 수 있다.
유전막(DE)은 예를 들어, 산화물-질화물, 산화물-질화물-산화물, 금속산화물 등을 포함할 수 있다. 몇몇 실시예에서, 유전막(DE)은 하프늄산화막(예: HfO2)을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
상부전극(TE)과 하부전극(BE)은 예를 들어, 폴리실리콘, 금속, 금속질화물 등을 포함할 수 있다. 몇몇 실시예에서, 상부전극(TE)은 타이타늄질화막(예: TiN)을 포함할 수 있으나, 마찬가지로 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 이러한 캐퍼시터(C)는 도 2의 픽셀 어레이 영역(PA)에 배치될 수 있다. 즉, 캐퍼시터(C)가 광전 소자(PD)와 같은 층에 배치될 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 캐퍼시터(C)가 배치되는 위치는 변형될 수도 있다.
이하 도 6 내지 도 10을 참조하여, 단위 픽셀(PX) 회로의 동작에 대해 설명한다.
도 6은 도 4 회로의 동작을 설명하기 위한 타이밍도이다. 도 7 내지 도 10은 도 4 회로의 동작을 설명하기 위한 도면들이다.
도 6은 하나의 센싱 주기 동안 단위 픽셀에 인가되는 신호의 파형과 각 노드의 전하 레벨 변화를 도시한 도면이다. 도 6에 도시된 스토리지 리셋 신호(VPD), 리셋 신호(RG) 및 선택 신호(SEL) 등은 예를 들어, 컨트롤 레지스터 블록(도 1의 110)의 제어를 받는 타이밍 제너레이터(도 1의 120)로부터 제공받을 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
먼저, 도 6 및 도 7을 참조하면, 제1 시점(T1)에서, 스토리지 리셋 신호(VPD)가 논리 하이 레벨(logical high level, 이하, H레벨)에서 논리 로우 레벨(logical low level, 이하 L레벨)로 천이(transition)한다. 즉, 스토리지 리셋 신호(VPD)가 인에이블(enable)될 수 있다. 이에 따라, 스토리지 노드(SN)의 전하가 빠져나갈 수 있다. 즉, 스토리지 노드(SN)가 리셋될 수 있다.
한편, 리셋 신호(RG)는 H레벨을 그대로 유지할 수 있다. 즉, 리셋 신호(RG)가 인에이블 상태를 유지할 수 있다. 리셋 신호(RG)가 H레벨을 유지함에 따라, 리셋 트랜지스터(도 5의 RT)는 턴온상태를 유지하고, 이에 따라 픽셀 전압(VPIX)이 플로팅 디퓨전(FD)에 제공될 수 있다. 따라서, 플로팅 디퓨전(FD)은 픽셀 전압(VPIX)으로 리셋된 상태를 유지한다.
선택 신호(SEL)는 L레벨을 유지할 수 있다. 즉, 선택 신호(SEL)가 디스에이블(disable) 상태를 유지할 수 있다. 따라서, 선택 트랜지스터(도 5의 ST)는 턴오프 상태를 유지한다. 이에 따라, 외부로 픽셀 신호(도 5의 VO)가 출력되지 않는다.
다음, 도 6 및 도 8을 참조하면, 제2 시점(T2)에서, 스토리지 리셋 신호(VPD)가 L레벨에서 H레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD)가 디스에이블된다. 이에 따라, 스토리지 노드(SN)에는 광전 소자(PD)로부터 생성된 전하가 축적된다.
한편, 플로팅 디퓨전(FD)에는 픽셀 전압(VPIX)이 제공되고 있으나, 플로팅 디퓨전(FD)과 스토리지 노드(SN)가 캐패시터(C)로 분리되어 있기 때문에, 스토리지 노드(SN)에 광전 소자(PD)로부터 생성된 전하가 축적된다.
다음, 도 6 및 도 9를 참조하면, 제3 시점(T3)에서, 스토리지 리셋 신호(VPD)가 H레벨을 유지하는 상태에서, 리셋 신호(RG)가 H레벨에서 L레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD)가 디스에이블된 상태에서, 리셋 신호(RG)가 디스에이블된다.
리셋 신호(RG)가 디스에이블됨에 따라, 리셋 트랜지스터(도 5의 RT)가 턴오프되어, 플로팅 디퓨전(FD)은 플로팅(floating)된다. 다만, 소자 특성에 의해, 플로팅 디퓨전(FD)의 전하 레벨은 제1 레벨(d1)만큼 하강한다.
한편, 제3 시점(T3)에서, 선택 신호(SEL)는 이미 L레벨에서 H레벨로 미리 천이해 있을 수 있다. 즉, 선택 신호(SEL)가 인에이블된 상태이다. 이에 따라, 구동 트랜지스터(DT)가 픽셀 전압(VPIX)을 이용하여 플로팅 디퓨전(FD)의 전하 레벨을 픽셀 신호(VO)로 외부로 출력한다. 이 때, 플로팅 디퓨전(FD)의 전하 레벨이 픽셀 전압(VPIX)에서 제1 레벨(d1)만큼 하강한 레벨이므로, 픽셀(PX)에서 출력되는 픽셀 신호(VO)는 기준 전압에서 제1 레벨(d1)만큼 하강한 리셋 전압(VRST)일 수 있다.
다음, 도 6 및 도 10를 참조하면, 제4 시점(T4)에서, 스토리지 리셋 신호(VPD)가 L레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD)가 인에이블된다.
스토리지 리셋 신호(VPD)가 인에이블됨에 따라, 스토리지 노드(SN)가 리셋되고, 캐퍼시터(C)에 의해 플로팅 디퓨전(FD)의 전하 레벨이 스토리지 노드(SN)에 축적된 전하만큼 하강한다. 즉, 플로팅 디퓨전(FD)의 전하 레벨이 스토리지 노드(SN)의 영향으로 제2 레벨(d2)만큼 하강한다.
한편, 제4 시점(T4)에서, 선택 신호(SEL)는 인에이블을 유지하므로, 구동 트랜지스터(DT)가 픽셀 전압(VPIX)을 이용하여 플로팅 디퓨전(FD)의 전하 레벨을 픽셀 신호(VO)로 외부로 출력한다. 이 때, 플로팅 디퓨전(FD)의 전하 레벨이 픽셀 전압(VPIX)에서 제2 레벨(d2)만큼 하강한 레벨이므로, 픽셀(PX)에서 출력되는 픽셀 신호(VO)는 기준 전압에서 제2 레벨(d2)만큼 하강한 시그널 전압(VSIG)일 수 있다.
다음, 제5 시점(T5)에서, 스토리지 리셋 신호(VPD)가 H레벨로 천이하고, 리셋 신호(RG)가 H레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD)가 디스에이블되고, 리셋 신호(RG)가 인에이블된다.
이 후 앞서 설명한 동작들을 반복하여, 단위 픽셀(PX)이 광전 소자(PD)에서 생성된 전하로부터 픽셀 신호(VO)를 생성하여 출력할 수 있다.
도 6을 참조하면, 본 실시예에서는, 스토리지 노드(SN)가 처음 리셋되는 제2 시점(T2)부터 스토리지 노드(SN)가 다시 리셋되는 제4 시점(T4)까지 스토리지 노드(SN)에는 광전 소자(PD)에서 생성된 전하가 축척되므로, 제2 시점(T2)부터 제4 시점(T4)까지가 유효 축적 시간(EIT)일 수 있다. 또한, 선택 트랜지스터(도 5의 ST)가 턴온되어 있는 동안 리셋 전압(VRST)과 시그널 전압(VSIG)이 픽셀 신호(VO)의 형태로 외부로 출력되므로, 선택 신호(SEL)가 H레벨을 유지하고 있는 구간이 1센싱 주기(1H)일 수 있다.
이하 도 11을 참조하여, 픽셀(PX)로부터 출력된 픽셀 신호(VO)가 디지털 신호로 변환되는 아날로그 디지털 컨버터의 동작에 대해 설명한다.
도 11은 도 3의 아날로그 디지털 컨버터의 동작을 설명하기 위한 타이밍도이다. 이하에서 설명하는 아날로그 디지털 컨버터의 동작은 하나의 예시에 불과하며, 그 세부적인 구성은 필요에 따라 얼마든지 변형할 수 있다.
도 3 및 도 11을 참조하면, 램프 신호 생성기(160)는, 1센싱 주기(1H) 동안, 기준 전압으로부터 제1 레벨(dV1)만큼 강하된 크기를 갖는 제1 펄스(P1)와, 기준 전압으로부터 제2 레벨(dV2)만큼 강하된 크기를 갖는 제2 펄스(P2)가 순차적으로 인가되는 램프 신호(VR)를 비교기(152(j))에 제공할 수 있다.
구체적으로, 램프 신호 생성기(160)는, 1센싱 주기(1H) 동안, 램프 인에이블 신호(R_EN)에 응답하여, 제1 크기를 갖는 제1 펄스(P1)와 제1 크기보다 큰 제2 크기를 갖는 제2 펄스(P2)를 순차적으로 램프 신호(VR)로 생성하고, 이를 비교기(152(j))에 제공할 수 있다.
비교기(152(j))는 특정 시점(예를 들어, 비교기(152(j))가 인에이블되는 시점)부터 램프 신호(VR)와 픽셀 신호(VO)를 비교하고, 그 비교 결과를 비교 신호(COM)로 카운터(154(j))에 출력할 수 있다.
카운터(154(j))는 비교 신호(COM)를 카운트하여 픽셀 신호(VO)를 디지털 신호로 변환할 수 있다.
즉, 본 실시예에 따른 이미지 센싱 장치(도 1의 100)는, 단위 픽셀(PX)이 3개의 트랜지스터를 이용하여 픽셀 신호(VO)를 생성하는 3T 구조이고, 3T구조에서 생성된 픽셀 신호(VO)를 제1 크기를 갖는 제1 펄스(P1)와 제1 크기보다 큰 제2 크기를 갖는 제2 펄스(P2)가 순차적으로 인가되는 램프 신호(VR)와 비교하여, 디지털 이미지 데이터를 출력한다.
도 12 내지 도 15는 몇몇 실시예에 따른 이미지 센싱 장치의 효과를 설명하기 위한 도면들이다.
도 12는 앞서 도 5를 참조하여 설명한 실시예와 다른 이미지 센싱 장치(999)의 단위 픽셀(PXb)의 회로도이다.
도 12를 참조하면, 픽셀(PXb)은 광전 소자(PDb), 리셋 트랜지스터(RTb), 구동 트랜지스터(DTb), 선택 트랜지스터(STb)를 포함할 수 있다. 마찬가지로 도시된 회로는, 단위 픽셀(PXb)에 배치된 광전 소자(PDb)가 외부 이미지를 센싱하여 생성된 전하를 플로팅 디퓨전(FDb)에 축적하고, 3개의 트랜지스터를 이용하여 축적된 전하를 픽셀 신호(VOb)로 출력하는 3T 픽셀 회로일 수 있다.
도 13은 도 12 회로의 동작을 설명하기 위한 타이밍도이다.
도 12 및 13을 참조하면, 도 12의 회로는 1센싱 주기(1H) 동안 단위 픽셀(PXb)로부터 출력되는 픽셀 신호(VOb)가 n번째 센싱 전압(VSIG(n))과 n+1번째 리셋 전압(VRST(n+1))을 포함하므로, 앞서 도 5를 참조하여 설명한 실시예와 달리 정확한 상관 이중 샘플링이 어렵다. 즉, 앞서 도 5를 참조하여 설명한 실시예의 경우, 도 12의 회로에 비해 보다 신뢰성 있는 상관 이중 샘플링이 가능하다.
나아가 도 12의 회로의 경우, 광전 소자(PDb)에서 발생된 전하를 축척하는 유효 축적 시간(EIT) 동안, 도 14에 도시된 것과 같이, 플로팅 디퓨전(FDb)으로부터 P형 기판(P-SUB)으로 전하의 누설(LK)이 발생하여 이미지 센싱 장치(999)의 다크 레벨 특성이 나빠질 수 있다.
이에 반해, 앞서 도 5를 참조하여 설명한 실시예의 경우, 도 15에 도시된 것처럼, 광전 소자(PDb)에서 발생된 전하를 축척하는 유효 축적 시간(EIT) 동안, 전하가 플로팅 디퓨전(FD)과 캐패시터(C)로 분리된 스토리지 노드(SN)에 저장되므로, 플로팅 디퓨전(FD)으로부터 P형 기판(P-SUB)으로 전하의 누설이 발생하지 않는다. 따라서, 이미지 센싱 장치(100)의 다크 레벨 특성이 개선되어, 센싱 이미지 품질이 향상될 수 있다.
이하, 도 16 및 도 17을 참조하여, 다른 몇몇 실시예에 따른 이미지 센싱 장치에 대해 설명한다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 최대한 생략하고 차이점을 위주로 설명한다.
도 16은 몇몇 실시예에 따른 이미지 센싱 장치의 단위 픽셀 회로도이다.
도 16을 참조하면, 픽셀(PX1)은 광전 소자(PD1), 리셋 트랜지스터(RT1), 구동 트랜지스터(DT1), 선택 트랜지스터(ST1) 및 캐패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT1)의 게이트 단자는 플로팅 디퓨전(FD1)과 연결되며, 플로팅 디퓨전(FD1)에는 광전 소자(PD1)에서 생성된 전하가 스토리지 노드(SN1)를 통해 전달될 수 있다. 구동 트랜지스터(DT1)는 플로팅 디퓨전(FD1)에 전달된 전하에 의해 소스 팔로워 버퍼 증폭기로 동작할 수 있다. 즉, 구동 트랜지스터(DT1)는 픽셀 전압(VPIX)을 이용하여 광전 소자(PD1)에서 생성되어 플로팅 디퓨전(FD1)에 전달된 전하를 증폭시켜 선택 트랜지스터(ST1)에 전달할 수 있다.
선택 트랜지스터(ST1)는 선택 신호(SEL)에 의해 턴온될 수 있으며, 스위칭 및 어드레싱 동작을 수행할 수 있다. 로우 드라이버로부터 선택 신호(SEL1)가 인가되면, 선택 트랜지스터(ST1)에 연결된 칼럼 라인으로 픽셀 신호(VO1)가 출력될 수 있다.
리셋 트랜지스터(RT1)는 리셋 신호(RG1)에 의해 턴온될 수 있다. 리셋 신호(RG1)에 의해 리셋 트랜지스터(RT1)가 턴온될 경우, 플로팅 디퓨전(FD1)이 바이어스 전압(VBIAS)으로 리셋될 수 있다. 몇몇 실시예에서, 바이어스 전압(VBIAS)은 픽셀 전압(VPIX)보다 작을 수 있다.
광전 소자(PD1)의 애노드에는 스토리지 리셋 신호(VPD1)가 제공될 수 있고, 광전 소자(PD1)의 캐소드는 스토리지 노드(SN1)에 연결될 수 있다.
캐패시터(C1)는 스토리지 노드(SN1)와 플로팅 디퓨전(FD1) 사이에 배치될 수 있다.
도 17은 도 16 회로의 동작을 설명하기 위한 타이밍도이다.
도 16 및 도 17을 참조하면, 제1 시점(T11)에서, 스토리지 리셋 신호(VPD1)가 L레벨에서 H레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD1)가 인에이블된다. 이에 따라, 스토리지 노드(SN1)에 전하가 채워질 수 있다. 즉, 스토리지 노드(SN1)가 리셋될 수 있다.
한편, 리셋 신호(RG1)는 H레벨을 그대로 유지할 수 있다. 즉, 리셋 신호(RG1)가 인에이블 상태를 유지할 수 있다. 리셋 신호(RG1)가 H레벨을 유지함에 따라, 리셋 트랜지스터(도 16의 RT1)는 턴온상태를 유지하고, 이에 따라 바이어스 전압(VBIAS)이 플로팅 디퓨전(FD1)에 제공될 수 있다. 따라서, 플로팅 디퓨전(FD1)은 바이어스 전압(VBIAS)으로 리셋된 상태를 유지한다.
선택 신호(SEL1)는 L레벨을 유지할 수 있다. 즉, 선택 신호(SEL1)가 디스에이블 상태를 유지할 수 있다. 따라서, 선택 트랜지스터(도 16의 ST1)는 턴오프 상태를 유지한다. 이에 따라, 외부로 픽셀 신호(도 16의 VO1)가 출력되지 않는다.
다음 제2 시점(T12)에서, 스토리지 리셋 신호(VPD1)가 H레벨에서 L레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD1)가 디스에이블된다. 이에 따라, 스토리지 노드(SN1)에는 광전 소자(PD1)에 의해 전하 레벨이 감소한다.
한편, 플로팅 디퓨전(FD1)에는 바이어스 전압(VBIAS)이 제공되고 있으나, 플로팅 디퓨전(FD1)과 스토리지 노드(SN1)가 캐패시터(C1)로 분리되어 있기 때문에, 스토리지 노드(SN1)의 전하 레벨만 광전 소자(PD)에 의해 감소한다.
다음, 제3 시점(T13)에서, 스토리지 리셋 신호(VPD1)가 L레벨을 유지하는 상태에서, 리셋 신호(RG1)가 H레벨에서 L레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD1)가 디스에이블된 상태에서, 리셋 신호(RG1)가 디스에이블된다.
리셋 신호(RG1)가 디스에이블됨에 따라, 리셋 트랜지스터(도 16의 RT1)가 턴오프되어, 플로팅 디퓨전(FD1)은 플로팅된다. 다만, 소자 특성에 의해, 플로팅 디퓨전(FD1)의 전하 레벨은 제1 레벨(d1)만큼 하강한다.
한편, 제3 시점(T13)에서, 선택 신호(SEL1)는 이미 L레벨에서 H레벨로 미리 천이해 있을 수 있다. 즉, 선택 신호(SEL1)가 인에이블된 상태이다. 이에 따라, 구동 트랜지스터(DT1)가 픽셀 전압(VPIX)을 이용하여 플로팅 디퓨전(FD1)의 전하 레벨을 픽셀 신호(VO1)로 외부로 출력한다. 이 때, 플로팅 디퓨전(FD1)의 전하 레벨이 바이어스 전압(VBIAS)에서 제1 레벨(d1)만큼 하강한 레벨이므로, 픽셀(PX1)에서 출력되는 픽셀 신호(VO1)는 기준 전압에서 제1 레벨(d1)만큼 하강한 리셋 전압(VRST)일 수 있다.
다음, 제4 시점(T14)에서, 스토리지 리셋 신호(VPD1)가 H레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD1)가 인에이블된다.
스토리지 리셋 신호(VPD1)가 인에이블됨에 따라, 스토리지 노드(SN1)가 리셋되고, 캐퍼시터(C1)에 의해 플로팅 디퓨전(FD1)의 전하 레벨이 스토리지 노드(SN1)에 축적된 전하만큼 하강한다. 즉, 플로팅 디퓨전(FD1)의 전하 레벨이 스토리지 노드(SN1)의 영향으로 바이어스 전압(VBIAS) 대비 제2 레벨(d2)만큼 상승한다.
한편, 제4 시점(T14)에서, 선택 신호(SEL1)는 인에이블을 유지하므로, 구동 트랜지스터(DT1)가 픽셀 전압(VPIX1)을 이용하여 플로팅 디퓨전(FD1)의 전하 레벨을 픽셀 신호(VO1)로 외부로 출력한다. 이 때, 플로팅 디퓨전(FD1)의 전하 레벨이 바이어스 전압(VBIAS)에서 제2 레벨(d2)만큼 상승한 레벨이므로, 픽셀(PX1)에서 출력되는 픽셀 신호(VO1)는 기준 전압에서 제2 레벨(d2)만큼 상승한 시그널 전압(VSIG)일 수 있다.
다음, 제5 시점(T15)에서, 스토리지 리셋 신호(VPD1)가 L레벨로 천이하고, 리셋 신호(RG1)가 H레벨로 천이한다. 즉, 스토리지 리셋 신호(VPD1)가 디스에이블되고, 리셋 신호(RG1)가 인에이블된다. 이 후 앞서 설명한 동작들을 반복하여, 단위 픽셀(PX1)이 광전 소자(PD1)에서 센싱한 정보를 바탕으로 픽셀 신호(VO1)를 생성하여 출력할 수 있다.
이후, 생성된 픽셀 신호(VO1)를 바탕으로 디지털 이미지 신호를 생성하는 과정은 앞서 설명한바 중복된 설명은 생략한다.
이하 도 18을 참조하여, 픽셀(PX1)로부터 출력된 픽셀 신호(VO1)가 램프 신호와 비교되는 동작에 대해 설명한다.
도 18은 도 16 회로에서 출력된 픽셀 신호가 램프 신호와 비교되는 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 본 실시예에 따른 램프 신호(VR1)는, 기준 전압으로부터 제1 레벨(dV1)만큼 상승된 크기를 갖는 제1 펄스(P1)와, 제1 펄스(P1)에 이어서 인가되고 기준 전압으로부터 제2 레벨(dV2)만큼 상승된 크기를 갖는 제2 펄스(P2)를 포함할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 제2 펄스(P2)의 크기는 제1 펄스(P1)의 크기보다 클 수 있다. 비교기는 이러한 램프 신호(VR1)와 픽셀 신호(VO1)를 비교하고, 그 비교 결과를 비교 신호로 카운터에 출력하고, 카운터는 비교 신호를 카운트하여 픽셀 신호(VO1)를 디지털 신호로 변환할 수 있다. 이에 관한 설명은 앞서 한 바, 중복된 설명은 생략한다.도 19는 몇몇 실시예에 따른 이미지 센싱 장치의 픽셀 어레이의 회로도이다.
도 19를 참조하면, 이미지 센싱 장치(300)는 복수의 픽셀 그룹(PG)을 포함할 수 있다.
서로 인접한 픽셀들(PX11-PX14)은 하나의 픽셀 그룹(PG)을 제공할 수 있으며, 픽셀 그룹(PG)은 예를 들어, 2 X 2 행렬 형태로 배열되는 4개의 픽셀들(PX11-PX14)을 포함할 수 있다. 픽셀 그룹(PG)에 포함되는 4개의 픽셀들(PX11-PX14) 각각은 제1 회로와 제2 회로를 포함할 수 있다.
픽셀 그룹(PG)에 포함되는 제1 회로들은 예를 들어, 유기 포토 다이오드를 포함하는 제1 광전 소자들(OPD1-OPD4)에 각각 연결되어 제1 픽셀 신호(VOpix)를 생성할 수 있다. 제1 광전 소자들(OPD1-OPD4)의 일 단에는 스토리지 리셋 신호(VPD)가 제공될 수 있다.
한편, 픽셀 그룹(PG)에 포함되는 제2 회로들은 예를 들어, 반도체 포토 다이오드를 포함하는 제2 광전 소자들(SPD1-SPD4)에 각각 연결되어 제2 픽셀 신호(VSpix)를 생성할 수 있다. 이러한 제1 픽셀 신호(VOpix) 및 제2 픽셀 신호(VSpix) 각각은 제1 칼럼 라인(OC0) 및 제2 칼럼 라인(SC0)을 통해 출력될 수 있다.
픽셀들(PX11-PX14) 각각에 포함되는 제1 회로는, 3개의 트랜지스터를 포함하는 3T 회로로 구현될 수 있다.
예를 들어, 제1 픽셀(PX1)에 포함되는 제1 회로는, 리셋 트랜지스터(OR1), 구동 트랜지스터(OD1), 선택 트랜지스터(OS1), 및 캐패시터(C11)를 포함할 수 있다. 리셋 트랜지스터(OR1)와 선택 트랜지스터(OS1) 각각은, 로우 드라이버가 입력하는 리셋 신호(ORG[1])와 선택 신호(OSEL[1])에 의해 제어될 수 있다.
각 센싱 주기에서 로우 드라이버는, 하나의 픽셀 그룹(PG)의 제1 회로들에 포함되는 4개의 선택 트랜지스터들(OS1-OS4) 중 어느 하나만을 턴온할 수 있다. 따라서, 픽셀 그룹(PG)에 포함되는 복수의 제1 회로들이 하나의 제1 칼럼 라인(OC0)을 공유할 수 있다.
한편, 제2 회로들 각각은 4개의 트랜지스터를 포함하는 4T 회로로 구현될 수 있다.
예를 들어, 제1 픽셀(PX11)의 제2 회로는, 전송 트랜지스터(TX1), 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 구동 트랜지스터(DX)를 포함할 수 있다. 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 구동 트랜지스터(DX1)는 다른 픽셀들에 포함되는 전송 트랜지스터들(TX2-TX4)과도 연결될 수 있다. 즉, 하나의 픽셀 그룹(PG)에 포함되는 제2 회로들은, 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 구동 트랜지스터(DX)를 공유할 수 있다.
하나의 픽셀 그룹(PG)에 포함되는 전송 트랜지스터들(TX1-TX4)은 각각 서로 다른 전송 신호(TG[1]-TG[4])에 의해 제어될 수 있다.
각 센싱 주기에서 로우 드라이버는, 전송 신호(TG[1]-TG[4])를 입력하여 전송 트랜지스터들(TX1-TX4) 중 어느 하나만을 턴-온할 수 있다. 따라서, 픽셀 그룹(PG)에 포함되는 복수의 제2 픽셀 회로들이 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 구동 트랜지스터(DX) 및 제2 칼럼 라인(SC0)을 공유할 수 있다.
몇몇 실시예에서, 제1 칼럼 라인(OC0) 및 제2 칼럼 라인(SC0)을 통한 제1 픽셀 신호(VOpix) 및 제2 픽셀 신호(VSpix)의 출력 순서는 서로 동일할 수 있다.
예를 들어, 첫 번째 센싱 주기에서 제1 픽셀(PX11)의 선택 트랜지스터(OS1)가 턴온될 수 있다. 반면, 다른 픽셀들(PX12-PX14)에 포함되는 선택 트랜지스터들(OS2-OS4)는 모두 턴오프될 수 있다. 따라서, 제1 픽셀(PX11)의 제1 회로가 제1 광전 소자(OPD1)의 전하를 이용하여 생성하는 제1 픽셀 신호(VOpix)는, 첫 번째 센싱 주기 동안 제1 칼럼 라인(OC0)을 통해 출력될 수 있다.
동시에 첫 번째 센싱 주기에서, 제1 픽셀(PX11)의 전송 트랜지스터(TX1)가 턴온될 수 있다. 반면, 다른 픽셀들(PX12-PX14)에 포함되는 전송 트랜지스터들(TX2-TX4)는 모두 턴오프될 수 있다. 따라서, 제1 픽셀(PX11)의 제2 회로가 생성하는 제2 픽셀 신호(VSpix)는, 첫 번째 센싱 주기 동안 제2 칼럼 라인(SC0)을 통해 출력될 수 있다.
이와 같은 방식으로 센싱 주기들 각각에서 선택 트랜지스터들(OS1-OS4) 중 하나만을 턴온하고, 전송 트랜지스터들(TX1-TX4) 중 하나만을 턴온함으로써, 하나의 픽셀 그룹(PG)에 포함되는 제1 및 제2 회로들 각각이 제1 칼럼 라인(OC0)과 제2 칼럼 라인(SC0)을 공유할 수 있다.
도 20은 몇몇 실시예에 따른 이미지 센싱 장치의 동작을 설명하기 위한 도면이다.
도 20을 참조하면, 픽셀 어레이(PXA)에 포함된 3T 회로(3TC)로부터 제1 픽셀 신호(VOpix)가 비교기(352)에 제공되고, 4T 회로(4TC)로부터 제2 픽셀 신호(VSpix)가 비교기(352)에 제공될 수 있다.
컨트롤 레지스터 블록(310)은, 하나의 센싱 주기 안에서, 제1 시간(TA) 동안 인에이블된 후, 제1 시간(TA)보다 긴 제2 시간(TB) 동안 인에이블되는 램프 인에이블 신호(R11_EN)를 생성하여 램프신호 생성기(360)에 제공할 수 있다.
램프신호 생성기(360)는 램프 인에이블 신호(R11_EN)에 응답하여, 기준 전압으로부터 제1 레벨(dV11)만큼 강하된 크기를 갖는 제1 펄스(P11)와, 기준 전압으로부터 제2 레벨(dV12)만큼 강하된 크기를 갖는 제2 펄스(P12)가 순차적으로 인가되는 램프 신호(VR11)를 비교기(352)에 제공할 수 있다.
구체적으로, 램프 신호 생성기(360)는, 하나의 센싱 주기 동안, 램프 인에이블 신호(R11_EN)에 응답하여, 제1 크기를 갖는 제1 펄스(P11)와 제1 크기보다 큰 제2 크기를 갖는 제2 펄스(P12)를 순차적으로 램프 신호(VR11)로 생성하고, 이를 비교기(352)에 제공할 수 있다.
비교기(354)는 특정 시점(예를 들어, 비교기(354)가 인에이블되는 시점)부터 램프 신호(VR11)와 픽셀 신호(VOpix, VSpix)를 비교하고, 그 비교 결과를 비교 신호로 카운터(354)에 출력할 수 있다. 카운터(354)는 비교 신호를 카운트하여 픽셀 신호(VOpix, VSpix)를 디지털 신호로 변환할 수 있다.
본 실시예에 따른 이미지 센싱 장치(300)는, 3T 회로(3TC)로부터 출력된 제1 픽셀 신호(VOpix)와 4T 회로(4TC)로부터 출력된 제2 픽셀 신호(VSpix) 모두를, 제1 크기를 갖는 제1 펄스(P11)와 제1 크기보다 큰 제2 크기를 갖는 제2 펄스(P12)가 순차적으로 인가되는 램프 신호(VR11)와 비교하여, 디지털 이미지 데이터를 출력할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PD: 광전 소자
SN: 스토리지 노드
FD: 플로팅 디퓨전
RT: 리셋 트랜지스터
DT: 구동 트랜지스터
ST: 선택 트랜지스터
C: 캐패시터

Claims (20)

  1. 일단에 리셋 신호가 제공되고 타단에 센싱 노드가 배치되는 광전 소자;
    플로팅 디퓨전을 제1 전압으로 리셋시키는 리셋 트랜지스터;
    상기 플로팅 디퓨전과 상기 센싱노드 사이에 배치된 캐패시터;
    제2 전압을 이용하여, 상기 광전 소자에서 생성되는 전하로부터 픽셀 신호를 생성하는 구동 트랜지스터; 및
    상기 픽셀 신호를 외부로 제공하는 선택 트랜지스터를 포함하되,
    상기 선택 트랜지스터가 턴온되는 동안, 제1 시점에 상기 리셋 트랜지스터가 턴오프된 후, 상기 제1 시점보다 늦은 제2 시점에 상기 센싱 노드가 상기 리셋 신호에 의해 리셋되는 이미지 센싱 장치.
  2. 제 1항에 있어서,
    상기 광전 소자의 캐소드에는 상기 리셋 신호가 제공되고, 상기 광전 소자의 애노드는 상기 센싱 노드에 연결되는 이미지 센싱 장치.
  3. 제 2항에 있어서,
    상기 제1 전압과 상기 제2 전압은 서로 동일한 이미지 센싱 장치.
  4. 제 1항에 있어서,
    상기 광전 소자의 애노드에는 상기 리셋 신호가 제공되고, 상기 광전 소자의 캐소드는 상기 센싱 노드에 연결되는 이미지 센싱 장치.
  5. 제 4항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 작은 이미지 센싱 장치.
  6. 제 1항에 있어서,
    상기 선택 트랜지스터가 턴온되는 동안, 상기 픽셀 신호는, 상기 제1 전압 레벨로부터 제1 레벨만큼 변화된 리셋 전압과 상기 제1 전압 레벨로부터 상기 제1 레벨보다 큰 제2 레벨만큼 변화된 시그널 전압을 포함하는 이미지 센싱 장치.
  7. 제 6항에 있어서,
    상기 제1 시점에서 상기 픽셀 신호는 상기 리셋 전압이고, 상기 제2 시점에서 상기 픽셀 신호는 상기 시그널 전압인 이미지 센싱 장치.
  8. 제 1항에 있어서,
    상기 캐패시터는,
    원통 형상으로 형성된 상부 전극 및 하부 전극과,
    상기 상부 전극과 하부 전극 사이에서 하부 전극의 표면을 따라 컨포멀하게(conformally) 배치된 유전막을 포함하는 이미지 센싱 장치.
  9. 제 1항에 있어서,
    상기 광전 소자는 유기 포토 다이오드(organic photo diode)를 포함하는 이미지 센싱 장치.
  10. 적어도 하나의 픽셀이 배치된 픽셀 어레이; 및
    상기 픽셀 어레이에 제1 및 제2 리셋 신호와, 선택 신호를 제공하는 타이밍 제너레이터를 포함하되,
    상기 픽셀은,
    일단에 제공된 상기 제1 리셋 신호를 이용하여 타단에 연결된 스토리지 노드를 리셋시키는 광전 소자와,
    상기 제2 리셋 신호에 게이팅되어 플로팅 디퓨전을 리셋시키는 리셋 트랜지스터와,
    상기 스토리지 노드와 상기 플로팅 디퓨전 사이에 배치된 커패시터와,
    상기 광전 소자에서 생성된 전하로부터 픽셀 신호를 생성하는 구동 트랜지스터와,
    선택 신호에 게이팅되어 상기 픽셀 신호를 외부로 출력하는 선택 트랜지스터를 포함하고,
    상기 타이밍 제너레이터는, 상기 선택 신호를 인에이블시키는 동안, 상기 제2 리셋 신호를 먼저 디스에이블 시키고, 그 이후에 상기 제1 리셋 신호를 인에이블 시키는 이미지 센싱 장치.
  11. 제 10항에 있어서,
    상기 타이밍 제너레이터가 상기 제2 리셋 신호를 디스에이블 시키는 것은,
    논리 하이 레벨(logical high level)의 상기 제2 리셋 신호를 논리 로우 레벨(logical low level)로 천이(transition)시키는 것을 포함하고,
    상기 타이밍 제너레이터가 상기 제1 리셋 신호를 인에이블 시키는 것은,
    논리 하이 레벨의 상기 제1 리셋 신호를 논리 로우 레벨로 천이시키는 것을 포함하는 이미지 센싱 장치.
  12. 제 10항에 있어서,
    상기 타이밍 제너레이터가 상기 제2 리셋 신호를 디스에이블 시키는 것은,
    논리 하이 레벨의 상기 제2 리셋 신호를 논리 로우 레벨로 천이시키는 것을 포함하고,
    상기 타이밍 제너레이터가 상기 제1 리셋 신호를 인에이블 시키는 것은,
    논리 로우 레벨의 상기 제1 리셋 신호를 논리 하이 레벨로 천이시키는 것을 포함하는 이미지 센싱 장치.
  13. 제 10항에 있어서,
    상기 제2 리셋 신호가 디스에이블되어 상기 플로팅 디퓨전이 플로팅 상태에 있는 동안, 상기 스토리지 노드에는 상기 광전 소자에서 생성된 전하가 축적되는 이미지 센싱 장치.
  14. 제 10항에 있어서,
    로직회로 영역과, 상기 로직회로 영역 상에 배치되는 픽셀 어레이 영역을 더 포함하되,
    상기 타이밍 제너레이터는 상기 로직회로 영역에 배치되고,
    상기 커패시터 및 상기 광전 소자는 상기 픽셀 어레이 영역에 배치되는 이미지 센싱 장치.
  15. 제 14항에 있어서,
    상기 캐패시터는,
    원통 형상으로 형성된 상부 전극 및 하부 전극과,
    상기 상부 전극과 하부 전극 사이에서 하부 전극의 표면을 따라 컨포멀하게 배치된 유전막을 포함하는 이미지 센싱 장치.
  16. 제1 광전 소자에서 생성되는 전하를 3개의 트랜지스터를 이용하여 제1 픽셀 신호로 생성하여 제1 비교기에 출력하는 제1 회로;
    제2 광전 소자에서 생성되는 전하를 4개의 트랜지스터를 이용하여 제2 픽셀 신호롤 생성하여 제2 비교기에 출력하는 제2 회로; 및
    상기 제1 비교기에 제1 램프 신호를 제공하고, 상기 제2 비교기에 제2 램프 신호를 제공하는 램프신호 생성기를 포함하되,
    상기 램프신호 생성기는, 상기 제1 및 제2 픽셀 신호에 대한 센싱 주기 동안, 제1 크기의 제1 펄스와 상기 제1 크기보다 큰 제2 크기의 제2 펄스가 순차적으로 인가되는 제1 램프신호를 상기 제1 비교기에 제공하고, 제3 크기의 제3 펄스와 상기 제3 크기보다 큰 제4 크기의 제4 펄스가 순차적으로 인가되는 제2 램프신호를 상기 제2 비교기에 제공하는 이미지 센싱 장치.
  17. 제 16항에 있어서,
    상기 제1 회로는,
    제1 플로팅 노드를 리셋 시키는 제1 리셋 트랜지스터와,
    상기 제1 광전 소자에서 생성된 전하로부터 상기 제1 픽셀 신호를 생성하는 제1 구동 트랜지스터와,
    상기 제1 픽셀 신호를 상기 제1 비교기에 전달하는 제1 선택 트랜지스터와,
    상기 제1 플로팅 노드와 상기 제1 광전 소자 사이에 배치된 캐패시터를 포함하는 이미지 센싱 장치.
  18. 제 17항에 있어서,
    상기 제2 회로는,
    제2 플로팅 노드를 리셋 시키는 제2 리셋 트랜지스터와,
    상기 제2 광전 소자에서 생성된 전하로부터 상기 제2 픽셀 신호를 생성하는 제2 구동 트랜지스터와,
    전송 신호를 제공받고 상기 제2 광전 소자에서 생성된 전하를 상기 제2 구동 트랜지스터에 전달하는 전송 트랜지스터와,
    상기 제2 픽셀 신호를 상기 제2 비교기에 전달하는 제2 선택 트랜지스터를 포함하는 이미지 센싱 장치.
  19. 제 16항에 있어서,
    상기 램프신호 생성기는 램프 인에이블 신호를 제공받아 상기 제1 및 제2 램프신호를 생성하고,
    상기 램프 인에이블 신호는 제1 시간 동안 인에이블된 후, 상기 제1 시간보다 긴 제2 시간 동안 인에이블되는 이미지 센싱 장치.
  20. 제 16항에 있어서,
    상기 제1 광전 소자는 유기 포토 다이오드를 포함하고,
    상기 제2 광전 소자는 반도체 포토 다이오드를 포함하는 이미지 센싱 장치.
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