JP2019062399A - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents
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Abstract
【課題】実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかもメモリの効率的なアクセスが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。【解決手段】ＡＤ変換部２２０の比較器２２１は、読み出し部６０の制御の下、蓄積期間にＰＤ１からＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間にＦＤ１に転送されたＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能で、メモリ制御部２４０は、第１の比較処理による第１の比較結果信号の状態に応じて、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。【選択図】図３
Description
本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ−デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献１，２参照）。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ−デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献１，２参照）。
この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
しかしながら、この種のＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献３，４参照）。
ところが、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。
また、ＣＭＯＳイメージセンサの重要な性能指標にランダムノイズがあり、主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により比較器の反転遅延が悪化し、撮像素子のフレームレートが上げられないという不利益がある。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により比較器の反転遅延が悪化し、撮像素子のフレームレートが上げられないという不利益がある。
また、ＡＤ変換処理後のデータを記憶するメモリ部としては８ビットや１２ビット等、ｎビットのメモリが必要となるが、たとえば２段階等の複数段階で画素信号の読み出しを行う場合、トータルで２ｎビット等の容量が必要となる。
また、デジタルＣＤＳを考慮した場合、さらに大きい４ｎビット等の容量が必要になる。
したがって、ＡＤ変換処理に応じたメモリの効率的なアクセスが必要となる。
また、デジタルＣＤＳを考慮した場合、さらに大きい４ｎビット等の容量が必要になる。
したがって、ＡＤ変換処理に応じたメモリの効率的なアクセスが必要となる。
また、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置することから、有効画素領域を最大限に拡大することは困難で、コストあたりの価値を最大限に高めることが困難である。
本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかもメモリの効率的なアクセスが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能であり、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、前記比較器の比較結果信号に応じたデータを記憶可能なメモリ部と、前記比較器の比較結果信号の状態に応じて前記メモリ部へのアクセスを制御するメモリ制御部と、を含み、前記比較器は、前記読み出し部の制御の下、前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能で、前記メモリ制御部は、前記第１の比較処理による前記第１の比較結果信号の状態に応じて、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを行うか否かを制御する。
本発明の第２の観点は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含む固体撮像装置の駆動方法であって、前記画素の画素信号を読み出す場合、前記比較器において、前記読み出し部の制御の下、前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことを可能とし、前記第１の比較処理による前記第１の比較結果信号の状態に応じて、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを行うか否かを制御し、前記比較器の比較結果信号の状態に応じて前記メモリ部へのアクセスを制御する。
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が配置された画素部と、前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、前記比較器の比較結果信号に応じたデータを記憶可能なメモリ部と、前記比較器の比較結果信号の状態に応じて前記メモリ部へのアクセスを制御するメモリ制御部と、を含み、前記比較器は、前記読み出し部の制御の下、前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能で、前記メモリ制御部は、前記第１の比較処理による前記第１の比較結果信号の状態に応じて、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを行うか否かを制御する。
本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかもメモリの効率的なアクセスが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、出力回路４０、およびタイミング制御回路５０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。
これらの構成要素のうち、たとえば垂直走査回路３０、出力回路４０、およびタイミング制御回路５０により画素信号の読み出し部６０が構成される。
本第１の実施形態において、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部、ＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。
比較器は、読み出し部６０の制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。
比較器は、読み出し部６０の制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。
さらに、固体撮像装置１０は、比較器の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部へのアクセスを制御するメモリ制御部を有する。
そして、メモリ制御部は、第１の比較処理による第１の比較結果信号の状態に応じて、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを行うか否かを制御する。
具体的には、メモリ制御部は、第１の比較処理期間に、第１の比較処理による第１の比較結果信号のレベルが第１のレベルから第２のレベルに変化した場合、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを禁止する。
一方、メモリ制御部は、第１の比較処理期間に、第１の比較処理による第１の比較結果信号のレベルが第１のレベルのまま変化しなかった場合、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを許容する。
そして、メモリ制御部は、第１の比較処理による第１の比較結果信号の状態に応じて、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを行うか否かを制御する。
具体的には、メモリ制御部は、第１の比較処理期間に、第１の比較処理による第１の比較結果信号のレベルが第１のレベルから第２のレベルに変化した場合、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを禁止する。
一方、メモリ制御部は、第１の比較処理期間に、第１の比較処理による第１の比較結果信号のレベルが第１のレベルのまま変化しなかった場合、第２の比較処理による第２の比較結果信号に応じたデータのメモリ部への書き込みを許容する。
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０およびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部６０の積層構造等について詳述する。
（画素部２０およびデジタル画素２００の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素部のデジタル画素アレイの一例を示す図である。
図３は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。
画素部２０は、図２に示すように、複数のデジタル画素２００がＮ行Ｍ列の行列状（マトリクス状）に配列されている。
なお、図２においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
なお、図２においては、図面の簡単化のため、９つのデジタル画素２００が３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
本第１の実施形態に係るデジタル画素２００は、光電変換読み出し部（図２ではＰＤと表記）２１０、ＡＤ変換部（図２ではＡＤＣと表記）２２０、メモリ部（図２ではＭＥＭと表記）２３０、およびメモリ制御部（図２ではＭＣＴと表記）２４０を含んで構成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０、メモリ部２３０、およびメモリ制御部２４０が形成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０にＡＤ変換部２２０、メモリ部２３０、およびメモリ制御部２４０が形成されている。
デジタル画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒ，出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１，および読み出しノードＮＤ２をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１−Ｔｒ、リセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワトランジスタＳＦ１−Ｔｒ、およびカレントトランジスタＩＣ１−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒ，出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１，および読み出しノードＮＤ２をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１−Ｔｒ、リセットトランジスタＲＳＴ１−Ｔｒ、ソースフォロワトランジスタＳＦ１−Ｔｒ、およびカレントトランジスタＩＣ１−Ｔｒの４トランジスタ（４Ｔｒ）を含んで構成されている。
そして、本第１の実施形態においては、ソースフォロワトランジスタＳＦ１−Ｔｒ、カレントトランジスタＩＣ１−Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。
本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２がＡＤ変換部２２０の入力部に接続されている。
光電変換読み出し部２１０は、出力ノードとしてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。
光電変換読み出し部２１０は、出力ノードとしてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬをＡＤ変換部２２０に出力する。
より具体的には、光電変換読み出し部２１０は、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。
さらに、光電変換読み出し部２１０は、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。
光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２２０に出力する。
フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
各デジタル画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
光電変換読み出し部２１０の転送トランジスタＴＧ１−Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１−Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
リセットトランジスタＲＳＴ１−Ｔｒは、電源電圧ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
リセットトランジスタＲＳＴ１−Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１−Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１−Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１−Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
そして、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒにより駆動される。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１−Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１−Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
そして、読み出しノードＮＤ２とＡＤ変換部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１−Ｔｒにより駆動される。
図４（Ａ）および（Ｂ）は、本発明の第１の実施形態に係るデジタル画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
各デジタル画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。
そして、図４のデジタル画素セルＰＬＸＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１−Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１−Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
そして、図４のデジタル画素セルＰＬＸＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１−Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１−Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。
このように、本実施形態では、各デジタル画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
図４のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第１基板面１１０１側にｎ−層２１０２が形成され、このｎ−層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ−層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。
また、ｎ−層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。
ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。
本例では、第１基板面１１０１側にｎ−層２１０２が形成され、このｎ−層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ−層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。
また、ｎ−層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。
ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。
なお、このＰ＋層２１０６の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズが形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
（Ｘ方向（列方向）における分離層の構成）
図４のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ−層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。
さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ−層２１０９が形成され、このｐ−層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。
図４のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ−層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。
さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ−層２１０９が形成され、このｐ−層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
ｐ型分離層ＳＰＬの第１のｐ層２１０７および第２のｐ−層２１０９の第１の基板面１１０１側にはフォトダイオード２１１０と同様のｐ＋層２１０６が形成されている。
ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側の一部にかかりオーバーフローパスＯＶＰが形成されるように、ｎ層２１０３が延長するように形成されている。
そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１−Ｔｒのゲート電極２１１１が形成されている。
さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１−Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。
そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。
そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１−Ｔｒのゲート電極２１１１が形成されている。
さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１−Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。
そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。
このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
デジタル画素２００のＡＤ変換部２２０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能する。
ＡＤ変換部２２０は、図３に示すように、比較器（ＣＯＭＰ）２２１、カウンタ（ＣＮＴ）２２２、入力側結合キャパシタＣ２２１、出力側の負荷キャパシタＣ２２２、およびリセットスイッチＳＷ−ＲＳＴを含んで構成されている。
比較器２２１は、第１の入力端子としての反転入力端子（−）に、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力する比較処理を行う．
比較器２２１は、第１の入力端子としての反転入力端子（−）に結合キャパシタＣ２２１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１１２０側のＡＤ変換部２２０の比較器２２１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。
また、比較器２２１は、出力端子と第１の入力端子としての反転入力端子（−）との間にリセットスイッチＳＷ−ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間に負荷キャパシタＣ２２２が接続されている。
基本的に、ＡＤ変換部２２０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２２１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。
このとき、比較器２２１と同様に列毎に配置されたカウンタ２２２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、カウンタ２２２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ２２２に入力し、そのときのカウンタ２２２の値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
このとき、比較器２２１と同様に列毎に配置されたカウンタ２２２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２２０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２２１の出力が反転し、カウンタ２２２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ２２２に入力し、そのときのカウンタ２２２の値（データ）がメモリ部２３０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００のメモリ部２３０に格納されたデータ（信号）は出力回路４０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
（比較器２２１のおける第１の比較処理および第２の比較処理）
そして、本第１の実施形態のＡＤ変換部２２０の比較器２２１は、画素信号の読み出し期間に次の２つの第１の比較処理および第２の比較処理を行うように、読み出し部６０により駆動制御される。
そして、本第１の実施形態のＡＤ変換部２２０の比較器２２１は、画素信号の読み出し期間に次の２つの第１の比較処理および第２の比較処理を行うように、読み出し部６０により駆動制御される。
第１の比較処理ＣＭＰＲ１において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する。
なお、この第１の比較処理ＣＭＰＲ１の動作を、タイムスタンプＡＤＣモードの動作ともいう。
なお、この第１の比較処理ＣＭＰＲ１の動作を、タイムスタンプＡＤＣモードの動作ともいう。
第２の比較処理ＣＭＰＲ２において、比較器２２１は、読み出し部６０の制御の下、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードであるフローティングフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する。
実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＲＴ）に対するデジタル化を行う。
なお、この第２の比較処理ＣＭＰＲ２の動作を、リニアＡＤＣモードの動作ともいう。
実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＲＴ）に対するデジタル化を行う。
なお、この第２の比較処理ＣＭＰＲ２の動作を、リニアＡＤＣモードの動作ともいう。
なお、本実施形態において、基本的に、蓄積期間ＰＩは、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送トランジスタＴＧ１−Ｔｒが導通状態に切り替えられて転送期間ＰＴが開始されるまでの期間である。
第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。
第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。
第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。
第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。
ここで、第１の比較処理ＣＭＰＲ１についてさらに詳述する。
図５は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図である。
図５において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。
図５は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図である。
図５において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。
フローティングディフュージョンＦＤ１の電圧レベルＶＦＤは、リセットレベルのときが電荷量が最も少なく電圧レベルＶＦＤは最も高いレベルＶＦＤｉｎｉとなる。
一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。
このような条件に従って、比較器２２１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。
一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。
このような条件に従って、比較器２２１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。
第１の比較処理ＣＭＰＲ１のときに、このような参照電圧ＶＲＥＦ１がＶＲＥＦｓａｔまたはＶＲＥＦｒａｍｐに設定されると、図５に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器２２１の出力がフリップ（反転）する時間が速い。
最も高い照度の例ＥＸＰ１の場合には、比較器２２１の出力が時刻ｔ１に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に直ちにフリップ（反転）する。
例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２２１の出力が時刻ｔ１より遅い時刻ｔ２に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）にフリップ（反転）する。
例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２２１の出力が時刻ｔ２より遅い時刻ｔ３に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）にフリップ（反転）する。
最も高い照度の例ＥＸＰ１の場合には、比較器２２１の出力が時刻ｔ１に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に直ちにフリップ（反転）する。
例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２２１の出力が時刻ｔ１より遅い時刻ｔ２に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）にフリップ（反転）する。
例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２２１の出力が時刻ｔ２より遅い時刻ｔ３に第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）にフリップ（反転）する。
このように、比較器２２１は、第１の比較処理ＣＭＰＲ１において、蓄積期間ＰＩの所定期間にフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１へのオーバーフロー電荷の量に応じた時間に対応する第１の比較結果信号ＳＣＭＰ１を出力する。
より具体的には、比較器２２１は、第１の比較処理ＣＭＰＲ１において、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。
上述したように、タイムスタンプＡＤＣモードにおける光変換動作(Photo conversion operation)は、蓄積期間ＰＩにおいて、光―時間変換(Light to time conversion)を伴って実行される。
図５に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２２１の出力状態が第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。
図５に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２２１の出力状態が第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。
（（ＦＤ飽和量×蓄積時間）／サンプリング期間）＋ＰＤ飽和量
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e〜ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e〜ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。
このタイムスタンプＡＤＣ動作モードでは、上述したように、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。
図６は、本実施形態に係る比較器２２１の第１の比較処理ＣＭＰＲ１を説明するための図であって、参照電圧の他のパターン例を説明するための図である。
参照電圧ＶＲＥＦは、図６中に（１）で示す所定の傾きを持たせて変化させたランプ波形（信号）ＲＡＭＰまたは図６中に（２）で示す固定電圧ＤＣであってもよく、また、図６中に（３）で示すログ（ｌｏｇ）や図６中に（４）で示す指数関数的な値をとる電圧信号あってもよい。
図７は、本実施形態に係る比較器に種々の参照電圧ＶＲＥＦを入力した場合の光時間変換の状態を示す図である。
図７において，横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。なお、ここでのオーバーフロー信号とは、転送トランジスタＴＧ１−Ｔｒを導通状態にしてフォトダイオードＰＤ１に電荷をためない条件（非オーバーフロー）にして見積もったものである。
図７において，横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。なお、ここでのオーバーフロー信号とは、転送トランジスタＴＧ１−Ｔｒを導通状態にしてフォトダイオードＰＤ１に電荷をためない条件（非オーバーフロー）にして見積もったものである。
図７は、適用される光の性質（適性）によるオーバーフロー電荷（信号）に対応する比較器２２１が反転するサンプリング時間を示している。
図７においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
図７においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
以上の飽和したオーバーフロー電荷に対する第１の比較処理ＣＭＰＲ１を行うタイムスタンプＡＤＣモードの動作が終了すると、フローティングディフュージョンＦＤ１と比較器２２１をリセットした後に、非飽和電荷に対する第２の比較処理ＣＭＰＲ２を行うリニアＡＤＣモードの動作に移行する。
図８は、本発明の第１の実施形態に係るデジタル画素における光応答カバレッジを示す図である。
図８において、ＡがタイムスタンプＡＤＣモード動作による信号を示し、ＢがリニアＡＤＣモード動作による信号を示している。
図８において、ＡがタイムスタンプＡＤＣモード動作による信号を示し、ＢがリニアＡＤＣモード動作による信号を示している。
タイムスタンプＡＤＣモードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣモードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅである。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅである。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。
図９は、本発明の第１の実施形態に係るメモリ部および出力回路の構成例を示す図である。
比較器２２１において、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１、および、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷がデジタル化された第２の比較結果信号ＳＣＭＰ２は、関連付けられてｎビットメモリ２３１にデジタルデータとして記憶される。
メモリ部２３０のｎビットのデータをサンプルホールド可能なメモリ２３１は、ＳＲＡＭやＤＲＡＭ等により構成され、たとえばデジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファ４１により読み出すことができる。
メモリ部２３０のｎビットのデータをサンプルホールド可能なメモリ２３１は、ＳＲＡＭやＤＲＡＭ等により構成され、たとえばデジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路４０の外部ＩＯバッファ４１により読み出すことができる。
メモリ２３１は、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ制御部２４０の出力信号Ｂによりメアクセス、具体的は、書き込み（オーバーライト）を行うか否かが制御される。
メモリ２３１は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１に応じた信号Ｂが第１のレベル（ローレベル）で供給されると書き込み（オーバーライト）が禁止され、第２のレベル（ハイレベル）で供給されると書き込み（オーバーライト）が許容される。
メモリ２３１は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１に応じた信号Ｂが第１のレベル（ローレベル）で供給されると書き込み（オーバーライト）が禁止され、第２のレベル（ハイレベル）で供給されると書き込み（オーバーライト）が許容される。
図１０は、本発明の第１の実施形態に係る固体撮像装置１０におけるフレーム読み出しシーケンスの一例を示す図である。
ここで、固体撮像装置１０におけるフレーム読み出し方式の一例について説明する。
図１０において、ＴＳはタイムスタンプＡＤＣの処理期間を示し、ＬｉｎはリニアＡＤＣの処理期間を示している。
ここで、固体撮像装置１０におけるフレーム読み出し方式の一例について説明する。
図１０において、ＴＳはタイムスタンプＡＤＣの処理期間を示し、ＬｉｎはリニアＡＤＣの処理期間を示している。
上述したように、オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中に動作する。
実際には、タイムスタンプＡＤＣモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプＡＤＣモードの動作が終了すると、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２３０に格納するように変換する。
さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２３０に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１（図９）を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。
実際には、タイムスタンプＡＤＣモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプＡＤＣモードの動作が終了すると、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２３０に格納するように変換する。
さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２３０に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１（図９）を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。
また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積帰還ＰＩ）が終了した後、転送トランジスタＴＧ１−Ｔｒを使って光電変換読み出し部からの出力信号をＡＤ変換部２２０、メモリ部２３０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
（メモリ制御部２４０の構成および機能）
本実施形態の固体撮像装置１０は、さらに、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部へのアクセスを制御するメモリ制御部２４０を有する。
メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。
具体的には、メモリ制御部２４０は、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを禁止する。
一方、メモリ制御部２４０は、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを許容する。
本実施形態の固体撮像装置１０は、さらに、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部へのアクセスを制御するメモリ制御部２４０を有する。
メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。
具体的には、メモリ制御部２４０は、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを禁止する。
一方、メモリ制御部２４０は、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを許容する。
メモリ制御部２４０を設けた理由を以下に述べる。
タイムスタンプＡＤＣモード時において、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化したということは、次のことを意味する。
すなわち、この場合、非常に（極めて）高照度（明るい）の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出していることから、後続のリニアＡＤＣモードの読み出し信号は必要ないことを意味する。
そこで、この場合、メモリ制御部２４０は、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込み（オーバーライト）を禁止する。
タイムスタンプＡＤＣモード時において、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化したということは、次のことを意味する。
すなわち、この場合、非常に（極めて）高照度（明るい）の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出していることから、後続のリニアＡＤＣモードの読み出し信号は必要ないことを意味する。
そこで、この場合、メモリ制御部２４０は、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込み（オーバーライト）を禁止する。
一方、タイムスタンプＡＤＣモード時において、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化していなということは、次のことを意味する。
すなわち、この場合、暗くて低照度から中間の明るさの通常の照度の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出す確率は極めて低いことから、後続のリニアＡＤＣモードの読み出し信号は必要である意味する。
そこで、この場合、メモリ制御部２４０は、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込み（オーバーライト）を許容する。
すなわち、この場合、暗くて低照度から中間の明るさの通常の照度の光がフォトダイオードＰＤ１に照射され、光電変換された電荷がフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１にオーバーフロー電荷として溢れ出す確率は極めて低いことから、後続のリニアＡＤＣモードの読み出し信号は必要である意味する。
そこで、この場合、メモリ制御部２４０は、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込み（オーバーライト）を許容する。
図１１は、本発明の第１の実施形態に係るメモリ制御部２４０の構成例を説明するための図である。
図１２は、タイムスタンプＡＤＣモード時に比較器の出力が反転した場合のメモリ制御部の動作を説明するためのタイミングチャートである。
図１３は、タイムスタンプＡＤＣモード時に比較器の出力が反転しなかった場合のメモリ制御部の動作を説明するためのタイミングチャートである。
図１２は、タイムスタンプＡＤＣモード時に比較器の出力が反転した場合のメモリ制御部の動作を説明するためのタイミングチャートである。
図１３は、タイムスタンプＡＤＣモード時に比較器の出力が反転しなかった場合のメモリ制御部の動作を説明するためのタイミングチャートである。
図１１のメモリ制御部２４０は、フラグビットメモリセル（Ｆｌａｇ）２４１およびゲート回路としてＮＯＲ回路２４２を含んで構成されている。
フラグビットメモリセル２４１は、フラグサンプリング信号ＦＬＧ ＳＡＭＰ、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１が供給される。
フラグビットメモリセル２４１は、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧ ＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していると、信号Ａを第２のレベル（ハイレベル）に設定してＮＯＲ回路２４２に出力する。
フラグビットメモリセル２４１は、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧ ＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していない、信号Ａを第１のレベル（ローレベル）に設定してＮＯＲ回路２４２に出力する。
フラグビットメモリセル２４１は、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧ ＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していると、信号Ａを第２のレベル（ハイレベル）に設定してＮＯＲ回路２４２に出力する。
フラグビットメモリセル２４１は、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧ ＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していない、信号Ａを第１のレベル（ローレベル）に設定してＮＯＲ回路２４２に出力する。
ＮＯＲ回路２４２は、フラグビットメモリセル２４１の出力信号Ａおよび第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１が供給される。
ＮＯＲ回路２４２は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化している状態で、信号Ａを第２のレベル（ハイレベル）で入力すると、信号Ｂを第１のレベル（ローレベル）に設定してメモリ部２３０に出力して、書き込み（オーバーライト）を禁止する。
ＮＯＲ回路２４２は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していない状態で、信号Ａを第１のレベル（ローレベル）で入力すると、信号Ｂを第２のレベル（ハイレベル）に設定してメモリ部２３０に出力して、書き込み（オーバーライト）を許容する。
ＮＯＲ回路２４２は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化している状態で、信号Ａを第２のレベル（ハイレベル）で入力すると、信号Ｂを第１のレベル（ローレベル）に設定してメモリ部２３０に出力して、書き込み（オーバーライト）を禁止する。
ＮＯＲ回路２４２は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していない状態で、信号Ａを第１のレベル（ローレベル）で入力すると、信号Ｂを第２のレベル（ハイレベル）に設定してメモリ部２３０に出力して、書き込み（オーバーライト）を許容する。
フラグビットメモリセル２４１は、ＡＤＣメモリ２３１の一部であることから、レイアウト状のオーバーヘッドがなく、面積効率が良い。
また、ＮＯＲ回路２４２は、最小サイズで４トランジスタ（４Ｔ）で構成可能であることから、面積上のオーバーヘッドは最小限で済む。
そして、本メモリ制御部２４０を設けることにより、２段階の比較処理を行うにもかかわらず、ＡＤＣメモリは一つで済む。
また、ＮＯＲ回路２４２は、最小サイズで４トランジスタ（４Ｔ）で構成可能であることから、面積上のオーバーヘッドは最小限で済む。
そして、本メモリ制御部２４０を設けることにより、２段階の比較処理を行うにもかかわらず、ＡＤＣメモリは一つで済む。
メモリ制御部２４０において、図１２に示すように、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧ ＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）から第２のレベル（ハイレベル）に変化していると、フラグビットメモリセル２４１の出力信号Ａが第２のレベル（ハイレベル）でＮＯＲ回路２４２に入力される。これに応じてＮＯＲ回路２４２から信号Ｂが第１のレベル（ローレベル）に設定されてメモリ部２３０に出力され、書き込み（オーバーライト）が禁止される。
メモリ制御部２４０において、図１３に示すように、第１の比較処理期間ＰＣＭＰＲ１の終了後にフラグサンプリング信号ＦＬＧ ＳＡＭＰが供給されたときに、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のままで変化していないと、フラグビットメモリセル２４１の出力信号Ａが第１のレベル（ローレベル）でＮＯＲ回路２４２に入力される。これに応じてＮＯＲ回路御２４２から信号Ｂが第２のレベル（ハイローレベル）に設定されてメモリ部２３０に出力され、書き込み（オーバーライト）が許容される。
なお、フラグビットメモリセル２４１およびＮＯＲ回路２４２は、リニアＡＤＣモードの第２の比較処理期間ＰＣＭＰＲ２の終了後に、クリア信号ＦＬＧ ＣＬＲにより職状態にクリアされる。
垂直走査回路３０は、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。
垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２を供給する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
垂直走査回路３０は、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２２１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２を供給する。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
出力回路４０は、たとえば図９に示すように、画素部２０の各デジタル画素２００のメモリ出力に対応して配置されたＩＯバッファ４１を含み、各デジタル画素２００から読み出されるデジタルデータを外部に出力する。
タイミング制御回路５０は、画素部２０、垂直走査回路３０、出力回路４０等の信号処理に必要なタイミング信号を生成する。
本第１の実施形態において、読み出し部６０は、たとえばグローバルシャッタモード時に、デジタル画素２００からの画素信号の読み出し制御を行う。
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
図１４（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための模式図である。
図１５は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。
図１５は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための簡略断面図である。
本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０と第２の基板１２０が積層された構造を有する。
第１の基板１１０には、その中央部を中心として画素部２０の各デジタル画素２００の光電変換読み出し部２１０が形成されている。
第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０の第２面側に転送トランジスタＴＧ１−Ｔｒ，リセットトランジスタＲＳＴ１−Ｔｒ，ソースフォロワトランジスタＳＦ１−Ｔｒ，カレントトランジスタＩＣ１−Ｔｒが形成されている
第１の基板１１０の光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０の第２面側に転送トランジスタＴＧ１−Ｔｒ，リセットトランジスタＲＳＴ１−Ｔｒ，ソースフォロワトランジスタＳＦ１−Ｔｒ，カレントトランジスタＩＣ１−Ｔｒが形成されている
このように、本第１の実施形態においては、第１の基板１１０には、基本的に、デジタル画素２００の光電変換読み出し部２１０が行列状に形成されている。
第２の基板１２０には、各デジタル画素２００のＡＤ変換部２２０、メモリ部２３０、メモリ制御部２４０がマトリクス状に形成されている。
また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。
また、第２の基板１２０には、垂直走査回路３０、出力回路４０、およびタイミング制御回路５０も形成されてもよい。
このような積層構造において、第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、たとえば図３に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。
また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、結合キャパシタＣ２２１によりＡＣ結合されている。
また、本実施形態においては第１の基板１１０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各デジタル画素２００の比較器２２１の反転入力端子（−）とが、結合キャパシタＣ２２１によりＡＣ結合されている。
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０のデジタル画素２００の画素信号の読み出し動作等について詳述する。
図１６は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
図１７（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図１７（Ａ）〜（Ｄ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
まず、読み出し動作を開始するに当たって、図１６および図１７（Ａ）に示すように、各デジタル画素２００のフォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１をリセットするグローバルリセットが行われる。
グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。そして、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
グローバルリセットにおいては、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットされる。そして、全画素同時にリセットトランジスタＲＳＴ１−Ｔｒと転送トランジスタＴＧ１−Ｔｒが非導通状態に切り替えられて、全画素同時並列的に露光、すなわち電荷の蓄積が開始される。
そして、図１６および図１７（Ｂ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が開始される。
オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中、具体的には、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中、具体的には、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプ（ＴＳ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第１の比較処理期間ＰＣＭＰ１に対応して、蓄積期間ＰＩにフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第１の比較処理ＣＭＰＲ１が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間にフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１が出力され、第１の比較結果信号ＳＣＭＰ１に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。
そして、ＡＤ変換部２２０の比較器２２１において、第１の比較処理ＣＭＰＲ１が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間にフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１が出力され、第１の比較結果信号ＳＣＭＰ１に応じたデジタルデータがメモリ部２３０のメモリ２３１に格納される。
次に、図１６および図１７（Ｃ）に示すように、オーバーフロー電荷に対するタイムスタンプ（ＴＳ）ＡＤＣモードの動作が終了し、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット期間ＰＲ２に移行する。
リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１−Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３２に格納される。
そして、リセットトランジスタＲＳＴ１−Ｔｒが非導通状態に切り替えられる。この場合、蓄積期間ＰＩは継続される。
リセット期間ＰＲ２においては、リセットトランジスタＲＳＴ１−Ｔｒが所定期間導通状態に保持されて、フローティングディフュージョンＦＤ１がリセットされる。フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号がメモリ部２３０のメモリ２３２に格納される。
そして、リセットトランジスタＲＳＴ１−Ｔｒが非導通状態に切り替えられる。この場合、蓄積期間ＰＩは継続される。
次に、図１６および図１７（Ｄ）に示すように、蓄積期間ＰＩが終了し、転送期間ＰＴに移行する。
転送期間ＰＴにおいては、転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１の蓄積電荷がフローティングディフュージョンＦＤ１に転送される。
転送期間ＰＴにおいては、転送トランジスタＴＧ１−Ｔｒが所定期間導通状態に保持されて、フォトダイオードＰＤ１の蓄積電荷がフローティングディフュージョンＦＤ１に転送される。
リニア（Ｌｉｎ）ＡＤＣモードにおいては、光電変換読み出し部２１０において、ＡＤ変換部２２０の第２の比較処理期間ＰＣＭＰ２に対応して、蓄積期間ＰＩ終了後に、フォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２が出力される。
そして、ＡＤ変換部２２０の比較器２２１において、第２の比較処理ＣＭＰＲ２が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２に対するデジタル化した第２の比較結果信号ＳＣＭＰ２が出力され、第２の比較結果信号ＳＣＭＰ２に応じたデジタルデータがメモリ部２３０のメモリ２３２に格納される。
そして、ＡＤ変換部２２０の比較器２２１において、第２の比較処理ＣＭＰＲ２が行われる。比較器２２１では、読み出し部６０の制御の下、蓄積期間ＰＩ後に、フォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に転送された蓄積電荷に応じた電圧信号ＶＳＬ２に対するデジタル化した第２の比較結果信号ＳＣＭＰ２が出力され、第２の比較結果信号ＳＣＭＰ２に応じたデジタルデータがメモリ部２３０のメモリ２３２に格納される。
上記処理中において、メモリ制御部２４０により、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かが制御される。
具体的には、メモリ制御部２４０において、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが禁止される。
一方、メモリ制御部２４０においては、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが許容される。
具体的には、メモリ制御部２４０において、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが禁止される。
一方、メモリ制御部２４０においては、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが許容される。
メモリ部２３０に読み出された信号は、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路４０のＩＯバッファ４１を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行される。
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、画素部２０において、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２２０、およびメモリ部２３０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２２１を有している。
そして、比較器２２１は、読み出し部６０の制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、を行う。
本第１の実施形態に係る固体撮像装置１０において、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２２０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２２１を有している。
そして、比較器２２１は、読み出し部６０の制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、を行う。
さらに、固体撮像装置１０は、比較器２２１の比較結果信号の状態（本実施形態ではレベル）に応じてメモリ部へのアクセスを制御するメモリ制御部２４０を有する。
そして、メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。
具体的には、メモリ制御部２４０は、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを禁止する。
一方、メモリ制御部２４０は、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを許容する。
そして、メモリ制御部２４０は、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１の状態（出力レベル）に応じて、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを行うか否かを制御する。
具体的には、メモリ制御部２４０は、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを禁止する。
一方、メモリ制御部２４０は、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みを許容する。
したがって、本第１の実施形態の固体撮像装置１０によれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかもメモリの効率的なアクセスが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、メモリの効率的なアクセスが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
図１８は、本発明の第２の実施形態に係るメモリ制御部２４０Ａの構成例を説明するための図である。
図１９は、タイムスタンプＡＤＣモード時に比較器の出力が反転した場合の図１８のメモリ制御部の動作を説明するためのタイミングチャートである。
図２０は、タイムスタンプＡＤＣモード時に比較器の出力が反転しなかった場合の図１８のメモリ制御部の動作を説明するためのタイミングチャートである。
図１８は、本発明の第２の実施形態に係るメモリ制御部２４０Ａの構成例を説明するための図である。
図１９は、タイムスタンプＡＤＣモード時に比較器の出力が反転した場合の図１８のメモリ制御部の動作を説明するためのタイミングチャートである。
図２０は、タイムスタンプＡＤＣモード時に比較器の出力が反転しなかった場合の図１８のメモリ制御部の動作を説明するためのタイミングチャートである。
本第２の実施形態に係るメモリ制御部２４０Ａは、たとえば電源電位ＶＤＤと基準電位ＶＳＳとの間に直列に接続されたｎビット、この例では８位ビットに対応した８個のｐチャネルＭＯＳ（ＰＭＯＳ）ＰＴ０〜ＰＴ７、およびＰＭＯＳトランジスタＰＴ８およびｎチャネルＭＯＳ（ＮＭＯＳ）ＮＴ１からなるＣＭＯＳのバッファＢＦ１により構成されている。
ＰＭＯＳトランジスタＰＴ０〜ＰＴ７のゲートはメモリ２３１の各ビットセルＢＣ０〜ＢＣ７に接続されている。
そして、ＰＭＯＳトランジスタＰＴ８およびＮＭＯＳトランジスタＮＴ１のゲートはサンプリング信号としての制御信号ＥＶＡ ＴＳ ＡＤＣ Ｂの供給ラインに接続され、ドレイン同市の接続ノードから信号ＯＵＴ（図１１のＮＯＲ回路の信号Ｂに相当する信号）がメモリ２３１に出力される。
そして、ＰＭＯＳトランジスタＰＴ８およびＮＭＯＳトランジスタＮＴ１のゲートはサンプリング信号としての制御信号ＥＶＡ ＴＳ ＡＤＣ Ｂの供給ラインに接続され、ドレイン同市の接続ノードから信号ＯＵＴ（図１１のＮＯＲ回路の信号Ｂに相当する信号）がメモリ２３１に出力される。
本第２の実施形態のメモリ制御部２４０Ａにおいては、図１９に示すように、第１の比較処理期間ＰＳＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（たとえばローレベル）から第２のレベル（ハイレベル）に変化した場合、ＡＤＣコードＡＤＣ ＣＯＤＥ＜Ｎ−１＞は０ではない。
したがって、各ビットセルＢＣ０〜ＢＣ７はハイレベルであり、ＰＭＯＳトランジスタＰＴ０〜ＰＴ７は非導通状態に保持される。このとき、制御信号ＥＶＡ ＴＳ ＡＤＣ Ｂはロー（ハイ？）レベルであることからバッファＢＦ１の出力ノードは基準電位ＶＳＳレベルとなり、信号ＯＵＴが第１のレベル（ローレベル）で出力される。これにより、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが禁止される。
したがって、各ビットセルＢＣ０〜ＢＣ７はハイレベルであり、ＰＭＯＳトランジスタＰＴ０〜ＰＴ７は非導通状態に保持される。このとき、制御信号ＥＶＡ ＴＳ ＡＤＣ Ｂはロー（ハイ？）レベルであることからバッファＢＦ１の出力ノードは基準電位ＶＳＳレベルとなり、信号ＯＵＴが第１のレベル（ローレベル）で出力される。これにより、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが禁止される。
一方、メモリ制御部２４０Ａにおいては、図２０に示すように、第１の比較処理期間ＣＭＰＲ１に、第１の比較処理ＣＭＰＲ１による第１の比較結果信号ＳＣＭＰ１のレベルが第１のレベル（ローレベル）のまま変化しなかった場合、ＡＤＣコードＡＤＣ ＣＯＤＥ＜Ｎ−１＞は０である。
したがって、各ビットセルＢＣ０〜ＢＣ７はローレベルであり、ＰＭＯＳトランジスタＰＴ０〜ＰＴ７は導通状態に保持される。このとき、制御信号ＥＶＡ ＴＳ ＡＤＣ ＢはローレベルであることからバッファＢＦ１の出力ノードは電源電位ＶＤＤレベルとなり、信号ＯＵＴが第２のレベル（ハイレベル）で出力される。これにより、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが許容される。
したがって、各ビットセルＢＣ０〜ＢＣ７はローレベルであり、ＰＭＯＳトランジスタＰＴ０〜ＰＴ７は導通状態に保持される。このとき、制御信号ＥＶＡ ＴＳ ＡＤＣ ＢはローレベルであることからバッファＢＦ１の出力ノードは電源電位ＶＤＤレベルとなり、信号ＯＵＴが第２のレベル（ハイレベル）で出力される。これにより、第２の比較処理ＣＭＰＲ２による第２の比較結果信号ＳＣＭＰ２に応じたデータのメモリ部２３０への書き込みが許容される。
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、低消費電力化を図ることが可能となる。
（第３の実施形態）
図２１は、本発明の第３の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。
図２１は、本発明の第３の実施形態に係る固体撮像装置を説明するための図であって、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作の選択処理の一例を示す図である。
本第３の実施形態に係る固体撮像装置１０Ｂが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
第１の実施形態に係る固体撮像装置１０では、タイムスタンプ（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作が連続して行われる。
第１の実施形態に係る固体撮像装置１０では、タイムスタンプ（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作が連続して行われる。
これに対して、本第２の実施形態に係る固体撮像装置１０Ｂでは、照度に応じてタイムスタンプ（ＴＳ）ＡＤＣモード動作とリニア（Ｌｉｎ）ＡＤＣモード動作を選択的に行うことができる。
図２１の例では、通常の照度である場合（ＳＴ１）、タイムスタンプＡＤＣモード動作とリニアＡＤＣモード動作が連続して行う（ＳＴ２）。
通常の照度ではなく、非常に（極めて）高照度の場合（ＳＴ１、ＳＴ３）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率が高いことから、タイムスタンプＡＤＣモード動作のみを行う（ＳＴ４）、
通常の照度ではなく、非常に（極めて）高照度でもなく、非常に（極めて）低照度の場合（ＳＴ１、ＳＴ３、ＳＴ５）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率がきわめて低いことから、リニアＡＤＣモード動作のみを行う（ＳＴ６）、
通常の照度ではなく、非常に（極めて）高照度の場合（ＳＴ１、ＳＴ３）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率が高いことから、タイムスタンプＡＤＣモード動作のみを行う（ＳＴ４）、
通常の照度ではなく、非常に（極めて）高照度でもなく、非常に（極めて）低照度の場合（ＳＴ１、ＳＴ３、ＳＴ５）、フォトダイオードＰＤ１から電荷がフローティングディフュージョンＦＤ１にオーバーフローする確率がきわめて低いことから、リニアＡＤＣモード動作のみを行う（ＳＴ６）、
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、低消費電力化を図ることが可能となる。
（第４の実施形態）
図２２は、本発明の第４の実施形態に係る固体撮像装置の画素の構成例を示す図である。
図２２は、本発明の第４の実施形態に係る固体撮像装置の画素の構成例を示す図である。
本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１０Ｃでは、電流源としてのカレントトランジスタＩＣ１−Ｔｒが第１の基板１１０側ではなく、たとえば第２の基板１２０側のＡＤ変換部２２０の入力側に配置されている。
本第４の実施形態に係る固体撮像装置１０Ｃでは、電流源としてのカレントトランジスタＩＣ１−Ｔｒが第１の基板１１０側ではなく、たとえば第２の基板１２０側のＡＤ変換部２２０の入力側に配置されている。
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
以上説明した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図２３は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。
た電子機器の構成の一例を示す図である。
本電子機器３００は、図２３に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）２２０を有する。
電子機器２００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）２２０を有する。
電子機器２００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。
信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ、１０Ｃを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１０，１０Ａ，１０Ｂ、１０Ｃ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１−Ｔｒ・・・転送トランジスタ、ＲＳＴ１−Ｔｒ・・・リセットトランジスタ、ＳＦ１−Ｔｒ・・・ソースフォロワトランジスタ、ＩＣ１−Ｔｒ・・・カレントトランジスタ、ＦＤ１・・・フローティングディフュージョン、２００・・・デジタル画素、２１０・・・光電変換読み出し部、２１１・・・出力バッファ部、２２０・・・ＡＤ変換部、２２１・・・比較器、２２２・・・カウンタ、２３０・・・メモリ部、２３１・・・メモリ、２４０，２４０Ａ・・・メモリ制御部、３０・・・垂直走査回路、４０・・・出力回路、５０・・・タイミング制御回路、６０・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。
Claims (18)
- 光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
前記比較器の比較結果信号に応じたデータを記憶可能なメモリ部と、
前記比較器の比較結果信号の状態に応じて前記メモリ部へのアクセスを制御するメモリ制御部と、を含み、
前記比較器は、前記読み出し部の制御の下、
前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能で、
前記メモリ制御部は、
前記第１の比較処理による前記第１の比較結果信号の状態に応じて、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを行うか否かを制御する
固体撮像装置。 - 前記メモリ制御部は、
前記第１の比較処理期間に、前記第１の比較処理による前記第１の比較結果信号のレベルが第１のレベルから第２のレベルに変化した場合、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを禁止する
請求項１記載の固体撮像装置。 - 前記メモリ制御部は、
前記第１の比較処理期間に、前記第１の比較処理による前記第１の比較結果信号のレベルが第１のレベルのまま変化しなかった場合、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを許容する
請求項１または２記載の固体撮像装置。 - メモリ部は、
前記第１の比較処理による前記第１の比較結果信号に応じた信号が第１のレベルで供給されると書き込みが禁止され、第２のレベルで供給されると書き込みが許容され、
前記メモリ制御部は、
前記第１の比較処理期間の終了後にサンプリング信号が供給されたときに、前記第１の比較処理による前記第１の比較結果信号のレベルが第１のレベルから第２のレベルに変化していると、前記メモリ部に、前記第１の比較結果信号に応じた信号を第１のレベルで供給し、
前記第１の比較処理期間の終了後にサンプリング信号が供給されたときに、前記第１の比較処理による前記第１の比較結果信号のレベルが第１のレベルのまま変化していないと、前記メモリ部に、前記第１の比較結果信号に応じた信号を第２のレベルで供給する
請求項２または３記載の固体撮像装置。 - 前記比較器は、前記第１の比較処理において、
前記オーバーフロー電荷の量に応じた時間に対応する前記第１の比較結果信号を出力する
請求項１から４のいずれか一に記載の固体撮像装置。 - 前記比較器は、前記第１の比較処理において、
前記オーバーフロー電荷が前記光電変換素子から前記出力ノードに溢れ始める最大サンプリング時間における前記光電変換素子の信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルに対応可能である
請求項５記載の固体撮像装置。 - 前記蓄積期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送素子が導通状態に切り替えられて前記転送期間が開始されるまでの期間であり、
前記第１の比較処理の期間は、
前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送期間が開始される前に、前記出力ノードがリセットレベルにリセットされるまでの期間であり、
前記第２の比較処理の期間は、
前記出力ノードがリセットレベルにリセットされた後の期間であって、前記転送期間後の期間を含む期間である
請求項１から６のいずれか一に記載の固体撮像装置。 - 前記読み出し部は、
前記第１の比較処理と前記第２の比較処理を、照度に応じて選択的に行うように制御する
請求項１から７のいずれか一に記載の固体撮像装置。 - 前記読み出し部は、
通常の照度の場合、前記第１の比較処理と前記第２の比較処理を行うように制御する
請求項８記載の固体撮像装置。 - 前記読み出し部は、
通常の照度より高照度の場合、前記第１の比較処理を行うように制御する
請求項８または９記載の固体撮像装置。 - 前記読み出し部は、
通常の照度より低照度の場合、前記第２の比較処理を行うように制御する
請求項８から１０のいずれか一に記載の固体撮像装置。 - 前記画素は、
前記出力ノードとしてのフローティングディフュージョンと、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
前記出力バッファ部は、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
前記ソースフォロワ素子のソースに接続された電流源と、を含む
請求項１から１１のいずれか一に記載の固体撮像装置。 - 前記比較器は、
第１の入力端子に、前記出力バッファ部による前記電圧信号が供給され、
第２の入力端子に、前記参照電圧が供給され、
前記第１の入力端子への前記電圧信号の供給ラインに結合キャパシタが接続されている
請求項１から１２のいずれか一に記載の固体撮像装置。 - 前記比較器は、
出力端子と前記第１の入力端子との間にリセットスイッチが接続され、
前記出力端子側に負荷キャパシタが接続されている
請求項１から１３のいずれか一に記載の固体撮像装置。 - 第１の基板と、
第２の基板と、を含み、
前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
前記第１の基板には、
少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
前記第２の基板には、
少なくとも、前記比較器、前記メモリ部、前記メモリ制御部、および前記読み出し部の少なくとも一部が形成されている
請求項１から１４のいずれか一に記載の固体撮像装置。 - 前記画素は、
前記出力ノードとしてのフローティングディフュージョンと、
リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
前記出力バッファ部は、
前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
前記ソースフォロワ素子のソースに接続された電流源と、を含み、
前記フローティングディフュージョン前記リセット素子、および前記ソースフォロワ素子は前記第１の基板に形成され、
前記電流源は、前記第１の基板または前記第２の基板に形成されている
請求項１５記載の固体撮像装置。 - 光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含む
固体撮像装置の駆動方法であって、
前記画素の画素信号を読み出す場合、前記比較器において、
前記読み出し部の制御の下、
前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことを可能とし、
前記第１の比較処理による前記第１の比較結果信号の状態に応じて、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを行うか否かを制御し、前記比較器の比較結果信号の状態に応じて前記メモリ部へのアクセスを制御する
固体撮像装置の駆動方法。 - 固体撮像装置と、
前記固体撮像装置に被写体像を結像する光学系と、を有し、
前記固体撮像装置は、
光電変換を行う画素が配置された画素部と、
前記画素部の前記画素から画素信号を読み出す読み出し部と、を有し、
前記画素は、
蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
前記比較器の比較結果信号に応じたデータを記憶可能なメモリ部と、
前記比較器の比較結果信号の状態に応じて前記メモリ部へのアクセスを制御するメモリ制御部と、を含み、
前記比較器は、前記読み出し部の制御の下、
前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能で、
前記メモリ制御部は、
前記第１の比較処理による前記第１の比較結果信号の状態に応じて、前記第２の比較処理による前記第２の比較結果信号に応じたデータの前記メモリ部への書き込みを行うか否かを制御する
電子機器。
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