KR101077408B1 - Ｃｍｏｓ 이미지 센서 - Google Patents

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Abstract

본 발명은 CMOS 이미지 센서에 관한 것으로, 빛에 의한 광학 신호를 전기신호로 변환하는 N개의 단위 픽셀들로 이루어진 픽셀 어레이; 상기 픽셀 어레이로부터 전송되는 리셋 전압과 신호 전압에 포함된 오프셋 전압과 내부의 오프셋 전압을 제거함과 아울러 상기 리셋 전압과 신호 전압의 상관 이중 샘플링을 수행하는 프레임 메모리; 및 상기 프레임 메모리로부터 전송되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기를 포함하며, 전하 공유와 신호 의존 전하 주입에 의한 신호 왜곡 현상을 방지할 수 있고, 오프셋에 의한 고정 패턴 노이즈를 방지할 수 있다.

Description

ＣＭＯＳ 이미지 센서{CMOS Image Sensor}
본 발명은 CMOS 이미지 센서에 관한 것이다.
일반적으로, 이미지 센서는 휴대폰 카메라, 디지털 스틸 카메라(Digital Still Carmera) 등에 장착되어 시야에 전개되는 영상을 촬영하여 전기적 신호로 변환하고, 변환된 영상 신호를 디지털 신호로 바꾸어 전송한다.
이러한, 이미지 센서는 전송 방식에 따라 CCD(Charge Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분된다.
이때, CCD 이미지 센서는 빛에 의해 발생한 전자를 그대로 게이트 펄스를 이용하여 출력부까지 이동시킨 후 이를 전압으로 변환하고, CMOS 이미지 센서는 빛에 의해 발생한 전자를 각각의 화소 내에서 전압으로 변환한 후 여러 CMOS 스위치를 통해 출력한다.
이로 인해, 상기 CCD 이미지 센서는 전하 결합에 의해 신호를 검출하고, 광전류를 일정 시간 누적시킨 다음 추출하기 때문에 신호 전압을 누적 시간만큼 증가시킬 수 있어 광감도(Sensitivity)가 좋고 노이즈(Noise)를 감소시킬 수 있는 장점이 있는 반면, 광전하를 계속 운송해야 하기 때문에 구동 방식이 복잡하고, 고전압 및 고전력이 소모되는 단점이 있다.
그리고, 상기 CMOS 이미지 센서는 빛에 의해 발생한 전자가 각각의 화소 내에서 전압으로 변환되어 전송되기 때문에 전송 도중 발생한 전압 형태의 잡음이 출력신호에 그대로 더해지는 단점이 있는 반면, CCD 이미지 센서에 비해 소비전력이 낮고 집적도를 높일 수 있다.
한편, 상기와 같은 CMOS 이미지 센서는 일반적으로 픽셀 어레이를 구성하는 단위 픽셀의 동작에 필요한 신호에 따라 롤링 셔터(Rolling Shutter) 구동 방식이나 글로벌 셔터(Global Shutter) 구동 방식으로 동작 가능하나, 위상차 AF(Auto Focus)를 이용한 라이브뷰 기능을 제공하는 DSLR(Digital Single-Lens Reflex) 카메라에서는 글로벌 셔터 구동 방식이 많이 사용되고 있다.
일반적으로, 종래의 글로벌 셔터 구동 방식은 하나의 스위치와 하나의 커패시터를 이용한 DRAM 형태의 프레임 메모리(Frame Memory)에 리셋 정보와 신호 정보를 저장시킨 후 읽어내는 방식을 주로 사용하고 있다.
그러나, DRAM 형태의 프레임 메모리에 아날로그 데이터를 저장하여 사용하는 종래의 글로벌 셔터 구동 방식은 데이터를 읽기 위해 스위치가 켜질 때 커패시터의 전하가 데이터 라인의 기생 커패시턴스와 공유되어 전하량의 일부가 손실되는 문제가 발생할 뿐만 아니라 스위치가 켜지거나 꺼질 때 발생하는 신호 의존 전하 주입(Signal Dependent Charge Injection)에 의해 신호가 왜곡되는 문제가 있다.
또한, 종래의 글로벌 셔터 구동 방식은 커패시터에 저장된 전하량을 읽어내기 위해 픽셀(Pixel)마다 혹은 칼럼(Column)마다 버퍼를 사용하게 되는데, 이러한 버퍼의 오프셋(Offset) 차이로 인해 고정패턴 노이즈(Fixed Pattern Noise)가 발생하게 되는 문제가 있다.
상기와 같은 문제점을 해결하기 위해 고안된 본 발명은 메모리에 저장된 데이터를 읽을 때 발생하는 전하 공유와 신호 의존 전하 주입에 의한 신호 왜곡을 방지하고, 고정패턴 노이즈의 발생을 방지할 수 있는 CMOS 이미지 센서를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 CMOS 이미지 센서는 빛에 의한 광학 신호를 전기신호로 변환하는 N개의 단위 픽셀들로 이루어진 픽셀 어레이; 상기 픽셀 어레이로부터 전송되는 리셋 전압과 신호 전압에 포함된 오프셋 전압과 내부의 오프셋 전압을 제거함과 아울러 상기 리셋 전압과 신호 전압의 상관 이중 샘플링을 수행하는 프레임 메모리; 및 상기 프레임 메모리로부터 전송되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기를 포함한다.
또한, 본 발명에서 상기 N개의 단위 픽셀들 각각은, 리셋 제어신호에 따라 구동하는 리셋 트랜지스터; 전달 제어신호에 따라 구동하는 전달 트랜지스터; 상기 전달 트랜지스터의 소스 단자와 접지 사이에 연결되어 입사되는 빛에 비례하는 광전하를 생성하는 포토 다이오드; 상기 리셋 트랜지스터의 소스 단자와 상기 전달 트랜지스터의 드레인 단자 사이의 공통단인 플로팅 확산 노드에 전달된 신호에 따라 구동하는 구동 트랜지스터; 및 상기 구동 트랜지스터와 상기 프레임 메모리 사이에 연결되어 선택 제어신호에 따라 상기 구동 트랜지스터에 전달된 신호를 상기 프레임 메모리로 전달하는 선택 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 리셋 제어신호, 전달 제어신호, 선택 제어신호를 상기 단위 픽셀에 전달하는 로우 디코더를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에서 상기 프레임 메모리는, 상기 픽셀 어레이로부터 전달되는 리셋 전압과 신호 전압에 포함된 오프셋 전압을 제거함과 아울러 상기 리셋 전압과 신호 전압을 홀딩하는 샘플-홀드 회로; 및 상기 샘플-홀드 회로로부터 전송되는 상기 리셋 전압과 신호 전압을 상관 이중 샘플링을 수행하여 상기 리셋 전압과 신호 전압의 차전압을 검출하는 상관 이중 샘플링 회로를 포함하는 것을 특징으로 한다.
또한, 본 발명에서 상기 샘플-홀드 회로는, 버퍼 기능을 수행하는 제 1 반전 증폭기; 상기 단위 픽셀의 출력단과 상기 제 1 반전 증폭기의 반전단자 사이에 직렬로 연결된 제 1 스위치 및 제 1 커패시터; 상기 제 1 커패시터의 일단과 상기 제 1 반전 증폭기의 출력단 사이에 연결된 제 2 스위치; 및 상기 제 1 커패시터의 타단과 상기 제 1 반전 증폭기의 출력단 사이에 연결된 제 3 스위치를 포함하는 것을 특징으로 한다.
또한, 본 발명에서 상기 상관 이중 샘플링 회로는, 버퍼 기능을 수행하는 제 2 반전 증폭기; 상기 제 1 반전 증폭기의 출력단과 상기 제 2 반전 증폭기의 반전단자 사이에 연결된 제 2 커패시터; 상기 제 2 반전 증폭기의 반전단자와 상기 제 2 반전 증폭기의 출력단 사이에 연결된 제 4 스위치; 상기 제 4 스위치와 병렬로 연결되도록 상기 제 2 반전 증폭기의 반전단자와 상기 제 2 반전 증폭기의 출력단 사이에 직렬로 연결된 제 3 커패시터 및 제 5 스위치; 상기 제 3 커패시터와 상기 제 5 스위치의 공통단과 접지 사이에 연결된 제 6 스위치; 및 상기 제 2 반전 증폭기의 출력단과 아날로그 디지털 변환기 사이에 연결된 제 7 스위치를 포함하는 것을 특징으로 한다.
또한, 본 발명에서 상기 제 2 커패시터와 상기 제 3 커패시터는 동일한 커패시턴스를 갖는 것을 특징으로 한다.
또한, 본 발명은 상기 제 1 스위치 내지 제 7 스위치의 구동을 제어하기 위한 제 1 스위칭 제어신호 내지 제 7 스위칭 제어신호를 상기 프레임 메모리에 제공하는 컬럼 디코더를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에서 상기 제 1 스위치와 제 3 스위치는 상기 단위 픽셀로부터 리셋 전압과 신호 전압이 전달되는 시간과 동시에 턴-온 되고, 상기 제 1 커패시터의 일단에 상기 리셋 전압과 신호 전압이 전달되면 턴-오프 되는 것을 특징으로 한다.
또한, 본 발명에서 상기 제 2 스위치는 상기 제 1 스위치와 제 3 스위치가 턴-오프 된 후 턴-온 되어 상기 제 1 반전 증폭기의 출력단에 리셋 전압과 신호 전압을 전달한 후 상기 리셋 전압과 신호 전압이 상기 제 1 반전 증폭기의 출력단에 전달되면 턴-오프 되는 것을 특징으로 한다.
또한, 본 발명에서 상기 제 4 스위치와 제 6 스위치는 상기 제 1 커패시터의 일단에 리셋 전압을 전달하기 위해 상기 제 1 스위치와 제 3 스위치가 턴-온 될 때 상기 제 1 스위치와 제 3 스위치와 동시에 턴-온 되고, 상기 제 2 스위치가 턴-오프 될 때 상기 제 2 스위치와 동시에 턴-오프 되는 것을 특징으로 한다.
또한, 본 발명에서 상기 제 5 스위치는 상기 제 1 커패시터의 일단에 신호 전압을 전달하기 위해 상기 제 1 스위치와 제 3 스위치가 턴-온 될 때 상기 제 1 스위치와 제 3 스위치와 동시에 턴-온 되고, 상기 제 2 스위치가 상기 제 1 반전 증폭기의 출력단에 신호 전압을 전달한 후 턴-오프 될 때 상기 제 2 스위치와 동시에 턴-오프 되는 것을 특징으로 한다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고, 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 의하면, 소스 플로워가 동작하는 동안에만 샘플 커패시터에 출력 신호를 저장하고, 저장이 끝나면 커패시터가 플립 어라운드(Flip Around)되어 상관 이중 샘플링을 위한 커패시터에 픽셀의 출력 신호가 저장되도록 하기 때문에 샘플 커패시터가 다른 기생 커패시터와 공유되는 현상을 방지할 수 있어 전하 공유에 의한 전하 손실을 방지할 수 있다.
또한, 본 발명은 출력 신호가 샘플 커패시터에 저장되면, 먼저 샘플 커패시터의 한쪽 노드를 오프시키기 때문에 신호 쪽의 스위치 채널에 저장된 전하에 의한 커패시터의 전하량 변화가 발생하지 않으므로 신호 의존 전하 주입에 의한 신호의 왜곡 현상을 방지할 수 있다.
그리고, 본 발명은 픽셀 어레이의 오프셋과 샘플-홀드 회로의 오프셋이 함께 상관 이중 샘플링되므로 오프셋에 의한 고정 패턴 노이즈의 발생을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 CMOS 이미지 센서를 나타내는 도면이다.
도 2는 도 1에 도시된 픽셀 어레이 및 프레임 메모리의 구성을 나타내는 상세도이다.
도 3은 도 2에 도시된 픽셀 어레이, 샘플-홀드 회로 및 CDS 회로를 구동시키기 위한 구동 타이밍을 나타내는 타이밍도이다.
도 4 내지 도 7은 도 3에 도시된 타이밍에 따른 CMOS 이미지 센서의 구동을 나타내는 도면이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 CMOS 이미지 센서를 나타내는 도면이고, 도 2는 도 1에 도시된 픽셀 어레이 및 프레임 메모리의 구성을 나타내는 상세도이다.
본 발명의 실시 예에 따른 CMOS 이미지 센서는 도 1에 도시된 바와 같이 픽셀 어레이(Pixel Array)(10), 프레임 메모리(20), 로우 디코더(Row Decoder)(30), 칼럼 디코더(Column Decoder)(40) 및 아날로그-디지털 변환기(Analog-Digital Converter; 이하 "ADC"라 함)(50)를 포함하도록 구성된다.
상기 픽셀 어레이(10)는 도 2에 도시된 바와 같이 N개의 단위 픽셀(12)들로 구성되어 빛에 의한 광학 영상(Optical Image)을 받아들여 전기신호로 변환한다.
이때, 상기 픽셀 어레이(10)를 이루는 각각의 단위 픽셀(12)들은 포토 다이오드(Photo Diode; PD), 전달 트랜지스터(Transfer Transitor; TX), 리셋 트랜지스터(Reset Transitor; RX), 구동 트랜지스터(Drive Transitor; DX), 및 선택 트랜지스터(Select Transitor; SX)를 포함한다.
상기 포토 다이오드(PD)는 외부의 광학 영상을 입력받는 수광부로, 입사되는 빛에 비례하여 광전하를 생성한다.
이러한, 포토 다이오드(PD)는 전달 트랜지스터(TX)와 접지(GND) 사이에 연결된다.
상기 전달 트랜지스터(TX)는 포토 다이오드(PD)에서 발생 된 광전하를 플로팅 확산(Floating Diffusion; FD) 노드를 거쳐 구동 트랜지스터(DX)의 게이트 단자에 전달한다.
이를 위해, 상기 전달 트랜지스터(TX)는 드레인 단자가 상기 플로팅 확산 노드(FD)에 연결되고, 소스 단자는 상기 포토 다이오드(PD)에 연결되며, 게이트 단자는 전달 제어신호 입력단(TG)에 연결된다.
상기 리셋 트랜지스터(RX)는 구동 트랜지스터(DX)의 게이트 단자에 리셋 전압을 인가한다.
이를 위해, 상기 리셋 트랜지스터(RX)는 드레인 단자가 구동 전원(VDD)에 연결되고, 소스 단자는 상기 플로팅 확산 노드(FD)에 연결되며, 게이트 단자는 리셋 제어신호 입력단(RST)에 연결된다.
한편, 상기 구동 트랜지스터(DX)는 게이트 단자로 인가된 광전하의 크기에 비례하여 소스-드레인 간 전류를 발생한다.
이를 위해, 상기 구동 트랜지스터(DX)는 드레인 단자가 구동 전원(VDD)에 연결되고, 소스 단자는 선택 트랜지스터(SX)의 드레인 단자에 연결되며, 게이트 단자는 상기 전달 트랜지스터(TX)의 드레인 단자와 상기 리셋 트랜지스터(RX)의 소스 단자의 공통단인 플로팅 확산 노드(FD)에 연결된다.
상기 선택 트랜지스터(SX)는 상기 구동 트랜지스터(DX)에서 생성된 전류를 상기 프레임 메모리(20)의 샘플-홀드 회로(22)로 전달한다.
이를 위해, 상기 선택 트랜지스터(SX)는 드레인 단자가 상기 구동 트랜지스터(DX)의 소스 단자에 연결되고, 소스 단자는 상기 프레임 메모리(20)의 샘플-홀드 회로(22)에 연결되며, 게이트 단자는 선택 제어신호 입력단(SXN)에 연결된다.
이와 같이 단위 픽셀(12)에 포함된 전달 트랜지스터(TX), 리셋 트랜지스터(RX) 및 선택 트랜지스터(SX)는 게이트 단자에 로우 디코더(30)로부터 제어신호들(TG, RST, SXN)이 전달될 때 동작한다.
이러한, 구성으로 이루어진 상기 픽셀 어레이(10)는 상기 로우 디코더(30)로부터 상기 전달 트랜지스터(TX) 및 리셋 트랜지스터(RX)의 게이트 단자들에 하이(HIGH) 상태의 제어신호들(TG, RST)이 공급되고, 선택 트랜지스터(SX)의 게이트 단자에 로우(LOW) 상태의 제어신호(SXN)가 공급될 때 상기 선택 트랜지스터(SX)의 드레인 단자에 리셋 신호(VRST)가 전달된다.
또한, 상기 픽셀 어레이(10)는 상기 전달 트랜지스터(TX)와 리셋 트랜지스터(RX)의 게이트 단자에 로우 상태의 제어신호들(TG, RST)이 공급되고, 상기 리셋 트랜지스터(SX)의 게이트 단자에 하이 상태의 제어신호(SXN)가 공급될 때 상기 리셋 신호가 상기 프레임 메모리(20)의 샘플-홀드 회로(22)로 전달된다.
그리고, 상기 픽셀 어레이(10)는 상기 로우 디코더(30)로부터 상기 전달 트랜지스터(TX)의 게이트 단자에 하이 상태의 제어신호(TG)가 공급되고, 상기 리셋 트랜지스터(RX)와 선택 트랜지스터(SX)의 게이트 단자에 로우 상태의 제어신호들(RST, SXN)이 공급될 때 상기 선택 트랜지스터(SX)의 드레인 단자에 신호 전압(SIG)이 전달된다.
또한, 상기 픽셀 어레이(10)는 상기 로우 디코더(30)로부터 상기 전달 트랜지스터(TX)와 리셋 트랜지스터(RX)의 게이트 단자에 하이 상태의 제어신호들(TG, RST)이 공급되고, 선택 트랜지스터(SX)의 게이트 단자에 하이 상태의 제어신호(SXN)가 공급될 때 상기 신호 전압(SIG)이 상기 프레임 메모리(20)의 샘플-홀드 회로(22)로 전달된다.
상기 프레임 메모리(20)는 도 2에 도시된 바와 같이 상기 픽셀 어레이(10)로부터 전달되는 리셋 전압(VRST)과 신호 전압(VSIG)에 포함된 오프셋 전압을 제거함과 아울러 상기 리셋 전압(VRST)과 신호 전압(VSIG)을 홀딩하는 샘플-홀드 회로(22)와 상기 샘플-홀드 회로(22)로부터 전송되는 상기 리셋 전압(VRST)과 신호 전압(VSIG)의 CDS를 수행하는 CDS 회로(24)를 포함한다.
상기 샘플-홀드 회로(22)는 버퍼(Buffer) 기능을 수행하는 제 1 반전 증폭기(AP1), 상기 단위 픽셀(12)의 출력단과 상기 제 1 반전 증폭기(AP1)의 반전단자(-) 사이에 직렬로 연결된 제 1 스위치(S1N) 및 제 1 커패시터(C1), 상기 제 1 커패시터(C1)의 일단과 상기 제 1 반전 증폭기(AP1)의 출력단 사이에 연결된 제 2 스위치(S1NB), 상기 제 1 커패시터(C1)의 타단과 상기 제 1 반전 증폭기(AP1)의 출력단 사이에 연결된 제 3 스위치(S1NP)를 포함한다.
이때, 제 1 커패시터(C1)의 일단은 상기 제 1 스위치(S1N)와 연결되고, 상기 제 1 커패시터(C1)의 타단은 상기 제 1 반전 증폭기(AP1)의 반전단자에 연결되며, 상기 제 1 반전 증폭기(AP1)의 출력단은 상기 CDS 회로(24)에 연결된다.
상기 CDS 회로(24)는 버퍼 기능을 수행하는 버퍼 기능을 수행하는 제 2 반전 증폭기(AP2), 상기 제 1 반전 증폭기(AP1)의 출력단과 상기 제 2 반전 증폭기(AP2)의 반전단자(-) 사이에 연결된 제 2 커패시터(C2), 상기 제 2 반전 증폭기(AP2)의 반전단자와 상기 제 2 반전 증폭기(AP2)의 출력단 사이에 연결된 제 4 스위치(S2N), 상기 제 4 스위치(S2N)와 병렬로 연결되도록 상기 제 2 반전 증폭기(AP2)의 반전단자와 상기 제 2 반전 증폭기(AP2)의 출력단 사이에 직렬로 연결된 제 3 커패시터(C3) 및 제 5 스위치(S2NB), 상기 제 3 커패시터(C3)와 상기 제 5 스위치(S2NB)의 공통단과 접지(GND) 사이에 연결된 제 6 스위치(S2NP) 및 상기 제 2 반전 증폭기(AP2)의 출력단과 ADC(50) 사이에 연결된 제 7 스위치(READN)를 포함한다.
이때, 제 7 스위치(READN)는 제 4 스위치(S2N)와 제 5 스위치(S2NB)의 일단과 제 2 반전 증폭기(AP2)의 출력단의 공통단에 일단이 연결되고, 타단은 상기 ADC(50)에 연결된다.
그리고, 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)는 동일한 커패시턴스를 갖거나 다른 커패시턴스를 가질 수 있으나 동일한 커패시턴스를 갖는 게 바람직하다.
상기 로우 디코더(30)는 CIS(CMOS Image Sensor) 제어부(도시하지 않음)로부터 전송되는 제어신호에 따라 상기 픽셀 어레이(10)에 포함된 트랜지스터들(TX, RX, SX)의 구동을 제어하기 위한 제어신호(RST, TG, SXN)를 상기 픽셀 어레이(10)에 전달한다.
상기 컬럼 디코더(40)는 상기 CIS 제어부(도시하지 않음)로부터 전송되는 제어신호에 따라 상기 프레임 메모리(20)에 포함된 스위치들의 구동을 제어하기 위한 제어신호를 상기 프레임 메모리(20)에 전달한다.
상기 ADC(50)는 상기 프레임 메모리(20)로부터 전송되는 아날로그 신호를 디지털 시호로 변환한다.
도 3은 도 2에 도시된 픽셀 어레이, 샘플-홀드 회로 및 CDS 회로를 구동시키기 위한 구동 타이밍을 나타내는 타이밍도이고, 도 4 내지 도 7은 도 3에 도시된 타이밍에 따른 CMOS 이미지 센서의 구동을 나타내는 도면이다.
여기서, 도 3은 N개의 단위 픽셀(12)로 이루어진 픽셀 어레이(10), N개의 샘플-홀드 회로(22) 및 N개의 CDS 회로(24)를 구동하기 위한 구동 타이밍을 나타내는 타이밍도이다.
리셋 샘플링을 위해 상기 로우 디코더(30)는 리셋 트랜지스터(RX)의 게이트 단자에 하이 상태의 리셋 제어신호(RST)를 제공하고, 전달 트랜지스터(TX)와 선택 트랜지스터(SX)의 게이트 단자에는 로우 상태의 전달 제어신호(TG)와 선택 제어신호(SXN)를 전달한다.
이로 인해, 상기 리셋 트랜지스터(RX)는 턴-온 되고, 상기 전달 트랜지스터(TX)와 선택 트랜지스터(SX)가 턴-오프 되어 리셋 전압(VRST)이 플로팅 확산 노드(FD)를 거쳐 구동 트랜지스터(DX)의 게이트 단자에 인가된다.
또한, 상기 로우 디코더(30)는 상기 리셋 트랜지스터(RX)의 게이트 단자에 하이 상태의 리셋 제어신호(RST)를 제공함과 아울러 로우 상태의 전달 제어신호(TG)를 하이 상태로 변경하여 상기 전달 트랜지스터(TX)에 전달한다.
이로 인해, 상기 리셋 트랜지스터(TX)가 턴-온 상태를 유지하는 상태에서 상기 전달 트랜지스터(TX)가 턴-온 되고, 포토 다이오드(PD)에 의해 발생 된 전하가 플로팅 확산 노드(FD)를 통해 구동 트랜지스터(DX)의 게이트 단자에 인가된다.
이때, 플로팅 확산 노드(FD) 즉, 상기 구동 트랜지스터(DX)의 게이트 단자에는 리셋 전압(VRST)과 포토 다이오드(PD)에 의해 발생 된 신호 전압의 차전압이 인가된다.
이후, 로우 디코더(30)는 상기 리셋 트랜지스터(RX)의 게이트 단자에는 하이 상태의 리셋 제어신호(RST)를 제공하고, 상기 전달 트랜지스터(TX)의 게이트 단자에는 로우 상태의 전달 제어신호(TG)를 제공한다.
이로 인해, 상기 리셋 트랜지스터(RX)는 턴-온 상태를 유지하고, 상기 전달 트랜지스터(TX)는 턴-오프 되므로 상기 구동 트랜지스터(DX)의 게이트 단자에는 리셋 전압(VRST)만이 전달되게 된다.
이후, 상기 로우 디코더(30)는 로우 상태의 리셋 제어신호(RST)와 전달 제어신호(TG)를 상기 리셋 트랜지스터(RX)와 전달 트랜지스터(TX)의 게이트 단자에 제공하고, 하이 상태의 선택 제어신호(SXN)를 상기 선택 트랜지스터(SX)의 게이트 단자에 제공한다.
이에 따라, 상기 리셋 트랜지스터(RX)와 전달 트랜지스터(TX)는 턴-오프 되고, 상기 선택 트랜지스터(SX)는 턴-온 되어 상기 선택 트랜지스터(SX)의 드레인 단자에 제공된 리셋 전압(VRST)을 상기 프레임 메모리(20)의 샘플-홀드 회로(22)로 전달하게 된다.
한편, 상기 로우 디코더(30)가 상기 선택 트랜지스터(SX)의 게이트 단자에 하이 상태의 선택 제어신호(SXN)를 제공할 때, 상기 컬럼 디코더(40)는 하이 상태의 제 1 스위칭 제어신호(S10~S1N), 제 3 스위칭 제어신호(S10P~S1NP), 제 4 스위칭 제어신호(S20~S2N), 및 제 6 스위칭 제어신호(S20P~S2NP)와 로우 상태의 제 2 스위칭 제어신호(S10B~S1NB)와 제 5 스위칭 제어신호(S20B~S2NB)를 상기 프레임 메모리(20)의 샘플-홀드 회로(22) 및 CDS 회로(24)에 인가한다.
이에 따라, 도 4에 도시된 바와 같이 샘플-홀드 회로(22)의 제 1 스위치(S1N)와 제 3 스위치(S1NP)가 턴-온 되고, 샘플-홀드 회로(22)의 제 2 스위치(S1NB)는 턴-오프 되며, CDS 회로(24)의 제 4 스위치(S2N)와 제 6 스위치(S2NP)는 턴-온 되고, CDS 회로(24)의 제 5 스위치(S2NB)는 턴-오프 된다.
이때, 상기 픽셀 어레이(10)의 출력 전압인 리셋 전압(VRST)은 상기 제 1 스위치(S1N)를 통해 상기 제 1 커패시터(C1)의 일단에 인가되고, 상기 제 1 커패시터(C1)의 타단에는 상기 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)이 인가된다.
그리고, 상기 제 2 커패시터(C2)의 일단에는 상기 제 3 스위치(S1NP)에 의해 상기 제 1 커패시터(C1)의 타단에 인가된 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)이 인가되고, 제 2 커패시터(C2)의 타단에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)이 인가된다.
또한, 상기 제 3 커패시터(C3)의 일단에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)이 인가되고, 상기 제 3 커패시터(C3)의 타단은 접지(GND)에 연결된다.
이로 인해, 상기 제 1 커패시터(C1)에는 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)과 상기 픽셀 어레이(10)의 출력 전압인 리셋 전압(VRST)의 차전압(VOS1-VRST)이 저장되고, 상기 제 2 커패시터(C2)에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)과 상기 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)의 차전압(VOS2-VOS1)이 저장된다.
또한, 상기 제 3 커패시터(C3)에는 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)이 저장되고, 상기 제 2 반전 증폭기(AP2)의 출력단인 상기 제 7 스위치(READN)의 일단에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)이 전달된다.
이후, 상기 로우 디코더(30)는 상기 선택 트랜지스터(SX)의 게이트 단자에 로우 상태의 선택 제어신호(SXN)를 공급하고, 상기 컬럼 디코더(40)는 로우 상태의 제 1 스위칭 제어신호(S10~S1N) 및 제 3 스위칭 제어신호(S10P~S1NP)와 하이 상태의 제 2 스위칭 제어신호(S10B~S1NB)를 상기 프레임 메모리(20)의 샘플-홀드 회로(22) 및 CDS 회로(24)에 인가한다.
이에 따라, 도 5에 도시된 바와 같이 샘플-홀드 회로(22)의 제 1 스위치(S1N)와 제 3 스위치(S1NP)는 턴-오프 되고, 샘플-홀드 회로(22)의 제 2 스위치(S1NB)는 턴-온 되며, CDS 회로(24)의 제 4 스위치(S2N)와 제 6 스위치(S2NP)는 턴-온 상태를 유지하고, CDS 회로(24)의 제 5 스위치(S2NB)는 턴-오프 상태를 유지하게 된다.
이때, 상기 픽셀 어레이(10)의 출력 전압인 리셋 전압(VRST)은 상기 제 2 스위치(S1NB)를 통해 상기 제 1 반전 증폭기(AP1)의 출력단인 상기 제 2 커패시터(C2)의 일단에 전달된다.
이로 인해, 상기 제 2 커패시터(C2)에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)과 상기 리셋 전압(VRST)의 차전압(VOS2-VRST)이 저장된다.
이와 같이 리셋 전압(VRST)이 상기 프레임 메모리(20)의 샘플-홀드 회로(22)에 전달되면, 상기 컬럼 디코더(40)는 로우 상태의 제 1 스위칭 제어신호(S10~S1N), 제 2 스위칭 제어신호(S10B~S1NB), 제 3 스위칭 제어신호(S10P~S1NP), 제 4 스위칭 제어신호(S20~S2N), 제 5 스위칭 제어신호(S20B~S2NB) 및 제 6 스위칭 제어신호(S20P~S2NP)를 상기 프레임 메모리(20)의 샘플-홀드 회로(22) 및 CDS 회로(24)에 인가한다.
이로 인해, 상기 샘플-홀드 회로(22)와 CDS 회로(24)에 포함된 제 1 스위치(S1N), 제 2 스위치(S1NB), 제 3 스위치(S1NP), 제 4 스위치(S2N), 제 5 스위치(S2NB), 및 제 6 스위치(S2NP)는 모두 턴-오프 된다.
한편, 상기 컬럼 디코더(40)가 로우 상태의 스위칭 제어신호들을 상기 프레임 메모리(20)의 샘플-홀드 회로(22) 및 CDS 회로(24)에 공급할 때, 상기 로우 디코더(30)는 하이 상태의 전달 제어신호(TG)와 로우 상태의 리셋 제어신호(RST) 및 선택 제어신호(SXN)를 전달 트랜지스터(TX), 리셋 트랜지스터(RX) 및 선택 트랜지스터(SX)의 게이트 단자에 각각 공급한다.
이로 인해, 상기 리셋 트랜지스터(RX)와 선택 트랜지스터(SX)는 턴-오프 되고, 상기 전달 트랜지스터(TX)는 턴-온 되어 상기 포토 다이오드(PD)에 의해 발생 된 신호 전압(VSIG)을 상기 플로팅 확산 노드(FD)를 거쳐 상기 구동 트랜지스터(DX)의 게이트 단자에 전달한다.
이후, 상기 로우 디코더(30)는 하이 상태의 선택 제어신호(SXN)를 상기 선택 트랜지스터(SX)의 게이트 단자에 공급하고, 로우 상태의 전달 제어신호(TG)를 상기 전달 트랜지스터(TX)의 게이트 단자에 공급한다.
이로 인해, 상기 선택 트랜지스터(SX)는 턴-온 되고, 상기 전달 트랜지스터(TX)는 턴-오프 되며, 상기 리셋 트랜지스터(RX)는 턴-오프 상태를 유지하게 된다.
이와 같이, 상기 로우 디코더(30)로부터 하이 상태의 선택 제어신호(SXN)가 상기 선택 트랜지스터(SX)의 게이트 단자에 전달되면, 상기 선택 트랜지스터(SX)는 구동 트랜지스터(DX)를 통해 전달된 신호 전압(SIG)을 상기 프레임 메모리(20)의 샘플-홀드 회로(22)로 전달하게 된다.
한편, 상기 로우 디코더(30)가 상기 선택 트랜지스터(SX)의 게이트 단자에 하이 상태의 선택 제어신호(SXN)를 제공할 때, 상기 컬럼 디코더(40)는 하이 상태의 제 1 스위칭 제어신호(S10~S1N), 제 3 스위칭 제어신호(S10P~S1NP) 및 제 5 스위칭 제어신호(S20B~S2NB)와 로우 상태의 제 2 스위칭 제어신호(S10B~S1NB), 제 4 스위칭 제어신호(S20~S2N), 및 제 6 스위칭 제어신호(S20P~S2NP)를 상기 프레임 메모리(20)의 샘플-홀드 회로(22) 및 CDS 회로(24)에 인가한다.
이에 따라, 도 6에 도시된 바와 같이 샘플-홀드 회로(22)의 제 1 스위치(S1N)와 제 3 스위치(S1NP)가 턴-온 되고, 샘플-홀드 회로(22)의 제 2 스위치(S1NB)는 턴-오프 되며, CDS 회로(24)의 제 4 스위치(S2N)와 제 6 스위치(S2NP)는 턴-오프 되고, CDS 회로(24)의 제 5 스위치(S2NB)는 턴-온 된다.
이때, 상기 픽셀 어레이(10)의 출력 신호인 신호 전압(SIG)은 상기 제 1 스위치(S1N)를 통해 상기 제 1 커패시터(C1)의 일단에 인가되고, 상기 제 1 커패시터(C1)의 타단에는 상기 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)이 인가된다.
그리고, 상기 제 2 커패시터(C2)의 일단에는 상기 제 3 스위치(S1NP)에 의해 상기 제 1 커패시터(C1)의 타단에 인가된 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)이 인가되고, 제 2 커패시터(C2)의 타단에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)이 인가된다.
또한, 상기 제 3 커패시터(C3)의 일단에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)이 인가되고, 상기 제 3 커패시터(C3)의 타단 즉, 제 2 반전 증폭기(AP2)의 출력단에는 리셋 전압(VRST)과 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)의 차전압(VRST-VOS1)이 인가된다.
이로 인해, 상기 제 1 커패시터(C1)에는 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)과 상기 픽셀 어레이(10)의 출력 전압인 신호 전압(VSIG)의 차전압(VOS1-VSIG)이 저장되고, 상기 제 2 커패시터(C2)에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)과 상기 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)의 차전압(VOS2-VOS1)이 저장된다.
또한, 상기 제 3 커패시터(C3)에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)과 리셋 전압(VRST)과 제 1 반전 증폭기(AP1)의 오프셋 전압(VOS1)의 차전압(VRST-VOS1)의 차전압(VOS2-(VRST-VOS1))이 저장된다.
이렇게 상기 제 3 커패시터(C3)에 VOS1-(VRST-VOS1)의 전압이 저장되는 이유는 전하량 보존 법칙에 의해 상기 도 5에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장된 총 전하량(Q1)과 상기 도 6에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장된 총 전하량(Q2)이 동일하여야 하기 때문이다.
즉, 도 5에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장되는 총 전하량(Q1)은 C2×(VOS2-VRST) + C3×VOS2이고, 상기 도 6에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장되는 총 전하량(Q2)은 C2×(VOS2-VOS1) + C3×(VOS2-VOUT')(여기서, VOUT'는 제 7 스위치(READN)의 일단에 걸리는 전압을 의미함)이다.
이때, 제 2 커패시터(C2)와 제 3 커패시터(C3)의 커패시턴스가 동일할 경우 전하 보존 법칙에 의해 Q1=Q2이므로, C2×(VOS2-VRST) + C3×VOS2 = C2×(VOS2-VOS1) + C3×(VOS2-VOUT')가 되므로, VOUT'=VRST-VOS1이 된다.
이후, 상기 로우 디코더(30)는 상기 선택 트랜지스터(SX)의 게이트 단자에 로우 상태의 선택 제어신호(SXN)를 공급하고, 상기 컬럼 디코더(40)는 로우 상태의 제 1 스위칭 제어신호(S10~S1N) 및 제 3 스위칭 제어신호(S10P~S1NP)와 하이 상태의 제 2 스위칭 제어신호(S10B~S1NB)를 상기 프레임 메모리(20)의 샘플-홀드 회로(22) 및 CDS 회로(24)에 인가한다.
이에 따라, 도 7에 도시된 바와 같이 샘플-홀드 회로(22)의 제 1 스위치(S1N)와 제 3 스위치(S1NP)는 턴-오프 되고, 샘플-홀드 회로(22)의 제 2 스위치(S1NB)는 턴-온 되며, CDS 회로(24)의 제 4 스위치(S2N)와 제 6 스위치(S2NP)는 턴-오프 상태를 유지하고, CDS 회로(24)의 제 5 스위치(S2NB)는 턴-온 상태를 유지하게 된다.
이때, 상기 픽셀 어레이(10)의 출력 전압인 신호 전압(VSIG)은 상기 제 2 스위치(S1NB)를 통해 상기 제 1 반전 증폭기(AP1)의 출력단인 상기 제 2 커패시터(C2)의 일단에 전달된다.
이로 인해, 상기 제 2 커패시터(C2)에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)과 상기 신호 전압(VSIG)의 차전압(VOS2-VSIG)이 저장된다.
또한, 상기 제 3 커패시터(C3)에는 상기 제 2 반전 증폭기(AP2)의 오프셋 전압(VOS2)과 리셋 전압(VRST)과 신호 전압(VSIG)의 차전압(VRST-VSIG)의 차전압(VOS2-(VRST-VSIG))이 저장된다.
즉, 상기 제 2 반전 증폭기(AP2)의 출력단에는 리셋 전압(VRST)과 신호 전압(VSIG)의 차전압(VRST-VSIG)이 전달된다.
이렇게 상기 제 3 커패시터(C3)에 VOS2-(VRST-VSIG)의 전압이 저장되는 이유는 전하량 보존 법칙에 의해 상기 도 6에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장된 총 전하량(Q2)과 상기 도 7에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장된 총 전하량(Q3)이 동일하여야 하기 때문이다.
즉, 도 6에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장되는 총 전하량(Q2)은 C2×(VOS2-VOS1) + C3×(VOS2-(VRST-VSIG))이고, 도 7에서 상기 제 2 커패시터(C2)와 상기 제 3 커패시터(C3)에 저장되는 총 전하량(Q3)은 C2×(VOS2-VSIG) + C3×(VOS2-VOUT)(여기서, VOUT는 제 7 스위치(READN)의 일단에 걸리는 전압을 의미함)이다.
이때, 제 2 커패시터(C2)와 제 3 커패시터(C3)의 커패시턴스가 동일할 경우 전하 보존 법칙에 의해 Q2=Q3이므로, C2×(VOS2-VOS1) + C3×(VOS2-(VRST-VSIG)) = C2×(VOS2-VSIG) + C3×(VOS2-VOUT)가 되므로, VOUT=VRST-VSIG가 된다.
이렇게, CDS 회로(24)가 상기 리셋 전압(VRST)과 신호 전압(VSIG)의 CDS를 수행하여 리셋 전압(VRST)과 신호 전압(VSIG)의 차전압(VRST-VSIG)을 검출하면, 상기 컬럼 디코더(40)는 제 7 스위칭 제어신호(READ0~READN)를 상기 제 7 스위치(READN)에 전달하고, 상기 제 7 스위치(READN)는 상기 제 7 스위칭 제어신호(READ0~READN)에 따라 턴-온 되어 리셋 전압(VRST)과 신호 전압(VSIG)의 차전압(VRST-VSIG)을 상기 ADC(50)로 전송한다.
이에 따라, 상기 ADC(50)는 상기 CDS 회로(24)로부터 전송된 리셋 전압(VRST)과 신호 전압(VSIG)의 차전압(VRST-VSIG)을 디지털 신호로 변환한다.
이와 같이 본 발명의 실시 예에 따른 CMOS 이미지 센서는 단위 픽셀(12)의 소스 플로워(Source Follower) 즉, 구동 트랜지스터(DX)가 동작하는 동안에만 샘플-홀드 회로(22)의 샘플 커패시터 즉, 제 2 커패시터(C2)에 픽셀 어레이(10)의 출력 신호(리셋 전압 또는 신호 전압)를 저장하고, 저장이 끝나면 제 2 커패시터(C2)가 플립 어라운드(Flip Around)되어 CDS 회로(24)의 제 3 커패시터(C3)에 픽셀 어레이(10)의 출력 신호가 저장되기 때문에 샘플 커패시터가 다른 기생 커패시터와 공유되는 현상이 발생하지 않으므로 전하 공유에 의한 전하 손실이 없게 된다.
또한, 본 발명의 실시 예에 따른 CMOS 이미지 센서는 픽셀 어레이(10)의 출력 신호(즉, 리셋 전압과 신호 전압)가 샘플 커패시터인 제 2 커패시터(C2)에 저장된 이후 먼저 샘플 커패시터의 한쪽 노드를 오프시키기 때문에 신호 쪽의 스위치 채널에 저장된 전하에 의한 제 2 커패시터(C2)의 전하량 변화가 발생하지 않으므로 신호 의존 전하 주입에 의한 신호의 왜곡 현상이 발생하지 않는다.
그리고, 본 발명의 실시 예에 따른 CMOS 이미지 센서는 픽셀 어레이(10)의 오프셋과 샘플-홀드 회로(22)의 오프셋이 CDS되므로 픽셀 어레이(10)와 샘플-홀드 회로(22)의 오프셋에 의한 고정 패턴 노이즈의 발생을 방지할 수 있게 된다.
즉, 본 발명의 실시 예에 따른 CSMOS 이미지 센서는 리셋 트랜지스터(RX)와 전달 트랜지스터(TX)를 턴-온 시켜 단위 픽셀(12)이 리셋 되면, 모든 단위 픽셀(12)의 리셋 시 출력 신호(즉, 리셋 전압)가 일시적으로 플로팅 확산 노드(FD)에 저장되고, 순차적으로 선택 트랜지스터(SX)와 제 1 스위치(S1N)를 턴-온 시켜 리셋 시 출력 값을 각각의 샘플-홀드 회로(22)의 샘플 커패시터에 저장한다.
그리고, 해당 픽셀의 리셋 시 출력 신호가 샘플 커패시터에 저장되고 나면, 리셋 시 출력 신호를 CDS 회로(24)의 제 2 커패시터(C2)에 저장한다.
이와 같이 모든 픽셀 어레이(10)의 리셋 시 출력 신호가 모두 저장되면, 리셋 트랜지스터(RX)를 턴-오프 시키고, 전달 트랜지스터(TX)를 턴-온 시켜 플로팅 확산 노드(FD)에 신호 정보(즉, 신호 전압)를 일시적으로 저장시키고, 리셋 시 출력 신호가 저장되는 방법과 동일한 방법으로 순차적으로 선택 트랜지스터(SX)와 제 1 스위치(S1N)를 턴-온 시켜 신호정보를 샘플-홀드 회로(22)에 저장시킨다.
한편, 해당 픽셀의 신호 정보가 샘플 커패시터에 모두 저장되면, CDS를 수행한다.
이때, 픽셀 어레이(10)의 오프셋과 샘플-홀드 회로(22)의 오프셋까지 함께 CDS되므로 픽셀 어레이(10)의 오프셋과 샘플-홀드 회로(22)의 오프셋은 함께 제거된다.
이로 인해, 샘플-홀드 회로(22)와 CDS 회로(24)의 출력은 제 1 스위치(S1N)가 턴-오프 되는 동안에는 계속해서 동일한 값을 출력하기 때문에 컬럼 디코더(40)를 통해 순차적으로 읽어들여 아날로그-디지털 변환을 수행할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 픽셀 어레이 12 : 단위 픽셀
20 : 프레임 메모리 22 : 샘플-홀드 회로
24 : CDS 회로 30 : 로우 디코더
40 : 칼럼 디코더 50 : ADC

Claims (12)

  1. 빛에 의한 광학 신호를 전기신호로 변환하는 N개의 단위 픽셀들로 이루어진 픽셀 어레이;
    상기 픽셀 어레이로부터 전송되는 리셋 전압과 신호 전압에 포함된 오프셋 전압과 내부의 오프셋 전압을 제거함과 아울러 상기 리셋 전압과 신호 전압의 상관 이중 샘플링을 수행하는 프레임 메모리; 및
    상기 프레임 메모리로부터 전송되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기를 포함하며,
    상기 프레임 메모리는,
    상기 픽셀 어레이로부터 전달되는 리셋 전압과 신호 전압에 포함된 오프셋 전압을 제거함과 아울러 상기 리셋 전압과 신호 전압을 홀딩하는 샘플-홀드 회로; 및
    상기 샘플-홀드 회로로부터 전송되는 상기 리셋 전압과 신호 전압을 상관 이중 샘플링을 수행하여 상기 리셋 전압과 신호 전압의 차전압을 검출하는 상관 이중 샘플링 회로를 포함하고,
    상기 샘플-홀드 회로는,
    버퍼 기능을 수행하는 제 1 반전 증폭기;
    상기 단위 픽셀의 출력단과 상기 제 1 반전 증폭기의 반전단자 사이에 직렬로 연결된 제 1 스위치 및 제 1 커패시터;
    상기 제 1 커패시터의 일단과 상기 제 1 반전 증폭기의 출력단 사이에 연결된 제 2 스위치; 및
    상기 제 1 커패시터의 타단과 상기 제 1 반전 증폭기의 출력단 사이에 연결된 제 3 스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  2. 청구항 1에 있어서,
    상기 N개의 단위 픽셀들 각각은,
    리셋 제어신호에 따라 구동하는 리셋 트랜지스터;
    전달 제어신호에 따라 구동하는 전달 트랜지스터;
    상기 전달 트랜지스터의 소스 단자와 접지 사이에 연결되어 입사되는 빛에 비례하는 광전하를 생성하는 포토 다이오드;
    상기 리셋 트랜지스터의 소스 단자와 상기 전달 트랜지스터의 드레인 단자 사이의 공통단인 플로팅 확산 노드에 전달된 신호에 따라 구동하는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 상기 프레임 메모리 사이에 연결되어 선택 제어신호에 따라 상기 구동 트랜지스터에 전달된 신호를 상기 프레임 메모리로 전달하는 선택 트랜지스터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  3. 청구항 2에 있어서,
    상기 리셋 제어신호, 전달 제어신호, 선택 제어신호를 상기 단위 픽셀에 전달하는 로우 디코더를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 상관 이중 샘플링 회로는,
    버퍼 기능을 수행하는 제 2 반전 증폭기;
    상기 제 1 반전 증폭기의 출력단과 상기 제 2 반전 증폭기의 반전단자 사이에 연결된 제 2 커패시터;
    상기 제 2 반전 증폭기의 반전단자와 상기 제 2 반전 증폭기의 출력단 사이에 연결된 제 4 스위치;
    상기 제 4 스위치와 병렬로 연결되도록 상기 제 2 반전 증폭기의 반전단자와 상기 제 2 반전 증폭기의 출력단 사이에 직렬로 연결된 제 3 커패시터 및 제 5 스위치;
    상기 제 3 커패시터와 상기 제 5 스위치의 공통단과 접지 사이에 연결된 제 6 스위치; 및
    상기 제 2 반전 증폭기의 출력단과 아날로그 디지털 변환기 사이에 연결된 제 7 스위치를 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  7. 청구항 6에 있어서,
    상기 제 2 커패시터와 상기 제 3 커패시터는 동일한 커패시턴스를 갖는 것을 특징으로 하는 CMOS 이미지 센서.
  8. 청구항 6에 있어서,
    상기 제 1 스위치 내지 제 7 스위치의 구동을 제어하기 위한 제 1 스위칭 제어신호 내지 제 7 스위칭 제어신호를 상기 프레임 메모리에 제공하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  9. 청구항 6에 있어서,
    상기 제 1 스위치와 제 3 스위치는 상기 단위 픽셀로부터 리셋 전압과 신호 전압이 전달되는 시간과 동시에 턴-온 되고, 상기 제 1 커패시터의 일단에 상기 리셋 전압과 신호 전압이 전달되면 턴-오프 되는 것을 특징으로 하는 CMOS 이미지 센서.
  10. 청구항 9에 있어서,
    상기 제 2 스위치는 상기 제 1 스위치와 제 3 스위치가 턴-오프 된 후 턴-온 되어 상기 제 1 반전 증폭기의 출력단에 리셋 전압과 신호 전압을 전달한 후 상기 리셋 전압과 신호 전압이 상기 제 1 반전 증폭기의 출력단에 전달되면 턴-오프 되는 것을 특징으로 하는 CMOS 이미지 센서.
  11. 청구항 10에 있어서,
    상기 제 4 스위치와 제 6 스위치는 상기 제 1 커패시터의 일단에 리셋 전압을 전달하기 위해 상기 제 1 스위치와 제 3 스위치가 턴-온 될 때 상기 제 1 스위치와 제 3 스위치와 동시에 턴-온 되고, 상기 제 2 스위치가 턴-오프 될 때 상기 제 2 스위치와 동시에 턴-오프 되는 것을 특징으로 하는 CMOS 이미지 센서.
  12. 청구항 10에 있어서,
    상기 제 5 스위치는 상기 제 1 커패시터의 일단에 신호 전압을 전달하기 위해 상기 제 1 스위치와 제 3 스위치가 턴-온 될 때 상기 제 1 스위치와 제 3 스위치와 동시에 턴-온 되고, 상기 제 2 스위치가 상기 제 1 반전 증폭기의 출력단에 신호 전압을 전달한 후 턴-오프 될 때 상기 제 2 스위치와 동시에 턴-오프 되는 것을 특징으로 하는 CMOS 이미지 센서.
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