KR102618490B1 - 이미지 센서 및 이의 구동 방법 - Google Patents

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Abstract

이미지 센서는, 복수의 픽셀이 배열된 픽셀 어레이와, 상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버를 포함한다. 상기 복수의 픽셀 각각은 포토 다이오드 및 픽셀 구동회로를 포함한다. 상기 픽셀 구동회로는, 포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달하는 제1 트랜지스터와, 상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋시키는 제2 트랜지스터와, 상기 플로팅 디퓨전 노드의 전하를 출력하는 제3 트랜지스터와, 상기 로우 드라이버에서 입력되는 프리차지 제어 신호에 기초하여 상기 제3 트랜지스터의 출력 노드를 프리차징 시키는 4 트랜지스터와, 상기 플로팅 디퓨전 노드의 전하들을 제1 노드로 전달하는 제5 트랜지스터와, 픽셀 전압을 제2 노드로 전달하는 제6 트랜지스터와, 상기 제2 노드의 전하를 출력하는 제7 트랜지스터와, 상기 제7 트랜지스터의 출력 신호를 컬럼 라인으로 출력하는 제8 트랜지스터, 및 상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 출력하는 제9 트랜지스터를 포함한다.

Description

이미지 센서 및 이의 구동 방법{IMAGE SENSOR AND METHOD OF DRIVING THE SAME}
본 발명은 글로벌 셔터(global shutter) 및 롤링 셔터(rolling shutter) 방식의 구동을 지원할 수 있는 이미지 센서 및 이의 구동 방법에 관한 것이다.
이미지 센서는 광학 이미지(optical image)를 전기적 신호로 변환하는 장치이다. 이미지 센서의 노출 시간(exposure time)을 조절하여 전기적 신호의 기초가 되는 광전하(photocharge)의 양을 결정할 수 있다. 롤링 셔터(rolling shutter) 방식과 글로벌 셔터(global shutter) 방식을 이용하여 노출 시간을 조절할 수 있다. 롤링 셔터 방식은 광전하의 축적 시간을 픽셀 어레이의 로우(row) 별로 다르게 제어하는 방식이다. 글로벌 셔터 방식은 광전하의 축적 시간을 픽셀 어레이의 모든 로우들에 대해 동일하게 제어하는 방식이다.
본 개시에 따른 실시 예들의 과제는 글로벌 셔터(global shutter) 및 롤링 셔터(rolling shutter) 방식의 구동을 지원할 수 있는 이미지 센서 및 이의 구동 방법을 제공하는데 있다.
본 개시에 따른 실시 예들의 과제는 글로벌 셔터 동작 시 썬 스팟(또는 블랙 썬) 발생을 방지할 수 있는 이미지 센서 및 이의 구동 방법을 제공하는데 있다.
본 개시에 따른 이미지 센서는, 복수의 픽셀이 배열된 픽셀 어레이와, 상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버와, 상기 로우 드라이버의 구동을 제어하는 타이밍 생성기, 및 상기 복수의 픽셀의 이미지 신호를 출력하는 리드아웃 회로를 포함한다. 상기 복수의 픽셀 각각은 포토 다이오드 및 픽셀 구동회로를 포함한다. 상기 픽셀 구동회로는, 포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달하는 제1 트랜지스터와, 상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋시키는 제2 트랜지스터와, 상기 플로팅 디퓨전 노드의 전하를 출력하는 제3 트랜지스터와, 상기 제3 트랜지스터의 출력 노드를 프리차징 시키는 4 트랜지스터와, 상기 플로팅 디퓨전 노드의 전하들을 제1 노드로 전달하는 제5 트랜지스터와, 픽셀 전압을 제2 노드로 전달하는 제6 트랜지스터와, 상기 제2 노드의 전하를 출력하는 제7 트랜지스터와, 상기 제7 트랜지스터의 출력 신호를 컬럼 라인으로 출력하는 제8 트랜지스터, 및 상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 출력하는 제9 트랜지스터를 포함한다.
본 개시에 따른 이미지 센서는, 복수의 픽셀이 배열된 픽셀 어레이와, 상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버와, 상기 로우 드라이버의 구동을 제어하는 타이밍 생성기, 및 상기 복수의 픽셀의 이미지 신호를 출력하는 리드아웃 회로를 포함한다. 상기 복수의 픽셀 각각은 포토 다이오드 및 픽셀 구동회로를 포함한다. 상기 픽셀 구동회로는, 포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달하는 제1 트랜지스터와, 상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋시키는 제2 트랜지스터와, 상기 플로팅 디퓨전 노드의 전하를 출력하는 제3 트랜지스터와, 상기 제3 트랜지스터의 출력 노드를 프리차징 시키는 4 트랜지스터와, 상기 플로팅 디퓨전 노드의 전하들을 제1 노드로 전달하는 제5 트랜지스터와, 픽셀 전압을 제2 노드로 전달하는 제6 트랜지스터와, 상기 제2 노드의 전하를 출력하는 제7 트랜지스터와, 상기 제7 트랜지스터의 출력 신호를 컬럼 라인으로 출력하는 제8 트랜지스터, 및 상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 출력하는 제9 트랜지스터를 포함한다. 상기 컬럼 라인에 접속되는 클램프 트랜지스터, 상기 포토 다이오드 및 상기 픽셀 구동회로는 수직으로 적층된 복수의 기판에 분산되어 배치된다.
본 개시에 따른 이미지 센서의 구동 방법은, 포토 다이오드 및 복수의 트랜지스터를 포하는 복수의 픽셀과, 상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버와, 상기 로우 드라이버의 구동을 제어하는 타이밍 생성기, 및 상기 복수의 픽셀의 이미지 신호를 출력하는 리드아웃 회로를 포함하는 이미지 센서의 글로벌 셔터 구동 방법을 개시한다. 상기 포토 다이오드와 접속된 제1 트랜지스터는 상기 포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달한다. 상기 플로팅 디퓨전 노드에 접속된 제2 트랜지스터는 상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋 시킨다. 상기 플로팅 디퓨전 노드에 접속된 제3 트랜지스터는 상기 플로팅 디퓨전 노드의 전압에 의해 동작하여 상기 플로팅 디퓨전 노드의 전하를 출력한다. 상기 제3 트랜지스터와 접속된 제4 트랜지스터는 상기 제3 트랜지스터의 출력 단자를 프리차징 시킨다. 상기 제3 트랜지스터의 출력 단자에 접속된 제5 트랜지스터는 상기 플로팅 디퓨전 노드의 전하들을 제1 노드로 전달한다. 상기 제5 트랜지스터의 출력 단자와 접속된 제6 트랜지스터는 픽셀 전압을 제2 노드로 전달한다. 상기 제2 노드에 접속된 제7 트랜지스터는 상기 제2 노드의 전하를 출력한다. 상기 제7 트랜지스터에 접속된 제8 트랜지스터는 상기 제7 트랜지스터의 출력 신호를 컬럼 라인으로 출력한다. 상기 제3 트랜지스터의 출력 단자 및 상기 컬럼 라인 사이에 배치된 제9 트랜지스터는 상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 출력한다.
본 개시에 따른 실시 예들에 따르면 썬 스팟(sun spot)이 발생되는 리셋 세틀링 타임(reset settling time) 동안에 제3 트랜지스터(제1 소스 팔로우 트랜지스터)의 출력 노드를 클램핑(clamping)시켜 제3 트랜지스터(SF, 제1 소스 팔로우 트랜지스터)의 출력이 일정 전압 이하로 떨어지지 않도록 유지시킬 수 있다. 이를 통해, 글로벌 셔터 모드로 동작 시 선 스팟 발생을 방지할 수 있다.
본 개시에 따른 실시 예들에 따르면 롤링 셔터 모드로 동작 시 제4 트랜지스터(프리차지 트랜지스터)를 항상 오프시킴으로써 파워 세이빙(power saving)을 하면서 고속으로 최상이 이루어지도록 할 수 있다.
본 개시에 따른 실시 예들에 따르면, 고속 동영상 촬상 시 롤링이 셔터 모드로 동작하 있고, 스틸 이미지 캡처(still image capture) 및 저속 동영상 촬상 시 글로벌 셔터 모드로 동작할 수 있다.
도 1은 본 개시에 따른 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타내는 도면이다.
도 2는 도 1에 도시된 이미지 센서를 나타내는 도면이다.
도 3a는 글로벌 셔터 모드의 동작을 나타내는 도면이다.
도 3b는 롤링 셔터 모드의 동작을 나타내는 도면이다.
도 4는 도 1에 도시된 리드아웃 회로를 나타내는 도면이다.
도 5a는 도 2에 도시된 픽셀의 회로도의 일 예를 나타내는 도면이다.
도 5b는 도 2에 도시된 픽셀의 회로도의 일 예를 나타내는 도면이다.
도 5c는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5d는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5e는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5f는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5g는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 6은 글로벌 셔터 모드의 신호 타이밍도이다.
도 7은 글로벌 셔터 모드에서 썬 스팟(sun spot)이 발생되는 원인을 설명하기 위한 도면이다.
도 8은 롤링 셔터 모드의 구동 방법을 설명하기 위한 신호 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시 예들의 이미지 센서 및 이의 구동 방법을 설명하면 다음과 같다.
도 1은 본 개시에 따른 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타내는 도면이다. 도 2는 도 1에 도시된 이미지 센서를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 이미지 처리 시스템은 이미지 센서(100) 및 디지털 신호 프로세서(200, DSP: digital signal processor)를 포함한다. 이미지 센서(100)와 디지털 신호 프로세서(200, DSP)는 각각 칩(chip)으로 구현되거나, 또는 이미지 센서(100)와 디지털 신호 프로세서(200)가 하나의 칩으로 구현될 수 있다.
이미지 센서(100)는 광학 렌즈를 통해서 입력된 피사체에 대한 디지털 픽셀 신호를 생성할 수 있다. 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 타이밍 생성기(130), 리드아웃 회로(140) 및 램프신호 생성기(150)를 포함할 수 있다.
도 3a는 글로벌 셔터 모드의 동작을 나타내는 도면이다. 도 3b는 롤링 셔터 모드의 동작을 나타내는 도면이다.
도 1 내지 도 3b를 참조하면, 이미지 센서(100)는 글로벌 셔터(Global Shutter) 모드 및 롤링 셔터(Rolling Shutter) 모드로 구동될 수 있다. 이미지 센서(100)는 글로벌 셔터 모드로 구동될 때, 포토 다이오드(PD)의 광전하 축적 시간(integration time)이 픽셀 어레이(110)의 전체 픽셀(112)에 대해서 동일하게 제어될 수 있다. 이미지 센서(100)는 롤링 셔터 모드로 구동될 때, 포토 다이오드(PD)의 광전하 축적 시간이 픽셀 어레이의 로우(row) 별로 다르게 제어된다. 축적 시간은 포토 다이오드(PD)가 실질적으로 광전하를 축적하는 시간을 의미할 수 있다. 실시 예에 따라서 축적 시간은 모든 로우에 대해 동일할 수도 있고, 또는 일정 그룹의 로우들 별로 동일할 수도 있다. 이미지 센서(100)의 동작 모드는 디지털 신호 프로세서(200, DSP)에 의해서 설정될 수 있다.
픽셀 어레이(110)는 매트릭스(matrix) 형태로 배열된 복수의 픽셀(112)을 포함할 수 있다. 일 예로서, 픽셀 어레이(110)는 각각이 복수의 로우(row) 라인들 및 복수의 컬럼(column) 라인들과 접속되는, 매트릭스(matrix) 형태로 배열된 복수의 픽셀들(112) 포함할 수 있다. 복수의 픽셀(112)은 APS(active pixel sensor)가 적용될 수 있다.
픽셀(112)은 레드(red) 파장 영역의 빛을 통과시키는 레드 필터, 그린(green) 파장 영역의 빛을 통과시키는 그린 필터, 및 블루(blue) 파장 영역의 빛을 통과시키는 블루 필터를 포함할 수 있다. 그러나 이에 한정되지 않고, 다른 색상의 파장 영역의 빛을 투과시키는 컬러 필터 도는 투명하니 필터를 포함할 수 있다. 일 예로서, 픽셀(112)은 화이트(white) 컬러 필터, 사이언(cyan) 컬러 필터, 마젠타(magenta) 컬러 필터, 및/또는 옐로우(yellow) 컬러 필터를 포함할 수 있다. 픽셀(112)은 복수의 트랜지스터(도 5a 참조)들 및 포토 다이오드(PD)를 포함할 수 있다. 복수의 픽셀(112)들 각각은 포토 다이오드(PD)를 이용하여 빛을 감지하고, 감지된 빛을 전기적 신호로 변환하여 이미지 신호를 생성할 수 있다. 복수의 픽셀들(112) 각각의 구조와 작동은 도 5a를 참조하여 설명되며, 복수의 픽셀들(112)이 하나의 픽셀 어레이(110)를 구성함으로, 복수의 픽셀들(112) 각각을 단위 픽셀(unit pixel)로 정의할 수 있다.
로우 드라이버(120)는 타이밍 생성기(130)로부터 수신한 복수의 로우 드라이버 제어 신호들(RCS)에 기초하여 복수의 로우 제어 신호들(CS1~CSj)을 생성할 수 있다. 로우 드라이버(120)는 타이밍 생성기(130)의 제어에 기초하여 복수의 픽셀들 (112) 각각의 동작을 제어하기 위한 복수의 로우 제어 신호들(CS1~CSj)을 픽셀 어레이(110)로 전송할 수 있다. 복수의 로우 제어 신호들(CS1~CSj)은 픽셀 어레이(110)의 j개의 로우들 각각에 대응하므로, 픽셀 어레이(110)는 로우 별로 제어될 수 있다. 복수의 로우 제어 신호들(CS1~CSj)은 오버플로우 제어 신호, 저장 제어 신호, 전송 제어 신호, 리셋 제어 신호, 및 선택제어 신호를 포함할 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 로우 제어 신호들(CS1~CSj)에 응답하여, 선택된 하나 이상의 로우(row)로부터 리셋 신호와 이미지 신호를 리드아웃 회로(140)로 출력할 수 있다.
타이밍 생성기(130)는 제어 레지스터 블록(132, control register block)을 포함할 수 있다. 제어 레지스터 블록(132)은 디지털 신호 프로세서(200, DSP)의 제어에 따라, 타이밍 생성기(130), 램프 신호 생성기(150), 및 리드아웃 회로(140)을 구동을 제어할 수 있다. 타이밍 생성기(130)는 동작 모드에 따라, 이미지 센서(100)가 글로벌 셔터 또는 롤링 셔터 모드로 동작하도록 로우 드라이버 제어 신호들(RCS)을 생성할 수 있다. 타이밍 생성기(130)에서 생성된 로우 드라이버 제어 신호들(RCS)은 로드 드라이버(120)로 입력될 수 있다.
도 4는 도 1에 도시된 리드아웃 회로를 나타내는 도면이다.
도 1 내지 도 4를 참조하면, 리드아웃 회로(140)는 복수의 상관 이중 샘플링 회로(142, correlated double sampling circuits, 이하 'CDS 회로'라 명칭 함), 아날로그 디지털 컨버터(144, ADC), 출력보정 회로(146), 및 버퍼 회로(148)를 포함할 수 있다.
CDS 회로(142)은 픽셀 어레이(110)에 배치된 복수의 컬럼 라인들 각각에서 출력된 각 픽셀 신호(P1~Pk; k는 자연수)에 대해 상관 이중 샘플링을 수행할 수 있다. CDS 회로(142)는 상관 이중 샘플링된 픽셀 신호와 램프 신호 생성기(150)로부터 출력된 램프 신호(RAMP)를 서로 비교(예컨대, 전압 레벨을 비교)할 수 있다. CDS 회로(142)는 상관 이중 샘플링된 픽셀 신호와 램프 신호(RAMP)의 비교 결과에 따라서 비교 신호를 출력할 수 있다.
일 예로서, CDS 회로(142)는 이미지 신호와 리셋 신호(RST)의 차이를 출력하기 위해서, 램프 신호(RAMP)를 이용하여 이미지 신호와 리셋 신호(RST)의 차이를 픽업(pick-up)할 수 있다. 또한, CDS 회로(142)는 램프 신호(RAMP)의 기울기에 따라 비교 신호를 출력할 수 있다. 램프 신호 생성기(150)는 타이밍 생성기(130)에서 발생된 제어 신호에 기초하여 구동될 수 있다.
타이밍 생성기(130)에서 리드아웃 회로(140)로 클럭(CLK)이 입력될 수 있다. 클럭(CLK)은 타이밍 생성기(130)에서 발생된 카운터 제어 신호에 기초하여, 카운터(미도시) 내부 또는 타이밍 생성기(130) 내부에 위치한 카운터 컨트롤러에 의해 발생될 수 있다.
아날로그 디지털 컨버터(144, ADC)는 램프(ramp)와 타이밍 컨트롤러(110)로부터 수신한 클럭 신호(CLK_CNT)에 응답하여 픽셀 어레이(110)로부터 아날로그 형태의 영상 신호를 수신할 수 있다. 아날로그 디지털 컨버터(144, ADC)는 영상 신호와 리셋 신호의 차이에 기초하여 아날로그 형태의 영상 신호를 디지털 신호로 변환할 수 있다. 아날로그 디지털 컨버터(144, ADC)는 수신된 영상 신호를 디지털 신호로 변환할 수 있다. 아날로그 디지털 컨버터(144, ADC)에 CDS 회로(142)가 포함될 수 있다. 아날로그 디지털 컨버터(144, ADC) CDS(Correlated Double Sampling) 방식을 이용하여 아날로그 신호를 디지털 신호로 변환할 수 있다.
출력 보정 회로(146)는 아날로그 디지털 컨버터(144, ADC)의 출력 데이터 중에서, 광신호가 있는 로우에 대응하는 신호와 광신호가 없는 로우에 대응하는 신호를 사용하여 출력 데이터를 보정할 수 있다.
버퍼 회로(148)는 출력 보정 회로(146)의 출력신호를 래치하고 증폭하여 디지털 픽셀 신호(각 픽셀의 센서 출력신호)를 발생시킬 수 있다. 버퍼 회로(148)는 디지털 픽셀 신호를 디지털 신호 프로세서(200, DSP)로 전송할 수 있다.
디지털 신호 프로세서(200, DSP)는 이미지 신호 프로세서(210), 센서 컨트롤러(220), 및 인터페이스 (230)를 포함할 수 있다. 이미지 신호 프로세서(210)는 제어 레지스터 블록(132)을 제어하는 센서 컨트롤러(220)와, 인터페이스(210)를 제어할 수 있다.
일 예로서, 이미지 센서(100)와 디지털 신호 프로세서(200, DSP) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
일 예로서, 이미지 센서(100)와 이미지 신호 프로세서(210) 각각은 칩으로 구현되고 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.
일 예로서, 이미지 센서(100)와 이미지 신호 프로세서(210)는 하나의 칩으로 구현될 수도 있다.
이미지 신호 프로세서(210)는 버퍼 회로(148)로부터 전송된 디지털 픽셀 신호들을 처리하고, 처리된 이미지 데이터를 인터페이스(230)로 전송할 수 있다.
센서 컨트롤러(220)는 이미지 신호 프로세서(210)의 제어에 기초하여 로드 드라이버(120), 타이밍 생성기(130), 리드아웃 회로(140), 및 램프신호 생성기(150)를 제어하기 위한 다양한 제어 신호들을 생성할 수 있다.
인터페이스(230)는 이미지 신호 프로세서(210)에서 처리된 이미지 데이터를 외부로 출력할 수 있다. 일 예로서, 인터페이스(230)는 이미지 신호 프로세서(210)에서 처리된 이미지 데이터(IDATA)를 디스플레이로 출력할 수 있다.
일 예로서, 디스플레이는 TFT-LCD(thin film transistor-liq0id crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.
이미지 처리 시스템은 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
도 5a는 도 2에 도시된 픽셀의 회로도의 일 예를 나타내는 도면이다. 도 6은 글로벌 셔터 모드의 신호 타이밍도이다.
도 2, 도 5a 및 도 6을 참조하면, 각 픽셀(112)의 픽셀 구동회로(10a)에 인가되는 제어 신호들은 로우 드라이버(120)에서 생성될 수 있다. 픽셀(112)은 포토 다이오드(PD), 복수의 트랜지스터(11~19) 및 복수의 커패시터(C1, C2)를 포함할 수 있다. 포토 다이오드(PD) 및 복수의 트랜지스터(11~19)는 P형 웰(P-WELL) 내에 형성될 수 있다. P형 웰(P-WELL)은 N형 기판 내에 형성될 수 있다. 이에 한정되지 않고, 포토 다이오드(PD) 및 복수의 트랜지스터(11~19)는 N형 웰(N-WELL) 내에 형성될 수 있다. N형 웰(N-WELL)은 P형 기판 내에 형성될 수 있다.
포토 다이오드(PD)는 입사광에 응답하여 생성된 광전하들을 축적(또는 수집)한다. 포토 다이오드(PD)는 광전 변환 소자의 예시로서, 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나일 수 있다.
복수의 트랜지스터(11~19)는 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터), 제2 트랜지스터(12, RG, 리셋 트랜지스터), 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터), 제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터), 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터), 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터), 및 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)를 포함할 수 있다.
제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)는 포토 다이오드(PD)와 플로팅 디퓨전 노드(FD) 사이에 배치될 수 있다. 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)의 제1 단자는 포토 다이오드(PD)의 출력단과 접속되고, 제2 단자는 플로팅 디퓨전 노드(FD)에 접속될 수 있다. 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)의 게이트 단자에는 전송제어 신호(TG)가 입력될 수 있다. 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 전송제어 신호(TG)에 기초하여 온(on) 또는 오프(off)될 수 있다.
제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)는 리셋 세틀링 타임(reset settling time) 동안에 오프(off)되고, 신호 셋팅 시간(signal setting time) 이전에 온(on)될 수 있다. 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)가 온(on) 되면 포토 다이오드(PD)에서 출력된 전하가 플로팅 디퓨전 노드(FD)에 축적될 수 있다. 즉, 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)가 온(on) 되면 포토 다이오드(PD)의 출력 신호를 플로팅 디퓨전 노드(FD)로 전달할 수 있다.
제2 트랜지스터(12, RG, 리셋 트랜지스터)는 픽셀 전압(Vpix)과 플로팅 디퓨전 노드(FD) 사이에 배치될 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)의 제1 단자에는 픽셀 전압(Vpix)이 공급되고, 제2 단자는 플로팅 디퓨전 노드(FD)에 접속될 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)의 게이트 단자에는 리셋제어 신호(RG)가 입력될 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 리셋제어 신호(RG)에 기초하여 온(on) 또는 오프(off)될 수 있다.
제2 트랜지스터(12, RG, 리셋 트랜지스터)는 리셋 세틀링 시간(reset settling time) 이전에 온(on)되고, 상기 리셋 세틀링 시간에 오프(off)될 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)는 리셋 세틀링 시간 이후의 신호 세틀링 시간(signal settling time) 동안에는 오프(off) 상태를 유지할 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)는 리셋제어 신호(RG)에 응답하여 플로팅 디퓨전 노드(FD)의 광전하들을 제거할 수 있다. 즉, 제2 트랜지스터(12, RG, 리셋 트랜지스터)가 온(on)되는 경우, 플로팅 디퓨전 노드(FD)의 전압 레벨은 픽셀 전압(Vpix)으로 리셋될 수 있다.
제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)는 픽셀 전압(Vpix)과 제4 트랜지스터(14, PC, 프리차지 트랜지스터) 및 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터) 사이에 배치될 수 있다.
제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 제1 단자에는 픽셀 전압(Vpix)이 공급되고, 제2 단자는 제4 트랜지스터(14, PC, 프리차지 트랜지스터) 및 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)와 접속될 수 있다.
제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 게이트 단자에는 플로팅 디퓨전 노드(FD)의 전하가 입력될 수 있다. 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)는 플로팅 디퓨전 노드(FD)의 전하들에 따라 결정된 전압 레벨에 기초하여 동작할 수 있다. 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)는 플로팅 디퓨전 노드(FD)의 전압에 의해 동작하여 플로팅 디퓨전 노드(FD)의 전하를 제4 트랜지스터(14, PC, 프리차지 트랜지스터) 및 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)로 출력할 수 있다.
제4 트랜지스터(14, PC, 프리차지 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)와 그라운드(GND) 사이에 배치될 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)의 제1 단자는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)와 접속되고, 제2 단자는 그라운드(GND)와 접속될 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)의 게이트 단자에는 프리차지 제어 신호(PC)가 입력될 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 프리차지 제어 신호(PC)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)가 온(on)되어 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 단자가 접속된 노드를 프리차징 시킬 수 있다. 즉, 제4 트랜지스터(14, PC, 프리차지 트랜지스터)가 온(on)되어 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 입력 단자가 접속된 노드를 프리차징 시킬 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)는 리셋 세틀링 시간 이전에 온(on)되어, 신호 세틀링 시간까지 온(on) 상태를 유지할 수 있다.
제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)와 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터) 사이에 배치될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)는 제4 트랜지스터(14, PC, 프리차지 트랜지스터)와 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터) 사이에 배치될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 제1 단자는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 단자 및 제4 트랜지스터(14, PC, 프리차지 트랜지스터)와 접속될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 제2 단자는 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터) 및 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)와 접속될 수 있다.
제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 게이트 단자에는 샘플링 제어 신호(sample)가 입력될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 샘플링 제어 신호(sample)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)는 리셋 세틀링 시간 이전에 온(on)되고, 신호 세틀링 시간까지 온(on) 상태를 유지할 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)가 온(on) 될 때 플로팅 디퓨전 노드(FD)의 전하들을 제1 노드(n1)로 전달할 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)가 온(on) 되면 전하들이 제1 커패시터(C1) 및 제2 커패시터(C2)에 샘플링될 수 있다.
제1 커패시터(C1)의 제1 단자는 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 입력 단자와 접속될 수 있다. 제1 커패시터(C1)의 제2 단자는 그라운드와 접속될 수 있다. 제2 커패시터(C2)의 제1 단자는 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 입력 단자 및 제1 커패시터(C1)의 제1 단자와 접속될 수 있다. 제2 커패시터(C2)의 제2 단자는 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)의 출력 단자 및 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 게이트 단자와 접속될 수 있다.
제1 노드(n1)는 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 출력 단자와 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 게이트 단자 사이에 형성될 수 있다. 제2 노드(n2)는 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)의 출력 단자와 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 게이트 단자 사이에 형성될 수 있다.
제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)는 픽셀 전압(Vpix)과 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터) 및 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터) 사이에 배치될 수 있다. 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)의 제1 단자에는 픽셀 전압(Vpix)이 공급될 수 있다. 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)의 제1 단자는 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)와 접속될 수 있다. 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)의 게이트 단자에는 칼리브레이션 제어 신호(Cal)가 입력될 수 있다. 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 칼리브레이션 제어 신호(Cal)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)가 온(on) 될 때 픽셀 전압(Vpix)이 제2 노드(n2)로 전달될 수 있다.
제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)는 픽셀 전압(Vpix)과 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터) 사이에 배치될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 게이트 단자는 제2 노드(n2)에 접속될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 제1 단자에는 픽셀 전압(Vpix)이 공급될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 제2 단자는 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)와 접속될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)는 제2 노드(n2)의 전하들에 따라 결정된 전압 레벨에 기초하여 동작할 수 있다.
제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)는 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)와 컬럼 라인 사이에 배치될 수 있다. 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)의 제1 단자는 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)와 접속되고, 제2 단자는 컬럼 라인과 접속될 수 있다. 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)의 게이트 단자에는 제1 선택제어 신호(Sel 1)가 입력될 수 있다. 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 제1 선택제어 신호(Sel 1)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)가 온(on) 될 때 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 출력 신호(일 예로서, 아날로그 픽셀 신호)를 컬럼 라인으로 출력할 수 있다.
제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력단과 컬럼 라인 사이에 배치될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)의 제1 단자는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 단자 및 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 입력 단자와 접속될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)의 제2 단자는 컬럼 라인과 접속될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)의 게이트 단자에는 제2 선택제어 신호(Sel 2)가 입력될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 제2 선택제어 신호(Sel 2)에 기초하여 온(on) 또는 오프(off)될 수 있다.
글로벌 셔터 모드 시, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제2 선택제어 신호(Sel 2)에 기초하여 리셋 셋팅 시간(reset setting time) 동안에 온(on)상태를 유지할 수 있다. 글로벌 셔터 모드 시, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제2 선택제어 신호(Sel 2)에 기초하여 리셋 셋팅 시간 이후에는 항상 오프(off) 상태를 유지할 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 한 컬럼 라인 당 하나씩 배치된 클램프 트랜지스터(21, Vclamp) 및 픽셀 트랜지스터(22)와 접속될 수 있다.
일 예로서, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 온(on) 될 때 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 신호를 컬럼 라인으로 출력할 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력이 일정 전압 이하로 떨어지지 않도록 유지시킬 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 노드를 클램핑(clamping)시켜 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력을 일정 전압으로 유지시킬 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 노드를 비트 라인으로 바이패스시켜 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력을 일정 전압으로 유지시킬 수 있다.
도 5b는 도 2에 도시된 픽셀의 회로도의 일 예를 나타내는 도면이다. 도 5b에 도시된 픽셀 구동회로(10b)는 제6 커패시터(16a, SMPL2, 제2 샘플링 트랜지스터) 및 제2 커패시터(C2)를 제외한 다른 구성들이 도 5a에 도시된 픽셀 구동회로(10a)와 동일하다. 제6 커패시터(16a, SMPL2, 제2 샘플링 트랜지스터) 및 제2 커패시터(C2)를 제외한 다른 구성들에 대한 상세한 설명은 생략될 수 있다.
도 2, 도 5b 및 도 6을 참조하면, 각 픽셀(112)의 픽셀 구동회로(10b)에 인가되는 제어 신호들은 로우 드라이버(120)에서 생성될 수 있다. 픽셀(112)은 포토 다이오드(PD), 복수의 트랜지스터(11~19) 및 복수의 커패시터(C1, C2)를 포함할 수 있다.
복수의 트랜지스터(11~19)는 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터), 제2 트랜지스터(12, RG, 리셋 트랜지스터), 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터), 제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL1, 제1 샘플링 트랜지스터), 제6 트랜지스터(16a SMPL2, 제2 샘플링 트랜지스터), 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터), 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터), 및 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)를 포함할 수 있다.
제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 전송제어 신호(TG)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)는 리셋 세틀링 타임(reset settling time) 동안에 오프(off)되고, 신호 셋팅 시간(signal setting time) 이전에 온(on)될 수 있다. 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)가 온(on) 되면 포토 다이오드(PD)에서 출력된 전하가 플로팅 디퓨전 노드(FD)에 축적될 수 있다.
제2 트랜지스터(12, RG, 리셋 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 리셋제어 신호(RG)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)는 리셋 세틀링 시간(reset settling time) 이전에 온(on)되고, 상기 리셋 세틀링 시간에 오프(off)될 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)는 리셋 세틀링 시간 이후의 신호 세틀링 시간(signal settling time) 동안에는 오프(off) 상태를 유지할 수 있다. 제2 트랜지스터(12, RG, 리셋 트랜지스터)는 리셋제어 신호(RG)에 응답하여 플로팅 디퓨전 노드(FD)의 광전하들을 제거할 수 있다.
제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)는 플로팅 디퓨전 노드(FD)의 전하들에 따라 결정된 전압 레벨에 기초하여 동작할 수 있다. 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)는 플로팅 디퓨전 노드(FD)의 전압에 의해 동작하여 플로팅 디퓨전 노드(FD)의 전하를 제4 트랜지스터(14, PC, 프리차지 트랜지스터) 및 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)로 출력할 수 있다.
제4 트랜지스터(14, PC, 프리차지 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 프리차지 제어 신호(PC)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)가 온(on)되어 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 단자가 접속된 노드를 프리차징 시킬 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)는 리셋 세틀링 시간 이전에 온(on)되어, 신호 세틀링 시간까지 온(on) 상태를 유지할 수 있다.
제5 트랜지스터(15, SMPL1, 제1 샘플링 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)와 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터) 사이에 배치될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)는 제4 트랜지스터(14, PC, 프리차지 트랜지스터)와 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터) 사이에 배치될 수 있다. 제5 트랜지스터(15, SMPL1, 제1 샘플링 트랜지스터)의 제1 단자는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 단자 및 제4 트랜지스터(14, PC, 프리차지 트랜지스터)와 접속될 수 있다. 제5 트랜지스터(15, SMPL1, 제1 샘플링 트랜지스터)의 제2 단자는 제6 트랜지스터(16, SMPL2, 제2 샘플링 트랜지스터) 및 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)와 접속될 수 있다.
제5 트랜지스터(15, SMPL1, 제1 샘플링 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 샘플링 제어 신호(sample)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)는 리셋 세틀링 시간 이전에 온(on)되고, 신호 세틀링 시간까지 온(on) 상태를 유지할 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)가 온(on) 될 때 플로팅 디퓨전 노드(FD)의 전하들을 제1 노드(n1)로 전달할 수 있다. 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)가 온(on) 되면 전하들이 제1 커패시터(C1)에 샘플링될 수 있다.
제1 커패시터(C1)의 제1 단자는 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 입력 단자와 접속될 수 있다. 제1 커패시터(C1)의 제2 단자는 그라운드와 접속될 수 있다.
제6 트랜지스터(16a, SMPL2, 제2 샘플링 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 샘플링 제어 신호(sample)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제6 트랜지스터(16a, SMPL2, 제2 샘플링 트랜지스터)는 리셋 세틀링 시간 이전에 온(on)되고, 신호 세틀링 시간까지 온(on) 상태를 유지할 수 있다. 제6 트랜지스터(16a, SMPL2, 제2 샘플링 트랜지스터)가 온(on) 될 때, 제1 노드(n1)의 전하들을 제2 노드(n2)로 전달할 수 있다. 제6 트랜지스터(16a, SMPL2, 제2 샘플링 트랜지스터)가 온(on) 되면 전하들이 제2 커패시터(C2)에 샘플링될 수 있다.
제1 커패시터(C1)의 제1 단자는 제6 트랜지스터(16a, SMPL2, 제2 샘플링 트랜지스터)의 입력 단자와 접속될 수 있다. 제2 커패시터(C2)의 제2 단자는 그라운드와 접속될 수 있다.
제1 노드(n1)는 제5 트랜지스터(15, SMPL1, 제1 샘플링 트랜지스터)의 출력 단자와 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 게이트 단자 사이에 형성될 수 있다. 제2 노드(n2)는 제6 트랜지스터(16a, SMPL2, 제2 샘플링 트랜지스터)의 입력 단자와 그라운드 사이에 형성될 수 있다.
제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)는 픽셀 전압(Vpix)과 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터) 사이에 배치될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 게이트 단자는 제2 노드(n2)에 접속될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 제1 단자에는 픽셀 전압(Vpix)이 공급될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 제2 단자는 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)와 접속될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)는 제2 노드(n2)의 전하들에 따라 결정된 전압 레벨에 기초하여 동작할 수 있다.
제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 제1 선택제어 신호(Sel 1)에 기초하여 온(on) 또는 오프(off)될 수 있다. 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)가 온(on) 될 때 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 출력 신호(일 예로서, 아날로그 픽셀 신호)를 컬럼 라인으로 출력할 수 있다.
제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력단과 컬럼 라인 사이에 배치될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)의 제1 단자는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 단자 및 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터)의 입력 단자와 접속될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)의 제2 단자는 컬럼 라인과 접속될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)의 게이트 단자에는 제2 선택제어 신호(Sel 2)가 입력될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 로우 드라이버(120)에서 게이트 단자로 입력되는 제2 선택제어 신호(Sel 2)에 기초하여 온(on) 또는 오프(off)될 수 있다.
글로벌 셔터 모드 시, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제2 선택제어 신호(Sel 2)에 기초하여 리셋 셋팅 시간(reset setting time) 동안에 온(on)상태를 유지할 수 있다. 글로벌 셔터 모드 시, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제2 선택제어 신호(Sel 2)에 기초하여 리셋 셋팅 시간 이후에는 항상 오프(off) 상태를 유지할 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 한 컬럼 라인 당 하나씩 배치된 클램프 트랜지스터(21, Vclamp) 및 픽셀 트랜지스터(22)와 접속될 수 있다.
일 예로서, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 온(on) 될 때 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 신호를 컬럼 라인으로 출력할 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력이 일정 전압 이하로 떨어지지 않도록 유지시킬 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 노드를 클램핑(clamping)시켜 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력을 일정 전압으로 유지시킬 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 노드를 비트 라인으로 바이패스시켜 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력을 일정 전압으로 유지시킬 수 있다.
도 5c는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5c를 참조하면, 본 개시의 이미지 센서(100)의 각 픽셀(112)에 배치되는 포토 다이오드(PD) 및 픽셀 구동회로와, 한 컬럼 라인 당 하나씩 배치되는 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 복수의 기판(예로서, 2개의 기판)에 분산되어 배치될 수 있다.
일 예로서, 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 제1 기판(예로서, 하부 기판)에 배치될 수 있다. 포토 다이오드(PD)와, 복수의 트랜지스터(11~19) 및 복수의 커패시터(C1, C2)는 제2 기판(예로서, 상부 기판)에 배치될 수 있다. 제1 기판과 제2 기판은 수직으로 적층될 수 있다. 제1 기판이 하부에 배치되고, 제2 기판이 상부에 배치될 수 있다. 제1 기판과 제2 기판은 서로 전기적으로 연결될 수 있다.
도 5d는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5d를 참조하면, 본 개시의 이미지 센서(100)의 각 픽셀(112)에 배치되는 포토 다이오드(PD) 및 픽셀 구동회로와, 한 컬럼 라인 당 하나씩 배치되는 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 복수의 기판(예로서, 3개의 기판)에 분산되어 배치될 수 있다.
일 예로서, 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 제1 기판(예로서, 하부 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터), 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터), 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터), 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터), 제1 커패시터(C1) 및 제2 커패시터(C2)는 제2 기판(예로서, 중간 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터), 제2 트랜지스터(12, RG, 리셋 트랜지스터), 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터), 및 제4 트랜지스터(14, PC, 프리차지 트랜지스터)와, 포토 다이오드(PD)는 제3 기판(예로서, 상부 기판)에 배치될 수 있다. 제1 기판, 제2 기판, 및 제3 기판은 수직으로 적층될 수 있다. 제1 기판이 하부에 배치되고, 제2 기판이 중간에 배치되고, 제3 기판이 상부에 배치될 수 있다. 제1 기판, 제2 기판 및 제3 기판은 서로 전기적으로 연결될 수 있다.
도 5e는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5e를 참조하면, 본 개시의 이미지 센서(100)의 각 픽셀(112)에 배치되는 포토 다이오드(PD) 및 픽셀 구동회로와, 한 컬럼 라인 당 하나씩 배치되는 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 복수의 기판(예로서, 3개의 기판)에 분산되어 배치될 수 있다.
일 예로서, 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 제1 기판(예로서, 하부 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터), 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터), 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터), 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터), 제1 커패시터(C1) 및 제2 커패시터(C2)는 제2 기판(예로서, 중간 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터), 제2 트랜지스터(12, RG, 리셋 트랜지스터), 및 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)와, 포토 다이오드(PD)는 제3 기판(예로서, 상부 기판)에 배치될 수 있다. 제1 기판, 제2 기판, 및 제3 기판은 수직으로 적층될 수 있다. 제1 기판이 하부에 배치되고, 제2 기판이 중간에 배치되고, 제3 기판이 상부에 배치될 수 있다. 제1 기판, 제2 기판 및 제3 기판은 서로 전기적으로 연결될 수 있다.
도 5f는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5f를 참조하면, 본 개시의 이미지 센서(100)의 각 픽셀(112)에 배치되는 포토 다이오드(PD) 및 픽셀 구동회로와, 한 컬럼 라인 당 하나씩 배치되는 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 복수의 기판(예로서, 3개의 기판)에 분산되어 배치될 수 있다.
일 예로서, 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 제1 기판(예로서, 하부 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터), 제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터), 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터), 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터), 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터), 제1 커패시터(C1) 및 제2 커패시터(C2)는 제2 기판(예로서, 중간 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터), 및 제2 트랜지스터(12, RG, 리셋 트랜지스터)와, 포토 다이오드(PD)는 제3 기판(예로서, 상부 기판)에 배치될 수 있다. 제1 기판, 제2 기판, 및 제3 기판은 수직으로 적층될 수 있다. 제1 기판이 하부에 배치되고, 제2 기판이 중간에 배치되고, 제3 기판이 상부에 배치될 수 있다. 제1 기판, 제2 기판 및 제3 기판은 서로 전기적으로 연결될 수 있다.
도 5g는 도 5a에 도시된 포토 다이오드 및 픽셀 구동회로가 복수의 기판에 분할되어 배치되는 것의 일 예를 나타내는 도면이다.
도 5g를 참조하면, 본 개시의 이미지 센서(100)의 각 픽셀(112)에 배치되는 포토 다이오드(PD) 및 픽셀 구동회로와, 한 컬럼 라인 당 하나씩 배치되는 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 복수의 기판(예로서, 3개의 기판)에 분산되어 배치될 수 있다.
일 예로서, 클램프 트랜지스터(21) 및 픽셀 트랜지스터(22)는 제1 기판(예로서, 하부 기판)에 배치될 수 있다. 픽셀 구동회로 중에서 제2 트랜지스터(12, RG, 리셋 트랜지스터), 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터), 제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터), 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터), 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터), 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터), 제1 커패시터(C1) 및 제2 커패시터(C2)는 제2 기판(예로서, 중간 기판)에 배치될 수 있다. 픽셀 구동회로의 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)와, 포토 다이오드(PD)는 제3 기판(예로서, 상부 기판)에 배치될 수 있다. 제1 기판, 제2 기판, 및 제3 기판은 수직으로 적층될 수 있다. 제1 기판이 하부에 배치되고, 제2 기판이 중간에 배치되고, 제3 기판이 상부에 배치될 수 있다. 제1 기판, 제2 기판 및 제3 기판은 서로 전기적으로 연결될 수 있다.
도 7은 글로벌 셔터 모드에서 썬 스팟(sun spot)이 발생되는 원인을 설명하기 위한 도면이다.
도 5 및 도 7을 참조하면, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터) 없이 8개의 트랜지스터(8Tr)로 픽셀 구동회로가 구성되는 경우, 글로벌 셔터 모드에서 썬 스팟(sun spot, 또는 블랙 썬(black sun))이 발생할 수 있다.
일 예로서, 인터그레이션(integration, 프레임 캡쳐) 이전에 프롤팅 디퓨전(floating diffusion)을 통해서 포토 다이오드(PD)가 리셋될 수 있다. 포토 다이오드(PD)의 리셋 이후, 프레임 캡처(frame capture)가 시작될 수 있다. 인터그레이션 이후, 플로팅 디퓨전 노드(FD)가 리셋될 수 있다. 이때, kTC 노이즈(noise)가 발생되고, kTC 노이즈를 포함하는 리셋 값(reset value)이 제1 커패시터(C1) 및 제2 커패시터(C2)에 샘플링(sampling)될 수 있다. 썬 스팟이 발생하지 않는 환경에서는 리셋 값이 VDD - Vth, RG가 된다. 반면, 썬 스팟이 발생하는 환경에서는 리셋 값이 제로 전압(zero voltage) 혹은 제로 전압과 유사한 값을 가질 수 있다. 리셋 값(reset value)이 제1 커패시터(C1) 및 제2 커패시터(C2)에 샘플링된 이후, 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)가 오프(off)될 수 있다. 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)가 오프(off)되면 제2 노드(n2)가 플로팅(floating)될 수 있다. 이후, 제1 트랜지스터(11, TG, 트랜스퍼 트랜지스터)가 토글(toggle)되어 플로팅 디퓨전 노드(FD)로 전하의 전송(charge transfer)이 이루어질 수 있다. 이때, 신호 값(signal value)이 제1 커패시터(C1)에 샘플링 될 수 있다. 이에 따라서, 제1 노드(n1)의 전압이 변화하게 되고, 제2 노드(n2)의 전압도 함께 변화하게 된다.
제1 트랜지스터(11, TG)가 오프(off)될 때 태양과 같은 밝은 빛을 발산하는 피사체에 포토 다이오드(PD)가 노출되는 경우, 포토 다이오드(PD)에서 차지(charge)가 오버플로우(overflow)되어 플로팅 확산(floating diffusion) 노드에 차지가 축적될 수 있다. 또한, 제1 트랜지스터(11, TG)가 오프(off)될 때 태양과 같은 밝은 빛을 발산하는 피사체에 포토 다이오드(PD)가 노출되는 경우, 플로팅 확산과 PD 정션(junction)이 되어 차지가 생성될 수 있다.
썬 스팟이 발생되는 환경에서는 리셋 세틀링 시간(reset settling time) 동안에 차지 오버플로우(Charge Overflow) 또는 FD 정션에 의해서 생성된 차지로 인해 제1 노드(n1) 및 제2 노드(n2)의 전압이 변동되지 않는다. 즉, 리셋 세틀링 시간 동안에 이미 제1 노드(n1)가 제로 전압(zero voltage) 혹은 제로 전압과 유사한 전압 값을 가지게 된다. 이로 인해서, 각 픽셀 내부에서 CDS 동작이 이루어져 리셋 신호 값(reset signal value)가 제2 노드로 전달될 수 있다. 제7 트랜지스터(17, SF, 제2 소스 팔로우 트랜지스터)의 문턱 전압의 변화(Vth variation)로 인한 기인한 FPN(Fixed Pattern Noise)를 제거하기 위해서 더블 리드아웃(double readout)이 필요하게 된다.
도 5 및 도 6을 참조하면, 글로벌 셔터 모드에서, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)를 항상 오프(always off)시키고, 도 6의 제어 신호들의 타밍에 따라서 제1 내지 제8 트랜지스터(11~18)를 구동시킬 수 있다.
본 개시의 실시 예에서는 글로벌 셔터 모드에서 썬 스팟의 발생되지 않도록 한다. 이를 위해서, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력단과 제8 트랜지스터(18, SEL1)의 출력 단자 사이에 배치되어 있다. 즉, 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 제5 트랜지스터(15, SMPL)의 입력단과 제8 트랜지스터(18, SEL1)의 출력 단자 사이에 배치되어 있다.
제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 하나의 컬럼(column) 당 1개식 배치된 클램프 트랜지스터(Vclam)와 접속될 수 있다. 썬 스팟(sun spot)이 발생되는 리셋 세틀링 타임(reset settling time) 동안에 전체 픽셀(112)의 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 온(on)될 수 있다. 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 온(on) 되면 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력 노드를 클램핑(clamping)시켜 제3 트랜지스터(13, SF, 제1 소스 팔로우 트랜지스터)의 출력이 일정 전압 이하로 떨어지지 않도록 유지시킬 수 있다.
도 8은 롤링 셔터 모드의 구동 방법을 설명하기 위한 신호 타이밍도이다.
도 5 및 도 8을 참조하면, 복수의 픽셀(112)이 롤링 셔터 모드로 동작 시, 노출 구동 동안에 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)는 오프(off)될 수 있다. 이후, 리드아웃 구동 동안에 제9 트랜지스터(19, SEL2, 제2 선택 트랜지스터)가 온(on)될 수 있다.
롤링 셔터 모드에서 노출 구동 동안 및 리드아웃 구동 동안에 제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 및 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)를 항상 오프(always off) 시킨다. 이와 함께, 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터)를 항상 오프(off)시키거나, 혹은 짧은 시간동안 온(on) 시킬 수 있다.
제4 트랜지스터(14, PC, 프리차지 트랜지스터), 제5 트랜지스터(15, SMPL, 샘플링 트랜지스터), 제6 트랜지스터(16, CAL, 칼리브레이션 트랜지스터), 및 제8 트랜지스터(18, SEL1, 제1 선택 트랜지스터)가 오프되어 4Tr 픽셀 수준으로 노이즈(noise)를 줄 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)를 항상 오프(off)시킬 수 있다. 제4 트랜지스터(14, PC, 프리차지 트랜지스터)를 항상 오프시킴으로써 파워 세이빙(power saving)을 하면서 고속으로 롤링 셔터 모드로 동작시킬 수 있다.
본 개시에 따른 이미지 센서 및 이의 구동 방법은 고속 동영상 촬상 시 롤링이 셔터 모드로 동작하 있고, 스틸 이미지 캡처(still image capture) 및 저속 동영상 촬상 시 글로벌 셔터 모드로 동작할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 이미지 센서 200: 디지털 신호 프로세서
110: 픽셀 어레이 112: 픽셀
120: 로우 드라이버 130: 타이밍 생성기
140: 리드아웃 회로 150: 램프신호 생성기
10a, 10b: 픽셀 구동회로 PD: 포토 다이오드
C1: 제1 커패시터 C2: 제2 커패시터
11: 제1 트랜지스터(TG, 트랜스퍼 트랜지스터)
12: 제2 트랜지스터(RG, 리셋 트랜지스터)
13: 제3 트랜지스터(SF, 제1 소스 팔로우 트랜지스터)
14: 제4 트랜지스터(PC, 프리차지 트랜지스터)
15: 제5 트랜지스터(SMPL, 샘플링 트랜지스터)
16: 제6 트랜지스터(CAL, 칼리브레이션 트랜지스터)
17: 제7 트랜지스터(SF, 제2 소스 팔로우 트랜지스터)
18: 제8 트랜지스터(SEL1, 제1 선택 트랜지스터)
19: 제9 트랜지스터(SEL2, 제2 선택 트랜지스터)

Claims (20)

  1. 복수의 픽셀이 배열된 픽셀 어레이;
    상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버;
    상기 로우 드라이버의 구동을 제어하는 타이밍 생성기, 및 상기 복수의 픽셀의 이미지 신호를 출력하는 리드아웃 회로를 포함하고,
    상기 복수의 픽셀 각각은 포토 다이오드 및 픽셀 구동회로를 포함하고,
    상기 픽셀 구동회로는,
    포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달하는 제1 트랜지스터와,
    상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋시키는 제2 트랜지스터와,
    상기 플로팅 디퓨전 노드의 전하에 기초하여 출력 신호를 제공하는 제3 트랜지스터와,
    상기 제3 트랜지스터의 출력 노드를 프리차징 시키는 제4 트랜지스터와,
    상기 제3 트랜지스터로부터 상기 출력 신호를 직접 제공받고, 상기 제3 트랜지스터의 상기 출력 신호를 제1 노드로 전달하는 제5 트랜지스터와,
    픽셀 전압을 제2 노드로 전달하는 제6 트랜지스터와,
    상기 제2 노드의 전하에 기초하여 출력 신호를 제공하는 제7 트랜지스터와,
    상기 제7 트랜지스터의 상기 출력 신호를 컬럼 라인으로 제공하는 제8 트랜지스터와,
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 커패시터와, 및
    상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 제공하는 제9 트랜지스터를 포함하고,
    상기 제1 노드는 오직 상기 제5 트랜지스터로부터 신호들을 제공받는, 이미지 센서.
  2. 제1 항에 있어서,
    상기 복수의 픽셀이 글로벌 셔터 모드로 동작 시, 상기 제9 트랜지스터는 상기 로우 드라이버로부터 입력되는 제2 선택제어 신호에 기초하여 리셋 셋팅 시간 동안에 온(on)되고, 상기 리셋 셋팅 시간 이후에 오프(off) 상태를 유지하는, 이미지 센서.
  3. 제2 항에 있어서,
    상기 제9 트랜지스터는 상기 제3 트랜지스터의 출력 노드를 클램핑시켜, 상기 제3 트랜지스터의 출력 전압을 일정하게 유지시키는, 이미지 센서.
  4. 제2 항에 있어서,
    상기 복수의 픽셀이 글로벌 셔터 모드로 동작 시, 상기 제1 트랜지스터는 리셋 세틀링 타임 동안에 오프(off)되고, 신호 세틀링 시간 이전에 온(on)되는, 이미지 센서.
  5. 제2 항에 있어서,
    상기 복수의 픽셀이 글로벌 셔터 모드로 동작 시, 상기 제2 트랜지스터는 리셋 세틀링 시간 이전에 온(on)되고, 상기 리셋 세틀링 시간에 오프(off)되고, 상기 리셋 세틀링 시간 이후의 신호 세틀링 시간 동안에 오프(off) 상태를 유지하는, 이미지 센서.
  6. 제2 항에 있어서,
    상기 복수의 픽셀이 글로벌 셔터 모드로 동작 시, 상기 제4 트랜지스터는 리셋 세틀링 시간 이전에 온(on)되어 신호 세틀링 시간까지 온(on) 상태를 유지하는, 이미지 센서.
  7. 제2 항에 있어서,
    상기 복수의 픽셀이 글로벌 셔터 모드로 동작 시, 상기 제5 트랜지스터는 리셋 세틀링 시간 이전에 온(on)되고, 신호 세틀링 시간까지 온(on) 상태를 유지하는, 이미지 센서.
  8. 제1 항에 있어서,
    상기 제9 트랜지스터의 제1 단자는 상기 제3 트랜지스터의 출력 단자 및 상기 제5 트랜지스터의 입력 단자와 접속되고,
    상기 제9 트랜지스터의 제2 단자는 상기 컬럼 라인과 접속되는, 이미지 센서.
  9. 제8 항에 있어서,
    상기 제9 트랜지스터는 상기 컬럼 라인과 접속된 클램프 트랜지스터와 접속되는, 이미지 센서.
  10. 복수의 픽셀이 배열된 픽셀 어레이;
    상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버;
    상기 로우 드라이버의 구동을 제어하는 타이밍 생성기, 및 상기 복수의 픽셀의 이미지 신호를 출력하는 리드아웃 회로를 포함하고,
    상기 복수의 픽셀 각각은 포토 다이오드 및 픽셀 구동회로를 포함하고,
    상기 픽셀 구동회로는,
    포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달하는 제1 트랜지스터와,
    상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋시키는 제2 트랜지스터와,
    상기 플로팅 디퓨전 노드의 전하에 기초하여 출력 신호를 제공하는 제3 트랜지스터와,
    상기 제3 트랜지스터의 출력 노드를 프리차징 시키는 제4 트랜지스터와,
    상기 제3 트랜지스터로부터 상기 출력 신호를 직접 제공받고, 상기 제3 트랜지스터의 상기 출력 신호를 제1 노드로 전달하는 제5 트랜지스터와,
    픽셀 전압을 제2 노드로 전달하는 제6 트랜지스터와,
    상기 제2 노드의 전하에 기초하여 출력 신호를 제공하는 제7 트랜지스터와,
    상기 제7 트랜지스터의 상기 출력 신호를 컬럼 라인으로 제공하는 제8 트랜지스터와,
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 커패시터와,
    상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 제공하는 제9 트랜지스터와, 및
    상기 컬럼 라인에 접속되는 클램프 트랜지스터를 포함하고,
    상기 클램프 트랜지스터, 상기 포토 다이오드 및 상기 픽셀 구동회로는 수직으로 적층된 복수의 기판에 분산되어 배치되고,
    상기 제1 노드는 오직 상기 제5 트랜지스터로부터 신호들을 제공받는, 이미지 센서.
  11. 제10 항에 있어서,
    상기 클램프 트랜지스터는 제1 기판에 배치되고,
    상기 포토 다이오드 및 상기 픽셀 구동회로는 제2 기판에 배치되고,
    상기 제1 기판 상에 상기 제2 기판이 배치되는, 이미지 센서.
  12. 제10 항에 있어서,
    상기 클램프 트랜지스터는 제1 기판에 배치되고,
    상기 픽셀 구동회로 중에서 상기 제5 내지 제9 트랜지스터는 제2 기판에 배치되고,
    상기 포토 다이오드 및 상기 픽셀 구동회로 중에서 제1 내지 제4 트랜지스터는 제3 기판에 배치되고,
    상기 제1 기판 상에 상기 제2 기판이 배치되고, 상기 제2 기판 상에 상기 제3 기판이 배치되는, 이미지 센서.
  13. 제10 항에 있어서,
    상기 클램프 트랜지스터는 제1 기판에 배치되고,
    상기 픽셀 구동회로 중에서 상기 제4 내지 제9 트랜지스터는 제2 기판에 배치되고,
    상기 포토 다이오드 및 상기 픽셀 구동회로 중에서 제1 내지 제3 트랜지스터는 제3 기판에 배치되고,
    상기 제1 기판 상에 상기 제2 기판이 배치되고, 상기 제2 기판 상에 상기 제3 기판이 배치되는, 이미지 센서.
  14. 제10 항에 있어서,
    상기 클램프 트랜지스터는 제1 기판에 배치되고,
    상기 픽셀 구동회로 중에서 상기 제3 내지 제9 트랜지스터는 제2 기판에 배치되고,
    상기 포토 다이오드 및 상기 픽셀 구동회로 중에서 제1 내지 제2 트랜지스터는 제3 기판에 배치되고,
    상기 제1 기판 상에 상기 제2 기판이 배치되고, 상기 제2 기판 상에 상기 제3 기판이 배치되는, 이미지 센서.
  15. 제10 항에 있어서,
    상기 클램프 트랜지스터는 제1 기판에 배치되고,
    상기 픽셀 구동회로 중에서 상기 제2 내지 제9 트랜지스터는 제2 기판에 배치되고,
    상기 포토 다이오드 및 상기 픽셀 구동회로의 제1 트랜지스터는 제3 기판에 배치되고,
    상기 제1 기판 상에 상기 제2 기판이 배치되고, 상기 제2 기판 상에 상기 제3 기판이 배치되는, 이미지 센서.
  16. 포토 다이오드 및 복수의 트랜지스터를 포하는 복수의 픽셀과, 상기 복수의 픽셀에 제어 신호를 공급하는 로우 드라이버와, 상기 로우 드라이버의 구동을 제어하는 타이밍 생성기, 및 상기 복수의 픽셀의 이미지 신호를 출력하는 리드아웃 회로를 포함하는 이미지 센서의 글로벌 셔터 구동 방법에 있어서,
    상기 포토 다이오드와 접속된 제1 트랜지스터는 상기 포토 다이오드의 출력 신호를 플로팅 디퓨전 노드로 전달하고,
    상기 플로팅 디퓨전 노드에 접속된 제2 트랜지스터는 상기 플로팅 디퓨전 노드의 전압을 픽셀 전압으로 리셋시키고,
    상기 플로팅 디퓨전 노드에 접속된 제3 트랜지스터는 상기 플로팅 디퓨전 노드의 전압에 의해 동작하여 상기 플로팅 디퓨전 노드의 전하를 출력하고,
    상기 제3 트랜지스터와 접속된 제4 트랜지스터는 상기 제3 트랜지스터의 출력 단자를 프리차징 시키고,
    상기 제3 트랜지스터의 출력 단자에 접속된 제5 트랜지스터는 상기 플로팅 디퓨전 노드의 전하들을 제1 노드로 전달하고,
    상기 제5 트랜지스터의 출력 단자와 접속된 제6 트랜지스터는 픽셀 전압을 제2 노드로 전달하고,
    상기 제2 노드에 접속된 제7 트랜지스터는 상기 제2 노드의 전하를 출력하고,
    상기 제7 트랜지스터에 접속된 제8 트랜지스터는 상기 제7 트랜지스터의 출력 신호를 컬럼 라인으로 출력하고,
    상기 제3 트랜지스터의 출력 단자 및 상기 컬럼 라인 사이에 배치된 제9 트랜지스터는 상기 제3 트랜지스터의 출력 신호를 상기 컬럼 라인으로 출력하되,
    상기 제5 트랜지스터는 상기 제3 트랜지스터의 출력 신호를 직접 제공받는, 이미지 센서의 구동 방법.
  17. 제16 항에 있어서,
    상기 제9 트랜지스터는 상기 컬럼 라인과 접속된 클램프 트랜지스터와 접속되고,
    상기 제9 트랜지스터는 상기 로우 드라이버로부터 입력되는 제2 선택제어 신호에 기초하여 리셋 셋팅 시간 동안에 온(on)되고, 상기 리셋 셋팅 시간 이후에 오프(off) 상태를 유지하는, 이미지 센서의 구동 방법.
  18. 제17 항에 있어서,
    상기 제9 트랜지스터는 상기 제3 트랜지스터의 출력 노드를 클램핑시켜, 상기 제3 트랜지스터의 출력 전압을 일정하게 유지시키는, 이미지 센서의 구동 방법.
  19. 제17 항에 있어서,
    상기 제1 트랜지스터는 리셋 세틀링 타임 동안에 오프(off)되고, 신호 셋팅 시간 이전에 온(on)되는, 이미지 센서의 구동 방법.
  20. 제17 항에 있어서,
    상기 제2 트랜지스터는 리셋 세틀링 시간 이전에 온(on)되고, 상기 리셋 세틀링 시간에 오프(off)되고, 상기 리셋 세틀링 시간 이후의 신호 세틀링 시간 동안에 오프(off) 상태를 유지하는, 이미지 센서의 구동 방법.
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