KR102144042B1 - 센서 화소 및 이를 포함하는 이미지 센서 - Google Patents

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Abstract

본 개시는 광센싱을 위한 제1 트랜지스터, 상기 제1 트랜지스터의 일단에 연결되어 있는 일단 및 리셋 전압이 전달되는 타단을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 일단에 연결되어 있는 게이트 및 상기 제1 트랜지스터의 타단에 연결되어 있는 일단을 포함하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 타단과 데이터 라인 사이에 연결되어 있는 제4 트랜지스터를 포함하는 센서 화소에 관한 것이다.

Description

센서 화소 및 이를 포함하는 이미지 센서{Sensor pixel and image sensors comprising the same}
본 개시는 센서 화소 및 이를 포함하는 이미지센서에 관한 것이다.
종래 이미지 센서에 사용된 수동 화소의 경우, 빛의 세기 또는 노광시간이 광센싱을 위해 충분히 세거나 길어야 한다. 아울러, 광센싱에 있어 광센싱 TFT의 광반응 속도가 영향을 크게 미친다.
또한, 수동 화소에 저장된 신호를 리드한 후 리셋이 필요하다. 그런데, 수동 화소의커패시터 사이즈가커서,리셋을 위한 시간이 소요되고, 소요시간에 의해 센서 프레임 레이트의 저하가 발생할 수 있다.
본 개시는 종래 수동 화소에 의해 발생하는 문제점을 해결할 수 있는 센서 화소 및 이미지 센서를 제공하고자 한다.
발명의 한 특징에 따른 센서 화소는, 광센싱을 위한 제1 트랜지스터, 상기 제1 트랜지스터의 일단에 연결되어 있는 일단 및 리셋 전압이 전달되는 타단을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 일단에 연결되어 있는 게이트 및 상기 제1 트랜지스터의 타단에 연결되어 있는 일단을 포함하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 타단과 데이터 라인 사이에 연결되어 있는 제4 트랜지스터를 포함한다.
상기 제1 트랜지스터는 비정질 실리콘으로 형성될 수 있다.
상기 제3 트랜지스터의 게이트 전압을 고정시키기 위한 커패시터를 더 포함할 수 있다.
상기 커패시터는, 상기 제3 트랜지스터의 기생 커패시터, 상기 제3 트랜지스터의 게이트 및 일단 사이에 형성된 제1 커패시터, 상기 제3 트랜지스터의 게이트와 상기 제1 트랜지스터의 게이트 사이에 형성된 제2 커패시터, 상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 타단 사이에 형성된 제3 커패시터, 또는 상기 기생 커패시터 및 상기 제1 내지 제3 커패시터 중 적어도 두 개를 포함할 수 있다.
상기 제4 트랜지스터는 제1 게이트 신호에 따라 스위칭하고, 제2 트랜지스터는 제2 게이트 신호에 따라 스위칭하며, 상기 제2 게이트 신호의 인에이블 시점이 상기 제1 게이트 신호의 인에이블 시점 보다 앞설 수 있다.
발명의 다른 특징에 따른 이미지 센서는, 복수의 센서 화소, 상기 복수의 센서 화소에 연결되어 있는 복수의 제1 게이트 선, 복수의 제2 게이트 선, 및 복수의 데이터 선을 포함하는 센서 패널, 상기 복수의 제1 게이트 선 및 상기 복수의 제2 게이트 선에 대응하는 복수의 제1 게이트 신호 및 복수의 제2 게이트 신호를 공급하는 게이트 구동 회로, 및 상기 복수의 데이터 선을 통해 상기 복수의 센서 화소로부터 복수의 데이터 신호를 전달받는 센서 신호 리드아웃 회로를 포함하고, 상기 복수의 화소 센서 각각은, 발명의 한 특징에 따른 센서 화소로 구현될 수 있다.
동일한 행에 위치한 복수의 센서 화소에 대응하는 제1 게이트 신호 및 제2 게이트 신호 간에 위상차가 존재할 수 있다.
상기 제2 게이트 신호의 인에이블 시점이 상기 제1 게이트 신호의 인에이블 시점보다 앞설 수 있다.
상기 게이트 구동 회로는, 상기 복수의 제1 게이트 신호를 생성하는 제1 게이트 구동부 및 상기 복수의 제2 게이트 신호를 생성하는 제2 게이트 구동부를 포함할 수 있다.
실시 예를 통해서, 종래 수동 화소의 문제점을 해결할 수 있는 센서 화소 및 이를 포함하는 이미지 센서를 제공할 수 있다.
도 1은 실시 예에 따른 이미지 센서를 나타낸 도면이다.
도 2는 실시 예에 따른 복수의 제1 게이트 신호를 생성하는 게이트 구동 회로의 일부 구성을 나타낸 도면이다.
도 3은 실시 예에 따른 복수의 제2 게이트 신호를 생성하는 게이트 구동 회로의 일부 구성을 나타낸 도면이다.
도 4는 복수의 제1 및 제2 게이트 신호를 나타낸 파형도이다.
도 5는 실시 예에 따른 센서 화소를 나타낸 도면이다.
도 6 및 도 7 각각은 다른 실시 예에 따른 센서 화소의 예들을 나타낸 도면이다.
도 8은 종래 수동 화소를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한도면 부호를 붙였다.
도 1은 실시 예에 따른 이미지 센서를 나타낸 도면이다.
도 1에 도시된 바와 같이, 이미지 센서(1)는 센서 패널(10), 게이트 구동 회로(20), 타이밍제어 회로(30), 센서 신호 리드아웃 회로(40), 및 광원(50)을 포함한다.
광원(50)은 광학식 지문 및 문자 센싱을 위해 필요한 광을 제공한다. 광원(60)은 센서패널(10)의 후면에 위치하여 전면으로 광을 제공할 수 있다.
센서 패널(10)은 복수의 제1 게이트 선(S1-Sn), 복수의 제2 게이트 선(G1-Gn), 복수의 데이터 선(D1-Dm), 및 복수의 센서 화소(TPX)를 포함한다.
복수의 제1 게이트선(S1-Sn) 및 복수의 제2 게이트 선(G1-Gn)은 제1 방향(도 1에서 X 방향)으로 연장되어 있고, 제1 방향과 교차하는 제2 방향(도 1에서 Y 방향)을 따라 배열되어 있다.
복수의 제1 게이트 선(S1-Sn)을 통해 복수의 센서 화소 행 각각에 대응하는 게이트 신호가 전달된다. 게이트 신호의 인에이블 레벨에 동기되어, 인에이블 레벨의 게이트 신호가 공급된 복수의 센서 화로로부터 복수의 데이터 선(D1-Dm)으로 복수의 데이터 전압이 전달된다.
복수의 제2 게이트 선(G1-Gn)을 통해 복수의 센서 화소 행 각각에 대응하는 리셋 제어 신호가 전달된다. 리셋 제어 신호의 인에이블 레벨에 동기되어, 인에이블 레벨의 리셋 제어 신호가 공급된 복수의 센서 화소는 초기화된다.
동일한 센서 화소행에 공급되는 제1 게이트 신호와 제2 게이트 신호 간에는 위상차가 있고, 제2 게이트 신호가 제1 게이트 신호보다 먼저 인에이블 되거나 나중에 인에이블 되어, 센서 화소를 초기화할 수 있다.
복수의 데이터 선(D1-Dm)은 제2 방향으로 연장되어 있고, 제1 방향을 따라 배열되어 있다. 복수의 데이터 선(D1-Dm)을 통해 복수의 센서 화소 각각의 데이터 신호가 센서 신호 리드아웃 회로(40)에 전달된다.
복수의 센서 화소(TPX) 각각은 대응하는 제1 및 제2 게이트 선 및 데이터 선에 연결되어 있고, 리셋 전압(Vreset), 광센싱 제어 전압(VMS), 및 구동 전압(VSS)가 복수의 센서 화소(TPX)에 공급된다. 복수의 센서 화소(TPX) 각각은, 대응하는 제2 게이트 신호에 동기되어 초기화 되고, 대응하는 제1 게이트 신호에 동기되어 대응하는 데이터 선으로 데이터 신호를 전달한다.
게이트 구동 회로(20)는 복수의 제1 및 제2 게이트 신호를 생성하고, 복수의 제1 게이트 선(S1-Sn) 및 복수의 제2 게이트 선(G1-Gn)에 전달한다. 게이트 구동 회로(20)는 복수의 시프트레지시터를 포함하고, 복수의 시프트레지스터 각각은 대응하는 제1 및 제2 게이트 선에 연결되어 있을 수 있다.
도 2는 실시 예에 따른 복수의 제1 게이트 신호를 생성하는 게이트 구동 회로의 일부 구성을 나타낸 도면이다.
도 3은 실시 예에 따른 복수의 제2 게이트 신호를 생성하는 게이트 구동 회로의 일부 구성을 나타낸 도면이다.
도 4는 복수의 제1 및 제2 게이트 신호를 나타낸 파형도이다.
게이트 구동 회로(20)는 제1 게이트 구동부(21) 및 제2 게이트 구동부(22)를 포함하고, 제1 게이트 구동부(21)는 복수의 시프트 레지스터(21_1~21_n)를 포함하고, 제2 게이트 구동부(22)는 복수의 시프트 레지스터(22_1~22_n)을 포함한다.
도 2에 도시된 바와 같이, 시프트레지스터(21_1)는 제1 스타트 펄스(SP1)를 입력받아 소정 기간을 시프트하여 제1 게이트 신호(S[1])를 생성하고, 다음 시프트레지스터(21_2)에 제1 게이트 신호(S[1])에 동기된 시프트신호(SR[1])를 출력한다.
시프트레지스터(21_2)는 시프트신호(SR[1])를 입력받아 소정 기간을 시프트하여 제1 게이트 신호(S[2])를 생성하고, 다음 시프트레지스터(21_3)에 제1 게이트 신호(S[2])에 동기된 시프트신호(SR[2])를 출력한다.
이와 같은 동작이 반복되고, 시프트레지스터(21_n)는 시프트신호(SR[n-1])를 입력받아 소정 기간을 시프트하여 제1 게이트 신호(S[n])를 생성한다.
이때, 소정 기간은 1 수평 주기일 수 있고, 복수의 시프트 신호(SR[1]~SR[n]) 각각은 대응하는 게이트 신호에 동기된 신호이거나, 대응하는 게이트 신호와 동일한 신호일 수 있다.
도 3에 도시된 바와 같이, 시프트레지스터(23_1)는 제2 스타트 펄스(SP2)를 입력받아 소정 기간을 시프트하여 제2 게이트 신호(G[1])를 생성하고, 다음 시프트레지스터(22_2)에 제2 게이트 신호(G[1])에 동기된 시프트신호(GR[1])를 출력한다.
시프트레지스터(22_2)는 시프트신호(GR[1])를 입력받아 소정 기간을 시프트하여 제2 게이트 신호(G[2])를 생성하고, 다음 시프트레지스터(22_3)에 제2 게이트 신호(G[2])에 동기된 시프트신호(GR[2])를 출력한다.
이와 같은 동작이 반복되고, 시프트레지스터(22_n)는 시프트신호(GR[n-1])를 입력받아 소정 기간을 시프트하여 제2 게이트 신호(G[n])를 생성한다.
이때, 소정 기간은 1 수평 주기일 수 있고, 복수의 시프트 신호(GR[1]~GR[n]) 각각은 대응하는 게이트 신호에 동기된 신호이거나, 대응하는 게이트 신호와 동일한 신호일 수 있다.
도 2 및 도 3을 참조한 설명에서는, 게이트 구동 회로(20)에서, 제1 게이트 구동부(21) 및 제2 게이트 구동부(22)가 별개로 구비되어 있으나, 발명이 이에 한정되는 것은 아니다.
게이트 구동 회로(20)가 복수의 게이트 구동부를 포함하고, 복수의 게이트 구동부 각각에서 게이트 신호를 생성하며, 생성된 복수의 게이트 신호들 중 하나를 제2 게이트 신호로 대응하는 센서 화소행에 공급하고, 복수의 게이트 신호들 중 제2 게이트 신호보다 소정 기간 위상 지연을 가지는 다른 하나를 제1 게이트 신호로 상기 대응하는 센서 화소행에 공급할 수 있다.
예를 들어, 제1 게이트 신호가 제2 게이트 신호 보다 한 수평 주기(1H)의 위상 지연을 가지는 경우에 대해서 설명한다.
도 4에 도시된 바와 같이, 동일한 화소 행에 공급되는 제1 및 제2 게이트 신호 간에는 위상차(1H)가 있고, 실시 예에서는 제2 게이트 신호(G[1]~G[n])가 대응하는 제1 게이트 신호(S[1]~S[n]) 보다 한 수평 주기(1H) 먼저 인에이블 된다.
구체적으로, 제2 게이트 신호(G[1])가 시점 T1에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다. 제1 게이트 신호(S[1])는 시점 T1보다 소정 기간 지연된 시점 T11에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다.
제2 게이트 신호(G[2])가 시점 T2에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다. 제1 게이트 신호(S[2])는 시점 T2보다 소정 기간 지연된 시점 T12에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다.
제2 게이트 신호(G[3])가 시점 T3에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다. 제1 게이트 신호(S[3])는 시점 T3보다 소정 기간 지연된 시점 T13에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다.
순차적으로 위와 같은 방식으로 복수의 제1 및 제2 게이트 신호가 생성되고, 제2 게이트 신호(G[n])가 시점 T4에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지되며, 제1 게이트 신호(S[n])는 시점 T4보다 소정 기간 지연된 시점 T14에 인에이블 레벨인 하이 레벨로 상승하고, 인에이블 기간 동안 하이 레벨로 유지된다.
실시 예에서, 기간 T1-T11, T2-T12, T3-T13, T4-T14등은 수평 주기의 배수에 해당하는 기간일 수 있다.
도 2 내지 4를 참조로 한 설명은 게이트 구동 회로를 설명하기 위한 일 예시로 본 발명이 이에 한정되는 것은 아니다. 게이트 구동 회로는 하나의 게이트 구동부만 포함하고, 복수의 시프트 레지스터 중 i번째 시프트 레지스터의 출력이 제1 게이트 신호이고, i-k 또는 i+h 번째 시프트 레지스터의 출력이 제2 게이트 신호일 수 있다. 이 때, i, k, 및 h는 1 이상의 정수이다.
다시 도 1을 참조하면, 센서 신호 리드아웃 회로(40)는 복수의 데이터 선(D1-Dm)을 통해 전달되는 복수의 데이터 신호를 전달받고, 복수의 데이터 신호에 따라 감지된 지문 또는 문자에 대한 정보를 생성할 수 있다.
타이밍 제어 회로(30)는 게이트 구동 회로(20) 및 센서 신호 리드아웃 회로(40)의 동작을 제어하는데 필요한 제어 신호(CONT1, CONT2)를 생성할 수 있다.
게이트 구동 회로(20)는 제어 신호(CONT1)에 따라 복수의 제1 및 제2 게이트 신호를 생성할 수 있다. 센서 신호 리드아웃 회로(40)는 제어 신호(CONT2)에 따라 복수의 데이터 선(D1-Dm)을 통해 복수의 데이터 신호가 전달되는 시점에 동기되어 복수의 데이터 신호를 입력받고, 인식된 지문 또는 문자에 대한 정보를 생성하기 위해 필요한 신호 처리를 수행할 수 있다.
도 5는 실시 예에 따른 센서 화소를 나타낸 도면이다.
도 5에서는 i번째 행, j 번째 열에 위치한 센서 화소(TPX)가 도시되어 있다. 다른 위치의 센서 화소(TPX)도 도 5에 도시된 것과 동일한 구성을 포함하고, 각 구성들이 도 5에 도시된 바와 같이 연결되어 있을 수 있다.
센서 화소(TPX)는 4 개의 트랜지스터(TR1-TR4) 및 저장 커패시터(C1)를 포함한다.
도 5에 도시된 바와 같이, 트랜지스터(TR1)는 노드(N1) 및 노드(N2) 사이에 연결되어 있고, 광센싱 제어 전압(VMS)이 인가되는 게이트를 포함하고 있으며, 비정질 실리콘으로 형성되어 있다. 커패시터(C1)는 노드(N1) 및 노드(N2) 사이에 연결되어 있다. 트랜지스터(TR3)는 노드(N2)에 연결되어 있는 일단, 트랜지스터(TR4)의 일단에 연결되어 있는 타단, 및 노드(N1)에 연결되어 있는 게이트를 포함하고 있다. 트랜지스터(TR2)는 노드(N1)에 연결되어 있는 일단, 리셋 전압(Vreset)이 인가되는 타단, 및 제2 게이트 신호(G[i])가 인가되는 게이트를 포함하고 있다. 트랜지스터(TR4)는 트랜지스터(TR3)의 타단과 데이터 라인(Dj) 사이에 연결되어 있고, 제1 게이트 신호(S[i])가 인가되는 게이트를 포함하고 있다. 구동 전압(VSS)은 노드(N2)에 공급되어, 노드(N2)에 연결되어 있는 커패시터(C1)의 일단 전압은 구동 전압(VSS)이고, 트랜지스터(TR3)의 일단 전압 역시 구동 전압(VSS)이다. 광센싱 제어 전압(VMS), 구동 전압(VSS), 및 리셋 전압(Vreset)은 이미지 센서(1)에서 공급되는 직류 전압일 수 있다.
트랜지스터(TR1)은 입사되는 빛에 반응하는 광센싱 소자로, n 타입의 비정질 실리콘 TFT로 구현될 수 있다. 트랜지스터(TR1)는 리셋 전압(Vreset), 광센싱 제어 전압(VMS), 구동 전압(VSS) 및 입사되는 빛의 세기 및 파장에 따라 트랜지스터(TR3)의 게이트 전압 값을 변화시킨다.
트랜지스터(TR2)는 리셋 스위칭 TFT로서, 트랜지스터(TR3)의 게이트 전압 값을 리셋 전압(Vreset)으로 초기화시킨다. 제2 게이트 신호(G[i])의 온 레벨(로우 레벨)에 트랜지스터(TR2)가 턴 온 되고, 리셋 전압(Vreset)이 노드(N1)에 인가된다.
트랜지스터(TR3)은 소스팔로워 TFT로, p 타입 폴리 실리콘 TFT로 구현될 수 있다. 트랜지스터(TR3)는 게이트 전압에 따라 다른 전압을 데이터 라인(Dj)로 전달한다.
트랜지스터(TR4)는 제1 게이트 신호(S[i])의 온 레벨(로우 레벨)에 의해 턴 온 되어, 트랜지스터(TR3)로부터 출력되는 전압을 데이터 라인(Dj)으로 전달한다.
커패시터(C1)는 트랜지스터(TR3)의 게이트 전압을 고정시킨다.
도 5에서는 커패시터(C1)이 트랜지스터(TR3)의 게이트와 전압(VSS)이 공급되는 노드(N2) 사이에 형성된 것으로 도시되어 있으나, 발명이 이에 한정되는 것은 아니다.
별도의 커패시터를 형성하지 않고, 트랜지스터(TR3)의 기생 커패시터가 트랜지스터(TR3)의 게이트 전압을 고정시키기 위한 커패시터의 역할을 수행할 수 있다.
또는, 커패시터(C1)의 위치가 도 5와 다를 수 있다.
도 6 및 도 7 각각은 다른 실시 예에 따른 센서 화소의 예들을 나타낸 도면이다.
도 6 및 도 7은 커패시터의 다양한 위치에 따른 화소 회로를 나타낸 도면이다.
도 6에 도시된 바와 같이, 커패시터(C2)는 트랜지스터(TR3)의 게이트와 제1 트랜지스터(TR1)의 게이트 사이에 형성될 수도 있다.
도 7에 도시된 바와 같이, 커패시터(C3)는 트랜지스터(TR3)의 게이트와 트랜지스터(TR2)의 타단 사이에 형성될 수도 있다.
또는 제3 트랜지스터(TR3)의 기생 커패시터, 및 커패시터들(C1-C3) 중 적어도 2 개의 조합으로, 제3 트랜지스터(TR3)의 게이트 전압을 고정시키는 커패시터를 구현할 수 있다.
센서 화소(TPX)의 동작에 대한 설명은 아래와 같다.
먼저, 트랜지스터(TR3)는 리셋 전압(Vreset)으로 턴 오프된 후, 빛의 세기 및 파장에 따라 점진적으로 턴 온 될 수 있다.
예를 들어, 제2 게이트 신호(G[i])가 로우 레벨이 되어, 트랜지스터(TR2)가 턴 온 되고, 노드(N1)에 리셋 전압(Vreset)이 공급된다. 그러면, 트랜지스터(TR3)가 턴 오프 된다. 이 때, 리셋 전압(Vreset)은 0V ~ 10V 범위에 속하는 전압으로, 일 예로 +3V일 수 있다.
트랜지스터(TR1)이 광센싱 제어 전압(VMS)와 빛의 세기 및 파장에 따라 커패시터(C1)를 방전시키는 전류를 생성한다. 이 때, 구동 전압(VSS)는 0V ~ -10V 범위에 속하는 전압으로, 일 예로 -5V일 수 있다. 아울러, 트랜지스터(TR1)의 게이트-소스 전압은 VMS-VSS가 되고, 빛의 세기 및 파장에 따라 트랜지스터(TR1)에 흐르는 전류가 제어된다. 광센싱 제어 전압(VMS)은 트랜지스터(TR1)에 필요한 전류 크기에 따라 -5V ~ +5V 범위에 속하는 전압일 수 있다.
그러면, 트랜지스터(TR1)에서 노드(N2)로 흐르는 전류가 커패시터(C1)를 방전시켜, 노드(N1)의 전압이 감소한다. 즉, 트랜지스터(TR3)의 게이트 전압이 입사되는 빛의 세기 및 파장에 따라 감소한다. 트랜지스터(TR1)가 입사되는 빛의 세기 및 파장에 따라 트랜지스터(TR3)의 게이트 전압을 변경함에 따라 데이터 전압(Vd)이 변한다. 제1 게이트 신호(S[i])에 의해 트랜지스터(TR4)가 턴 온 될 때, 데이터 라인(Dj)으로 데이터 전압(Vd)이 전달된다. 트랜지스터(TR3)의 게이트 전압이 감소할수록, 트랜지스터(TR3)를 통해 출력되는 데이터 전압(Vd)이 감소할 수 있다.
또는, 위와 다른 방식으로, 트랜지스터(TR3)는 리셋 전압(Vreset)으로 턴 온된 후, 빛의 세기 및 파장에 따라 점진적으로 턴 오프 될 수 있다.
예를 들어, 제2 게이트 신호(G[i])가 로우 레벨이 되어, 트랜지스터(TR2)가 턴 온 되고, 노드(N1)에 리셋 전압(Vreset)이 공급된다. 그러면, 트랜지스터(TR3)가 턴 온 된다. 이 때, 리셋 전압(Vreset)은 0V ~ -10V 범위에 속하는 전압으로, 일 예로 -5V일 수 있다.
트랜지스터(TR1)이 광센싱 제어 전압(VMS)과 빛의 세기 및 파장에 따라 커패시터(C1)를 충전시키는 전류를 생성한다. 이 때, 구동 전압(VSS)는 0V ~ 10V 범위에 속하는 전압으로, 일 예로 +3V일 수 있다. 아울러, 트랜지스터(TR1)의 게이트-소스 전압은 VMS-Vreset가 되고, 빛의 세기 및 파장에 따라 트랜지스터(TR1)에 흐르는 전류가 제어된다. 광센싱 제어 전압(VMS)은 트랜지스터(TR1)에 필요한 전류 크기에 따라 -5V ~ +5V 범위에 속하는 전압일 수 있다.
그러면, 트랜지스터(TR1)에서 노드(N1)으를 흐르는 전류가 커패시터(C1)를 충전하고, 노드(N1)의 전압이 증가한다. 즉, 트랜지스터(TR3)의 게이트 전압은 입사되는 빛의 세기 및 파장에 따라 증가한다. 트랜지스터(TR1)가 입사되는 빛의 세기 및 파장에 따라 트랜지스터(TR3)의 게이트 전압을 변경함에 따라 데이터 전압(Vd)이 변한다. 제1 게이트 신호(S[i])에 의해 트랜지스터(TR4)가 턴 온 될 때, 데이터 라인(Dj)으로 데이터 전압(Vd)이 전달된다. 트랜지스터(TR3)의 게이트 전압이 증가할수록, 트랜지스터(TR3)를 통해 출력되는 데이터 전압이 감소할 수 있다.
실시 예에 따른 센서 화소는 광센서 TFT로 비정질 실리콘 TFT를 사용하므로, 공정 스텝은 핀다이오드(PIN photodiode)를 사용할 때보다 공정스텝이 줄어든다.
도 8은 종래 수동 화소를 나타낸 도면이다.
도 8에 도시된 바와 같이, 종래 수동 화소는 하나의 광센싱 TFT, 저장 커패시터, 및 스위칭 TFT를 포함한다.
실시 예에 따른 센서 화소는 화소 내에서 신호를 증폭하므로, 수동 화소와 비교했을 때, 더 작은 빛의 세기 또는 더 짧은 노광시간으로 센싱이 가능하다.
실시예에 따른 센서화소는 리셋 전압(Vreset)에 의해 트랜지스터(TR3)의 게이트가 초기화된 시점부터 제1 게이트 신호에 의해 트랜지스터(TR4)가 턴 온 될 때까지의 기간 동안 커패시터(C1)를 충전한다. 그러면, 한 프레임 동안 저장 커패시터를 충전시키는 도 8의 수동 화소에 비해, 광센싱 TFT의 광반응 속도에 의한 영향을 덜 받는다.
또한, 위와 같은 이유로, 커패시터(C1)의 커패시턴스가 도 8의 수동 화소에 비해 작아도 되므로, 커패시터(C1)에 축적된 전하를 리셋시키는데 용이하다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1: 이미지 센서
10: 센서 패널
20: 게이트 구동 회로
30: 타이밍 제어 회로
40: 센서 신호 리드아웃 회로
50: 광원

Claims (9)

  1. 광센싱을 위한 제1 트랜지스터;
    상기 제1 트랜지스터의 일단에 연결되어 있는 일단 및 리셋 전압이 전달되는 타단을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 일단에 연결되어 있는 게이트 및 상기 제1 트랜지스터의 타단에 연결되어 있는 일단을 포함하는 제3 트랜지스터;
    상기 제3 트랜지스터의 타단과 데이터 라인 사이에 연결되어 있는 제4 트랜지스터; 및
    상기 제3 트랜지스터의 게이트 전압을 고정시키기 위한 커패시터를 포함하고,
    상기 커패시터는,
    상기 제3 트랜지스터의 기생 커패시터, 상기 제3 트랜지스터의 게이트 및 일단 사이에 형성된 제1 커패시터, 상기 제3 트랜지스터의 게이트와 상기 제1 트랜지스터의 게이트 사이에 형성된 제2 커패시터, 상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 타단 사이에 형성된 제3 커패시터, 또는 상기 기생 커패시터 및 상기 제1 내지 제3 커패시터 중 적어도 두 개를 포함하는 것을 특징으로 하는 센서 화소.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 비정질 실리콘으로 형성된 것을 특징으로 하는 센서 화소.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제4 트랜지스터는 제1 게이트 신호에 따라 스위칭하고, 제2 트랜지스터는 제2 게이트 신호에 따라 스위칭하며, 상기 제2 게이트 신호의 인에이블 시점이 상기 제1 게이트 신호의 인에이블 시점 보다 앞서는 것을 특징으로 하는 센서 화소.
  6. 복수의 센서 화소, 상기 복수의 센서 화소에 연결되어 있는 복수의 제1 게이트 선, 복수의 제2 게이트 선, 및 복수의 데이터 선을 포함하는 센서 패널,
    상기 복수의 제1 게이트 선 및 상기 복수의 제2 게이트 선에 대응하는 복수의 제1 게이트 신호 및 복수의 제2 게이트 신호를 공급하는 게이트 구동 회로, 및
    상기 복수의 데이터 선을 통해 상기 복수의 센서 화소로부터 복수의 데이터 신호를 전달받는 센서 신호 리드아웃 회로를 포함하고,
    상기 복수의 화소 센서 각각은,
    광센싱을 위한 제1 트랜지스터;
    상기 제1 트랜지스터의 일단에 연결되어 있는 일단, 리셋 전압이 전달되는 타단, 및 대응하는 제2 게이트 선에 연결되어 있는 게이트를 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 일단에 연결되어 있는 게이트 및 상기 제1 트랜지스터의 타단에 연결되어 있는 일단을 포함하는 제3 트랜지스터; 및
    상기 제3 트랜지스터의 타단과 대응하는 데이터 선 사이에 연결되어 있고, 대응하는 제1 게이트 선에 연결되어 있는 게이트를 포함하는 제4 트랜지스터를 포함하고,
    동일한 행에 위치한 복수의 센서 화소에 대응하는 제1 게이트 신호 및 제2 게이트 신호 간에 위상차가 존재하는 것을 특징으로 하는, 이미지 센서.
  7. 삭제
  8. 제6항에 있어서,
    상기 제2 게이트 신호의 인에이블 시점이 상기 제1 게이트 신호의 인에이블 시점보다 앞서는 것을 특징으로 하는, 이미지 센서.
  9. 제6항 또는 제8항에 있어서,
    상기 게이트 구동 회로는,
    상기 복수의 제1 게이트 신호를 생성하는 제1 게이트 구동부; 및
    상기 복수의 제2 게이트 신호를 생성하는 제2 게이트 구동부를 포함하는 것을 특징으로 하는, 이미지 센서.
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