KR20160055336A - 스캔 구동부와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 외부 보상을 위해 스캔 구동부를 표시패널의 비표시영역에 직접 형성하는 경우, 표시장치의 베젤의 크기를 줄일 수 있는 스캔 구동부 및 표시장치에 관한 것이다. 본 발명의 실시예에 따른 스캔 구동부는 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및 종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고, 상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며, 상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 한다.

Description

스캔 구동부와 이를 포함한 표시장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 스캔 구동부와 이를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다.
이들 중에서 유기발광 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광 표시장치는 데이터라인들, 스캔라인들, 데이터라인들과 스캔라인들의 교차부에 형성된 다수의 화소들을 구비하는 표시패널, 스캔라인들에 스캔신호들을 공급하는 스캔 구동부, 및 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부를 포함한다. 화소들 각각은 유기발광다이오드(organic light emitting diode), 게이트 전극의 전압에 따라 유기발광다이오드에 공급되는 전류의 양을 조절하는 구동 트랜지스터(transistor), 스캔라인의 스캔신호에 응답하여 데이터라인의 데이터 전압을 구동 트랜지스터의 게이트 전극에 공급하는 공급하는 스캔 트랜지스터를 포함한다.
하지만, 제조 공정의 불균일성으로 인해, 구동 트랜지스터의 문턱전압(threshold voltage)이 화소마다 달라지는 문제가 있다. 이 경우, 화소들 각각에 동일한 데이터 전압을 인가하더라도, 화소들 사이의 구동 트랜지스터의 문턱전압 차이로 인하여, 유기발광다이오드가 발광하는 휘도가 화소마다 달라진다. 이를 해결하기 위해, 구동 트랜지스터의 문턱전압을 보상하는 보상 방법이 제안되었다.
구동 트랜지스터의 문턱전압을 보상하는 보상 방법은 크게 내부 보상방법과 외부 보상방법으로 구분된다. 내부 보상방법은 화소의 내부에서 구동 트랜지스터의 문턱전압을 센싱하여 보상하는 방법이다. 외부 보상방법은 화소에 미리 설정된 데이터 전압을 공급하고, 상기 미리 설정된 데이터 전압에 따라 상기 화소의 구동 트랜지스터의 소스 전극의 전압을 센싱 라인을 통해 센싱하며, 센싱된 전압을 이용하여 상기 화소에 공급될 디지털 비디오 데이터를 보상하는 방법이다.
한편, 최근에 제안된 외부 보상방법은 프레임 기간의 액티브 기간 동안 스캔라인들에 스캔신호들을 순차적으로 공급하기 위한 제1 쉬프트 레지스터와 센싱 기간 동안 스캔라인에 스캔신호를 공급하기 위한 제2 쉬프트 레지스터를 포함하고, 제1 쉬프트 레지스터의 출력 신호와 제2 쉬프트 레지스터의 출력 신호 중 어느 하나를 선택하여 스캔라인에 출력한다. 이를 위해, 독립된 두 개의 쉬프트 레지스터들과 그들의 출력 단자들에 접속되어 어느 하나의 신호를 출력하는 AND 게이트를 포함하는 스캔 구동부를 표시패널의 비표시영역에 직접 형성한다. 하지만, 이 경우 스캔 구동부의 크기가 크기 때문에, 표시장치의 베젤 크기(bezel size)가 증가하는 문제가 있다. 표시패널의 표시영역은 화소들이 형성되어 화상을 표시하는 영역이고, 비표시영역은 표시영역의 주변 영역이며, 스캔 구동부는 비표시영역에 형성된다. 베젤(bezel)은 표시장치의 테두리로서 표시패널의 비표시영역에 대응되는 영역이다. 특히, 최근에는 표시장치를 심미감 있게 디자인하기 위해 베젤을 축소하고 있으므로, 스캔 구동부의 크기로 인한 베젤 크기의 증가는 최근의 표시장치의 디자인에 역행하는 문제가 있다.
본 발명의 실시예는 외부 보상을 위해 스캔 구동부를 표시패널의 비표시영역에 직접 형성하는 경우, 표시장치의 베젤의 크기를 줄일 수 있는 스캔 구동부 및 표시장치를 제공한다.
본 발명의 실시예에 따른 스캔 구동부는 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및 종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고, 상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며, 상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 한다.
1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고, 상기 B 스테이지들은 상기 액티브 기간 동안 상기 스캔신호들을 상기 스캔라인들에 순차적으로 출력하며, 상기 B 스테이지들 중 어느 하나는 상기 센싱 기간 동안 스캔신호를 스캔라인에 출력한다.
상기 액티브 기간의 상기 스캔신호들 각각의 펄스 폭은 상기 센싱 기간의 상기 스캔신호의 펄스 폭보다 좁다.
1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고, 상기 A 스테이지들의 일부는 상기 액티브 기간의 일부 기간 동안 상기 캐리신호들을 상기 B 스테이지들의 일부에 순차적으로 출력하며, 상기 A 스테이지들 중 어느 하나는 상기 센싱 기간 동안 상기 캐리신호를 상기 B 스테이지들 중 어느 하나에 출력한다.
1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고, 상기 A 스테이지들에 공급되는 A 클럭신호들은 상기 액티브 기간의 일부 기간 동안에만 순차적으로 지연되도록 발생하며, 상기 A 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제1 펄스 폭으로 발생한다.
상기 B 스테이지들에 공급되는 B 클럭신호들은 상기 액티브 기간 내내 순차적으로 지연되도록 발생하며, 상기 B 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제2 펄스 폭을 발생한다.
상기 제1 펄스 폭은 상기 제2 펄스 폭보다 좁다.
상기 A 스테이지들 각각은, 제1 풀-업 노드 및 제1 풀-다운 노드; 상기 제1 풀-업 노드의 전압에 따라 A 클럭 단자로 입력되는 상기 A 클럭신호들 중 어느 하나를 캐리신호 출력단자로 출력하는 제1 풀-업 트랜지스터; 상기 제1 풀-다운 노드의 전압에 따라 상기 캐리신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제1 풀-다운 트랜지스터; 스타트 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제1 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-업 제어부; 리셋 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-다운 제어부; 및 초기화 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함한다.
상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고, 상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며, 상기 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호이다.
상기 B 스테이지들 각각은, 제2 풀-업 노드 및 제2 풀-다운 노드; 상기 제2 풀-업 노드의 전압에 따라 B 클럭 단자로 입력되는 상기 B 클럭신호들 중 어느 하나를 스캔신호 출력단자로 출력하는 제2 풀-업 트랜지스터; 상기 제2 풀-다운 노드의 전압에 따라 상기 스캔신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제2 풀-다운 트랜지스터; 제1 및 제2 스타트 단자들로 입력되는 신호들에 따라 상기 제2 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제2 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-업 제어부; 리셋 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-다운 제어부; 및 초기화 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함한다.
상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고, 상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며, 상기 제1 스타트 단자로 입력되는 신호는 상기 A 스테이지들 중 어느 하나의 출력 단자로부터 출력되는 신호이고, 상기 제2 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호이다.
본 발명의 실시예에 따른 표시장치는 데이터라인들 및 스캔라인들에 접속되는 화소들을 구비하는 표시패널; 상기 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부; 및 상기 스캔라인들에 스캔신호들을 공급하는 스캔 구동부를 구비하고, 상기 스캔 구동부는, 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및 종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고, 상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며, 상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 한다.
본 발명의 실시예는 스캔 구동부가 A 스테이지들을 포함하는 제1 쉬프트 레지스터와 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하도록 구현하고, A 스테이지들의 캐리신호들을 B 스테이지들로 출력하고, B 스테이지들의 스캔 신호들은 스캔라인들로 출력한다. 그 결과, 제1 쉬프트 레지스터의 A 스테이지들은 스캔라인들에 접속되지 않으므로 스캔신호 출력부를 필요로 하지 않으며, 이로 인해 본 발명의 실시 예는 제1 쉬프트 레지스터의 크기를 제2 쉬프트 레지스터의 크기보다 줄일 수 있다. 따라서, 본 발명의 실시 예는 스캔 구동부의 크기를 줄일 수 있으므로, 표시장치의 베젤의 크기를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 2는 도 1의 화소를 상세히 보여주는 회로도.
도 3은 본 발명의 실시예에 따른 스캔 구동부를 상세히 보여주는 블록도.
도 4는 A 스테이지들의 캐리신호들과 B 스테이지들의 스캔신호들을 보여주는 파형도.
도 5a는 도 3의 제p A 스테이지를 상세히 보여주는 회로도.
도 5b는 도 3의 제p B 스테이지를 상세히 보여주는 회로도.
도 6은 제p A 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p A 스테이지의 제1 풀-업 노드 전압과 제1 풀-다운 노드 전압, 제p A 스테이지의 출력 단자로 출력되는 신호, 및 A 클럭 라인들에 공급되는 A 클럭신호들을 보여주는 파형도.
도 7은 제p B 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p B 스테이지의 제2 풀-업 노드 전압과 제2 풀-다운 노드 전압, 제p B 스테이지의 출력 단자로 출력되는 신호, 및 B 클럭 라인들에 공급되는 B 클럭신호들을 보여주는 파형도.
이하 첨부된 도면을 참조하여 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 실시예는 화소들 각각의 구동 트랜지스터의 문턱전압을 외부 보상하는 유기발광다이오드 표시장치에 관한 것이다. 구동 트랜지스터의 문턱전압을 보상하는 보상방법은 크게 내부 보상과 외부 보상으로 구분된다. 내부 보상은 화소들 각각에서 실시간으로 구동 트랜지스터의 문턱전압을 센싱하여 보상하는 것을 의미한다. 외부 보상은 화소들 각각의 구동 트랜지스터의 소스 전극의 전압(이하 "소스 전압"이라 칭함)을 소정의 라인을 통해 센싱하고, 센싱된 전압을 이용하여 화소에 공급될 디지털 비디오 데이터를 변환한 후, 보상된 디지털 비디오 데이터를 화소에 공급하는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동부(20), 스캔 구동부(30), 타이밍 제어부(40) 및 디지털 데이터 변환부(50)를 포함한다.
본 발명의 실시예에 따른 표시장치는 스캔신호들을 스캔신호들에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 유기발광 표시장치(Organic Light Emitting Display)로 구현되는 것이 바람직하나, 이에 한정되지 않으며, 액정표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 본 발명은 아래의 실시예에서 표시장치가 유기발광 표시장치로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시장치는 유기발광 표시장치에 한정되지 않는 것에 주의하여야 한다.
표시패널(10)은 표시영역(AA)과 표시영역의 주변에 마련된 비표시영역(NDA)을 포함한다. 표시영역(AA)은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 표시영역(AA)에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 초기화라인들(R1~Rm) 및 스캔라인들(S1~Sn, n은 2 이상의 양의 정수)이 형성된다. 데이터라인들(D1~Dm)과 초기화라인들(R1~Rm)은 스캔라인들(S1~Sn)과 교차되도록 형성될 수 있다. 데이터라인들(D1~Dm)과 초기화라인들(R1~Rm)은 서로 나란하게 형성될 수 있다.
표시패널(10)의 화소(P)들 각각은 데이터라인들(D1~Dm) 중 어느 하나, 초기화라인들(R1~Rm) 중 어느 하나, 및 스캔라인들(S1~Sn) 중 어느 하나에 접속된다. 표시패널(10)의 화소(P)들 각각은 구동 트랜지스터(transistor), 스캔라인의 스캔신호에 의해 제어되는 제1 및 제2 스위칭 트랜지스터들, 유기발광다이오드(organic light emitting diode), 및 커패시터(capacitor)를 포함할 수 있다. 화소(P)에 대한 자세한 설명은 도 2를 결부하여 후술한다.
데이터 구동부(20)는 적어도 하나의 소스 드라이브 집적회로(integrated circuit 이하 "IC"라 칭함, 21) 및 센싱부(22)를 포함한다. 도 1에서는 설명의 편의를 위해 하나의 소스 드라이브 IC를 예시하였지만, 이에 한정되지 않으며, 데이터 구동부(20)는 복수의 소스 드라이브 IC들을 포함할 수 있다.
소스 드라이브 IC(21)는 데이터라인들(D1~Dm)에 접속되어 데이터 전압들을 공급한다. 구체적으로, 소스 드라이브 IC(21)는 타이밍 제어부(40)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호(DCS)를 입력 받는다. 소스 드라이브 IC(21)는 소스 타이밍 제어신호(DCS)에 따라 디지털 비디오 데이터를 데이터 전압으로 변환하여 데이터라인들(D1~Dm)에 공급한다.
한편, 1 프레임 기간은 액티브 기간과 센싱 기간을 포함할 수 있다. 액티브 기간은 표시패널(10)의 모든 화소(P)들에 데이터 전압들이 공급되는 기간이고, 센싱 기간은 표시패널(10)의 어느 한 스캔라인에 접속된 화소(P)들에 데이터 전압들이 공급되는 기간이다.
소스 드라이브 IC는 액티브 기간 동안 제1 디지털 비디오 데이터(DATA1)를 데이터 전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다. 제1 디지털 비디오 데이터(DATA1)는 화소(P)의 유기발광다이오드를 발광하기 위해 공급되는 데이터이다. 또한, 소스 드라이브 IC는 센싱 기간 동안 제2 디지털 비디오 데이터(DATA2)를 데이터 전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다. 제2 디지털 비디오 데이터(DATA2)는 외부 보상을 위해 센싱 기간 동안 화소(P)의 유기발광다이오드의 소스 전압을 센싱하기 위한 데이터이다.
센싱부(22)는 초기화라인들(R1~Rm)에 접속된다. 센싱부(22)는 액티브 기간 동안 초기화라인들(R1~Rm)에 초기화 전압을 공급한다. 초기화 전압은 화소(P)의 구동 트랜지스터의 소스 전극을 초기화하기 위한 전압이다. 센싱부(22)는 센싱 기간 동안 초기화라인들(R1~Rm)에 프리차징 전압을 공급한 후 구동 트랜지스터의 소스 전압을 센싱한다. 프리차징 전압 역시 화소(P)의 구동 트랜지스터의 소스 전극을 초기화하기 위한 전압이다. 센싱부(22)는 센싱된 전압을 아날로그 디지털 컨버터(analog to digital converter)를 이용하여 디지털 데이터인 센싱 데이터(SD)로 변환하여 디지털 데이터 변환부(50)로 출력한다.
스캔 구동부(30)는 스캔라인들(S1~Sm)에 접속되어 스캔신호들을 공급한다. 구체적으로, 스캔 구동부(30)는 타이밍 제어부(40)로부터 입력되는 스캔 타이밍 제어신호(SCS)에 따라 스캔라인들(S1~Sm)에 스캔신호들을 공급한다. 스캔 구동부(30)에 대한 자세한 설명은 도 3, 도 5a 및 도 5b를 결부하여 후술한다.
스캔 구동부(30)는 액티브 기간 동안 스캔라인들(S1~Sm)에 순차적으로 스캔신호들을 공급하고, 센싱 기간 동안 어느 한 스캔라인에 스캔신호를 공급한다. 또한, 스캔 구동부(30)는 센싱 기간들 동안 비순차적인 순서로 스캔라인들(S1~Sm)에 스캔신호들을 공급할 수 있다. 스캔 구동부(30)의 스캔신호 출력에 대한 자세한 설명은 도 4를 결부하여 후술한다.
스캔 구동부(30)는 GIP(gate driver in panel) 방식에 의해 표시패널(10)의 비표시영역(NDA)에 형성될 수 있다. 도 1에서는 스캔 구동부(30)가 표시패널(10)의 일 측 비표시영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않으며, 표시패널(10)의 양 측 비표시영역(NDA)에 형성될 수 있다.
타이밍 제어부(40)는 디지털 데이터 변환부(50)로부터 제1 디지털 비디오 데이터(DATA1)를 입력받는다. 타이밍 제어부(40)는 소스 드라이브 IC(21) 및 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 소스 드라이브 IC(21)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS) 및 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS)를 포함한다. 스캔 타이밍 제어신호(SCS)는 초기화 신호, 스타트 신호, 클럭신호들을 포함할 수 있다. 클럭신호들은 도 6 및 도 7과 같이 A 클럭신호들과 B 클럭신호들을 포함할 수 있다. 초기화 신호, 스타트 신호, A 클럭신호들과 B 클럭신호들에 대한 자세한 설명은 도 6 및 도 7을 결부하여 후술한다.
타이밍 제어부(40)는 액티브 기간 동안 제1 디지털 비디오 데이터(DATA1)와 제1 디지털 비디오 데이터(DATA1)의 타이밍에 따라 생성한 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(40)는 센싱 기간 동안 내부의 메모리에 저장된 제2 디지털 비디오 데이터(DATA2)와 제2 디지털 비디오 데이터(DATA2)의 타이밍에 따라 생성한 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(40)는 스캔 타이밍 제어신호(SCS)를 스캔 구동부(30)로 출력한다.
디지털 데이터 변환부(50)는 화소(P)들 각각의 구동 트랜지스터의 문턱전압을 외부 보상하기 위해, 디지털 비디오 데이터(DATA)를 변환한다. 디지털 데이터 변환부(50)는 외부로부터 디지털 비디오 데이터(DATA)를 입력받는다. 또한, 디지털 데이터 변환부(50)는 센싱부(22)로부터 센싱 데이터(SD)를 입력받는다. 디지털 데이터 변환부(50)는 입력된 센싱 데이터(SD)로부터 화소(P)들 각각의 구동 트랜지스터의 문턱전압을 보상할 수 있는 보상 데이터를 산출할 수 있으며, 디지털 비디오 데이터(DATA)에 보상 데이터를 적용하여 제1 디지털 비디오 데이터(DATA1)를 변환한 후 타이밍 제어부(40)로 출력한다. 디지털 데이터 변환부(50)는 타이밍 제어부(50)에 포함될 수 있다.
도 2는 도 1의 화소를 상세히 보여주는 회로도이다. 도 2를 참조하면, 표시패널(10)의 화소(P)들 각각은 도 2와 같이 제1 및 제2 스위칭 트랜지스터들(ST1, ST2), 구동 트랜지스터(DT), 유기발광다이오드(OLED), 및 커패시터(C)를 포함한다. 도 2에서는 화소(P)가 제k(k는 1≤k≤n을 만족하는 양의 정수) 스캔라인(Sk), 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj), 및 제j 초기화라인(Rj)에 접속된 것을 예시하였다.
구동 트랜지스터(DT)는 게이트 전극의 전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 드레인 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 제1 전원전압이 공급되는 제1 전원전압 라인(ELVDDL)에 접속된다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류의 양에 따라 발광한다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원전압보다 낮은 제2 전원전압이 공급되는 제2 전원전압 라인(ELVSSL)에 접속된다.
제1 스위칭 트랜지스터(ST1)는 제k 스캔라인(Sk)의 스캔신호에 응답하여 제j 데이터라인(Dj)의 데이터 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 스캔라인(Sk)에 접속되고, 소스 전극은 제j 데이터라인(Dj)에 접속되며, 드레인 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제k 스캔라인(Sk)의 스캔신호에 응답하여 제j 초기화라인(Rj)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 스캔라인(SL2)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되며, 드레인 전극은 제j 초기화라인(Rj)에 접속될 수 있다.
커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다.
도 2에서는 제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 및 구동 트랜지스터(DT)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 즉, 제1 및 제2 스위칭 트랜지스터들(ST1, ST2) 및 구동 트랜지스터(DT)는 P 타입 MOSFET으로 형성될 수도 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 화소(P)를 제j 초기화라인(Rj)에 접속함으로써, 구동 트랜지스터(DT)의 소스 전압을 제j 초기화라인(Rj)을 통해 센싱할 수 있다. 본 발명의 실시 예는 센싱된 전압을 이용하여 구동 트랜지스터의 문턱전압을 보상할 수 있는 보상 데이터를 산출할 수 있으며, 이를 이용하여 구동 트랜지스터의 문턱전압을 외부보상할 수 있다.
한편, 본 발명의 실시 예는 1 프레임 기간의 액티브 기간 동안 화소(P)에 구동 트랜지스터(DT)의 문턱전압이 보상된 데이터 전압을 공급하고, 센싱 기간 동안 화소(P)의 구동 트랜지스터(DT)의 소스 전압을 센싱한다. 특히, 본 발명의 실시 예는 1 프레임 기간의 액티브 기간 동안 화소(P)들에 데이터 전압들을 공급하고, 센싱 기간 동안 하나의 스캔라인에 접속된 화소(P)들의 구동 트랜지스터(DT)들의 소스 전압들을 센싱한다. 이하에서는, 본 발명의 실시 예에 따른 스캔 구동부와 그의 스캔신호들 공급 방법에 대하여 상세히 살펴본다.
도 3은 본 발명의 실시예에 따른 스캔 구동부를 상세히 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 실시예에 따른 스캔 구동부(30)는 제1 및 제2 쉬프트 레지스터들(100, 200)을 포함한다. 제1 쉬프트 레지스터(100)는 종속적으로 접속된 A 스테이지들을 구비하고, 제2 쉬프트 레지스터(200)는 종속적으로 접속된 B 스테이지들을 구비한다. 도 3에서는 설명의 편의를 위해 제p 내지 제p+3 A 스테이지들(STA(p)~STA(p+3), p는 1≤p≤n을 만족하는 양의 정수)과 제p 내지 제p+3 B 스테이지들(STB(p)~STB(p+3))만을 예시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제p A 스테이지(STA(p))를 기준으로, 전단 스테이지는 제1 A 스테이지(STA(1)) 내지 제p-1 A 스테이지(STA(p-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제p A 스테이지(STA(p))를 기준으로, 후단 스테이지는 제p+1 A 스테이지(STA(p+1)) 내지 제n A 스테이지(STA(n)) 중 어느 하나를 지시한다.
A 스테이지들(STA(1)~STA(n)) 각각은 초기화 단자(IT), 스타트 단자(ST), A 클럭 단자(CTA), 리셋 단자(RT), 캐리신호 출력단자(COT) 등을 구비한다.
A 스테이지들(STA(1)~STA(n)) 각각의 초기화 단자(IT)는 초기화 신호라인(IL)에 접속될 수 있다. A 스테이지들(STA(1)~STA(n)) 각각의 초기화 단자(IT)에는 초기화 신호가 공급될 수 있다. 초기화 신호는 1 프레임 기간을 주기로 발생할 수 있으며, 매 프레임 기간의 초기에 발생할 수 있다. 초기화 신호에 대한 자세한 설명은 도 6 및 도 7을 결부하여 후술한다.
A 스테이지들(STA(1)~STA(n)) 각각의 스타트 단자(ST)는 스타트 신호가 공급되는 스타트 신호라인(미도시) 또는 전단 캐리신호가 출력되는 전단 스테이지의 캐리신호 출력단자(COT)에 접속될 수 있다. A 스테이지들(STA(1)~STA(n)) 각각의 스타트 단자(ST)에는 스타트 신호 또는 전단 캐리신호가 공급된다. 예를 들어, 도 3과 같이 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)는 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)에 접속되며, 이로 인해 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)에는 제p A 스테이지(STA(p))의 캐리신호가 전단 캐리신호로서 입력될 수 있다.
구체적으로, 제1 및 제2 A 스테이지들(STA(1), STA(2))의 스타트 단자(ST)들에는 스타트 신호라인(미도시)이 접속되고, 제3 내지 제p A 스테이지들(STA(3)~STA(p+2))의 스타트 단자(ST)들 각각에는 전단 스테이지의 캐리신호 출력단자(COT)가 접속될 수 있다. 이 경우, A 스테이지들(STA(1)~STA(n))은 스타트 신호에 의해 순차적으로 풀-업 되어 출력을 발생하게 된다. 스타트 신호는 1 프레임 기간을 주기로 발생할 수 있으며, 초기화 신호가 발생한 이후에 발생할 수 있다.
A 스테이지들(STA(1)~STA(n)) 각각의 리셋 단자(RT)는 후단 캐리신호가 출력되는 후단 스테이지의 캐리신호 출력단자(COT)에 접속된다. 예를 들어, 제p A 스테이지(STA(p))의 리셋 단자(RT)는 제p+2 A 스테이지(STA(p+2))의 캐리신호 출력단자(COT)에 접속되며, 이로 인해 제p A 스테이지(STA(p))의 리셋 단자(RT)에는 제p+2 A 스테이지(STA(p+2))의 제p+2 캐리신호가 후단 캐리신호로서 입력될 수 있다.
A 스테이지들(STA(1)~STA(n)) 각각의 A 클럭 단자(CTA)는 A 클럭신호들이 공급되는 A 클럭 라인들(CLAs) 중 어느 하나에 접속된다. A 클럭신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i(i는 2 이상의 양의 정수) 상 클럭신호들로 구현되는 것이 바람직하다. 본 발명의 실시예에서는 도 6과 같이 A 클럭신호들이 순차적으로 위상이 지연되는 6 상 클럭신호들(CLKA1~CLKA6)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. A 클럭신호들은 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 스윙한다.
A 스테이지들(STA(1)~STA(n)) 각각의 캐리신호 출력단자(COT)는 B 스테이지들(STB(1)~STB(n)) 중 어느 하나의 스타트 단자, 전단 스테이지의 리셋 단자(RT), 및 후단 스테이지의 스타트 단자(ST)에 접속된다. 예를 들어, 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)는 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1), 제p-2 A 스테이지(STA(p-2))의 리셋 단자(RT), 및 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)에 접속될 수 있다. 그 결과, 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 캐리신호는 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에 스타트 신호로서 입력되고, 제p-2 A 스테이지(STA(p-2))의 리셋 단자(RT)에 후단 캐리신호로서 입력되며, 제p+2 A 스테이지(STA(p+2))의 스타트 단자(ST)에 전단 캐리신호로서 입력될 수 있다.
B 스테이지들(STB(1)~STB(n)) 각각은 초기화 단자(IT), 제1 및 제2 스타트 단자(ST1, ST2), B 클럭 단자(CTB), 리셋 단자(RT), 캐리신호 출력단자(COT), 스캔신호 출력단자(SOT) 등을 구비한다.
B 스테이지들(STB(1)~STB(n)) 각각의 초기화 단자(IT), 제2 스타트 단자(ST2), 리셋 단자(RT), 및 캐리신호 출력단자(COT)는 A 스테이지들(STA(1)~STA(n)) 각각의 초기화 단자(IT), 제2 스타트 단자(ST2), 리셋 단자(RT), 및 캐리신호 출력단자(COT)와 실질적으로 동일하게 구현될 수 있다. 따라서, B 스테이지들(STB(1)~STB(n)) 각각의 초기화 단자(IT), 제2 스타트 단자(ST2), 리셋 단자(RT), 및 캐리신호 출력단자(COT)에 대한 자세한 설명은 생략한다.
B 스테이지들(STB(1)~STB(n)) 각각의 제1 스타트 단자(ST1)는 A 스테이지들(STA(1)~STA(n)) 중 어느 하나의 캐리신호 출력단자(COT)에 접속된다. 예를 들어, 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)는 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)에 접속될 수 있다. 이로 인해 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에는 제p A 스테이지(STA(p))의 캐리신호가 스타트 신호로서 입력될 수 있다.
B 스테이지들(STB(1)~STB(n)) 각각의 B 클럭 단자(CTB)는 B 클럭신호들이 공급되는 B 클럭 라인들(CLBs) 중 어느 하나에 접속된다. B 클럭신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i 상 클럭신호들로 구현되는 것이 바람직하다. 본 발명의 실시예에서는 도 7과 같이 B 클럭신호들이 순차적으로 위상이 지연되는 6 상 클럭신호들(CLKB1~CLKB6)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. B 클럭신호들은 게이트 온 전압(Von)과 게이트 오프 전압(Voff)으로 스윙한다.
B 스테이지들(STB(1)~STB(n)) 각각의 스캔신호 출력단자(SOT)는 스캔라인에 접속된다. 즉, 제p 스캔신호 출력단자(SOT)는 제p 스캔신호를 제p 스캔라인(Sp)에 출력한다.
또한, A 및 B 스테이지들(STA(1)~STA(n), STB(1)~STB(n)) 각각은 제1 전원전압이 공급되는 제3 전원전압 라인(미도시)에 접속되는 제1 전원 입력단자(미도시), 제3 전원전압보다 낮은 제4 전원전압이 공급되는 제4 전원전압 라인(미도시)에 접속되는 제2 전원 입력단자(미도시)를 더 포함할 수 있다. 이하에서는 설명의 편의를 위해 제3 전압전압이 게이트 온 전압(Von)이고, 제4 전원전압이 게이트 오프 전압(Voff)인 것을 중심으로 설명하였다. 게이트 온 전압(Von)은 A 및 B 스테이지들(STA(1)~STA(n), STB(1)~STB(n))과 화소(P)들의 트랜지스터들을 턴-온시킬 수 있는 전압으로 설정되고, 게이트 오프 전압(Voff)은 상기 트랜지스터들을 턴-오프시킬 수 있는 전압으로 설정될 수 있다.
도 4는 A 스테이지들의 캐리신호들과 B 스테이지들의 스캔신호들을 보여주는 파형도이다. 도 4에는 제N(N은 양의 정수) 및 제N+1 프레임 기간들 동안 제1 내지 제4, 제n-2 내지 제n A 스테이지들(STA(1)~STA(4), STA(n-2)~STA(n))로부터 출력되는 캐리신호들(CA1~CA4, CAn-2~CAn)과 제1 내지 제4, 제n-2 내지 제n 스캔라인들(S1~S4, Sn-2~Sn)에 공급되는 제1 내지 제4, 제n-2 내지 제n 스캔신호들(SCAN1~SCAN4, SCANn-2~SCANn)이 나타나 있다. 본 발명의 실시예에서 캐리신호들과 스캔신호들은 게이트 온 전압(Von)을 갖는 펄스를 포함한다.
도 4를 참조하면, 제N 및 제N+1 프레임 기간들 각각은 액티브 기간(ACT)과 센싱 기간(SEN)을 포함한다. A 스테이지들(STA(1)~STA(n))의 일부는 액티브 기간(ACT)의 일부 기간 동안 캐리신호들(CA1~CAn)을 순차적으로 출력한다. 예를 들어, 도 4와 같이 제1 및 제2 A 스테이지들(STA(1), STA(2))은 제N 프레임 기간의 액티브 기간(ACT) 동안 제1 및 제2 캐리신호들(CA1~CA2)을 순차적으로 출력하고, 제1 내지 제n-1 A 스테이지들(STA(1)~STA(n-2))은 제N+1 프레임 기간의 액티브 기간(ACT) 동안 제1 내지 제n-2 캐리신호들(CA1~CAn-2)을 순차적으로 출력할 수 있다.
또한, A 스테이지들(STA(1)~STA(n)) 중 어느 하나는 센싱 기간(SEN) 동안 캐리신호를 출력한다. 예를 들어, 도 4와 같이 제3 A 스테이지(STA(3))는 제N 프레임 기간의 센싱 기간(SEN) 동안 제3 캐리신호(CA3)를 출력하고, 제n-1 A 스테이지(STA(n-1))는 제N+1 프레임 기간의 센싱 기간(SEN) 동안 제n-1 캐리신호(CAn-1)를 출력할 수 있다.
B 스테이지들(STB(1)~STAB(n))은 액티브 기간(ACT) 동안 스캔라인들에 제1 내지 제n 스캔신호들(SCAN1~SCANn)을 순차적으로 출력한다. 또한, B 스테이지들(STB(1)~STAB(n))은 센싱 기간(SEN) 동안 스캔라인들 중 어느 한 스캔라인에 스캔신호를 출력한다. B 스테이지들(STB(1)~STAB(n))은 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력한다. 예를 들어, 제3 B 스테이지(STB(3))는 도 4와 같이 제N 프레임 기간의 센싱 기간(SEN) 동안 제3 스캔라인(S3)에 제3 스캔신호(SCAN3)를 출력하고, 제n-1 B 스테이지(STB(n-1))는 제N+1 프레임 기간의 센싱 기간(SEN) 동안 제n-1 스캔라인(Sn-1)에 제n-1 스캔신호(SCANn-1)를 출력할 수 있다. B 스테이지들(STB(1)~STAB(n))의 캐리신호들은 스캔신호들과 동일하게 출력되므로, 이에 대한 상세한 설명과 도면은 생략하기로 한다.
본 발명의 실시 예는 A 스테이지들(STA(1)~STA(n))이 위에 설명한 바와 같이 캐리신호들(CA1~CAn)을 출력하고 B 스테이지들(STB(1)~STB(n))이 위에 설명한 바와 같이 스캔신호들(SCAN1~SCANn)을 출력하기 위해서, A 스테이지들(STA(1)~STA(n))에 공급되는 A 클럭신호들과 B 스테이지들(STB(1)~STB(n))에 공급되는 B 클럭신호들을 제어한다. A 스테이지와 그에 공급되는 A 클럭신호들에 따른 A 스테이지의 캐리신호에 대한 자세한 설명은 도 5a 및 도 6을 결부하여 후술하고, B 스테이지와 그에 공급되는 B 클럭신호들에 따른 B 스테이지의 캐리신호에 대한 자세한 설명은 도 5b 및 도 7을 결부하여 후술한다.
또한, B 스테이지들(STB(1)~STAB(n))이 액티브 기간(ACT) 동안 출력하는 스캔신호의 펄스 폭은 센싱 기간(SEN) 동안 출력하는 스캔신호의 펄스 폭보다 좁다. 본 발명의 실시 예는 센싱 기간(SEN) 동안 구동 트랜지스터(DT)의 게이트 전극과 소스 전극을 플로팅시킨 후에 소스 팔로워(source follower) 방식을 이용하여 화소(P)의 구동 트랜지스터(DT)의 소스 전압을 센싱하므로, 화소(P)의 구동 트랜지스터(DT)의 소스 전압을 정확하게 센싱하기 위해서는 액티브 기간 동안 스캔신호의 펄스보다 긴 기간이 필요하기 때문이다.
도 5a는 도 3의 제p A 스테이지를 상세히 보여주는 회로도이다. 도 5a를 참조하면, 제p A 스테이지(STA(p))는 풀-업 제어부(1100), 풀-다운 제어부(1200), 캐리신호 출력부(1300), 및 초기화부(1400)를 포함한다. 도 5a에서 "Q1"은 제1 풀-업 노드, "QB1"은 제1 풀-다운 노드, "N1"는 제1 노드, "N2"는 제2 노드를 지시한다. 풀-업은 제p A 스테이지(STA(p))의 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)이 공급되어 A 클럭 단자(CTA)로 입력되는 A 클럭신호를 출력할 수 있는 상태에 있는 것을 의미한다.
풀-업 제어부(1100)는 스타트 단자(ST)에 입력되는 신호에 응답하여 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)을 공급한다. 또한, 풀-업 제어부(1100)는 스타트 단자(ST)에 입력되는 신호에 응답하여 제1 풀-다운 노드(QB1)에 게이트 오프 전압(Voff)을 공급한다. 스타트 단자(ST)에 입력되는 신호는 스타트 신호 또는 전단 캐리신호일 수 있다. 풀-업 제어부(1100)는 제1 및 제2 트랜지스터들(T1, T2)을 포함한다.
제1 트랜지스터(T1)는 스타트 단자(ST)에 입력되는 신호에 의해 턴-온되어 제1 풀-업 노드(Q1)를 게이트 온 전압(Von)이 공급되는 제1 전원 입력단자(VDDT)에 접속시킨다. 이로 인해, 제1 트랜지스터(T1)가 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 온 전압(Von)이 공급된다. 제1 트랜지스터(T1)의 게이트 전극은 스타트 단자(ST)에 접속되고, 소스 전극은 제1 풀-업 노드(Q1)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다. 또는, 제1 트랜지스터(T1)는 다이오드 접속되어, 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극이 스타트 단자(ST)에 접속되고, 소스 전극이 제1 풀-업 노드(Q1)에 접속될 수도 있다.
제2 트랜지스터(T2)는 스타트 단자(ST)에 입력되는 신호에 의해 턴-온되어 제1 풀-다운 노드(QB1)를 게이트 오프 전압(Voff)이 공급되는 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제2 트랜지스터(T2)가 턴-온되는 경우, 제1 풀-다운 노드(QB1)에는 게이트 오프 전압(Voff)이 공급된다. 제2 트랜지스터(T2)의 게이트 전극은 스타트 단자(ST)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-다운 노드(QB1)에 접속될 수 있다.
풀-업 제어부(1100)는 풀-업 기간 동안 제1 풀-업 노드(Q1)를 게이트 온 전압(Von)으로 유지하고 제1 풀-다운 노드(QB1)를 게이트 오프 전압(Voff)으로 유지하기 위해, 제3 및 제4 트랜지스터들(T3, T4)을 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제1 노드(N1)를 제1 전원 입력단자(VDDT)에 접속시킨다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 노드(N1)에는 게이트 온 전압(Von)이 공급된다. 제3 트랜지스터(T3)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제1 풀-다운 노드(QB1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 경우, 제1 풀-다운 노드(QB1)에는 게이트 오프 전압(Voff)이 공급된다. 제4 트랜지스터(T4)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-다운 노드(QB1)에 접속될 수 있다. 또는, 제4 트랜지스터(T4)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속될 수 있으며, 이 경우 제3 트랜지스터(T3)는 생략될 수 있다.
풀-다운 제어부(1200)는 리셋 단자(RT)에 입력되는 신호에 응답하여 제1 풀-업 노드(Q1)에 게이트 오프 전압(Voff)을 공급한다. 리셋 단자(RT)에 입력되는 신호는 후단 캐리신호일 수 있다. 풀-다운 제어부(1200)는 제5 및 제6 트랜지스터들(T5, T6)을 포함한다.
제5 및 제6 트랜지스터들(T5, T6)는 리셋 단자(RT)에 입력되는 신호에 의해 턴-온되어 제1 풀-업 노드(Q1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 오프 전압(Voff)이 공급된다. 제5 트랜지스터(T5)의 게이트 전극은 리셋 단자(RT)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제1 풀-업 노드(Q1)에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 리셋 단자(RT)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다.
풀-다운 제어부(1200)는 풀-다운 기간 동안 제1 풀-업 노드(Q1)를 게이트 오프 전압(Voff)으로 유지하고 제1 풀-다운 노드(QB1)를 게이트 온 전압(Von)으로 유지하기 위해, 제7 내지 제9 트랜지스터들(T7, T8, T9)을 포함하는 풀-다운 노드 제어부(1201)와 제10 트랜지스터(T10)를 포함할 수 있다.
풀-다운 노드 제어부(1201)는 제1 풀-업 노드(Q1)에 게이트 오프 전압(Voff)이 공급된 경우 제1 풀-다운 노드(QB1)에 게이트 온 전압(Von)을 공급한다. 풀-다운 노드 제어부(1201)는 제7 내지 제9 트랜지스터들(T7, T8, T9)을 포함한다.
제7 트랜지스터(T7)는 제2 노드(N2)에 게이트 온 전압(Von)이 공급되는 경우 턴-온되어 제1 풀-다운 노드(QB1)를 제1 전원 입력단자(VDDT)에 접속시킨다. 제7 트랜지스터(T7)의 게이트 전극은 제2 노드(N2)에 접속되고, 소스 전극은 제1 풀-다운 노드(QB1)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다.
제8 트랜지스터(T8)는 다이오드 접속되어, 제8 트랜지스터(T8)의 게이트 전극과 드레인 전극이 제1 전원 입력단자(VDDT)에 접속되고, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 이 경우, 제2 노드(N2)에는 항시 게이트 온 전압(Von)이 공급된다.
제9 트랜지스터(T9)는 제1 노드(N1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제2 노드(N2)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제9 트랜지스터(T9)가 턴-온되는 경우, 제2 노드(N2)는 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 사이의 레벨 전압을 갖게 된다. 따라서, 제9 트랜지스터(T9)가 턴-온되는 경우 제7 트랜지스터(T7)는 턴-오프되며, 제9 트랜지스터(T9)가 턴-오프되는 경우 제7 트랜지스터(T7)는 턴-온될 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제1 노드(N1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제2 노드(N2)에 접속될 수 있다. 또는, 제9 트랜지스터(T9)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속될 수 있으며, 이 경우 제3 트랜지스터(T3)는 생략될 수 있다.
제10 트랜지스터(T10)는 제1 풀-다운 노드(QB1)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제1 풀-업 노드(Q1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 오프 전압(Voff)이 공급된다. 제10 트랜지스터(T10)의 게이트 전극은 제1 풀-다운 노드(QB1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-업 노드(Q1)에 접속될 수 있다.
캐리신호 출력부(1300)는 제1 풀-업 노드(Q1)가 게이트 온 전압(Von)으로 충전된 경우, A 클럭 단자(CTA)를 통해 입력되는 A 클럭신호를 캐리신호로 출력한다. 캐리신호 출력부(1300)는 제11 및 제12 트랜지스터들(T11, T12)과 제1 부스팅 커패시터(CB1)을 포함한다. 여기서, 제11 트랜지스터(T11)는 A 스테이지의 제1 풀-업 노드(Q1)에 게이트 온 전압(Von)이 공급되는 경우 턴-온되므로 풀-업 트랜지스터로서 기능하고, 제12 트랜지스터(T12)는 제1 풀-다운 노드(QB1)에 게이트 온 전압(Von)이 공급되는 경우 턴-온되므로 풀-다운 트랜지스터로서 기능한다.
제11 트랜지스터(T11)는 제1 풀-업 노드(Q1)의 게이트 온 전압(Von)에 의해 턴-온되어 캐리신호 출력단자(COT)를 A 클럭 단자(CTA)에 접속시킨다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 경우 A 클럭 단자(CTA)에 입력되는 A 클럭신호가 캐리신호 출력단자(COT)로 출력된다. 제11 트랜지스터(T11)의 게이트 전극은 제1 풀-업 노드(Q1)에 접속되고, 소스 전극은 캐리신호 출력단자(COT)에 접속되며, 드레인 전극은 A 클럭 단자(CTA)에 접속될 수 있다.
제12 트랜지스터(T12)는 제1 풀-다운 노드(QB1)의 게이트 온 전압(Von)에 의해 턴-온되어 캐리신호 출력단자(COT)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제12 트랜지스터(T12)가 턴-온되는 경우 게이트 오프 전압(Voff)이 캐리신호 출력단자(COT)로 출력된다. 제12 트랜지스터(T12)의 게이트 전극은 제1 풀-다운 노드(QB1)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 캐리신호 출력단자(COT)에 접속될 수 있다.
제1 부스팅 커패시터(CB1)는 캐리신호 출력단자(COT)와 제1 풀-업 노드(Q1) 사이에 접속된다.
초기화부(1400)는 제1 풀-업 노드(Q1)를 초기화하기 위해, 초기화 단자(IT)에 입력되는 신호에 응답하여 제1 풀-업 노드(Q1)에 게이트 오프 전압(Voff)을 공급한다. 초기화부(1400)는 제13 트랜지스터(T13)를 포함한다. 제13 트랜지스터(T13)는 초기화 단자(IT)에 입력되는 신호에 의해 턴-온되어 제1 풀-업 노드(Q1)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제13 트랜지스터(T13)가 턴-온되는 경우, 제1 풀-업 노드(Q1)에는 게이트 오프 전압(Voff)이 공급된다. 제13 트랜지스터(T13)의 게이트 전극은 초기화 단자(IT)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 풀-업 노드(Q1)에 접속될 수 있다.
제1 내지 제13 트랜지스터들(T1~T13)의 반도체 층은 a-Si, oxide, 또는 Poly-Si을 포함할 수 있다. 또한, 도 5a에서는 제1 내지 제13 트랜지스터들(T1~T13)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 다만, 제1 내지 제13 트랜지스터들(T1~T13)이 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 6의 신호들은 수정되어야 할 것이다.
도 5b는 도 3의 제p B 스테이지를 상세히 보여주는 회로도이다. 도 5b를 참조하면, 제p B 스테이지(STB(p))는 풀-업 제어부(2100), 풀-다운 제어부(2200), 캐리신호 출력부(2300), 스캔신호 출력부(2400), 및 초기화부(2500)를 포함한다. 도 5a에서 "Q2"는 제2 풀-업 노드, "QB2"는 제2 풀-다운 노드, "N1"는 제1 노드, "N2"는 제2 노드를 지시한다.
풀-업 제어부(2100)는 제1 및 제2 스타트 단자들(ST1, ST2)에 입력되는 신호에 응답하여 제2 풀-업 노드(Q2)에 게이트 온 전압(Von)을 공급한다. 또한, 풀-업 제어부(2100)는 제2 스타트 단자(ST2)에 입력되는 신호에 응답하여 제2 풀-다운 노드(QB2)에 게이트 오프 전압(Voff)을 공급한다. 제1 스타트 단자(ST1)에 입력되는 신호는 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 캐리신호일 수 있다. 제2 스타트 단자(ST2)에 입력되는 신호는 스타트 신호 또는 전단 캐리신호일 수 있다.
풀-업 제어부(2100)는 제1, 제1' 및 제2 트랜지스터들(T1, T1', T2)을 포함한다. 제p B 스테이지(STB(p))의 제1 트랜지스터(T1)는 그의 게이트 전극이 제2 스타트 단자(ST2)에 접속되는 것을 제외하고는, 제p A 스테이지(STA(p))의 제1 트랜지스터(T1)와 실질적으로 동일하게 구현될 수 있다. 또한, 제p B 스테이지(STB(p))의 제2 트랜지스터(T2)는 제p A 스테이지(STA(p))의 제2 트랜지스터(T2)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제1 및 제2 트랜지스터들(T1, T2)에 대한 자세한 설명은 생략한다.
제1' 트랜지스터(T1')는 제1 스타트 단자(ST1)에 입력되는 신호에 의해 턴-온되어 제2 풀-업 노드(Q2)를 게이트 온 전압(Von)이 공급되는 제1 전원 입력단자(VDDT)에 접속시킨다. 이로 인해, 제1' 트랜지스터(T1')가 턴-온되는 경우, 제2 풀-업 노드(Q2)에는 게이트 온 전압(Von)이 공급된다. 제1' 트랜지스터(T1')의 게이트 전극은 제1 스타트 단자(ST1)에 접속되고, 소스 전극은 제2 풀-업 노드(Q2)에 접속되며, 드레인 전극은 제1 전원 입력단자(VDDT)에 접속될 수 있다. 또는, 제1' 트랜지스터(T1')는 다이오드 접속되어, 제1' 트랜지스터(T1')의 게이트 전극과 드레인 전극이 제1 스타트 단자(ST1)에 접속되고, 소스 전극이 제2 풀-업 노드(Q2)에 접속될 수도 있다.
풀-업 제어부(2100)는 풀-업 기간 동안 제2 풀-업 노드(Q2)를 게이트 온 전압(Von)으로 유지하고 제2 풀-다운 노드(QB2)를 게이트 오프 전압(Voff)으로 유지하기 위해, 제3 및 제4 트랜지스터들(T3, T4)을 더 포함할 수 있다. 제p B 스테이지(STB(p))의 제3 및 제4 트랜지스터들(T3, T4)는 제p A 스테이지(STA(p))의 제3 및 제4 트랜지스터들(T3, T4)과 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제3 및 제4 트랜지스터들(T3, T4)에 대한 자세한 설명은 생략한다.
풀-다운 제어부(2200)는 리셋 단자(RT)에 입력되는 신호에 응답하여 제2 풀-업 노드(Q2)에 게이트 오프 전압(Voff)을 공급한다. 리셋 단자(RT)에 입력되는 신호는 후단 캐리신호일 수 있다. 풀-다운 제어부(1200)는 제5 및 제6 트랜지스터들(T5, T6)을 포함한다. 제p B 스테이지(STB(p))의 제5 및 제6 트랜지스터들(T5, T6)는 제p A 스테이지(STA(p))의 제5 및 제6 트랜지스터들(T5, T6)과 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제5 및 제6 트랜지스터들(T5, T6)에 대한 자세한 설명은 생략한다.
풀-다운 제어부(1200)는 풀-다운 기간 동안 제2 풀-업 노드(Q2)를 게이트 오프 전압(Voff)으로 유지하고 제2 풀-다운 노드(QB2)를 게이트 온 전압(Von)으로 유지하기 위해, 제7 내지 제9 트랜지스터들(T7, T8, T9)을 포함하는 풀-다운 노드 제어부(1201)와 제10 및 제10' 트랜지스터들(T10, T10')을 포함할 수 있다. 제p B 스테이지(STB(p))의 제7 내지 제9 트랜지스터들(T7, T8, T9)은 제p A 스테이지(STA(p))의 제7 내지 제9 트랜지스터들(T7, T8, T9)과 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제7 내지 제9 트랜지스터들(T7, T8, T9)에 대한 자세한 설명은 생략한다.
제10 및 제10' 트랜지스터들(T10, T10')은 제2 풀-다운 노드(QB2)에 게이트 온 전압(Von)이 공급된 경우 턴-온되어 제2 풀-업 노드(Q2)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제10 및 제10' 트랜지스터들(T10, T10')이 턴-온되는 경우, 제2 풀-업 노드(Q2)에는 게이트 오프 전압(Voff)이 공급된다. 제10 트랜지스터(T10)의 게이트 전극은 제2 풀-다운 노드(QB2)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제2 풀-업 노드(Q2)에 접속될 수 있다. 제10' 트랜지스터(T10')의 게이트 전극은 제2 풀-다운 노드(QB2)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속될 수 있다.
캐리신호 출력부(2300)는 제2 풀-업 노드(Q2)가 게이트 온 전압(Von)으로 충전된 경우, B 클럭 단자(CTB)를 통해 입력되는 B 클럭신호를 캐리신호로 출력한다. 캐리신호 출력부(2300)는 제11 및 제12 트랜지스터들(T11, T12)과 제2 부스팅 커패시터(CB2)를 포함한다.
제p B 스테이지(STB(p))의 제11 트랜지스터(T11)는 그의 드레인 전극이 B 클럭 단자(CTB)에 접속되는 것을 제외하고는, 제p A 스테이지(STA(p))의 제11 트랜지스터(T11)와 실질적으로 동일하게 구현될 수 있다. 또한, 제p B 스테이지(STB(p))의 제12 트랜지스터(T2) 및 제2 부스팅 커패시터(CB2)는 제p A 스테이지(STA(p))의 제12 트랜지스터(T12) 및 제1 부스팅 커패시터(CB1)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 제11 및 제12 트랜지스터들(T11, T12)과 제2 부스팅 커패시터(CB2)에 대한 자세한 설명은 생략한다.
스캔신호 출력부(2400)는 제2 풀-업 노드(Q2)가 게이트 온 전압(Von)으로 충전된 경우, B 클럭 단자(CTB)를 통해 입력되는 B 클럭신호를 스캔신호로 출력한다. 스캔신호 출력부(2400)는 제14 및 제15 트랜지스터들(T14, T15)을 포함한다.
제14 트랜지스터(T14)는 제2 풀-업 노드(Q2)의 게이트 온 전압(Von)에 의해 턴-온되어 스캔신호 출력단자(SOT)를 B 클럭 단자(CTB)에 접속시킨다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우 B 클럭 단자(CTB)에 입력되는 B 클럭신호가 스캔신호 출력단자(SOT)로 출력된다. 제14 트랜지스터(T14)의 게이트 전극은 제2 풀-업 노드(Q2)에 접속되고, 소스 전극은 스캔신호 출력단자(COT)에 접속되며, 드레인 전극은 B 클럭 단자(CTB)에 접속될 수 있다.
제15 트랜지스터(T15)는 제2 풀-다운 노드(QB2)의 게이트 온 전압(Von)에 의해 턴-온되어 스캔신호 출력단자(SOT)를 제2 전원 입력단자(VSST)에 접속시킨다. 이로 인해, 제15 트랜지스터(T15)가 턴-온되는 경우 게이트 오프 전압(Voff)이 스캔신호 출력단자(SOT)로 출력된다. 제15 트랜지스터(T15)의 게이트 전극은 제2 풀-다운 노드(QB2)에 접속되고, 소스 전극은 제2 전원 입력단자(VSST)에 접속되며, 드레인 전극은 스캔신호 출력단자(SOT)에 접속될 수 있다.
제p B 스테이지(STB(p))초기화부(2500)는 제p A 스테이지(STA(p))의 초기화부(1400)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제p B 스테이지(STB(p))의 초기화부(2500)에 대한 자세한 설명은 생략한다.
제1 내지 제15 트랜지스터들(T1~T15)의 반도체 층은 a-Si, oxide, 또는 Poly-Si을 포함할 수 있다. 또한, 도 5b에서는 제1 내지 제15 트랜지스터들(T1~T15)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 다만, 제1 내지 제15 트랜지스터들(T1~T15)이 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 7의 신호들은 수정되어야 할 것이다.
한편, B 스테이지들(STB(1)~STB(n)) 각각은 스캔라인에 접속되므로 스캔신호 출력부를 필요로 하는 반면에, A 스테이지들(STA(1)~STA(n)) 각각은 스캔라인에 접속되지 않으므로 스캔신호 출력부를 필요로 하지 않는다. 특히, B 스테이지들(STB(1)~STB(n)) 각각의 스캔신호 출력부(2400)의 제14 및 제15 트랜지스터들(T14, T15)은 스캔신호를 안정적으로 출력하기 위해 다른 트랜지스터들에 비해 크기가 크다. 그러므로, 본 발명의 실시예는 제14 및 제15 트랜지스터들(T14, T15)을 포함하지 않는 A 스테이지들(STA(1)~STA(n))의 크기를 제14 및 제15 트랜지스터들(T14, T15)을 포함하는 B 스테이지들의 크기에 비해 많이 줄일 수 있다. 즉, 본 발명의 실시예는 제1 쉬프트 레지스터(100)의 크기를 제2 쉬프트 레지스터(200)의 크기에 비해 많이 줄일 수 있다.
따라서, 본 발명의 실시예는 종래보다 제1 쉬프트 레지스터의 크기를 줄임으로써 스캔 구동부(30)의 크기를 종래에 비해 크게 줄일 수 있으므로, 표시장치의 베젤의 크기를 줄일 수 있다.
도 6은 제p A 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p A 스테이지의 제1 풀-업 노드 전압, 제1 풀-다운 노드 전압, 제p A 스테이지의 출력 단자로 출력되는 신호, 및 A 클럭 라인들에 공급되는 A 클럭신호들을 보여주는 파형도이다. 도 6에는 제N 프레임 기간의 액티브 기간(ACT) 및 센싱 기간(SEN)과 제N+1 프레임 기간의 액티브 기간(ACT) 동안 제p A 스테이지(STA(p))의 스타트 단자(ST)에 입력되는 제p-2 A 스테이지(STA(p-2))의 캐리신호 출력단자(COT)로부터 출력되는 제p-2 캐리신호(CAp-2), 제p A 스테이지(STA(p))의 초기화 단자(IT)에 입력되는 초기화 신호(INI), 6 상의 A 클럭신호들(CLKA1~CLKA6), 제p A 스테이지(STA(p))의 제1 풀-업 노드(Q1)의 전압(VQA), 제p A 스테이지(STA(p))의 제1 풀-다운 노드(QB1)의 전압(VQBA), 및 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 제p 캐리신호(CAp)가 나타나 있다.
또한, 도 6에서는 제1 내지 제p-1 A 스테이지들(STA(1)~STA(p-1))이 액티브 기간(ACT) 동안 캐리신호들을 순차적으로 출력하고, 제p 내지 제n A 스테이지들(STA(p)~STA(n))이 액티브 기간(ACT) 동안 캐리신호를 출력하지 않으며, 제p A 스테이지(STA(p))가 센싱 기간(SEN) 동안 캐리신호를 출력하는 것을 중심으로 설명하였음에 주의하여야 한다. 또한, 제p A 스테이지(STA(p))의 A 클럭 단자(CTA)는 A 클럭 라인들(CLAs) 중에 제4 A 클럭신호(CLKA4)가 공급되는 제4 A 클럭 라인에 접속된 것을 중심으로 설명하였음에 주의하여야 한다.
도 6을 참조하면, 6 상의 A 클럭신호들(CLKA1~CLKA6)은 순차적으로 위상이 지연된다. 다만, 6 상의 A 클럭신호들(CLKA1~CLKA6)은 도 6과 같이 액티브 기간(ACT)의 일부 기간 동안에만 순차적으로 위상이 지연된다. 또한, 6 상의 A 클럭신호들(CLKA1~CLKA6) 중 어느 하나의 클럭신호만이 센싱 기간(SEN) 동안 펄스를 발생한다.
이하에서는, 도 5a 및 도 6을 결부하여 제p A 스테이지(STA(p))의 동작을 간략히 설명한다.
제N 프레임 기간의 액티브 기간(ACT) 동안 제p-2 캐리신호(CAp-2)가 스타트 단자(ST)에 입력되는 경우, 제p A 스테이지(STA(p))는 풀-업된다. 즉, 제N 프레임 기간의 액티브 기간(ACT) 동안 제p-2 캐리신호(CAp-2)가 제p A 스테이지(STA(p))의 스타트 단자(ST)에 입력되는 경우, 제1 풀-업 노드(Q1)는 게이트 온 전압(Von)으로 충전되고, 제1 풀-다운 노드(QB1)는 게이트 오프 전압(Voff)으로 방전된다.
하지만, 제p A 스테이지(STA(p))가 풀-업된 이후에 A 클럭신호들(CLKA1~CLKA6)은 더이상 순차적으로 위상이 지연되도록 공급되지 않으므로, 제p A 스테이지(STA(p))의 A 클럭 단자(CTA)에는 제4 A 클럭신호(CLKA4)의 펄스가 입력되지 않는다. 그 결과, 제p A 스테이지(STA(p))는 캐리신호를 출력하지 않으며, 제p A 스테이지(STA(p))는 풀-업된 상태를 유지한다.
또한, 제p+1 A 스테이지(STA(p+1)) 역시 제p-1 캐리신호에 의해 풀-업되어 풀-업된 상태를 유지하나, 제p+1 A 스테이지(STA(p+1))의 A 클럭 단자(CTA)에는 A 클럭신호의 펄스가 입력되지 않으므로, 캐리신호를 출력하지 않는다. 제p 및 제p+1 A 스테이지(STA(p), STA(p+1))가 캐리신호를 출력하지 않으므로, 제p+2 내지 제n A 스테이지들(STA(p+2)~STA(n)) 각각은 스타트 단자를 통해 전단 캐리신호를 입력받지 못한다. 따라서, 제p+2 내지 제n A 스테이지들(STA(p+2)~STA(n))은 풀-업되지 않는다. 결국, 제p 내지 제n A 스테이지들(STA(p)~STA(n))는 캐리신호를 출력하지 않는다.
제N 프레임 기간의 센싱 기간(SEN) 동안 제4 A 클럭신호(CLKA4)의 펄스가 발생한다. 제p A 스테이지(STA(p))는 풀-업된 상태를 유지하므로, A 클럭 단자(CTA)를 통해 제4 A 클럭신호(CLKA4)의 펄스가 입력되는 경우, 제p A 스테이지(STA(p))의 제1 풀-업 노드(Q1)는 제1 부스팅 커패시터(CB1)에 의해 부트 스트래핑되어 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로 충전된다. 이로 인해, 제p A 스테이지(STA(p))의 제11 트랜지스터(T11)는 완전히 턴-온되므로, 제4 A 클럭신호(CLKA4)의 펄스에 동기화되는 게이트 온 전압(Von)의 펄스를 갖는 제p 캐리신호(CAp)를 출력한다.
그리고 나서, 제N+1 프레임 기간의 액티브 기간(ACT)의 초기에 초기화 신호(INI)가 초기화 단자(IT)로 입력되는 경우, 제p 및 제p+1 A 스테이지(STA(p), STA(p+1))는 풀-다운된다. 즉, 초기화 신호(INI)가 제p 및 제p+1 A 스테이지들(STA(p), STA(p+1)) 각각의 초기화 단자(IT)로 입력되는 경우, 제1 풀-업 노드(Q1)는 게이트 오프 전압(Voff)으로 방전되고, 제1 풀-다운 노드(QB1)는 게이트 온 전압(Von)으로 충전된다.
도 7은 제p B 스테이지의 스타트 단자 및 초기화 단자에 입력되는 신호들, 제p B 스테이지의 제2 풀-업 노드 전압과 제2 풀-다운 노드 전압, 제p B 스테이지의 출력 단자로 출력되는 신호, 및 B 클럭 라인들에 공급되는 B 클럭신호들을 보여주는 파형도이다. 도 7에는 제N 프레임 기간의 액티브 기간(ACT) 및 센싱 기간(SEN)과 제N+1 프레임 기간의 액티브 기간(ACT) 동안 제p B 스테이지(STB(p))의 초기화 단자(IT)에 입력되는 초기화 신호(INI), 제p B 스테이지(STB(p))의 스타트 단자(ST)에 입력되는 제p-2 B 스테이지(STB(p-2))의 캐리신호 출력단자(COT)로부터 출력되는 제p-2 캐리신호(CBp-2), 제p B 스테이지(STB(p))의 리셋 단자(RT)에 입력되는 제p+2 B 스테이지(STB(p+2))의 캐리신호 출력단자(COT)로부터 출력되는 제p+2 캐리신호(CBp+2), 6 상의 B 클럭신호들(CLKB1~CLKB6), 제p B 스테이지(STB(p))의 제2 풀-업 노드(Q2)의 전압(VQB), 제p B 스테이지(STB(p))의 제2 풀-다운 노드(QB2)의 전압(VQBB), 제p A 스테이지(STA(p))의 캐리신호 출력단자(COT)로부터 출력되는 제p 캐리신호(CAp), 및 제p B 스테이지(STB(p))의 스캔신호 출력단자(SOT)로부터 출력되는 제p 스캔신호(SCANp)가 나타나 있다.
또한, 도 7에서는 제1 내지 제n B 스테이지들(STB(1)~STB(p-1))은 액티브 기간(ACT) 동안 스캔신호들과 캐리신호들을 출력하고, 제p B 스테이지(STB(p))만이 센싱 기간(SEN) 동안 스캔신호를 출력하는 것을 중심으로 설명하였음에 주의하여야 한다. 또한, 제p B 스테이지(STB(p))의 B 클럭 단자(CTB)는 B 클럭 라인들(CLBs) 중에 제4 B 클럭신호(CLKB4)가 공급되는 제4 B 클럭 라인에 접속된 것을 중심으로 설명하였음에 주의하여야 한다.
도 7을 참조하면, 6 상의 B 클럭신호들(CLKB1~CLKB6)은 액티브 기간(ACT) 동안 순차적으로 위상이 지연된다. 6 상의 B 클럭신호들(CLKB1~CLKB6) 중 어느 하나의 클럭신호만이 센싱 기간(SEN) 동안 펄스를 발생한다. 한편, 센싱 기간(SEN) 동안 A 클럭신호들(CLKA1~CLKA6) 중 어느 하나의 클럭신호의 펄스의 폭을 제1 펄스 폭이라 하고, B 클럭신호들(CLKB1~CLKB6)중 어느 하나의 클럭신호의 펄스의 폭을 제2 펄스 폭이라고 가정하자. 이 경우, 센싱 기간(SEN) 동안 어느 하나의 A 클럭신호의 펄스는 스캔신호를 출력하기 위한 펄스가 아니고 어느 하나의 B 스테이지를 풀-업시키기 위한 펄스이므로, 제1 펄스 폭은 제2 펄스 폭보다 좁을 수 있다.
이하에서는, 도 5b 및 도 7을 결부하여 제p B 스테이지(STB(p))의 동작을 간략히 설명한다.
제N 프레임 기간의 액티브 기간(ACT) 동안 제p-2 캐리신호(CBp-2)가 제p B 스테이지(STB(p))의 제2 스타트 단자(ST2)에 입력되는 경우, 제p B 스테이지(STB(p))는 풀-업된다. 즉, 제p-2 캐리신호(CBp-2)가 제p B 스테이지(STB(p))의 제2 스타트 단자(ST2)에 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 온 전압(Von)으로 충전되고, 제2 풀-다운 노드(QB2)는 게이트 오프 전압(Voff)으로 방전된다.
그리고 나서, 제N 프레임 기간의 액티브 기간(ACT) 동안 제p B 스테이지(STB(p))의 B 클럭 단자(CTB)에 제4 B 클럭신호(CLKB4)가 입력되는 경우, 제2 풀-업 노드(Q2)는 제2 부스팅 커패시터(CB2)에 의해 부트 스트래핑되어 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로 충전된다. 이로 인해, 제p A 스테이지(STA(p))의 제14 트랜지스터(T14)는 완전히 턴-온되므로, 제4 A 클럭신호(CLKA4)의 펄스에 동기화되는 게이트 온 전압(Von)의 펄스를 갖는 제p 스캔신호(SCANp)를 출력한다.
그리고 나서, 제N 프레임 기간의 액티브 기간(ACT) 동안 제p B 스테이지(STB(p))의 리셋 단자(RT)에 제p+2 캐리신호(CBp+2)가 입력되는 경우, 제p B 스테이지(STB(p))는 풀-다운된다. 즉, 제p+2 캐리신호(CBp+2)가 제p B 스테이지(STB(p))의 리셋 단자(RT)에 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 오프 전압(Voff)으로 방전되고, 제2 풀-다운 노드(QB2)는 게이트 온 전압(Von)으로 충전된다.
제N 프레임 기간의 센싱 기간(SEN) 동안 제p A 스테이지(STA(p))의 제p 캐리신호(CAp)가 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에 입력되는 경우, 제p B 스테이지(STB(p))는 풀-업된다. 즉, 제p A 스테이지(STA(p))의 제p 캐리신호(CAp)가 제p B 스테이지(STB(p))의 제1 스타트 단자(ST1)에 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 온 전압(Von)으로 충전되고, 제2 풀-다운 노드(QB2)는 게이트 오프 전압(Voff)으로 방전된다.
그리고 나서, 제N 프레임 기간의 센싱 기간(SEN) 동안 제p B 스테이지(STB(p))의 B 클럭 단자(CTB)에 제4 B 클럭신호(CLKB4)가 입력되는 경우, 제2 풀-업 노드(Q2)는 제2 부스팅 커패시터(CB2)에 의해 부트 스트래핑되어 게이트 온 전압(Von)보다 높은 레벨의 전압(Von')으로 충전된다. 이로 인해, 제p A 스테이지(STA(p))의 제14 트랜지스터(T14)는 완전히 턴-온되므로, 제4 A 클럭신호(CLKA4)의 펄스에 동기화되는 게이트 온 전압(Von)의 펄스를 갖는 제p 스캔신호(SCANp)를 출력한다.
그리고 나서, 제N+1 프레임 기간의 액티브 기간(ACT)의 초기에 초기화 신호(INI)가 초기화 단자(IT)로 입력되는 경우, 제p B 스테이지(STB(p))는 풀-다운된다. 즉, 초기화 신호(INI)가 제p B 스테이지(STB(p))의 초기화 단자(IT)로 입력되는 경우, 제2 풀-업 노드(Q2)는 게이트 오프 전압(Voff)으로 방전되고, 제2 풀-다운 노드(QB2)는 게이트 온 전압(Von)으로 충전된다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 액티브 기간(ACT) 동안 스캔라인들에 스캔신호들을 순차적으로 출력하고, 센싱 기간(SEN) 동안 스캔라인들 중 어느 하나에 스캔신호를 출력할 수 있다. 그 결과, 본 발명의 실시 예는 매 프레임 기간의 센싱 기간(SEN)마다 어느 한 스캔라인에 접속된 화소(P)들 각각의 구동 트랜지스터(DT)의 소스 전압을 센싱할 수 있다.
특히, 본 발명의 실시 예는 도 4와 같이 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력한다. 이때, 센싱 기간(SEN) 동안 어느 스캔라인에 스캔신호를 출력할 것인지는 도 6 및 도 7에서 설명한 바와 같이 A 클럭신호들과 B 클럭신호들에 의해 결정된다. 타이밍 제어부(40)가 A 클럭신호들과 B 클럭신호들을 생성하여 스캔 구동부(30)로 출력하므로, 매 프레임 기간마다 A 클럭신호들과 B 클럭신호들을 변경해줌으로써, 본 발명의 실시 예는 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력할 수 있다.
예를 들어, 타이밍 제어부(40)는 액티브 기간(ACT)들 동안 공급될 A 클럭신호들의 위상 지연 횟수들과 센싱 기간(SEN)들 동안 공급될 A 클럭신호들와 B 클럭신호들 중 어느 클럭신호들에 펄스를 발생할지에 대한 정보가 저장된 내장 메모리를 포함할 수 있다. 이 경우, 타이밍 제어부(40)는 내장 메모리에 미리 저장된 위상 지연 횟수들과 펄스 발생 정보에 따라 A 클럭신호들과 B 클럭신호들을 도 4와 같이 매 프레임 기간마다 변경하여 출력할 수 있다. 그러므로, 본 발명의 실시 예는 센싱 기간(SEN)들 동안 스캔라인들에 스캔신호들을 비순차적인 순서로 출력할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: 데이터 구동부
21: 소스 드라이브 IC 22: 센싱부
30: 스캔 구동부 40: 타이밍 제어부
50: 디지털 데이터 변환부 100: 제1 쉬프트 레지스터
200: 제2 쉬프트 레지스터

Claims (12)

  1. 종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및
    종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고,
    상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며,
    상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 하는 스캔 구동부.
  2. 제 1 항에 있어서,
    1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고,
    상기 B 스테이지들은 상기 액티브 기간 동안 상기 스캔신호들을 상기 스캔라인들에 순차적으로 출력하며,
    상기 B 스테이지들 중 어느 하나는 상기 센싱 기간 동안 스캔신호를 스캔라인에 출력하는 것을 특징으로 하는 스캔 구동부.
  3. 제 2 항에 있어서,
    상기 액티브 기간의 상기 스캔신호들 각각의 펄스 폭은 상기 센싱 기간의 상기 스캔신호의 펄스 폭보다 좁은 것을 특징으로 하는 스캔 구동부.
  4. 제 1 항에 있어서,
    1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고,
    상기 A 스테이지들의 일부는 상기 액티브 기간의 일부 기간 동안 상기 캐리신호들을 상기 B 스테이지들의 일부에 순차적으로 출력하며,
    상기 A 스테이지들 중 어느 하나는 상기 센싱 기간 동안 상기 캐리신호를 상기 B 스테이지들 중 어느 하나에 출력하는 것을 특징으로 하는 스캔 구동부.
  5. 제 1 항에 있어서,
    1 프레임 기간은 액티브 기간과 센싱 기간을 포함하고,
    상기 A 스테이지들에 공급되는 A 클럭신호들은 상기 액티브 기간의 일부 기간 동안에만 순차적으로 지연되도록 발생하며,
    상기 A 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제1 펄스 폭으로 발생하는 것을 특징으로 하는 스캔 구동부.
  6. 제 5 항에 있어서,
    상기 B 스테이지들에 공급되는 B 클럭신호들은 상기 액티브 기간 내내 순차적으로 지연되도록 발생하며,
    상기 B 클럭신호들 중 어느 하나는 상기 센싱 기간 동안 제2 펄스 폭을 발생하는 것을 특징으로 하는 스캔 구동부.
  7. 제 6 항에 있어서,
    상기 제1 펄스 폭은 상기 제2 펄스 폭보다 좁은 것을 특징으로 하는 스캔 구동부.
  8. 제 1 항에 있어서,
    상기 A 스테이지들 각각은,
    제1 풀-업 노드 및 제1 풀-다운 노드;
    상기 제1 풀-업 노드의 전압에 따라 A 클럭 단자로 입력되는 상기 A 클럭신호들 중 어느 하나를 캐리신호 출력단자로 출력하는 제1 풀-업 트랜지스터;
    상기 제1 풀-다운 노드의 전압에 따라 상기 캐리신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제1 풀-다운 트랜지스터;
    스타트 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제1 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-업 제어부;
    리셋 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제1 풀-다운 제어부; 및
    초기화 단자로 입력되는 신호에 따라 상기 제1 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함하는 것을 특징으로 하는 스캔 구동부.
  9. 제 8 항에 있어서,
    상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고,
    상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며,
    상기 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호인 것을 특징으로 하는 스캔 구동부.
  10. 제 1 항에 있어서,
    상기 B 스테이지들 각각은,
    제2 풀-업 노드 및 제2 풀-다운 노드;
    상기 제2 풀-업 노드의 전압에 따라 B 클럭 단자로 입력되는 상기 B 클럭신호들 중 어느 하나를 스캔신호 출력단자로 출력하는 제2 풀-업 트랜지스터;
    상기 제2 풀-다운 노드의 전압에 따라 상기 스캔신호 출력단자를 게이트 오프 전압이 공급되는 전압 입력단자에 접속시키는 제2 풀-다운 트랜지스터;
    제1 및 제2 스타트 단자들로 입력되는 신호들에 따라 상기 제2 풀-업 노드에 게이트 온 전압을 공급하고, 상기 제2 풀-다운 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-업 제어부;
    리셋 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 제2 풀-다운 제어부; 및
    초기화 단자로 입력되는 신호에 따라 상기 제2 풀-업 노드에 상기 게이트 오프 전압을 공급하는 초기화부를 포함하는 것을 특징으로 하는 스캔 구동부.
  11. 제 10 항에 있어서,
    상기 초기화 단자로 입력되는 신호는 매 프레임 기간의 초기에 발생하는 초기화 신호이고,
    상기 리셋 단자로 입력되는 신호는 후단 스테이지의 캐리 신호이며,
    상기 제1 스타트 단자로 입력되는 신호는 상기 A 스테이지들 중 어느 하나의 출력 단자로부터 출력되는 신호이고,
    상기 제2 스타트 단자로 입력되는 신호는 상기 초기화 신호가 발생한 이후에 발생하는 스타트 신호, 또는 전단 스테이지의 캐리 신호인 것을 특징으로 하는 스캔 구동부.
  12. 데이터라인들 및 스캔라인들에 접속되는 화소들을 구비하는 표시패널;
    상기 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부; 및
    상기 스캔라인들에 스캔신호들을 공급하는 스캔 구동부를 구비하고,
    상기 스캔 구동부는,
    종속적으로 접속되어 캐리신호들을 출력하는 A 스테이지들을 포함하는 제1 쉬프트 레지스터; 및
    종속적으로 접속되어 스캔신호들을 출력하는 B 스테이지들을 포함하는 제2 쉬프트 레지스터를 구비하고,
    상기 A 스테이지들의 캐리신호들은 상기 B 스테이지들에 입력되고, 상기 B 스테이지들의 스캔신호들은 스캔라인들로 출력되며,
    상기 제1 쉬프트 레지스터의 크기는 상기 제2 쉬프트 레지스터의 크기보다 작은 것을 특징으로 표시장치.
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