KR20120122596A

KR20120122596A - 입체영상 표시장치

Info

Publication number: KR20120122596A
Application number: KR1020110040839A
Authority: KR
Inventors: 황광조; 김석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-04-29
Filing date: 2011-04-29
Publication date: 2012-11-07
Also published as: KR101806504B1

Abstract

본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다. 본 발명의 입체영상 표시장치는 데이터 라인들과, 상기 데이터 라인들과 교차되는 게이트 라인들과, 상기 게이트 라인들과 나란한 리셋 라인들이 형성되고, 상기 데이터 라인들 및 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널; 입력된 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동부; 및 상기 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하고, 상기 게이트 펄스보다 펄스 폭이 넓은 리셋 펄스를 상기 리셋 라인들에 순차적으로 출력하는 쉬프트 레지스터를 포함하는 게이트 구동부를 구비하고, 상기 쉬프트 레지스터는, 제k(k는 1≤k≤n을 만족하는 자연수, n은 상기 표시패널의 게이트 라인 수) 게이트 라인에 제k 게이트 펄스를 출력하고, 제k 리셋 라인보다 이전 리셋 라인에 제k 리셋 펄스를 출력하는 제k 스테이지를 포함하는 것을 특징으로 한다.

Description

입체영상 표시장치{STEREOSCOPIC IMAGE DISPLAY DEVICE}

본 발명은 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다.

입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 입체영상을 표시한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현한다. 또는, 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하여 표시하고, 액정셔터안경을 사용하여 입체영상을 구현한다. 무안경 방식은 일반적으로 패럴렉스 베리어, 렌티큘러 렌즈 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.

도 1은 패턴 리타더 방식의 입체영상 표시장치를 나타낸 도면이다. 도 1의 패턴 리타더 방식의 입체영상 표시장치는 표시패널(3) 상에 배치된 패턴 리타더(Patterned Retarder)(5)의 편광 특성과, 사용자가 착용한 편광 안경(6)의 편광특성을 이용하여 입체영상을 구현한다. 패턴 리타더 방식의 입체영상 표시장치는 표시패널(3)에서 이웃하는 라인들에 좌안 이미지(L)와 우안 이미지(R)를 표시하고 패턴 리타더(5)를 통해 편광 안경(6)에 입사되는 편광특성을 스위칭한다. 패턴 리타더 방식의 입체영상 표시장치는 좌안 이미지(L)의 편광 특성과 우안 이미지(R)의 편광 특성을 다르게 하여 사용자가 보는 좌안 이미지(L)와 우안 이미지(R)를 공간적으로 분할함으로써, 3D 영상을 구현할 수 있다. 도 1에서 도면부호 '1'은 표시패널(3)에 빛을 조사하는 백라이트 유닛을, 도면부호 '2' 및 '4'는 선편광을 선택하기 위해 표시패널(3)의 상판과 하판에 각각에 부착되는 편광필름을 나타낸다.

패턴 리타더 방식의 입체영상 표시장치는 상하 시야각 위치에서 발생되는 크로스토크(Crosstalk)로 인해 3D 영상의 시인성이 떨어지는 단점이 있다. 사용자의 좌안에 좌안 이미지의 빛만 통과하고 사용자의 우안에 우안 이미지의 빛만 통과하여야 사용자는 최적의 입체영상을 시청할 수 있다. 하지만, 사용자의 좌안(또는 우안)에 좌안 이미지의 빛과 우안 이미지의 빛이 모두 입사될 때 사용자는 좌안(또는 우안)을 통해 좌안 영상과 우안 영상의 빛을 동시에 보는 3D 크로스토크(Crosstalk)를 느끼게 된다. 사용자가 표시패널(3)을 정면이 아닌 위 또는 아래에서 바라볼 때, 정면 시야각 대비 소정의 각도 이상으로 큰 상하 시야각에서부터 크로스토크가 발생한다. 따라서, 패턴 리타더 방식의 입체영상 표시장치에서 크로스토크 없는 3D 영상을 볼 수 있는 상하 시야각은 좁다는 단점이 있었다.

일본 공개특허공보 제2002-185983호는 패턴 리타더 방식의 입체영상 표시장치의 상하 시야각을 넓히기 위한 방법으로 도 2와 같이 패턴 리타더(5)에 블랙 스트라이프(Black Stripe, BS)를 형성하는 방법을 제안한 바 있다. 사용자가 입체영상 표시장치로부터 일정 거리(D)만큼 떨어진 위치에서 그 입체영상 표시장치를 관찰할 때, 이론적으로 크로스토크가 발생하지 않는 상하 시야각(α)은 표시패널(3)에 형성된 블랙 매트릭스(Black Matrix, BM)의 사이즈, 패턴 리타더(5)에 형성된 블랙 스트라이프(BS)의 사이즈, 및 표시패널(3)과 패턴 리타더(5) 간의 거리(S)에 의존한다. 상하 시야각(α)은 블랙 매트릭스(BM)의 사이즈와 블랙 스트라이프(BS)의 사이즈가 커질수록 넓어지며, 표시패널(3)과 패턴 리타더(5) 간의 거리가 작을수록 넓어진다.

하지만, 패턴 리타더(5)에 블랙 스트라이프(BS)가 형성된 입체영상 표시장치는 블랙 스트라이프(BS)로 인하여 기존의 2D만을 표시하는 표시장치보다 휘도가 많이 낮아지게 된다. 또한, 패턴 리타더(5)에 블랙 스트라이프(BS)가 형성된 입체영상 표시장치는 표시패널(3)에 패턴 리타더(5)를 부착시 정밀한 정렬이 요구된다. 패턴 리타더(5)가 정확히 정렬되지 않으면, 블랙 스트라이프(BS)가 제역할을 못하기 때문에, 좌안 영상이 우안에 보여지거나 우안 영상이 좌안에 보여지게 된다. 따라서, 좌안 영상과 우안 영상이 겹쳐보이는 크로스토크가 발생할 수 있다.

이러한 일본 공개특허공보 제2002-185983호에 개시된 입체영상 표시장치의 문제점들을 해결하기 위해, 표시패널의 픽셀들 중 일부를 액티브(active) 블랙 스트라이프(BS)로 제어하는 기술이 제안되고 있다. 액티브(active) 블랙 스트라이프(BS)로 제어하는 기술의 경우, 표시패널의 픽셀들 각각은 데이터를 표시하는 픽셀과 블랙 스트라이프(BS)로 제어되는 픽셀을 포함한다. 데이터를 표시하는 픽셀만이 3D 영상만을 표시하므로 3D 휘도 손실을 방지하기 위하여, 데이터를 표시하는 픽셀은 일반적으로 블랙 스트라이프(BS)로 제어되는 픽셀보다 크게 형성된다. 따라서, 데이터를 표시하는 픽셀의 액정셀 용량이 블랙 스트라이프(BS)로 제어되는 픽셀의 액정셀 용량보다 크다. 데이터를 표시하는 픽셀의 액정셀에 충전되는 전압과 블랙 스트라이프(BS)로 제어되는 픽셀의 액정셀에 충전되는 전압은 TFT(Thin Film Transistor)의 기생용량으로 인해 발생되는 킥백 전압(Kickback Voltage, 또는 Feed Through Voltage, △Vp)에 영향을 받는다. 킥백 전압(△Vp)은 수학식 1과 같다.

수학식 1을 참조하면, 'Cgd'는 게이트 라인에 접속된 TFT의 게이트 전극과 액정셀의 화소 전극에 접속된 TFT의 드레인 전극 사이에 형성되는 기생용량, 'Clc'는 액정셀의 용량, 'Cst'는 스토리지 캐패시터의 용량을 의미한다. △Vg는 게이트 라인에 공급되는 게이트 펄스의 제1 게이트 하이 전압(VGH)과 제1 게이트 로우 전압(VGL)의 차전압이다.

수학식 1에서, 데이터를 표시하는 픽셀의 액정셀 용량(Clc)과 블랙 스트라이프(BS)로 제어되는 픽셀의 액정셀 용량(Clc)이 차이가 나므로, 데이터를 표시하는 픽셀의 킥백 전압(ΔVp)과 블랙 스트라이프(BS)로 제어되는 픽셀의 킥백 전압(ΔVp)에 차이가 발생한다. 즉, 블랙 스트라이프(BS)로 제어되는 픽셀의 킥백 전압(ΔVp)이 데이터를 표시하는 픽셀의 킥백 전압(ΔVp)보다 더 크게 발생한다. 킥백 전압(ΔVp)으로 인하여 블랙 스트라이프(BS)로 제어되는 픽셀의 액정셀에 충전된 전압이 큰 폭으로 하강하므로, 블랙 스트라이프(BS)로 제어되는 픽셀이 완벽한 블랙 계조를 표시하지 못하는 문제가 발생한다. 즉, 블랙 스트라이프(BS)로 제어되는 픽셀이 블랙 스트라이프(BS)로서 제 역할을 하지 못하게 된다. 따라서, 사용자의 상하 시야각을 넓힐 수 있는 블랙 스트라이프(BS)의 효과가 반감되기 때문에, 사용자의 상하 시야각이 넓어질수록 크로스토크가 높아지는 문제가 발생한다.

본 발명은 블랙 스트라이프로 제어되는 픽셀의 킥백 전압을 줄일 수 있는 입체영상 표시장치를 제공한다.

본 발명의 입체영상 표시장치는 데이터 라인들과, 상기 데이터 라인들과 교차되는 게이트 라인들과, 상기 게이트 라인들과 나란한 리셋 라인들이 형성되고, 상기 데이터 라인들 및 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널; 입력된 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동부; 및 상기 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하고, 상기 게이트 펄스보다 펄스 폭이 넓은 리셋 펄스를 상기 리셋 라인들에 순차적으로 출력하는 쉬프트 레지스터를 포함하는 게이트 구동부를 구비하고, 상기 쉬프트 레지스터는, 제k(k는 1≤k≤n을 만족하는 자연수, n은 상기 표시패널의 게이트 라인 수) 게이트 라인에 제k 게이트 펄스를 출력하고, 제k 리셋 라인보다 이전 리셋 라인에 제k 리셋 펄스를 출력하는 제k 스테이지를 포함하는 것을 특징으로 한다.

본 발명은 블랙 스트라이프로 제어되는 픽셀에 공급되는 리셋 펄스의 게이트 하이 전압과 게이트 로우 전압의 차전압을 최소화한다. 그 결과, 본 발명은 블랙 스트라이프로 제어되는 픽셀의 킥백전압을 줄일 수 있고, 블랙 스트라이프로 제어되는 픽셀에 완벽한 블랙 계조를 표시할 수 있다. 이로 인해, 본 발명은 상하 시야각이 넓어지는 경우에 발생하는 크로스토크를 줄일 수 있고, 결국 입체영상을 시청할 수 있는 상하 시야각이 넓어진다.

또한, 본 발명은 하나의 회로를 이용하여 게이트 펄스와 리셋 펄스를 발생한다. 그 결과, 본 발명은 쉬프트 레지스터의 구동 주파수 증가 없이 2D 모드에서 데이터를 표시하는 픽셀과 블랙 스트라이프로 제어되는 픽셀에 영상을 표시하고, 3D 모드에서 데이터를 표시하는 픽셀에 영상을 표시하고 블랙 스트라이프로 제어되는 픽셀에 블랙 계조를 표시할 수 있다. 이로 인해, 본 발명은 쉬프트 레지스터의 회로 비용을 절감할 수 있다. 나아가, 본 발명은 쉬프트 레지스터의 회로의 개수를 줄일 수 있으므로 쉬프트 레지스터의 회로 집적도를 낮출 수 있을 뿐만 아니라, 쉬프트 레지스터의 신뢰성을 높일 수 있다.

도 1은 패턴 리타더 방식의 입체영상 표시장치를 나타내는 도면이다.
도 2는 패턴 리타더에 블랙 스트라이프가 형성된 입체영상 표시장치를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다.
도 4는 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다.
도 5는 GIP 방식으로 형성된 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 컨트롤러를 보여주는 블록도이다.
도 6은 본 발명의 실시예에 따른 표시패널의 픽셀들 중 일부를 상세히 보여주는 회로도이다.
도 7은 2D 모드에서 도 6의 서브 픽셀에 공급되는 게이트 펄스, 리셋 펄스, 데이터 전압, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다.
도 8은 2D 모드에서 픽셀의 표시 내용을 보여주는 도면이다.
도 9는 3D 모드에서 도 6의 서브 픽셀에 공급되는 게이트 펄스, 리셋 펄스, 데이터 전압, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다.
도 10은 3D 모드에서 픽셀의 표시 내용을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 보여주는 도면이다.
도 12는 도 11의 제k 스테이지를 상세히 보여주는 회로도이다.
도 13은 2D 모드에서 제k 및 제k+6 스테이지의 입출력 신호와, Q 노드, QB1 노드, 및 QB2 노드의 전압 변화를 보여주는 파형도이다.
도 14는 3D 모드에서 제k 및 제k+6 스테이지의 입출력 신호와, Q 노드, QB1 노드, 및 QB2 노드의 전압 변화를 보여주는 파형도이다.

이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 3은 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다. 도 4는 표시패널, 패턴 리타더 및 편광 안경을 보여주는 분해 사시도이다. 도 5는 GIP 방식으로 형성된 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 컨트롤러를 보여주는 블록도이다. 도 3 내지 도 5를 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 편광 안경(20), 게이트 구동회로(110), 데이터 구동회로(120), 타이밍 컨트롤러(130), 및 호스트 시스템(140) 등을 포함한다.

본 발명의 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.

표시패널(10)은 타이밍 컨트롤러(130)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 유리기판 상에는 데이터 라인들과 게이트 라인들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인들과 게이트 라인들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 TFT 어레이가 형성된다. 표시패널(10)에는 게이트 라인들과 나란하게 리셋 라인들이 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동된다.

표시패널(10)의 상부 유리기판상에는 블랙매트릭스, 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다. 본 발명의 표시패널(10)의 액정모드는 도 6과 같이 IPS 모드로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.

표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.

백라이트 유닛 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 백라이트 제어부의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다. 백라이트 제어부는 호스트 시스템으로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도와 점등 타이밍을 조정한 백라이트 제어 데이터를 SPI(Serial Pheripheral Interface) 데이터 포맷으로 백라이트 유닛 구동부에 출력한다.

도 4를 참조하면, 표시패널(10)의 상부 유리기판에는 상부 편광판(11a)가 부착되고, 하부 유리기판에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 직교된다. 또한, 상부 유리기판과 하부 유리기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.

2D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들은 2D 영상을 표시한다. 3D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들은 좌안 영상(또는 우안 영상)을 표시하고 우수 라인들의 픽셀들은 우안 영상(또는 좌안 영상)을 표시한다. 표시패널(10)의 픽셀들에 표시된 영상의 빛은 상부 편광필름을 통해 표시패널(10) 상에 배치된 패턴 리타더(Patterned Retarder)(30)에 입사된다.

패턴 리타더(30)의 기수 라인들에는 제1 리타더(31)가 형성되고, 우수 라인들에는 제2 리타더(32)가 형성된다. 따라서, 표시패널(10)의 기수 라인들의 픽셀들은 패턴 리타더(30)의 기수 라인들에 형성되는 제1 리타더(31)와 대향되고, 표시패널(10)의 우수 라인들의 픽셀들은 패턴 리타더(30)의 우수 라인들에 형성되는 제2 리타더(32)와 대향된다.

제1 리타더(31)는 표시패널(10)로부터의 빛의 위상값을 +λ/4(λ는 빛의 파장) 만큼 지연시킨다. 제2 리타더(32)는 표시패널(10)로부터의 빛의 위상값을 -λ/4 만큼 지연시킨다. 제1 리타더(31)의 광축(optic axis)(r3)과 제2 리타더(32)의 광축(r4)은 서로 직교된다. 패턴 리타더(30)의 제1 리타더(31)는 제1 원편광(좌원편광)만을 통과시키도록 구현될 수 있다. 제2 리타더(32)는 제2 원편광(우원편광)만을 통과시키도록 구현될 수 있다.

편광 안경(20)의 좌안 편광필터는 패턴 리타더(30)의 제1 리타더(31)와 동일한 광축을 가진다. 편광 안경(20)의 우안 편광필터는 패턴 리타더(30)의 제2 리타더(32)와 동일한 광축을 가진다. 예를 들어, 편광 안경(20)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(20)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 사용자는 3D 영상을 감상할 때 편광 안경을 쓰고, 2D 영상을 감상할 때 편광 안경을 벗어야 한다.

결국, 패턴 리타더 방식의 입체영상 표시장치에서, 표시패널(10)의 기수 라인들의 픽셀들에 표시되는 좌안 영상은 제1 리타더(31)를 통과하여 좌원편광으로 변환되고, 우수 라인들의 픽셀들에 표시되는 우안 영상은 제2 리타더(32)를 통과하여 우원편광으로 변환된다. 좌원편광은 편광 안경(20)의 좌안 편광필터를 통과하여 사용자의 좌안에 도달하게 되고, 우원편광은 편광 안경(20)의 우안 편광필터를 통과하여 사용자의 우안에 도달하게 된다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.

데이터 구동회로(120)는 다수의 소스 드라이브 IC(70)들을 포함한다. 소스 드라이브 IC(70)들은 타이밍 컨트롤러(130)로부터 입력되는 디지털 비디오 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터 라인들에 공급된다.

게이트 구동회로(110)는 타이밍 컨트롤러(130)의 제어 하에 데이터전압에 동기되는 게이트 펄스(Gate Pulse, GP)를 표시패널(10)의 게이트 라인들에 순차적으로 공급한다. 또한, 게이트 구동회로(110)는 리셋 펄스(Reset Pulse, RP)를 표시패널(10)의 리셋 라인들에 순차적으로 공급한다. 게이트 구동회로(110)는 레벨 쉬프터(40), 및 쉬프트 레지스터(50) 등을 각각 포함한다. 레벨 쉬프터(40)는 타이밍 컨트롤러(130)로부터 입력되는 클럭들(Clocks, CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 제1 게이트 하이 전압(VGH)과 제1 제1 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트 레지스터(50)는 레벨 쉬프트(40)로부터 입력되는 클럭들(CLKs)에 따라 게이트 펄스(GP)와 리셋 펄스(RP)를 순차적으로 발생한다. 쉬프트 레지스터(50)에 대한 자세한 설명은 도 6 및 도 10을 결부하여 후술한다.

GIP(Gate Drive-IC In Panel) 방식에서, 레벨 쉬프터(40)는 PCB(Printed Circuit Board)(60) 상에 실장되고, 쉬프트 레지스터(50)는 표시패널(10)의 하부 기판상에 직접 형성된다. 또는 게이트 구동회로(110)는 레벨 쉬프터(40)와 쉬프트 레지스터(50)를 포함하는 게이트 드라이브 집적회로들로 형성되어 TAB(Tape Automated Bonding) 방식으로 표시패널(10)에 부착될 수 있다.

타이밍 컨트롤러(130)는 호스트 시스템(140)으로부터 출력된 디지털 비디오 데이터(RGB)와 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(MCLK) 등의 타이밍 신호들, 및 모드 신호(MODE)에 기초하여 게이트 구동회로 제어신호(GCS)를 게이트 구동회로(110)로 출력하고, 데이터 구동회로 제어신호(DCS)를 데이터 구동회로(120)로 출력한다. 게이트 구동회로 제어신호(GCS)는 스타트 전압(VST), 클럭들(CLKs) 등을 포함한다. 스타트 전압(VST)은 쉬프트 레지스터(50)의 첫 번째 게이트 펄스(GP)의 타이밍을 제어한다. 클럭들(CLKs)은 i(i은 3 이상의 자연수) 상으로 발생될 수 있고, 쉬프트 레지스터(50)로 입력되어, 쉬프트 레지스터(50)의 출력을 제어한다.

데이터 구동회로 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동회로(120)에 입력될 디지털 비디오 데이터(RGB)가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동회로(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(120)의 출력 타이밍을 제어한다.

호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 디지털 비디오 데이터(RGB)를 타이밍 컨트롤러(130)에 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, MCLK)과 2D 모드와 3D 모드를 구분할 수 있는 모드신호(MODE) 등을 타이밍 컨트롤러(130)에 공급한다.

도 6은 본 발명의 실시예에 따른 표시패널의 픽셀들 중 일부를 상세히 보여주는 회로도이다. 도 6을 참조하면, 표시패널(10)의 하부기판상에 게이트 라인(GLk, k는 1≤k≤n을 만족하는 자연수)과 데이터 라인(DLj, j는 1≤j≤m을 만족하는 자연수, m은 표시패널의 데이터 라인의 수)의 교차로 형성된 셀 영역에 픽셀(200)들이 형성된다. 또한, 게이트 라인(GLk)과 나란한 방향으로 리셋 라인(RLk)이 형성되고, 데이터 라인(DLj)과 나란한 방향으로 공통전압 라인(Vcom Line)이 형성된다.

쉬프트 레지스터(50)는 다수의 스테이지(ST(k))를 포함한다. 제k 스테이지(ST(k))는 제k 게이트 라인(GLk)과 제k-6 리셋 라인(RLk-6)에 접속된다. 제k 스테이지(ST(k))는 제k 게이트 펄스(GPk)를 제k 게이트 라인(GLk)에 출력하고, 제k 리셋 펄스(RPk)를 제k-6 리셋 라인(RLk-6)에 출력한다. 또한, 제k+6 스테이지(ST(k+6))는 제k+6 게이트 라인(GLk+6)과 제k 리셋 라인(RLk)에 접속된다. 제k+6 스테이지(ST(k+6))는 제k+6 게이트 펄스(GPk+6)를 제k+6 게이트 라인(GLk+6)에 출력하고, 제k+6 리셋 펄스(RPk+6)를 제k 리셋 라인(RLk)에 출력한다. 도 6의 제k 스테이지(ST(k))는 하나의 실시예에 불과하며, 제k 스테이지(ST(k))는 제k 게이트 라인(GLk)과 제k 리셋 라인(RLk)보다 이전 리셋 라인에 접속될 수 있다. 이 경우, 제k 스테이지(ST(k))는 제k 게이트 펄스(GPk)를 제k 게이트 라인(GLk)에 출력하고, 제k 리셋 펄스(RPk)를 제k 리셋 라인(RLk)보다 이전 리셋 라인에 출력할 수 있다.

픽셀(200)들 각각은 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 및 청색 서브 픽셀(B)을 포함하는 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 및 청색 서브 픽셀(B) 각각은 제1 픽셀(210)과 제2 픽셀(220)을 포함한다. 제1 픽셀(210)은 2D 및 3D 모드에서 영상을 표시한다. 제2 픽셀(220)은 2D 모드에서 영상을 표시하는 반면, 3D 모드에서 블랙 계조를 표시한다. 즉, 제2 픽셀(220)은 3D 모드에서 블랙 스트라이프의 역할을 한다.

제1 픽셀(210)은 제1 스캔 TFT(211)에 접속되어 제1 화소 전극(240)들과 공통 전극(250)들 사이의 전계에 의해 구동된다. 제1 픽셀(210)의 제1 화소 전극(240)들은 제1 스캔 TFT(211)의 드레인 전극에 접속되고, 공통 전극(250)들은 공통전압 라인(Vcom Line)에 접속된다. 제1 픽셀(210)의 제1 화소 전극(240)과 공통 전극(250)은 수평전계가 형성될 수 있도록 서로 나란하게 형성된다.

제1 스캔 TFT(211)는 제k 게이트 라인(GLk)의 제k 게이트 펄스(GPk)에 응답하여 제j 데이터 라인(DLj)의 데이터 전압을 제1 픽셀(210)의 제1 화소 전극(240)에 공급한다. 제1 스캔 TFT(211)의 게이트 전극은 제k 게이트 라인(GLk)에 접속되고, 소스 전극은 제j 데이터 라인(DLj)에 접속되며, 드레인 전극은 제1 픽셀(210)의 제1 화소 전극(240)에 접속된다.

제2 픽셀(220)은 제2 및 제3 스캔 TFT(221, 222)에 접속되어 제2 화소 전극(260)들과 공통 전극(250)들 사이의 전계에 의해 구동된다. 제2 픽셀(220)의 제2 화소 전극(260)들은 제2 스캔 TFT(221)의 드레인 전극과 제3 스캔 TFT(222)의 소스 전극에 접속되고, 공통 전극(250)들은 공통전압 라인(Vcom Line)에 접속된다. 제2 픽셀(220)의 제2 화소 전극(260)과 공통 전극(250)은 수평전계가 형성될 수 있도록 서로 나란하게 형성된다.

제2 스캔 TFT(221)는 제k 게이트 라인(GLk)의 제k 게이트 펄스(GPk)에 응답하여 제j 데이터 라인(DLj)의 데이터 전압을 제2 픽셀(220)의 제2 화소 전극(260)에 공급한다. 제2 스캔 TFT(221)의 게이트 전극은 제k 게이트 라인(GLk)에 접속되고, 소스 전극은 제j 데이터 라인(DLj)에 접속되며, 드레인 전극은 제2 픽셀(220)의 제2 화소 전극(260)에 접속된다. 제3 스캔 TFT(222)는 제k 리셋 라인(RLk)의 제k+6 리셋 펄스(RPk+6)에 응답하여 공통전압 라인(Vcom Line)의 공통전압을 제2 픽셀(220)의 제2 화소 전극(260)에 공급한다. 제3 스캔 TFT(222)의 게이트 전극은 제k 리셋 라인(RLk)에 접속되고, 소스 전극은 제2 픽셀(220)의 제2 화소 전극(260)에 접속되며, 드레인 전극은 공통전압 라인(Vcom Line)에 접속된다.

도 6에서, 본 발명의 실시예에 따른 표시패널(10)의 적색, 녹색, 및 청색 서브 픽셀들(R, G, B) 각각은 IPS 모드로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 이하에서, 도 7 내지 도 10을 참조하여 2D 모드 및 3D 모드 각각에서 서브 픽셀들(R, G, B) 각각에 입력되는 신호 및 서브 픽셀들(R, G, B)의 동작에 대하여 살펴본다.

도 7은 2D 모드에서 도 6의 서브 픽셀에 공급되는 게이트 펄스, 리셋 펄스, 데이터 전압, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다. 도 8은 2D 모드에서 픽셀의 표시 내용을 보여주는 도면이다.

도 7을 참조하면, 게이트 펄스(GP)는 제1 게이트 하이 전압(VGH)으로 발생하고, 제1 게이트 로우 전압(VGL)으로 폴링된다. 게이트 펄스(GP)는 2D 모드에서 대략 3 수평기간(3H) 동안 제1 게이트 하이 전압(VGH)으로 발생한다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 리셋 펄스(RP)는 제1 게이트 로우 전압(VGL)보다 낮은 제2 게이트 로우 전압(VGL')을 유지한다.

제1 게이트 하이 전압(VGH)은 제1 내지 제2 스캔 TFT(211, 221)의 문턱 전압보다 높게 설정되고, 제1 게이트 로우 전압(VGL)은 제1 내지 제2 스캔 TFT(211, 221)의 문턱 전압보다 낮게 설정될 수 있다. 제2 게이트 하이 전압(VGH')은 제3 스캔 TFT(222)의 문턱 전압보다 높게 설정될 수 있다. 제2 게이트 로우 전압(VGL')은 제3 스캔 TFT(222)의 문턱 전압보다 낮게 설정될 수 있다. 즉, 제1 및 제2 스캔 TFT(211, 221)의 문턱 전압은 제3 스캔 TFT(222)의 문턱 전압보다 높게 설정된다. 제3 스캔 TFT(222)는 제2 게이트 하이 전압(VGH')에 응답하여 턴-온되지만, 제1 및 제2 스캔 TFT(211, 221)는 제2 게이트 하이 전압(VGH')에 응답하여 턴-온되지 않는다. 제1 및 제2 스캔 TFT(211, 221)는 제1 게이트 하이 전압(VGH)에 응답하여 턴-온된다.

순차적으로 발생하는 제k 게이트 펄스(GPk)와 제k+1 게이트 펄스(GPk+1) 간의 위상 차는 대략 1 수평기간(1H)이다. 그러므로, 제k 게이트 펄스(GPk)와 제k+1 게이트 펄스(GPk+1)는 대략 2 수평기간(2H) 중첩되게 발생한다.

제j 데이터 라인(DLj)에는 대략 1 수평기간(1H)마다 데이터 전압(Vdata)이 공급된다. 즉, 제k 게이트 펄스(GPk)의 마지막 1 수평기간(1H)과 동기되어 제k 데이터 전압(Vk)이 제j 데이터 라인(DLj)에 공급된다. 도 7에서는, 1 프레임 기간 동안 공통전압(Vcom) 레벨보다 높은 정극성 전압들이 제j 데이터 라인(DLj)에 연속적으로 인가되고, 다음 1 프레임 기간 동안 공통전압(Vcom) 레벨보다 낮은 부극성 전압들이 제j 데이터 라인(DLj)에 연속적으로 인가되는 것을 중심으로 설명하였다. 하지만, 본 발명은 이에 한정되지 않고, 도트 인버전 방식, 2 수평 인버전 방식, 2 수직 인버전 방식, 라인 인버전 방식, 및 프레임 인버전 방식 등 어떠한 구동 방식으로도 구현될 수 있음에 주의하여야 한다.

이하에서, 도 6 및 도 7을 참조하여 제1 스캔 TFT(211)가 제k 게이트 라인(GLk)에 접속되고, 제2 스캔 TFT(221)가 제k 게이트 라인(GLk)에 접속되며, 제3 스캔 TFT(222)가 제k 리셋 라인(RLk)에 접속된 것을 중심으로 2D 모드에서 제1 픽셀(210)과 제2 픽셀(220)의 동작을 상세히 설명한다. 이때, 제k 게이트 라인(GLk)에는 제k 스테이지(ST(k))로부터 제k 게이트 펄스(GPk)가 출력되고, 제k 리셋 라인(RLk)에는 제k+6 스테이지(ST(k+6))로부터 제k+6 리셋 펄스(RPk+6)가 출력된다.

첫 번째로, t1 내지 t4 기간 동안 제1 픽셀(210)의 동작에 대해 살펴본다.

t1 기간 동안, 제1 스캔 TFT(211)는 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 제k-2 데이터 전압(Vk-2)을 제1 픽셀(210)의 제1 화소 전극(240)에 공급한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)의 전압(Vp1)은 공통전압(Vcom) 대비 제k-2 데이터 전압(Vk-2)까지 상승한다.

t2 기간 동안, 제1 스캔 TFT(211)는 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 제k-1 데이터 전압(Vk-1)을 제1 픽셀(210)의 제1 화소 전극(240)에 공급한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)의 전압(Vp1)은 공통전압(Vcom) 대비 제k-1 데이터 전압(Vk-1)까지 상승한다.

t3 기간 동안, 제1 스캔 TFT(211)는 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 제k 데이터 전압(Vk)을 제1 픽셀(210)의 제1 화소 전극(240)에 공급한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)의 전압(Vp1)은 공통전압(Vcom) 대비 제k 데이터 전압(Vk)까지 상승한다.

t4 기간 동안, 제1 스캔 TFT(211)는 제1 게이트 로우 전압(VGL)의 제k 게이트 펄스(GPk)에 의해 턴-오프된다. 제1 픽셀(210)의 제1 화소 전극(240)은 스토리지 캐패시터(Storage Capacitor)에 의해 제k 데이터 전압(Vk)을 대략 1 프레임 기간 동안 유지한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)과 공통 전극(250) 간에 전압 차가 발생하므로, 제1 픽셀(210)은 도 8과 같이 영상을 표시한다.

두 번째로, t1 내지 t4 기간 동안 제2 픽셀(220)의 동작에 대해 살펴본다. t1 내지 t4 기간 동안, 제3 스캔 TFT(222)는 제2 게이트 로우 전압(VGL')의 제k 리셋 펄스(RPk)에 의해 턴-온되지 않는다.

t1 기간 동안, 제2 스캔 TFT(221)는 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 제k-2 데이터 전압(Vk-2)을 제2 픽셀(220)의 제2 화소 전극(260)에 공급한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)의 전압(Vp2)은 공통전압(Vcom) 대비 제k-2 데이터 전압(Vk-2)까지 상승한다.

t2 기간 동안, 제2 스캔 TFT(221)는 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 제k-1 데이터 전압(Vk-1)을 제2 픽셀(220)의 제2 화소 전극(260)에 공급한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)의 전압(Vp2)은 공통전압(Vcom) 대비 제k-1 데이터 전압(Vk-1)까지 상승한다.

t3 기간 동안, 제2 스캔 TFT(221)는 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)에 응답하여 턴-온되어 제k 데이터 전압(Vk)을 제2 픽셀(220)의 제2 화소 전극(260)에 공급한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)의 전압(Vp2)은 공통전압(Vcom) 대비 제k 데이터 전압(Vk)까지 상승한다.

t4 기간 동안, 제2 스캔 TFT(221)는 제1 게이트 로우 전압(VGL)의 제k 게이트 펄스(GPk)에 의해 턴-오프된다. 제2 픽셀(220)의 제2 화소 전극(260)은 스토리지 캐패시터(Storage Capacitor)에 의해 제k 데이터 전압(Vk)을 대략 1 프레임 기간 동안 유지한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)과 공통 전극(250) 간에 전압 차가 발생하므로, 제2 픽셀(220)은 도 8과 같이 영상을 표시한다.

도 8을 참조하면, 2D 모드에서 R 서브 픽셀(R)의 제1 픽셀(210)은 R 영상(Red)을 표시하고, G 서브 픽셀(G)의 제1 픽셀(210)은 G 영상(Green)을 표시하며, B 서브 픽셀(B)의 제1 픽셀(210)은 B 영상(Blue)를 표시한다. 또한, R 서브 픽셀(R)의 제2 픽셀(220)은 R 영상(Red)을 표시하고, G 서브 픽셀(G)의 제2 픽셀(220)은 G 영상(Green)을 표시하며, B 서브 픽셀(B)의 제2 픽셀(220)은 B 영상(Blue)를 표시한다. 즉, 2D 모드에서 R 서브 픽셀(R)의 제1 및 제2 픽셀(210, 220), G 서브 픽셀(G)의 제1 및 제2 픽셀(210, 220), 및 B 서브 픽셀(B)의 제1 및 제2 픽셀(210, 220) 모두 영상을 표시하므로, 종래 블랙 스트라이프를 패턴 리타더(30)에 형성했던 경우에 비하여 2D 영상의 휘도를 높일 수 있는 장점이 있다.

도 9는 3D 모드에서 도 6의 서브 픽셀에 공급되는 게이트 펄스, 리셋 펄스, 데이터 전압, 및 제1 픽셀과 제2 픽셀 각각의 화소 전극과 공통 전극의 전압을 보여주는 파형도이다. 도 10은 3D 모드에서 픽셀의 표시 내용을 보여주는 도면이다.

도 9를 참조하면, 게이트 펄스(GP)는 제1 게이트 하이 전압(VGH)으로 발생하고, 제1 게이트 로우 전압(VGL)으로 폴링된다. 게이트 펄스(GP)는 3D 모드에서 대략 3 수평기간(3H) 동안 제1 게이트 하이 전압(VGH)으로 발생한다. 리셋 펄스(GP)는 제2 게이트 하이 전압(VGH')으로 발생하고, 제2 게이트 로우 전압(VGL')으로 폴링된다. 리셋 펄스(RP)의 펄스 폭은 게이트 펄스(GP)의 펄스 폭보다 넓다. 리셋 펄스(RP)는 도 9와 같이 대략 6 수평기간(6H) 동안 제2 게이트 하이 전압(VGH')으로 발생할 수 있다.

제1 게이트 하이 전압(VGH)은 제1 내지 제2 스캔 TFT(211, 221)의 문턱 전압보다 높게 설정되고, 제1 게이트 로우 전압(VGL)은 제1 내지 제2 스캔 TFT(211, 221)의 문턱 전압보다 낮게 설정될 수 있다. 제2 게이트 하이 전압(VGH')은 제3 스캔 TFT(222)의 문턱 전압보다 높게 설정될 수 있다. 제2 게이트 로우 전압(VGL)은 제3 스캔 TFT(222)의 문턱 전압보다 낮게 설정될 수 있다. 즉, 제1 및 제2 스캔 TFT(211, 221)의 문턱 전압은 제3 스캔 TFT(222)의 문턱 전압보다 높게 설정된다. 제3 스캔 TFT(222)는 제2 게이트 하이 전압(VGH')에 응답하여 턴-온되지만, 제1 및 제2 스캔 TFT(211, 221)는 제2 게이트 하이 전압(VGH')에 응답하여 턴-온되지 않는다. 제1 및 제2 스캔 TFT(211, 221)는 제1 게이트 하이 전압(VGH)에 응답하여 턴-온된다.

순차적으로 발생하는 제k 게이트 펄스(GPk)와 제k+1 게이트 펄스(GPk+1) 간의 위상 차는 대략 1 수평기간(1H)이다. 그러므로, 제k 게이트 펄스(GPk)와 제k+1 게이트 펄스(GPk+1)는 대략 2 수평기간(2H) 중첩되게 발생한다. 순차적으로 발생하는 제k 리셋 펄스(RPk)와 제k+1 리셋 펄스(RPk+1) 간의 위상 차는 대략 1 수평기간(1H)이다. 그러므로, 제k 리셋 펄스(RPk)와 제k+1 리셋 펄스(RPk+1)는 대략 5 수평기간(5H) 중첩되게 발생한다.

제j 데이터 라인(DLj)에는 대략 1 수평기간(1H)마다 데이터 전압(Vdata)이 공급된다. 즉, 제k 게이트 펄스(GPk)의 마지막 1 수평기간(1H)과 동기되어 제k 데이터 전압(Vk)이 제j 데이터 라인(DLj)에 공급된다. 도 9에서는, 1 프레임 기간 동안 공통전압(Vcom) 레벨보다 높은 정극성 전압들이 제j 데이터 라인(DLj)에 연속적으로 인가되고, 다음 1 프레임 기간 동안 공통전압(Vcom) 레벨보다 낮은 부극성 전압들이 제j 데이터 라인(DLj)에 연속적으로 인가되는 것을 중심으로 설명하였다. 하지만, 본 발명은 이에 한정되지 않고, 도트 인버전 방식, 2 수평 인버전 방식, 2 수직 인버전 방식, 라인 인버전 방식, 및 프레임 인버전 방식 등 어떠한 구동 방식으로도 구현될 수 있음에 주의하여야 한다.

이하에서, 도 6 및 도 9를 참조하여 제1 스캔 TFT(211)가 제k 게이트 라인(GLk)에 접속되고, 제2 스캔 TFT(221)가 제k 게이트 라인(GLk)에 접속되며, 제3 스캔 TFT(222)가 제k 리셋 라인(RLk)에 접속된 것을 중심으로 3D 모드에서 제1 픽셀(210)과 제2 픽셀(220)의 동작을 상세히 설명한다. 이때, 제k 게이트 라인(GLk)에는 제k 스테이지(ST(k))로부터 제k 게이트 펄스(GPk)가 출력되고, 제k 리셋 라인(RPk)에는 제k+6 스테이지(ST(k+6))로부터 제k+6 리셋 펄스(RPk+6)가 출력된다.

첫 번째로, t1 내지 t5 기간 동안 제1 픽셀(210)의 동작에 대해 살펴본다.

t4 및 t5 기간 동안, 제1 스캔 TFT(211)는 제1 게이트 로우 전압(VGL)의 제k 게이트 펄스(GPk)에 의해 턴-오프된다. 제1 픽셀(210)의 제1 화소 전극(240)은 스토리지 캐패시터(Storage Capacitor)에 의해 제k 데이터 전압(Vk)을 대략 1 프레임 기간 동안 유지한다. 따라서, 제1 픽셀(210)의 제1 화소 전극(240)과 공통 전극(250) 간에 전압 차가 발생하므로, 제1 픽셀(210)은 도 10과 같이 영상을 표시한다.

두 번째로, t1 내지 t5 기간 동안 제2 픽셀(220)의 동작에 대해 살펴본다.

t4 기간 동안, 제2 스캔 TFT(221)는 제1 게이트 로우 전압(VGL)의 제k 게이트 펄스(GPk)에 의해 턴-오프된다. 제3 스캔 TFT(222)는 제2 게이트 하이 전압(VGH')에 응답하여 턴-온되어 공통 전압(Vcom)을 제2 픽셀(220)의 제2 화소 전극(260)에 공급한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)의 전압(Vp2)은 공통전압(Vcom)까지 하강한다.

t5 기간 동안, 제3 스캔 TFT(222)는 제2 게이트 로우 전압(VGL')의 제k 리셋 펄스(RPk)에 의해 턴-오프된다. 제2 픽셀(220)의 제2 화소 전극(260)은 스토리지 캐패시터(Storage Capacitor)에 의해 공통 전압(Vcom)을 대략 1 프레임 기간 동안 유지한다. 따라서, 제2 픽셀(220)의 제2 화소 전극(260)과 공통 전극(250) 간에 전압 차가 발생하지 않으므로, 제2 픽셀(220)은 도 8과 같이 블랙 계조를 표시한다.

도 10을 참조하면, 3D 모드에서 R 서브 픽셀(R)의 제1 픽셀(210)은 R 영상(Red)을 표시하고, G 서브 픽셀(G)의 제1 픽셀(210)은 G 영상(Green)을 표시하며, B 서브 픽셀(B)의 제1 픽셀(210)은 B 영상(Blue)를 표시한다. 또한, R 서브 픽셀(R)의 제2 픽셀(220), G 서브 픽셀(G)의 제2 픽셀(220), 및 B 서브 픽셀(B)의 제2 픽셀(220)은 블랙 계조(Black)를 표시한다. 즉, 3D 모드에서 R 서브 픽셀(R)의 제2 픽셀(220), G 서브 픽셀(G)의 제2 픽셀(220), 및 B 서브 픽셀(B)의 제2 픽셀(220)은 블랙 스트라이프로서 역할을 한다.

도 11은 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 보여주는 도면이다. 본 발명의 실시예에 따른 쉬프트 레지스터(50)는 종속적으로 접속된 다수의 스테이지를 구비한다. 스테이지들(ST(1)~ST(n)) 각각은 게이트 라인과 1:1로 접속되어 게이트 펄스를 출력하고, 리셋 라인들과 1:1로 접속되어 리셋 펄스를 출력한다. 도 11에서는 설명의 편의를 제k 내지 제k+4 스테이지들(ST(k)~ST(k+4))만을 예시하였다.

이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k 스테이지(ST(k))를 기준으로, 전단 스테이지는 제1 스테이지(ST(1)) 내지 제k 스테이지(ST(k)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k 스테이지(ST(k))를 기준으로, 후단 스테이지는 제k 스테이지(ST(k)) 내지 제n 스테이지(ST(n)) 중 어느 하나를 지시한다.

스타트 전압 라인(VL)에는 스타트 전압(VST)이 공급되고, 제1 내지 제6 클럭라인들(CL1~CL6) 각각에는 제1 내지 제6 클럭들(C1~C6) 각각이 공급된다. 스테이지들(ST(1)~ST(n)) 각각은 초기화 단자(INI), 스타트 단자(START), 리셋 단자(RESET), 제1 클럭 단자(CLK1), 제2 클럭 단자(CLK2), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 및 캐리신호 출력 단자(CARRY)를 구비한다.

스테이지들(ST(1)~ST(n)) 각각의 초기화 단자(INI)에는 스타트 전압(VST)이 입력된다. 스테이지들(ST(1)~ST(n)) 각각은 초기화 단자(INI)에 입력된 스타트 전압(VST)에 의해 Q 노드(Q)를 제1 저전위 전압원(VSS1)의 전압으로 초기화한다.

스테이지들(ST(1)~ST(n)) 각각의 스타트 단자(START)에는 전단 스테이지의 캐리신호가 입력된다. 제k 스테이지(ST(k))의 스타트 단자(START)에는 제k-3 스테이지(ST(k-3))의 캐리신호가 입력된다. 제1 내지 제3 스테이지(ST(1)~ST(3))의 스타트 단자(START)에는 스타트 전압(VST)이 입력될 수 있다. 이 경우, 제1 내지 제3 스테이지(ST(k))의 초기화 단자(INI)에는 스타트 전압(VST)이 입력되지 않는다.

스테이지들(ST(1)~ST(n)) 각각의 리셋 단자(RESET)에는 후단 스테이지의 캐리신호가 입력된다. 제k 스테이지(ST(k))의 리셋 단자(RESET)에는 제k+3 스테이지(ST(k+3))의 캐리신호가 입력된다. 제n-3 내지 제n 스테이지(ST(n-3)~ST(n))의 리셋 단자(RESET)에는 제1 내지 제3 더미 스테이지(DST(1)~DST(3))의 캐리신호가 입력될 수 있다. 이 경우, 제1 내지 제3 더미 스테이지(DST(1)~DST(3))는 게이트 펄스(GP) 또는 리셋 펄스(RP)를 출력하지 않고, 제n-3 내지 제n 스테이지(ST(n-3)~ST(n))의 리셋 단자(RESET)에 입력되는 캐리신호만을 출력한다.

스테이지들(ST(1)~ST(n)) 각각의 제1 클럭 단자(CLK1)에는 순차적으로 위상이 지연되는 i(i는 3 이상의 자연수)상 클럭들 중 어느 하나의 클럭이 입력된다. 예를 들어, 제k 스테이지(ST(k))에 제4 클럭(C4)이 입력되는 경우, 제k+1 스테이지(ST(k+1))에 제5 클럭(C5)이 입력된다. i상 클럭들은 소정의 시간만큼의 펄스 폭을 가지며, 순차적으로 위상이 지연된다. 예를 들어, i상 클럭들은 도 13 및 도 14와 같이 대략 3 수평기간(3H)의 펄스 폭을 가지며, 1 수평기간(1H)씩 순차적으로 위상이 지연되는 6상 클럭들로 구현될 수 있다. i상 클럭들은 제1 게이트 하이 전압(VGH)과 제1 게이트 로우 전압(VGL) 사이에서 스윙한다.

스테이지들(ST(1)~ST(n)) 각각의 제2 클럭 단자(CLK2)에는 멀티플렉서(MUX)로부터의 직류 전압(Vdc)이 입력된다. 멀티플렉서(MUX)는 제2 게이트 하이 전압(VGH')과 제2 게이트 로우 전압(VGL')을 입력받고, 모드 신호(MODE)에 따라 어느 하나의 전압을 출력한다. 멀티플렉서(MUX)는 2D 모드에서 제2 게이트 로우 전압(VGL')을 출력하고, 3D 모드에서 제2 게이트 하이 전압(VGH')을 출력한다.

스테이지들(ST(1)~ST(n)) 각각은 제1 및 제2 출력 단자(OUT1, OUT2)와 캐리신호 출력 단자(CARRY)를 구비한다. 제k 스테이지(ST(k))의 제1 출력 단자(OUT1)는 제k 게이트 라인(GLk)에 접속된다. 제k 스테이지(ST(k))의 제1 출력 단자(OUT1)로부터의 제k 게이트 펄스(GPk)는 제k 게이트 라인(GLk)에 출력된다. 제k 스테이지(ST(k))의 제2 출력 단자(OUT2)는 제k-6 리셋 라인(RLk-6)에 접속된다. 제k 스테이지(ST(k))의 제2 출력 단자(OUT2)로부터의 제k 리셋 펄스(RPk)는 제k-6 리셋 라인(RLk-6)에 출력된다. 제k 스테이지(ST(k))의 캐리신호 출력 단자(CARRY)는 제k-3 스테이지(ST(k-3))의 리셋 단자(RESET)와 제k+3 스테이지(ST(k+3))의 스타트 단자(START)에 접속된다.

스테이지들(ST(1)~ST(n)) 각각에는 고전위 전압원(VDD)의 전압과 제1 및 제2 저전위 전압원(VSS1, VSS2)의 전압이 공급된다. 고전위 전압원(VDD)의 전압은 제1 게이트 하이 전압(VGH)으로 설정될 수 있고, 제1 저전위 전압원(VSS1)의 전압은 제1 게이트 로우 전압(VGL)로 설정될 수 있으며, 제2 저전위 전압원(VSS2)의 전압은 제2 게이트 로우 전압(VGL')로 설정될 수 있다. 본 발명에서, 제1 게이트 하이 전압(VGH)은 대략 28V, 제1 게이트 로우 전압(VGL)은 대략 -10V, 제1 게이트 하이 전압(VGH)보다 낮은 제2 게이트 하이 전압(VGH')은 대략 15V, 제1 게이트 로우 전압(VGL)보다 높은 제2 게이트 로우 전압(VGL')은 대략 -5V로 설정될 수 있다. 스테이지들(ST(1)~ST(n)) 각각의 내부 회로에 대한 자세한 설명은 도 12를 결부하여 후술한다.

도 12는 도 11의 제k 스테이지를 상세히 보여주는 회로도이다. 도 11의 스테이지들(ST(1)~ST(n)) 각각의 회로도는 제k 스테이지(ST(k))의 회로도와 실질적으로 동일하다.

도 12를 참조하면, 제k 스테이지(ST(k))는 초기화 단자(INI)를 통해 입력되는 신호에 응답하여 Q 노드(Q)를 초기화하는 초기화부(10), 스타트 단자(START)와 리셋 단자(RESET)를 통해 입력되는 신호에 응답하여 Q 노드(Q)의 충전과 방전을 제어하는 Q 노드 제어부(20), Q 노드, QB1 노드, QB2 노드의 충방전을 제어하는 노드 제어부(30), 및 노드들(Q, QB1, QB2)의 전압에 따라 펄스를 출력하는 출력부(40)를 구비한다.

초기화부(10)는 제15 TFT(T15)를 포함한다. 제15 TFT(T15)는 초기화 단자(INI)를 통해 입력되는 신호에 응답하여 제1 저전위 전압원(VSS1)의 전압으로 Q 노드(Q)를 초기화한다. 제15 TFT(T15)의 게이트 전극은 초기화 단자(INI)에, 소스 전극은 Q 노드(Q)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

Q 노드 제어부(10)는 제1 및 제2 TFT(T1, T2)를 포함한다. 제1 TFT(T1)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 고전위 전압원(VDD)의 전압으로 Q 노드(Q)를 충전한다. 제1 TFT(T1)의 게이트 전극은 스타트 단자(START)에, 소스 전극은 고전위 전압원(VDD)에, 드레인 전극은 Q 노드(Q)에 접속된다. 제2 TFT(T2)는 리셋 단자(RESET)를 통해 입력되는 신호에 응답하여 제1 저전위 전압원(VSS1)의 전압으로 Q 노드(Q)를 방전한다. 제2 TFT(T2)의 게이트 전극은 리셋 단자(RESET)에, 소스 전극은 Q 노드(Q)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

노드 제어부(30)는 Q 노드(Q)를 제어하기 위한 제3 및 제4 TFT(T3, T4)와, QB1 노드(QB1)를 제어하기 위한 제10 내지 제14 TFT(T10 내지 T14)와, QB2 노드(QB2)를 제어하기 위한 제5 내지 제9 TFT(T5 내지 T9)를 포함한다.

제3 TFT(T3)는 QB1 노드(QB1)의 전압에 따라 Q 노드(Q)를 제1 저전위 전압원(VSS1)의 전압으로 방전시킨다. 제3 TFT(T3)의 게이트 전극은 QB1 노드(QB1)에, 소스 전극은 Q 노드(Q)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제4 TFT(T4)는 QB2 노드(QB2)의 전압에 따라 Q 노드(Q)를 제1 저전위 전압원(VSS1)의 전압으로 방전시킨다. 제4 TFT(T4)의 게이트 전극은 QB2 노드(QB2)에, 소스 전극은 Q 노드에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

제5 TFT(T5)는 다이오드-연결되어 우수 프레임 교류 구동전압원(VDD_E)의 전압을 제1 노드(N1)에 인가한다. 제5 TFT(T5)의 게이트 전극과 소스 전극은 우수 프레임 교류 구동전압원(VDD_E)에, 드레인 전극은 제1 노드(N1)에 접속된다. 제6 TFT(T6)는 Q 노드(Q)의 전압에 따라 제1 노드(N1)와 제1 저전위 전압원(VSS1) 사이의 전류 패스를 스위칭한다. 제6 TFT(T6)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제1 노드(N1)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제7 TFT(T7)는 제1 노드(N1)의 전압에 따라 QB2 노드(QB2)를 우수 프레임 교류 구동전압원(VDD_E)의 전압으로 충전한다. 제7 TFT(T7)의 게이트 전극은 제1 노드(N1)에, 소스 전극은 제5 TFT(T5)의 소스 전극에, 드레인 전극은 QB2 노드(QB2)에 접속된다.

제8 TFT(T8)는 Q 노드(Q)의 전압에 따라 QB2 노드(QB2)를 제1 저전위 전압(VSS1)의 전압으로 방전한다. 제8 TFT(T8)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 QB2 노드(QB2)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제9 TFT(T9)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 QB2 노드(QB2)를 제1 저전위 전압원(VSS1)의 전압으로 방전한다. 제9 TFT(T9)의 게이트 전극은 스타트 단자(START)에, 소스 전극은 QB2 노드(QB2)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

제10 TFT(T10)는 다이오드-연결되어 기수 프레임 교류 구동전압원(VDD_O)의 전압을 제2 노드(N2)에 인가한다. 제10 TFT(T10)의 게이트 전극과 소스 전극은 기수 프레임 교류 구동전압원(VDD_O)에, 드레인 전극은 제2 노드(N2)에 접속된다. 제11 TFT(T11)는 Q 노드(Q)의 전압에 따라 제2 노드(N2)와 제1 저전위 전압원(VSS1) 사이의 전류 패스를 스위칭한다. 제11 TFT(T11)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제2 노드(N2)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제12 TFT(T12)는 제2 노드(N2)의 전압에 따라 QB1 노드(QB1)를 기수 프레임 교류 구동전압원(VDD_O)의 전압으로 충전한다. 제12 TFT(T12)의 게이트 전극은 제2 노드(N2)에, 소스 전극은 제10 TFT(T10)의 소스 전극에, 드레인 전극은 QB1 노드(QB1)에 접속된다.

제13 TFT(T13)는 Q 노드(Q)의 전압에 따라 QB1 노드(QB1)를 제1 저전위 전압(VSS1)의 전압으로 방전한다. 제13 TFT(T13)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 QB1 노드(QB1)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제14 TFT(T14)는 스타트 단자(START)를 통해 입력되는 신호에 응답하여 QB1 노드(QB1)를 제1 저전위 전압원(VSS1)의 전압으로 방전한다. 제14 TFT(T14)의 게이트 전극은 스타트 단자(START)에, 소스 전극은 QB1 노드(QB1)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

출력부(40)는 캐리신호 출력부(41), 게이트 펄스 출력부(42), 리셋 펄스 출력부(43)를 포함한다. 캐리신호 출력부(41)는 Q 노드(Q)의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 제1 클럭 단자(CLK1)로부터 입력되는 전압으로 충전시키는 제1 풀업 TFT(TU1), QB1 노드(QB1)의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 제1 저전위 전압원(VSS1)의 전압으로 방전하는 제1 풀다운 TFT(TD1), 및 QB2 노드(QB2)의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 제1 저전위 전압원(VSS1)의 전압으로 방전하는 제2 풀다운 TFT(TD2)를 포함한다.

제1 풀업 TFT(TU1)는 부트스트래핑으로 인한 제1 게이트 하이 전압(VGH)보다 높은 레벨의 전압(VGH'')의 Q 노드(Q)에 의해 턴-온되어 제1 클럭 단자(CLK1)로부터 입력되는 전압으로 제1 출력노드(NO1)를 충전하여 캐리신호를 발생시킨다. 제1 풀업 TFT(TU1)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제1 클럭 단자(CLK1)에, 드레인 전극은 제1 출력노드(NO1)에 접속된다. 제1 풀다운 TFT(TD1)는 QB1 노드(QB1)의 전압에 따라 제1 출력노드(NO1)를 제1 저전위 전압원(VSS1)의 전압으로 방전시킨다. 제1 풀다운 TFT(TD1)의 게이트 전극은 QB1 노드(QB1)에, 소스 전극은 제1 출력노드(NO1)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제2 풀다운 TFT(TD2)는 QB2 노드(QB2)의 전압에 따라 제1 출력노드(NO1)를 제1 저전위 전압원(VSS1)의 전압으로 방전시킨다. 제2 풀다운 TFT(TD2)의 게이트 전극은 QB2 노드(QB2)에, 소스 전극은 제1 출력노드(NO1)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

게이트 펄스 출력부(42)는 Q 노드(Q)의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 제1 클럭 단자(CLK1)로부터 입력되는 전압으로 충전시키는 제2 풀업 TFT(TU2), QB1 노드(QB1)의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 제1 저전위 전압원(VSS1)의 전압으로 방전하는 제3 풀다운 TFT(TD3), 및 QB2 노드(QB2)의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 제1 저전위 전압원(VSS1)의 전압으로 방전하는 제4 풀다운 TFT(TD4)를 포함한다.

제2 풀업 TFT(TU2)는 부트스트래핑으로 인한 제1 게이트 하이 전압(VGH)보다 높은 레벨의 전압(VGH'')의 Q 노드(Q)에 의해 턴-온되어 제1 클럭 단자(CLK1)로부터 입력되는 전압으로 제2 출력노드(NO2)를 충전하여 게이트 펄스(GP)를 발생시킨다. 제2 풀업 TFT(TU2)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제1 클럭 단자(CLK1)에, 드레인 전극은 제2 출력노드(NO2)에 접속된다. 제3 풀다운 TFT(TD3)는 QB1 노드(QB1)의 전압에 따라 제2 출력노드(NO2)를 제1 저전위 전압원(VSS1)의 전압으로 방전시킨다. 제3 풀다운 TFT(TD3)의 게이트 전극은 QB1 노드(QB1)에, 소스 전극은 제2 출력노드(NO2)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다. 제4 풀다운 TFT(TD4)는 QB2 노드(QB2)의 전압에 따라 제2 출력노드(NO2)를 제1 저전위 전압원(VSS1)의 전압으로 방전시킨다. 제4 풀다운 TFT(TD4)의 게이트 전극은 QB2 노드(QB2)에, 소스 전극은 제2 출력노드(NO2)에, 드레인 전극은 제1 저전위 전압원(VSS1)에 접속된다.

리셋 펄스 출력부(43)는 Q 노드(Q)의 전압에 따라 턴-온 되어 제3 출력노드(NO3)를 제2 클럭 단자(CLK2)로 입력되는 전압으로 충전시키는 제3 풀업 TFT(TU3), QB1 노드(QB1)의 전압에 따라 턴-온 되어 제3 출력노드(NO3)를 제2 저전위 전압원(VSS2)의 전압으로 방전하는 제5 풀다운 TFT(TD5), 및 QB2 노드(QB2)의 전압에 따라 턴-온 되어 제3 출력노드(NO3)를 제2 저전위 전압원(VSS2)의 전압으로 방전하는 제6 풀다운 TFT(TD6)를 포함한다.

제3 풀업 TFT(TU3)는 제1 게이트 하이 전압(VGH)의 Q 노드(Q)에 의해 턴-온되어 제2 클럭 단자(CLK2)로부터 입력되는 전압으로 제3 출력노드(NO3)를 충전하여 리셋 펄스(RP)를 발생시킨다. 제3 풀업 TFT(TU3)의 게이트 전극은 Q 노드(Q)에, 소스 전극은 제2 클럭 단자(CLK2)에, 드레인 전극은 제3 출력노드(NO3)에 접속된다. 제5 풀다운 TFT(TD5)는 QB1 노드(QB1)의 전압에 따라 제3 출력노드(NO3)를 제2 저전위 전압원(VSS2)의 전압으로 방전시킨다. 제5 풀다운 TFT(TD5)의 게이트 전극은 QB1 노드(QB1)에, 소스 전극은 제3 출력노드(NO3)에, 드레인 전극은 제2 저전위 전압원(VSS2)에 접속된다. 제6 풀다운 TFT(TD6)는 QB2 노드(QB2)의 전압에 따라 제3 출력노드(NO3)를 제2 저전위 전압원(VSS2)의 전압으로 방전시킨다. 제6 풀다운 TFT(TD6)의 게이트 전극은 QB2 노드(QB2)에, 소스 전극은 제3 출력노드(NO3)에, 드레인 전극은 제2 저전위 전압원(VSS2)에 접속된다.

제1 및 제2 풀업 TFT(TU2)의 문턱 전압은 제3 풀업 TFT(TU3)의 문턱 전압보다 높게 설정된다. 제3 풀업 TFT(TU3)는 제1 게이트 하이 전압(VGH)에 응답하여 턴-온되지만, 제1 및 제2 풀업 TFT(TU1, TU2)는 제1 게이트 하이 전압(VGH)보다 높은 레벨의 전압(VGH'')에 응답하여 턴-온된다. 제1 내지 제14 TFT(T1~T14)와, 제1 내지 제3 풀-업 TFT(TU1~TU3)와, 제1 내지 제6 풀-다운 TFT(TD1~TD6)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 본 발명은 제1 내지 제14 TFT(T1~T14)와, 제1 내지 제3 풀-업 TFT(TU1~TU3)와, 제1 내지 제6 풀-다운 TFT(TD1~TD6)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며, P 타입 MOS-FET으로도 구현될 수 있다.

도 13은 2D 모드에서 제k 및 제k+6 스테이지의 입출력 신호와, Q 노드, QB1 노드, 및 QB2 노드의 전압 변화를 보여주는 파형도이다. 도 13을 참조하면, 스테이지들(ST(1)~ST(n)) 각각의 초기화 단자(INI)에 입력되는 스타트 전압(VST)과, 제1 클럭 단자(CLK1)에 입력되는 제1 내지 제6 클럭들(C1~C6)과, 제2 클럭 단자(CLK2)에 입력되는 직류 전압(Vdc)가 나타나 있다. 또한, 제k 스테이지(ST(k))의 Q 노드(Q), QB1 노드(QB1), 및 QB2 노드(QB2)의 전압 변화와, 제1 출력 단자(OUT1)로부터 출력되는 제k 게이트 펄스(GPk)와, 제2 출력 단자(OUT2)로부터 출력되는 제k 리셋 펄스(RPk)가 나타나 있다. 나아가, 제k+6 스테이지(ST(k+6))의 Q 노드(Q), QB1 노드(QB1), 및 QB2 노드(QB2)의 전압 변화와, 제1 출력 단자(OUT1)로부터 출력되는 제k 게이트 펄스(GPk)와, 제2 출력 단자(OUT2)로부터 출력되는 제k 리셋 펄스(RPk)가 나타나 있다.

본 발명은 도 13에서 i상 클럭들이 제1 내지 제6 클럭들(C1~C6)의 6상 클럭들로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 또한, 스타트 전압(VST), 제1 내지 제6 클럭들(C1~C6)은 3 수평기간(3H)의 펄스 폭을 가지며, 제1 내지 제6 클럭들(C1~C6)은 2 수평기간(2H)씩 중첩되어 발생하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.

이하에서, 도 12 및 도 13을 참조하여 2D 모드에서 제k 스테이지(ST(k))와 제k+6 스테이지(ST(k+6))의 동작을 구체적으로 설명한다. 제k 스테이지(ST(k))의 스타트 단자(START)에는 제k-3 스테이지(ST(k-3))의 출력이 입력되고, 리셋 단자(RESET)에는 제k+3 스테이지(ST(k+3))의 출력이 입력되며, 제1 클럭 단자(CLK1)에는 제4 클럭(C4)가 입력되는 것을 중심으로 설명하였다. 또한, 제k 스테이지(ST(k))가 기수 프레임(Odd Frame)에서 동작하는 것을 중심으로 설명하였다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 제1 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 제1 게이트 로우 전압(VGL) 레벨로 입력될 수 있다. 이 경우, QB2 노드(QB2)는 계속해서 제1 게이트 로우 전압(VGL) 레벨로 유지되므로, QB2 노드(QB2)에 게이트 전극이 연결된 TFT들(TD2, TD4, TD6, T4)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.

t1 기간 동안, 초기화 단자(INI)를 통해 제1 게이트 하이 전압(VGH)의 스타트 전압(VST)이 입력된다. 제15 TFT(T15)는 제1 게이트 하이 전압(VGH)의 스타트 전압(VST)에 응답하여 턴-온되므로, Q 노드(Q)는 제1 저전위 전압원(VSS1)과 접속된다. 따라서, Q 노드(Q)는 제1 저전위 전압원(VSS1)의 제1 게이트 로우 전압(VGL)으로 방전된다.

t2 기간 동안, 스타트 전압(VST)이 제1 게이트 로우 전압(VGL)으로 반전되므로, 제15 TFT(T15)는 턴-오프된다. Q 노드(Q)는 제1 게이트 로우 전압(VGL)을 유지한다.

t3 기간 동안, 스타트 단자(START)를 통해 제1 게이트 하이 전압(VGH)의 제k-3 스테이지(ST(k-3))의 캐리신호가 입력된다. 제1 TFT(T1)는 제1 게이트 하이 전압(VGH)의 제k-3 스테이지(ST(k-3))의 캐리신호에 응답하여 턴-온되므로, Q 노드(Q)는 고전위 전압원(VDD)과 접속된다. 따라서, Q 노드(Q)는 제1 게이트 하이 전압(VGH)으로 충전된다. Q 노드(Q)의 충전으로 인해 제3 풀업 트랜지스터(TU3)가 턴-온되므로, 제2 클럭 단자(CLK2)로 입력되는 직류 전압(Vdc)이 제3 출력노드(NO3)에 공급된다. 2D 모드에서 제2 클럭 단자(CLK2)로 제2 게이트 로우 전압(VGL')의 직류 전압(Vdc)이 입력되므로, 리셋 펄스(RP)는 제2 게이트 로우 전압(VGL')으로 출력된다.

제9 TFT(T9)는 제1 게이트 하이 전압(VGH)의 제k-3 스테이지(ST(k-3))의 캐리신호에 응답하여 턴-온되므로, QB2 노드(QB2)는 제1 저전위 전압원(VSS1)과 접속된다. 따라서, QB2 노드(QB2)는 제1 게이트 로우 전압(VGL)으로 방전된다. 제14 TFT(T14)는 제1 게이트 하이 전압(VGH)의 제k-3 스테이지(ST(k-3))의 캐리신호에 응답하여 턴-온되므로, QB1 노드(QB1)는 제1 저전위 전압원(VSS1)과 접속된다. 따라서, QB1 노드(QB1)는 제1 게이트 로우 전압(VGL)으로 방전된다.

또한, Q 노드(Q)의 충전으로 인해 제8 및 제13 TFT(T8, T13)가 턴-온되므로, QB1 및 QB2 노드(QB1, QB2)는 제1 저전위 전압원(VSS1)과 접속된다. 따라서, QB1 및 QB2 노드(QB1, QB2)는 제1 게이트 로우 전압(VGL)으로 방전된다. 나아가, Q 노드(Q)의 충전으로 인해, 제6 및 제11 TFT(T6, T11)가 턴-온된다. 또한, 제1 게이트 로우 전압(VGL)의 우수 프레임 교류 구동전압(VDD_E)에 의해 제5 TFT(T5)는 턴-오프되고, 제1 게이트 하이 전압(VGH)의 기수 프레임 교류 구동전압(VDD_O)에 응답하여 제10 TFT(T10)는 턴-온된다. 제1 노드(N1)는 제6 TFT(T6)의 턴-온으로 인한 제1 저전위 전압원(VSS1)과의 접속에 의해 제1 게이트 로우 전압(VGL)을 유지한다. 따라서, 제7 TFT(T7)는 턴-온되지 않는다. 제2 노드(N2)는 제10 TFT(T10)의 턴-온으로 인해 제1 게이트 하이 전압(VGH)의 기수 프레임 교류 구동전압(VDD_O)이 인가되나, 제11 TFT(T11)의 턴-온으로 인한 제1 저전위 전압원(VSS)과의 접속에 의해 제1 게이트 하이 전압(VGH)보다 낮은 전압 레벨을 갖는다. 따라서, 제12 TFT(T12)는 턴-온되지 않는다.

t4 기간 동안, 제1 TFT(T1), 제9 TFT(T9), 및 제14 TFT(T14)는 턴-온 상태를 유지하므로, Q 노드(Q)는 제1 게이트 하이 전압(VGH)을 유지하고, QB1 및 QB2 노드(QB1, QB2)는 제1 게이트 로우 전압(VGL)을 유지한다. 제3 풀업 TFT(TU3)의 턴-온으로 인해 제2 게이트 로우 전압(VGL')의 제k 리셋 펄스(RPk)가 출력된다.

제1 풀업 TFT(TU1)의 소스 전극에는 제1 클럭 단자(CLK1)로부터의 제4 클럭(C4)이 입력된다. 따라서, Q 노드(Q)의 전압은 제1 풀업 TFT(TU1)의 게이트-소스 전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 제1 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH'')로 상승되어, 제1 풀업 TFT(TU1)를 턴-온 시킨다. 제1 출력노드(NO1)의 전압은 제1 게이트 하이 전압(VGH)까지 상승하므로, 제1 게이트 하이 전압(VGH)의 캐리신호가 출력된다.

제2 풀업 TFT(TU2)의 소스 전극에는 제1 클럭 단자(CLK1)로부터의 제4 클럭(C4)이 입력된다. 따라서, Q 노드(Q)의 전압은 제2 풀업 TFT(TU2)의 게이트-소스 전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 제1 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH'')로 상승되어, 제2 풀업 TFT(TU2)를 턴-온 시킨다. 제2 출력노드(NO2)의 전압은 제1 게이트 하이 전압(VGH)까지 상승하므로, 제1 게이트 하이 전압(VGH)의 제k 게이트 펄스(GPk)가 출력된다.

t5 기간 동안, 리셋 단자(RESET)를 통해 게이트 하이 전압(VGH)의 제k+3 스테이지(ST(k+3))의 캐리신호가 입력된다. 제2 TFT(T2)는 게이트 하이 전압(VGH)의 제k+3 스테이지(ST(k+3))의 캐리신호에 응답하여 턴-온되므로, Q 노드(Q)는 제1 저전위 전압원(VSS1)과 접속된다. 따라서, Q 노드(Q)는 제1 게이트 로우 전압(VGL)으로 방전된다.

Q 노드(Q)의 방전으로 인해 제8 및 제13 TFT(T8, T13)가 턴-오프되므로, QB1 및 QB2 노드(QB1, QB2)는 제1 저전위 전압원(VSS1)과 접속이 차단된다. 또한, Q 노드(Q)의 방전으로 인해 제6 및 제11 TFT(T6, T11)가 턴-오프된다. 제1 게이트 로우 전압(VGL)의 우수 프레임 교류 구동전압(VDD_E)에 의해 제5 TFT(T5)가 턴-오프되므로, 제1 노드(N1)는 게이트 로우 전압(VGL)을 유지한다. 따라서, 제7 TFT(T7)는 턴-온되지 않으므로, QB2 노드(QB2)는 제1 게이트 로우 전압(VGL)을 유지한다. 제1 게이트 하이 전압(VGH)이 기수 프레임 교류 구동전압(VDD_O)에 응답하여 제10 TFT(T10)가 턴-온되므로, 제2 노드(N2)는 게이트 하이 전압(VGH)으로 충전된다. 따라서, 제12 TFT(T12)가 턴-온되므로, QB1 노드(QB1)는 게이트 하이 전압(VGH)으로 충전된다.

QB1 노드(QB1)의 충전으로 인해 제1 풀다운 TFT(TD1)가 턴-온되므로, 제1 출력노드(NO1)는 제1 저전위 전압원(VSS1)과 접속된다. 제1 출력노드(NO1)가 제1 게이트 로우 전압(VGL)으로 하강하므로, 제1 게이트 로우 전압(VGL)의 캐리신호가 출력된다. QB1 노드(QB1)의 충전으로 인해 제3 풀다운 TFT(TD3)가 턴-온되므로, 제2 출력노드(NO2)는 제1 저전위 전압원(VSS1)과 접속된다. 제2 출력노드(NO2)가 제1 게이트 로우 전압(VGL)으로 하강하므로, 제1 게이트 로우 전압(VGL)의 제k 게이트 펄스(GPk)가 출력된다. QB1 노드(QB1)의 충전으로 인해 제5 풀다운 TFT(TD5)가 턴-온되므로, 제3 출력노드(NO3)는 제2 저전위 전압원(VSS2)과 접속된다. 제3 출력노드(NO3)는 제2 게이트 로우 전압(VGL')을 유지하므로, 제2 게이트 로우 전압(VGL')의 제k 리셋 펄스(RPk)가 출력된다.

t3 내지 t5 기간 동안 제k 스테이지(ST(k))의 동작은 t5 내지 t7 기간 동안 제k+6 스테이지(ST(k+6))의 동작과 실질적으로 동일하다. 그러므로, t5 내지 t7 기간 동안 제k+6 스테이지(ST(k+6))의 동작에 대한 설명은 생략한다.

도 14는 3D 모드에서 제k 및 제k+6 스테이지의 입출력 신호와, Q 노드, QB1 노드, 및 QB2 노드의 전압 변화를 보여주는 파형도이다. 도 14를 참조하면, 스테이지들(ST(1)~ST(n)) 각각의 초기화 단자(INI)에 입력되는 스타트 전압(VST)과, 제1 클럭 단자(CLK1)에 입력되는 제1 내지 제6 클럭들(C1~C6)과, 제2 클럭 단자(CLK2)에 입력되는 직류 전압(Vdc)가 나타나 있다. 또한, 제k 스테이지(ST(k))의 Q 노드(Q), QB1 노드(QB1), 및 QB2 노드(QB2)의 전압 변화와, 제1 출력 단자(OUT1)로부터 출력되는 제k 게이트 펄스(GPk)와, 제2 출력 단자(OUT2)로부터 출력되는 제k 리셋 펄스(RPk)가 나타나 있다. 나아가, 제k+6 스테이지(ST(k+6))의 Q 노드(Q), QB1 노드(QB1), 및 QB2 노드(QB2)의 전압 변화와, 제1 출력 단자(OUT1)로부터 출력되는 제k 게이트 펄스(GPk)와, 제2 출력 단자(OUT2)로부터 출력되는 제k 리셋 펄스(RPk)가 나타나 있다.

본 발명은 도 14에서 i상 클럭들이 제1 내지 제6 클럭들(C1~C6)의 6상 클럭들로 구현되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 또한, 스타트 전압(VST), 제1 내지 제6 클럭들(C1~C6)은 3 수평기간(3H)의 펄스 폭을 가지며, 제1 내지 제6 클럭들(C1~C6)은 2 수평기간(2H)씩 중첩되어 발생하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.

도 14에서, 제k 리셋 펄스(RPk)는 제k 게이트 펄스(GPk)보다 앞서 발생하고, 제k 게이트 펄스(GPk)와 동시에 폴링된다. 하지만, 이는 6상 클럭들로 구현되는 경우를 중심으로 설명한 하나의 실시예에 불과하며, 제k 리셋 펄스(RPk)는 제k 게이트 펄스(GPk)보다 앞서 발생하고, 제k 게이트 펄스(GPk)가 폴링된 이후에 폴링될 수도 있다.

3D 모드에서 제k 스테이지(ST(k))와 제k+6 스테이지(ST(k+6))의 동작은 2D 모드에서 제k 스테이지(ST(k))와 제k+6 스테이지(ST(k+6))의 동작과 거의 동일하다. 다만, t3 기간 동안, Q 노드(Q)의 충전으로 인해 제3 풀업 트랜지스터(TU3)가 턴-온되므로, 제2 클럭 단자(CLK2)로 입력되는 직류 전압(Vdc)이 제3 출력노드(NO3)에 공급된다. 3D 모드에서 제2 클럭 단자(CLK2)로 제2 게이트 하이 전압(VGH')의 직류 전압(Vdc)이 입력되므로, 제2 게이트 하이 전압(VGH')의 리셋 펄스(RP)가 출력된다. 3D 모드에서 제k 스테이지(ST(k))와 제k+6 스테이지(ST(k+6))의 동작에 대한 다른 설명은 도 12에서 설명한 바와 같다.

이상에서 살펴본 바와 같이, 본 발명은 블랙 스트라이프로 제어되는 제2 픽셀(220)의 제3 스캔 TFT(222)에 공급되는 리셋 펄스(RP)를 제1 게이트 하이 전압(VGH)보다 낮은 제2 게이트 하이 전압(VGH')으로 발생하고, 제1 게이트 로우 전압(VGL)보다 높은 제2 게이트 로우 전압(VGL')으로 폴링시킨다. 그 결과, 본 발명은 리셋 펄스(RP)의 제2 게이트 하이 전압(VGH')과 제2 게이트 로우 전압(VGL')의 차전압이 줄어들기 때문에, 블랙 스트라이프로 제어되는 제2 픽셀(220)의 킥백전압을 줄일 수 있다. 따라서, 블랙 스트라이프로 제어되는 제2 픽셀(220)은 3D 모드에서 완벽한 블랙 계조를 표시할 수 있다. 또한, 본 발명은 3D 모드에서 제2 픽셀(220)을 블랙 스트라이프로 제어함으로써, 상하 시야각이 넓어지는 경우에 발생하던 크로스토크를 줄일 수 있다. 이로 인해, 본 발명은 입체영상을 시청할 수 있는 상하 시야각을 넓힐 수 있다.

또한, 본 발명은 하나의 스테이지(ST)에서 게이트 펄스(GP)와 리셋 펄스(RP)를 발생한다. 그 결과, 본 발명은 쉬프트 레지스터(50)의 구동 주파수를 증가하지 않고서도 2D 모드에서 데이터를 표시하는 제1 픽셀(210)과 블랙 스트라이프로 제어되는 제2 픽셀(220)에 영상을 표시하고, 3D 모드에서 데이터를 표시하는 제1 픽셀(210)에 영상을 표시하고 블랙 스트라이프로 제어되는 제2 픽셀(220)에 블랙 계조를 표시할 수 있다. 이로 인해, 본 발명은 쉬프트 레지스터(50)의 회로 비용을 절감할 수 있다. 나아가, 본 발명은 쉬프트 레지스터(50)의 회로의 개수를 줄일 수 있으므로 쉬프트 레지스터(50)의 회로 집적도를 낮출 수 있을 뿐만 아니라, 쉬프트 레지스터(50)의 신뢰성을 높일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 20: 편광안경
30: 패턴 리타더 31: 제1 리타더
32: 제2 리타더 40: 레벨 쉬프터
50: 쉬프트 레지스터 60: 인쇄회로보드
70: 소스 드라이브 IC 110: 게이트 구동부
120: 데이터 구동부 130: 타이밍 콘트롤러
140: 호스트 시스템 200: 픽셀
210: 제1 픽셀 211: 제1 스캔 TFT
220: 제2 픽셀 221: 제2 스캔 TFT
222: 제3 스캔 TFT 240: 제1 화소 전극
250: 공통 전극 260: 제2 화소 전극

Claims

데이터 라인들과, 상기 데이터 라인들과 교차되는 게이트 라인들과, 상기 게이트 라인들과 나란한 리셋 라인들이 형성되고, 상기 데이터 라인들 및 게이트 라인들의 교차에 의해 정의되는 셀영역에 형성되는 다수의 서브 픽셀들을 포함하는 표시패널;
입력된 디지털 비디오 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들로 출력하는 데이터 구동부; 및
상기 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 출력하고, 상기 게이트 펄스보다 펄스 폭이 넓은 리셋 펄스를 상기 리셋 라인들에 순차적으로 출력하는 쉬프트 레지스터를 포함하는 게이트 구동부를 구비하고,
상기 쉬프트 레지스터는,
제k(k는 1≤k≤n을 만족하는 자연수, n은 상기 표시패널의 게이트 라인 수) 게이트 라인에 제k 게이트 펄스를 출력하고, 제k 리셋 라인보다 이전 리셋 라인에 제k 리셋 펄스를 출력하는 제k 스테이지를 포함하는 것을 특징으로 하는 입체영상 표시장치.
제 1 항에 있어서,
3D 모드에서 상기 제k 게이트 펄스는 제1 게이트 하이 전압으로 발생하고, 제1 게이트 로우 전압으로 폴링되며, 상기 제k 리셋 펄스는 상기 제1 게이트 하이 전압보다 낮은 제2 게이트 하이 전압으로 발생하고, 상기 제1 게이트 로우 전압보다 높은 제2 게이트 로우 전압으로 폴링되며,
2D 모드에서 상기 제k 게이트 펄스는 상기 제1 게이트 하이 전압으로 발생하고, 상기 제1 게이트 로우 전압으로 폴링되며, 상기 제k 리셋 펄스는 상기 제2 게이트 로우 전압을 유지하는 것을 특징으로 하는 입체영상 표시장치.
제 2 항에 있어서,
상기 3D 모드에서 상기 제k 리셋 펄스는 상기 제k 게이트 펄스보다 앞서 발생하고, 상기 제k 게이트 펄스와 동시에 폴링되는 것을 특징으로 하는 입체영상 표시장치.
제 2 항에 있어서,
상기 3D 모드에서 상기 제k 리셋 펄스는 상기 제k 게이트 펄스보다 앞서 발생하고, 상기 제k 게이트 펄스가 폴링된 이후에 폴링되는 것을 특징으로 하는 입체영상 표시장치.
제 2 항에 있어서,
상기 서브 픽셀들 각각은,
상기 제k 스테이지로부터 출력된 제k 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 제1 화소 전극에 공급하는 제1 스캔 TFT를 이용함으로써, 상기 2D 및 3D 모드에서 영상을 표시하는 제1 픽셀; 및
상기 제k 스테이지로부터 출력된 제k 게이트 펄스에 응답하여 상기 데이터 전압을 제2 화소 전극에 공급하는 제2 스캔 TFT와, 제k 스테이지보다 후단 스테이지로부터 출력된 리셋 펄스에 응답하여 공통 라인의 공통 전압을 상기 제2 화소 전극에 공급하는 제3 스캔 TFT를 이용함으로써, 상기 2D 모드에서 상기 영상을 표시하고, 상기 3D 모드에서 블랙 계조를 표시하는 제2 픽셀을 포함하는 것을 특징으로 하는 입체영상 표시장치.
제 5 항에 있어서,
상기 제1 스캔 TFT의 게이트 전극은 상기 제k 게이트 라인에 접속되고, 소스 전극은 제j(j는 1≤j≤m을 만족하는 자연수, m은 상기 표시패널의 데이터 라인의 수) 데이터 라인에 접속되며, 드레인 전극은 상기 제1 픽셀의 제1 화소 전극에 접속되고,
상기 제2 스캔 TFT의 게이트 전극은 상기 제k 게이트 라인에 접속되고, 소스 전극은 제j 데이터 라인에 접속되며, 드레인 전극은 상기 제2 픽셀의 제2 화소 전극에 접속되고,
상기 제3 스캔 TFT의 게이트 전극은 상기 제k 리셋 라인보다 이전 리셋 라인에 접속되고, 소스 전극은 상기 제2 픽셀의 제2 화소 전극에 접속되며, 드레인 전극은 상기 공통 라인에 접속되는 것을 특징으로 하는 입체영상 표시장치.
제 6 항에 있어서,
상기 제1 게이트 하이 전압은 제1 내지 제2 스캔 TFT의 문턱 전압보다 높게 설정되고, 상기 제1 게이트 로우 전압은 제1 내지 제2 스캔 TFT의 문턱 전압보다 낮게 설정되며, 상기 제2 게이트 하이 전압은 제3 스캔 TFT의 문턱 전압보다 높게 설정되고, 상기 제2 게이트 로우 전압은 제3 스캔 TFT의 문턱 전압보다 낮게 설정되는 것을 특징으로 하는 입체영상 표시장치.
제 2 항에 있어서,
상기 제k 스테이지는,
스타트 전압을 입력받는 초기화 단자, 상기 제k 스테이지보다 전단 스테이지의 캐리신호를 입력받는 스타트 단자, 상기 제k 스테이지보다 후단 스테이지의 캐리신호를 입력받는 리셋 단자, 순차적으로 위상이 지연되는 i(i는 3 이상의 자연수) 상 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 직류 전압을 입력받는 제2 클럭 단자, 캐리신호를 출력하는 캐리신호 출력단자, 제k 게이트 펄스를 출력하는 제1 출력단자, 및 제k 리셋 펄스를 출력하는 제2 출력단자를 포함하는 것을 특징으로 하는 입체영상 표시장치.
제 8 항에 있어서,
상기 직류 전압은 2D 모드에서 상기 제2 게이트 로우 전압으로 상기 제2 클럭 단자에 입력되고, 3D 모드에서 상기 제2 게이트 하이 전압으로 상기 제2 클럭 단자에 입력되는 것을 특징으로 하는 입체영상 표시장치.
제 8 항에 있어서,
상기 i 상 클럭들은 상기 제1 게이트 하이 전압과 상기 제2 게이트 하이 전압 사이에서 스윙하는 것을 특징으로 하는 입체영상 표시장치.
제 8 항에 있어서,
상기 제k 스테이지는,
상기 초기화 단자를 통해 입력되는 상기 스타트 신호에 응답하여 Q 노드를 초기화하는 초기화부;
상기 스타트 단자를 통해 입력되는 상기 전단 스테이지의 캐리신호에 응답하여 상기 Q 노드를 충전하고, 상기 리셋 단자를 통해 입력되는 상기 후단 스테이지의 캐리신호에 응답하여 상기 Q 노드를 방전하는 Q 노드 제어부;
상기 Q 노드, QB1 노드, 및 QB2 노드의 충방전을 제어하는 노드 제어부; 및
상기 Q 노드, QB1 노드, 및 QB2 노드의 전압에 따라 캐리신호, 제k 게이트 펄스, 제k 리셋 펄스를 출력하는 출력부를 더 포함하는 것을 특징으로 하는 입체영상 표시장치.