JP2021110940A

JP2021110940A - ゲート駆動回路及びこれを含む発光表示装置

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Publication number: JP2021110940A
Application number: JP2020214424A
Authority: JP
Inventors: ジェギュパク，; Jaekyu Park; スホンチェ，; Soohong Choi; ホンジェシン，; Hongjae Shin; ソンホユン，; Seongho Yun; ジョンリムソ，; Jeongrim Seo
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2019-12-31
Filing date: 2020-12-24
Publication date: 2021-08-02
Anticipated expiration: 2040-12-24
Also published as: US11250767B2; JP7549523B2; CN113066444A; TW202127421A; TWI778480B; KR20210086311A; US20210201767A1

Abstract

【課題】制御ノードの充電特性が改善されたゲート駆動回路及びこれを含む発光表示装置を提供する。【解決手段】ゲート駆動回路５００は第１〜第ｍステージ回路を含み、第１〜第ｍステージ回路のそれぞれは、第１〜第３制御ノード、第１〜第３制御ノードのそれぞれの電圧を制御するノード制御回路、及び第１〜第３制御ノードのそれぞれの電圧に応じてスキャン信号、センス信号及びキャリー信号のそれぞれを出力する出力バッファー回路を含み、ノード制御回路は前端ステージ回路から供給される第１前端キャリー信号に応じて第１ゲート高電位電圧を第１制御ノードに充電するノードセットアップ回路を含むことができる。【選択図】図１

Description

本明細書はゲート駆動回路及びこれを含む発光表示装置に関するものである。

発光表示装置は自己発光素子を用いて映像を表示するから高速の応答速度を有し、消費電力が少なく、視野角に問題がないので、次世代表示装置として注目されている。

発光表示装置は、発光素子及び発光素子を駆動するピクセル回路を有するピクセルを含むことができる。例えば、ピクセル回路は、発光素子に流れる駆動電流を制御する駆動薄膜トランジスタ、及びスキャン信号に応じて駆動薄膜トランジスタのゲート−ソース電圧を制御（又はプログラミング）する少なくとも一つのスイッチング薄膜トランジスタを含む。ピクセル回路のスイッチング薄膜トランジスタは表示パネルの基板に直接形成されたゲート駆動回路の出力信号に応じてスイッチングされることができる。例えば、ゲート駆動回路は、制御ノードの電圧によってピクセル回路のスイッチング薄膜トランジスタをスイッチングさせるための信号を出力することができる。

最近、発光表示装置において動画応答時間を縮めるためにブラック映像を挿入する技術が提案されている。ブラック映像挿入技術は隣接したフレームの間にブラック映像を表示し、以前のフレームの映像が次のフレームの映像に及ぶ影響を除去することによって動画応答時間を縮めることができる。

そして、発光表示装置に表示される映像の品質を高めるために、外部補償技術が使われている。外部補償技術は、ピクセルの駆動特性（又は電気的特性）によるピクセル電圧又は電流をセンシングし、センシングされた結果に基づいて入力映像のデータを変調することによってピクセル間の駆動特性偏差を補償することができる。

しかし、従来の発光表示装置で、ゲート駆動回路は、薄膜トランジスタの閾値電圧変化による制御ノードの充電特性が低下し、これによりゲート駆動回路から異常信号が出力されるか制御ノードに連結された薄膜トランジスタの漏洩電流によるゲート駆動電圧の電圧降下（ＩＲｄｒｏｐ）によって誤動作することがある。

ブラック映像挿入技術及び／又は外部補償技術が適用された発光表示装置はブラック映像を水平ライン（又は水平ピクセルライン）単位で順次表示するが、ゲート駆動回路で発生する制御ノードの充電特性低下又は制御ノードに連結された薄膜トランジスタの漏洩電流によって１フレーム内でブラック映像を表示するかピクセルの駆動特性をセンシングするための時間が足りなくて画質不良が発生し、このような画質不良によって信頼性が低下することがある。

前述した背景技術の内容は本明細書の発明者が本明細書の例を導出するために保有していたか、本明細書の例を導出する過程で習得した技術情報であり、必ずしも本明細書の出願前に一般公衆に公開された公知の技術であるとは言えない。

本明細書は制御ノードの充電特性が改善されたゲート駆動回路及びこれを含む発光表示装置を提供することを技術的課題とする。

また、本明細書は制御ノードに連結された薄膜トランジスタの漏洩電流によるゲート駆動電圧の電圧降下が最小化したゲート駆動回路及びこれを含む発光表示装置を提供することを技術的課題とする。

本明細書の例による解決しようとする課題は先に言及した課題に制限されなく、言及しなかった他の課題は以下の記載内容から本明細書の技術思想が属する技術分野で通常の知識を有する者に明らかに理解可能であろう。

本明細書の一例によるゲート駆動回路は第１〜第ｍステージ回路を含み、第１〜第ｍステージ回路のそれぞれは、第１〜第３制御ノード、第１〜第３制御ノードのそれぞれの電圧を制御するノード制御回路、及び第１〜第３制御ノードのそれぞれの電圧に応じてスキャン信号、センス信号及びキャリー信号のそれぞれを出力する出力バッファー回路を含み、ノード制御回路は、前端ステージ回路から供給される第１前端キャリー信号に応じて第１ゲート高電位電圧を第１制御ノードに充電するノードセットアップ回路を含むことができる。

本明細書の一例による発光表示装置は、複数のピクセル、複数のピクセルに連結された第１ゲートライン及び第２ゲートラインを有する複数のゲートライングループ、及び複数のピクセルに連結され、複数のゲートライングループと交差する複数のデータライン及び複数のレファレンスラインを含む発光表示パネルと、複数のゲートライングループに連結されたゲート駆動回路を含むゲート駆動回路部と、複数のデータライン及び複数のレファレンスラインに連結されたデータ駆動回路部と、ゲート駆動回路部とデータ駆動回路部のそれぞれの駆動タイミングを制御するタイミング制御部とを含み、ゲート駆動回路は第１〜第ｍステージ回路を含み、第１〜第ｍステージ回路のそれぞれは、第１〜第３制御ノード、第１〜第３制御ノードのそれぞれの電圧を制御するノード制御回路、及び第１〜第３制御ノードのそれぞれの電圧に応じてスキャン信号、センス信号及びキャリー信号のそれぞれを出力する出力バッファー回路を含み、ノード制御回路は、前端ステージ回路から供給される第１前端キャリー信号に応じて第１ゲート高電位電圧を第１制御ノードに充電するノードセットアップ回路を含むことができる。

前述した課題の解決手段以外の本明細書の多様な例による具体的な事項は以下の記載内容及び図面に含まれている。

本明細書の一例は、制御ノードの充電特性が改善されたゲート駆動回路及びこれを含む発光表示装置を提供することができる。

本明細書の一例は、制御ノードに連結された薄膜トランジスタの漏洩電流によるゲート駆動電圧の電圧降下が最小化したゲート駆動回路及びこれを含む発光表示装置を提供することができる。

前述した解決しようとする課題、課題解決手段、効果の内容は請求範囲の必須特徴を特定するものではないので、請求範囲の権利範囲は発明の内容に記載した事項によって制限されない。

本明細書の一例による発光表示装置を示す図である。図１に示すピクセルを示す等価回路図である。本明細書の一例によるゲート駆動回路の出力信号を示す波形図である。第１水平ラインに配置されたピクセルを駆動するためのスキャン信号、センス信号及びデータ電圧を示すタイミング図である。第ｎ水平ラインに配置されたピクセルを駆動するためのスキャン信号、センス信号及びデータ電圧を示すタイミング図である。図１に示す本明細書の一例によるゲート駆動回路を示す図である。図６に示すゲート制御信号ラインに印加される信号、第１及び第２ステージ回路のそれぞれの制御ノードの電圧と出力信号を示す波形図である。図６に示す第ｎステージ回路及び第ｎ＋１ステージ回路を示すブロック図である。図８に示す第ｎステージ回路及び第ｎ＋１ステージ回路を示す回路図である。図９に示す第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの入出力波形を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。本明細書の一例と比較例によるゲート駆動回路の各ステージ回路に具現された第１制御ノードの充電経路を示す図である。本明細書の一例と比較例によるゲート駆動回路の各ステージ回路に具現された第１制御ノードの充電経路を示す図である。本明細書の一例と比較例によるゲート駆動回路の出力特性を示す波形図である。本明細書の一例と比較例によるゲート駆動回路の出力特性を示す波形図である。本明細書の一例と比較例によるゲート駆動回路のそれぞれの第１制御ノードの充電電圧波形を示す図である。本明細書の一例と比較例によるゲート駆動回路のそれぞれの第１制御ノードの充電電圧波形を示す図である。

本明細書の利点及び特徴とそれらを達成する方法は添付図面に基づいて詳細に後述する多様な例を参照すれば明らかになるであろう。しかし、本明細書は以下で開示する一例に限定されるものではなく、互いに異なる多様な形態に具現可能であり、本明細書の一例等はただ本明細書の開示を完全にし、本明細書の技術思想が属する技術分野で通常の知識を有する者に技術思想の範疇を完全に知らせるために提供するものであり、本明細書の技術思想は請求範囲の範疇によって定義されるだけである。

本明細書の一例を説明するための図面に開示した形状、大きさ、比率、角度、個数などは例示的なものなので、本明細書が図示の事項に限定されるものではない。明細書全般にわたって同じ参照符号は同じ構成要素を示す。また、本明細書の説明において、関連した公知の技術についての具体的な説明が本明細書の要旨を不必要にあいまいにする可能性があると判断される場合、その詳細な説明は省略する。

本明細書で言及する‘含む’、‘有する’、‘なる’などを使う場合、‘〜のみ’を使わない限り、他の部分が付け加わることができる。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素の解釈において、別途の明示的な記載がないと言っても誤差範囲を含むものと解釈する。

位置関係についての説明の場合、例えば‘〜上に’、‘〜の上部に’、‘〜の下部に’、‘〜のそばに’などのように二つ部分の位置関係を説明する場合、‘直ぐ’又は‘直接’を使わない限り、二つ部分の間に一つ以上の他の部分が位置することもできる。

時間関係についての説明の場合、例えば、‘〜の後に’、‘〜に引き続き’、‘〜の次に’、‘〜の前に’などのように時間的に先後関係を説明する場合、‘直ぐ’又は‘直接’を使わない限り、連続的ではない場合も含むことができる。

第１、第２などを多様な構成要素を敍述するために使うが、これらの構成要素はこれらの用語に制限されない。これらの用語はただ一構成要素を他の構成要素と区別するために使用するものである。よって、以下で言及する第１構成要素は本明細書の技術的思想内で第２構成要素でもあり得る。

“少なくとも一つ”という用語は一つ以上の関連項目から提示可能な全ての組合せを含むものと理解すべきである。例えば、“第１項目、第２項目及び第３項目の中で少なくとも一つ”の意味は、第１項目、第２項目又は第３項目のそれぞれだけでなく、第１項目、第２項目及び第３項目の中で二つ以上から提示可能な全ての項目の組合せを意味することができる。

本明細書の多様な例のそれぞれの技術的特徴は部分的に又は全部的に互いに結合又は組合せ可能であり、技術的に多様な連動及び駆動が可能であり、各例が互いに独立的に実施されることもでき、連関関係で一緒に実施されることもできる。

本明細書で、発光表示パネルの基板上に形成されるピクセル回路とゲート駆動回路はｎタイプＭＯＳＦＥＴ構造の薄膜トランジスタによって具現されることができるが、これに限定されず、ｐタイプＭＯＳＦＥＴ構造の薄膜トランジスタによって具現されることもできる。薄膜トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含むことができる。薄膜トランジスタにおいて、キャリア（ｃａｒｒｉｅｒ）はソースからドレインに流れることができる。ｎタイプ薄膜トランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソースからドレインに電子が流れることができるように、ソース電圧はドレイン電圧より低い電圧を有する。ｎタイプ薄膜トランジスタでは電子がソースからドレイン側に流れるから、電流はドレインからソース側に流れる。ｐタイプ薄膜トランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるため、ソースからドレインに正孔が流れることができるように、ソース電圧はドレイン電圧より高い電圧を有する。ｐタイプ薄膜トランジスタでは正孔がソースからドレイン側に流れるから電流はソースからドレイン側に流れる。ＭＯＳＦＥＴ構造の薄膜トランジスタにおいてソースとドレインは固定されたものではなくて印加電圧によって変更されることができる。よって、本明細書の例についての説明では、ソース及びドレインのいずれか一方を第１ソース／ドレイン電極と、ソース及びドレインの他方を第２ソース／ドレイン電極と説明する。

以下では本明細書によるゲート駆動回路及びこれを含む発光表示装置の好適な例を添付図面に基づいて詳細に説明する。各図の構成要素に参照符号を付けるにあたり、同じ構成要素に対しては、たとえ相異なる図上に表示されてもできるだけ同じ符号で示す。そして、添付図面に示す構成要素のスケールは説明の便宜のために実際とは違うスケールを有することもできるので、図面に示すスケールに限定されない。

図１は本明細書の一例による発光表示装置を示す図、図２は図１に示すピクセルを示す等価回路図、図３は本明細書の一例によるゲート駆動回路の出力信号を示す波形図である。

図１〜図３を参照すると、本明細書の一例による発光表示装置は、発光表示パネル１００、タイミング制御部３００、ゲート駆動回路部５００、及びデータ駆動回路部７００を含むことができる。

発光表示パネル１００は、基板上に定義された表示領域ＡＡ（又は活性領域）、及び表示領域ＡＡを取り囲む非表示領域ＩＡ（又は非活性領域）を含むことができる。

表示領域ＡＡは、複数のゲートライングループＧＬＧ、複数のデータラインＤＬ、複数のレファレンスラインＲＬ、及び複数のピクセルＰを含むことができる。

複数のゲートライングループＧＬＧのそれぞれは第１方向Ｘに沿って長く延び、第１方向Ｘと交差する第２方向Ｙに沿って互いに離隔するように基板上に配列されることができる。一例による複数のゲートライングループＧＬＧのそれぞれは、第１ゲートライン（スキャン信号ライン）ＧＬａ、及び第２ゲートライン（センス信号ライン）ＧＬｂを含むことができる。

複数のデータラインＤＬのそれぞれは第２方向Ｙに沿って長く延び、第１方向Ｘに沿って互いに離隔するように基板上に配列されることができる。

複数のレファレンスラインＲＬのそれぞれは複数のデータラインＤＬのそれぞれに平行になるように基板上に配列されることができる。例えば、レファレンスラインＲＬはセンシングラインと表現することもできる。

複数のピクセルＰのそれぞれは複数のゲートライングループＧＬＧと複数のデータラインＤＬによって定義されるピクセル領域に配置されることができる。

一例による複数のピクセルＰのそれぞれは、赤色ピクセル、緑色ピクセル、又は青色ピクセルであることができる。この場合、隣接した赤色ピクセル、緑色ピクセル、及び青色ピクセルは一つの単位ピクセルを具現することができる。

他の例による複数のピクセルＰのそれぞれは、赤色ピクセル、緑色ピクセル、青色ピクセル、又は白色ピクセルであることができる。この場合、隣接した赤色ピクセル、緑色ピクセル、青色ピクセル、及び白色ピクセルは一つのカラー映像を表示するための一つの単位ピクセルを具現することができる。

表示領域ＡＡは複数のゲートライングループＧＬＧのそれぞれの長手方向に沿って複数の水平ライン又は複数の水平ピクセルラインを含むことができる。それぞれの水平ライン又は水平ピクセルラインに配置されたピクセルＰは同じゲートライングループＧＬＧに共通的に連結されることができる。

複数のピクセルＰのそれぞれは、発光素子ＥＬＤ、及び発光素子ＥＬＤの発光を制御するピクセル回路ＰＣを含むことができる。

ピクセル回路ＰＣは、隣接したゲートライングループＧＬＧを介して供給される信号に応じて、隣接したデータラインＤＬを介して供給されるデータ電圧Ｖｄａｔａと隣接したレファレンスラインＲＬを介して供給されるレファレンス電圧Ｖｒｅｆとの差電圧（Ｖｄａｔａ−Ｖｒｅｆ）によるデータ電流を出力することができる。

一例による画素回路ＰＣは、第１スイッチング薄膜トランジスタＴｓｗ１、第２スイッチング薄膜トランジスタＴｓｗ２、駆動薄膜トランジスタＴｄｒ、及びストレージキャパシタＣｓｔを含むことができる。以下の説明で、薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を“ＴＦＴ”という。

第１スイッチングＴＦＴＴｓｗ１、第２スイッチングＴＦＴＴｓｗ２及び駆動ＴＦＴＴｄｒの少なくとも一つはａ−ＳｉＴＦＴ、ｐｏｌｙ−ＳｉＴＦＴ、ＯｘｉｄｅＴＦＴ、又はＯｒｇａｎｉｃＴＦＴであることができる。例えば、ピクセル回路ＰＣで、第１スイッチングＴＦＴＴｓｗ１、第２スイッチングＴＦＴＴｓｗ２、及び駆動ＴＦＴＴｄｒの一部は応答特性に優れたＬＴＰＳ（ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅｐｏｌｙ−Ｓｉ）からなる半導体層（又は活性層）を含むＴＦＴであることができ、第１スイッチングＴＦＴＴｓｗ１、第２スイッチングＴＦＴＴｓｗ２、及び駆動ＴＦＴＴｄｒの一部を除いた残りはオフ電流（ｏｆｆｃｕｒｒｅｎｔ）特性に優れたオキシド（ｏｘｉｄｅ）からなる半導体層（又は活性層）を含むＴＦＴであることができる。

第１スイッチングＴＦＴＴｓｗ１はゲートライングループＧＬＧの第１ゲートラインＧＬａに接続されたゲート電極、隣接したデータラインＤＬに接続された第１ソース／ドレイン電極、及び駆動ＴＦＴＴｄｒのゲートノードＮｇに接続された第２ソース／ドレイン電極を含む。このような第１スイッチングＴＦＴＴｓｗ１は、第１ゲートラインＧＬａを介して供給されるスキャン信号ＳＣ［１］〜ＳＣ［ｎ］によって、隣接したデータラインＤＬを介して供給されるデータ電圧Ｖｄａｔａを駆動ＴＦＴＴｄｒのゲートノードＮｓに供給する。

第２スイッチングＴＦＴＴｓｗ２は、ゲートライングループＧＬＧの第２ゲートラインＧＬｂに接続されたゲート電極、駆動ＴＦＴＴｄｒのソースノードＮｓに接続された第１ソース／ドレイン電極、及び隣接したレファレンスラインＲＬに接続された第２ソース／ドレイン電極を含む。このような第２スイッチングＴＦＴＴｓｗ２は、第２ゲートラインＧＬｂを介して供給されるセンス信号ＳＥ［１］〜ＳＥ［ｍ］によって、隣接したレファレンスラインＲＬを介して供給されるレファレンス電圧Ｖｒｅｆを駆動ＴＦＴＴｄｒのソースノードｎ２に供給する。

ストレージキャパシタＣｓｔは駆動ＴＦＴＴｄｒのゲートノードＮｇとソースノードＮｓとの間に形成されることができる。一例によるストレージキャパシタＣｓｔは、駆動ＴＦＴＴｄｒのゲートノードＮｇに連結された第１キャパシタ電極、駆動ＴＦＴＴｄｒのソースノードＮｓに連結された第２キャパシタ電極、及び第１キャパシタ電極と第２キャパシタ電極との間の重畳領域に形成された誘電体層を含むことができる。このようなストレージキャパシタＣｓｔは、駆動ＴＦＴＴｄｒのゲートノードＮｇとソースノードＮｓとの差電圧を充電した後、充電された電圧によって駆動ＴＦＴＴｄｒをスイッチングさせる。

駆動ＴＦＴＴｄｒは、第１スイッチングＴＦＴＴｓｗ１の第２ソース／ドレイン電極とストレージキャパシタＣｓｔの第１キャパシタ電極に共通的に接続されたゲート電極（又はゲートノード）ｎｇ、第２スイッチングＴＦＴＴｓｗ２の第１ソース／ドレイン電極、ストレージキャパシタＣｓｔの第２キャパシタ電極及び発光素子ＥＬＤに共通的に連結された第１ソース／ドレイン電極（又はソースノード）Ｎｓ、及びピクセル駆動電源ＥＶＤＤに連結された第２ソース／ドレイン電極（又はドレインノード）を含むことができる。このような駆動ＴＦＴＴｄｒはストレージキャパシタＣｓｔの電圧によってターンオンされることにより、ピクセル駆動電源ＥＶＤＤから発光素子ＥＬＤに流れる電流量を制御することができる。

発光素子ＥＬＤはピクセル回路ＰＣから供給されるデータ電流によって発光してデータ電流に対応する輝度の光を放出する。

一例による発光素子ＥＬＤは、ピクセル回路ＰＣと電気的に連結されたピクセル電極（又はアノード電極）ＰＥ、自己発光素子、及び自己発光素子上に配置され、ピクセル共通電源ＥＶＳＳに連結された共通電極（又はカソード電極）ＣＥを含むことができる。

ピクセル電極ＰＥはピクセルＰに定義された発光領域（又は開口部）に配置され、ピクセル回路ＰＣを覆う絶縁層（又は平坦化層）に配置されたコンタクトホールを介してピクセル回路ＰＣのソースノードＮｓと電気的に連結されることができる。ピクセル電極ＰＥは発光素子ＥＬＤの上部発光構造又は下部発光構造によって透明伝導性金属素材又は反射金属素材からなることができる。

自己発光素子はピクセル電極ＰＥ上に形成されてピクセル電極ＰＥと直接的に接触する。このような発光素子ＥＬＤはピクセル回路ＰＣから供給されるデータ電流によって発光してデータ電流に対応する輝度の光を放出する。

一例による自己発光素子はピクセルＰ別に区分されないように複数の画素Ｐのそれぞれに共通的に形成される共通層であることができる。発光素子ＥＤは画素電極ＰＥと共通電極ＣＥとの間に流れる電流に応じて白色光を放出することができる。一例による自己発光素子は有機発光素子又は無機発光素子を含むか、有機発光素子（又は無機発光素子）と量子点発光素子の積層又は混合構造を含むことができる。

一例による有機発光素子は、白色光を放出するための２以上の発光物質層（又は発光部）を含む。例えば、有機発光素子は、第１光と第２光の混合によって白色光を放出するための第１発光物質層と第２発光物質層を含むことができる。ここで、第１発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の少なくとも１種を含むことができる。第２発光物質層は、青色発光物質、緑色発光物質、赤色発光物質、黄色発光物質、及び黄緑色発光物質の中で、第１発光物質層から放出される第１光と混合されて白色光を形成することができる第２光を放出するための少なくとも１種を含むことができる。

一例による有機発光素子は、発光効率及び／又は寿命などを向上させるための少なくとも一つ以上の機能層をさらに含むことができる。例えば、機能層は発光物質層の上部及び／又は下部のそれぞれに配置されることができる。

一例による無機発光素子は、半導体発光ダイオード、マイクロ発光ダイオード、又は量子点発光ダイオードを含むことができる。例えば、発光素子ＥＬＤが無機発光素子であるとき、発光素子ＥＬＤは１〜１００マイクロメートルのスケールを有することができるが、これに限定されるものではない。

共通電極ＣＥは表示領域ＡＡ上に配置され、自己発光素子と直接的に接触するか電気的に直接接触することができる。共通電極ＣＥは、発光素子ＥＬＤの上部発光構造又は下部発光構造によって、透明伝導性金属素材又は反射金属素材からなることができる。

複数のピクセルＰのそれぞれに連結されるゲートラインＧＬａ、ＧＬｂの個数はピクセルＰの構造又は駆動方式によって変わることができる。例えば、第１スイッチングＴＦＴＴｓｗ１と第２スイッチＴＦＴＴｓｗ２が互いに異なるように駆動される２スキャン構造であるとき、各ピクセルＰは２個のゲートラインＧＬａ、ＧＬｂに連結される。第１スイッチングＴＦＴＴｓｗ１と第２スイッチＴＦＴＴｓｗ２が互いに同一に駆動される１スキャン構造であるとき、各ピクセルＰは１個のゲートライングループＧＬＧに連結される。本明細書では、説明の便宜のために２スキャン構造を例として説明するが、本明細書の技術的思想は２スキャン構造に限定されない。

タイミング制御部３００は、ディスプレイ駆動システム（又はホスト制御部）から提供されるタイミング同期信号ＴＳＳの垂直同期信号Ｖｓｙｎｃと水平同期信号に基づいて、発光表示パネル１００を表示モードとセンシングモードで制御することができるように具現されることができる。

発光表示パネル１００の表示モードは一定の時間差を有する入力映像とブラック映像を複数の水平ラインに順次表示するための駆動であることができる。一例による表示モードは、入力映像を表示する映像表示区間（又は発光表示区間）ＩＤＰ、及びブラック映像を表示するブラック表示区間（又はインパルス非発光区間）ＢＤＰを含むことができる。

発光表示パネル１００のセンシングモード（又は実時間センシングモード）は、１フレーム内で映像表示区間ＩＤＰ以後、複数の水平ラインのいずれか一つの水平ラインに配置されたピクセルＰの駆動特性をセンシングし、センシング値に基づいて当該ピクセルＰの駆動特性変化を補償するためのピクセル別補償値を更新するための実時間センシング駆動であることができる。一例によるセンシングモードは、各フレームの垂直ブランク区間ＶＢＰ内で不規則的な手順に複数の水平ラインのいずれか一つの水平ラインに配置されたピクセルＰの駆動特性をセンシングすることができる。表示モードによって発光しているピクセルＰはセンシングモードで発光しないから、センシングモードで順次水平ラインをセンシングするとき、センシングされる水平ラインが非発光によるラインディム（ｌｉｎｅｄｉｍ）現象が発生することができる。一方、センシングモードで不規則な又はランダムな手順に水平ラインをセンシングするときには視覚的分散効果によってラインディム現象が最小化するか防止されることができる。

一例によれば、タイミング制御部３００は、発光表示パネル１００に映像を表示するための各フレームＦｎ、Ｆｎ＋１を映像表示区間ＩＤＰ、ブラック表示区間ＢＤＰ及び実時間センシング区間ＲＳＰに設定することができる。例えば、タイミング制御部３００は、一フレーム期間Ｆｎ、Ｆｎ＋１のうち垂直アクティブ区間ＶＡＰを表示モードのための表示区間ＩＤＰ、ＢＤＰに設定し、垂直ブランク区間ＶＢＰをセンシングモードのためのセンシング区間（又は実時間センシング区間）ＲＳＰに設定することができる。

タイミング制御部３００は、一フレームＦｎ、Ｆｎ＋１内でブラック表示区間ＢＤＰの始点を制御することにより、映像表示区間ＩＤＰのデューティー（又は発光デューティー）を可変することができる。一例によるタイミング制御部３００は、フレームＦｎ、Ｆｎ＋１単位で入力映像を比較分析して映像のモーションベクターを抽出し、映像のモーションベクターによってブラック表示区間ＢＤＰの始点を可変することができる。例えば、タイミング制御部３００は、映像のモーションベクターが基準値より大きいほど一フレームＦｎ、Ｆｎ＋１内でブラック表示区間ＢＤＰの始点を繰り上げて映像表示区間ＩＤＰのデューティーを減少させることによってピクセルＰの最大瞬間輝度を増加させ、これにより動画応答時間を縮めながらモーションブラリング（ｍｏｔｉｏｎｂｌｕｒｒｉｎｇ）を最小化することができる。反対に、タイミング制御部３００は、映像のモーションベクターが基準値より小さいほど一フレームＦｎ、Ｆｎ＋１内でブラック表示区間ＢＤＰの始点を遅らせて映像表示区間ＩＤＰのデューティーを増加させることによってピクセルＰの輝度を増加させることができる。

タイミング制御部３００は、ディスプレイ駆動システム（又はホスト制御部）から提供されるタイミング同期信号ＴＳＳに基づいて、発光表示パネル１００を映像表示区間ＩＤＰ、ブラック表示区間ＢＤＰ及び実時間センシング区間ＲＳＰで駆動させるためのゲート制御信号ＧＣＳ及びデータ制御信号ＤＣＳを生成して出力することができる。

データ制御信号ＤＣＳは、データ駆動回路部７００の駆動タイミングを制御するための、ソーススタートパルス、ソースサンプリングクロック及びソース出力イネーブルなどを含むことができる。

ゲート制御信号ＧＣＳは、ゲート駆動回路部５００の駆動タイミングを制御するための、ゲートスタート信号、第１リセット信号、第２リセット信号、ゲート駆動クロック、及びラインセンシング準備信号などを含むことができる。

タイミング制御部３００は、映像表示区間ＩＤＰ、ブラック表示区間ＢＤＰ及び実時間センシング区間ＲＳＰのそれぞれで互いに異なるゲート駆動クロックを生成することができる。例えば、タイミング制御部３００は、映像表示区間ＩＤＰで映像表示用ゲート駆動クロックを、ブラック表示区間ＢＤＰでブラック表示用ゲート駆動クロックを、そして実時間センシング区間ＲＳＰでセンシング用ゲート駆動クロックを生成することができる。映像表示用ゲート駆動クロック、ブラック表示用ゲート駆動クロック及びセンシング用ゲート駆動クロックのそれぞれは互いに異なることができる。

タイミング制御部３００は、表示モードの映像表示区間ＩＤＰごとにディスプレイ駆動システム（又はホスト制御部）から提供される入力データＩｄａｔａを発光表示パネル１００の駆動に合うようにピクセル映像データＰＩＤとして整列してデータ駆動回路部７００に提供することができる。

タイミング制御部３００は、表示モードのブラック表示区間ＢＤＰごとにピクセルブラックデータＰＢＤを生成してデータ駆動回路部７００に提供することができる。例えば、タイミング制御部３００は、予め設定された発光素子ＥＬＤの非発光階調値又はブラック階調値をピクセルブラックデータＰＢＤとして生成することができる。

タイミング制御部３００は、センシングモードの実時間センシング区間ＲＳＰごとにピクセルセンシングデータＰＳＤを生成してデータ駆動回路部７００に提供することができる。例えば、タイミング制御部３００は、実時間センシング区間ＲＳＰでセンシングしようとする水平ラインに配置されたピクセルＰの駆動ＴＦＴＴｄｒをターンオンさせることができる階調値をピクセルセンシングデータＰＳＤとして生成することができる。ここで、単位ピクセルを構成するピクセルに相当するピクセルセンシングデータＰＳＤは同じ階調値を有するか、ピクセル別にそれぞれ異なる階調値を有することができる。

ゲート駆動回路部５００は発光表示パネル１００の非表示領域ＩＡに配置され、複数のゲートライングループＧＬＧと電気的に連結されることができる。ゲート駆動回路部５００は、タイミング制御部３００から提供されるゲート制御信号ＧＣＳに基づいて複数のゲートライングループＧＬＧを順次駆動することができる。

ゲート駆動回路部５００は、タイミング制御部３００から提供されるゲート制御信号ＧＣＳに基づいて、映像表示区間ＩＤＰ、ブラック表示区間ＢＤＰ及び実時間センシング区間ＲＳＰのそれぞれに対応するスキャン信号ＳＣとセンス信号ＳＥのそれぞれを生成して該当ゲートライングループＧＬＧに供給することができる。例えば、各フレーム期間の垂直アクティブ区間ＶＡＰでスキャン信号ＳＣ［１］〜ＳＣ［ｍ］とセンス信号ＳＥ［１］〜ＳＥ［ｍ］を複数のゲートライングループＧＬＧに順次供給し、各フレーム期間の垂直ブランク区間ＶＢＰで複数のゲートライングループＧＬＧのいずれか一つのゲートライングループにスキャン信号ＳＣ［ｉ］、ＳＣ［ｎ］とセンス信号ＳＥ［ｉ］、ＳＥ［ｎ］を出力することができる。

一例によれば、ゲート駆動回路部５００は、表示モードで、映像表示区間ＩＤＰに相当する第１スキャンパルスＳＣＰ１とブラック表示区間ＢＤＰに相当する第２スキャンパルスＳＣＰ２を有するスキャン信号ＳＣ［１］〜ＳＣ［ｍ］を複数のゲートライングループＧＬＧのそれぞれの第１ゲートラインＧＬａに順次供給し、第１スキャンパルスＳＣＰ１と同期する第１センスパルスＳＥＰ１を有するセンス信号ＳＥ［１］〜ＳＥ［ｍ］を複数のゲートライングループＧＬＧのそれぞれの第２ゲートラインＧＬｂに順次供給することができる。

選択的に、ゲート駆動回路部５００は、複数のゲートライングループＧＬＧを複数の水平グループにグループ化し、表示モードのブラック表示区間ＢＤＰで水平グループ単位でスキャン信号ＳＣ［ｉ］の第２スキャンパルスＳＣＰ２を同時に供給することもできる。例えば、表示領域ＡＡが第１領域と第２領域に仮想的に分割されるとき、ゲート駆動回路部５００は、表示モードで、第１領域に配置された複数の第１ゲートラインＧＬａに第１スキャンパルスＳＣＰ１を順次供給する途中、第２領域に配置された複数の第１ゲートラインＧＬａに第２スキャンパルスＳＣＰ２を同時に供給することができる。

一例によれば、ゲート駆動回路部５００は、各フレームＦｎ、Ｆｎ＋１のセンシングモードごとに複数のゲートライングループＧＬＧの中でセンシングしようとするいずれか一つの特定の水平ラインに配置されたゲートライングループＧＬＧの第１ゲートラインＧＬａに第３スキャンパルスＳＣＰ３（又はセンシング用スキャンパルス）と第４スキャンパルスＳＣＰ４（又はリセット用スキャンパルス）を有するスキャン信号ＳＣ［ｉ］、ＳＣ［ｎ］を供給し、第３スキャンパルスＳＣＰ３と第４スキャンパルスＳＣＰ４の両者と重畳する第２センスパルスＳＥＰ２（又はセンシング用センスパルス）を有するセンス信号ＳＥ［ｉ］、ＳＥ［ｎ］を特定の水平ラインに配置されたゲートライングループＧＬＧの第２ゲートラインＧＬｂに供給することができる。

一例として、第ｎフレームＦｎのセンシングモードで、複数のゲートライングループＧＬＧの中で第ｉゲートライングループに連結されたピクセルＰに対してセンシング駆動が遂行されるとき、ゲート駆動回路部５００は、第３スキャンパルスＳＣＰ３と第４スキャンパルスＳＣＰ４を有するスキャン信号ＳＣ［ｉ］を第ｉゲートライングループの第１ゲートラインＧＬａに供給するとともに第３スキャンパルスＳＣＰ３と第４スキャンパルスＳＣＰ４の両者と重畳する第２センスパルスＳＥＰ２を有するセンス信号ＳＥ［ｉ］を第ｉゲートライングループの第２ゲートラインＧＬｂに供給することができる。

他の例として、第ｎ＋１フレームＦｎ＋１のセンシングモードで、複数のゲートライングループＧＬＧの中で第ｎゲートライングループに連結されたピクセルＰに対してセンシング駆動（又は実時間センシング区間ＲＳＰ）が遂行されるとき、ゲート駆動回路部５００は、第３スキャンパルスＳＣＰ３と第４スキャンパルスＳＣＰ４を有するスキャン信号ＳＣ［ｎ］を第ｎゲートライングループの第１ゲートラインＧＬａに供給するとともに第３スキャンパルスＳＣＰ３と第４スキャンパルスＳＣＰ４の両者と重畳する第２センスパルスＳＥＰ２を有するセンス信号ＳＥ［ｎ］を第ｎゲートライングループの第２ゲートラインＧＬｂに供給することができる。

ゲート駆動回路部５００はＴＦＴの製造工程によって発光表示パネル１００の非表示領域ＩＡに直接形成されるか内蔵されて複数のゲートライングループＧＬＧと個別的に連結されることができる。

一例として、ゲート駆動回路部５００は基板の左側非表示領域ＩＡに具現され、シングルフィーディング（ｓｉｎｇｌｅｆｅｅｄｉｎｇ）方式によって複数のゲートライングループＧＬＧを所定の手順に駆動することができる。

他の例として、ゲート駆動回路部５００は、基板の左側及び右側非表示領域ＩＡにそれぞれ具現され、ダブルフィーディング（ｄｏｕｂｌｅｆｅｅｄｉｎｇ）方式又はシングルフィーディング方式によって複数のゲートライングループＧＬＧを所定の手順に駆動することができる。例えば、シングルフィーディング方式において、基板の左側非表示領域ＩＡに具現されたゲート駆動回路部５００は複数のゲートライングループＧＬＧの中で奇数番目ゲートライングループを順次駆動することができ、基板の右側非表示領域ＩＡに具現されたゲート駆動回路部５００は複数のゲートライングループＧＬＧの中で偶数番目ゲートライングループを順次駆動することができる。ダブルフィーディング方式において、基板の左側非表示領域ＩＡに具現されたゲート駆動回路部５００と基板の右側非表示領域ＩＡに具現されたゲート駆動回路部５００のそれぞれは複数のゲートライングループＧＬＧのそれぞれを同時に順次駆動することができる。

データ駆動回路部７００は発光表示パネル１００に設けられた複数のデータラインＤＬと連結されることができる。一例によるデータ駆動回路部７００は、タイミング制御部３００から提供されるデータＰＩＤ、ＰＢＤ、ＰＳＤ、データ制御信号ＤＣＳ及び電源供給部から提供される複数の基準ガンマ電圧を用いてデータＰＩＤ、ＰＢＤ、ＰＳＤをアナログ形態のデータ電圧Ｖｄａｔａに変換し、変換されたデータ電圧を該当データラインＤＬに供給することができる。

データ駆動回路部７００は、表示モードの映像表示区間ＩＤＰで、タイミング制御部３００から提供されるデータ制御信号ＤＣＳに基づいてピクセル映像データＰＩＤを映像データ電圧Ｖｄａｔａに変換して該当データラインＤＬに供給し、これと同時にレファレンス電圧Ｖｒｅｆを生成してレファレンスラインＲＬに供給することができる。映像データ電圧Ｖｄａｔａは表示モードの映像表示区間ＩＤＰに相当するゲートライングループＧＬＧに供給されるスキャン信号ＳＣ［１］〜ＳＣ［ｍ］の第１スキャンパルスＳＣＰ１と同期することができる。そして、レファレンス電圧Ｖｒｅｆは表示モードの映像表示区間ＩＤＰに相当するゲートライングループＧＬＧに供給されるセンス信号ＳＥ［１］〜ＳＥ［ｍ］の表示用センスパルスＳＥＰと同期することができる。

データ駆動回路部７００は、表示モードのブラック表示区間ＢＤＰで、タイミング制御部３００から提供されるデータ制御信号ＤＣＳに基づいてピクセルブラックデータＰＢＤをブラックデータ電圧Ｖｄａｔａに変換して該当データラインＤＬに供給することができる。ブラックデータ電圧Ｖｄａｔａは表示モードのブラック表示区間ＢＤＰに相当するゲートライングループＧＬＧに供給されるスキャン信号ＳＣ［ｉ］の表示用第２スキャンパルスＳＣＰ２と同期することができる。

データ駆動回路部７００は、センシングモードの実時間センシング区間ＲＳＰで、タイミング制御部３００から提供されるデータ制御信号ＤＣＳに基づいてピクセルセンシングデータＰＳＤをセンシングデータ電圧Ｖｄａｔａに変換して該当データラインＤＬに供給し、これと同時にレファレンス電圧Ｖｒｅｆを生成してレファレンスラインＲＬに供給することができる。センシングデータ電圧Ｖｄａｔａはセンシングモードの実時間センシング区間ＲＳＰに相当するゲートライングループＧＬＧに供給されるスキャン信号ＳＣ［ｉ］、ＳＣ［ｎ］の第３スキャンパルスＳＣＰ３と同期することができる。そして、レファレンス電圧Ｖｒｅｆはセンシングモードの実時間センシング区間ＲＳＰに相当するゲートライングループＧＬＧに供給されるセンス信号ＳＥ［ｉ］、ＳＥ［ｎ］の第２センスパルスＳＥＰ２と同期することができる。

データ駆動回路部７００は、センシングモードの実時間センシング区間ＲＳＰで、複数のレファレンスラインＲＬを介してピクセルＰの駆動特性値、例えば駆動ＴＦＴの特性値をセンシングし、センシング値に対応するセンシングローデータを生成してタイミング制御部３００に提供することができる。そして、データ駆動回路部７００は、センシングモードの実時間センシング区間ＲＳＰに相当するゲートライングループＧＬＧに供給されるスキャン信号ＳＣ［ｉ］、ＳＣ［ｎ］の第４スキャンパルスＳＣＰ４と同期する復元データ電圧Ｖｄａｔａを生成してデータラインＤＬに供給することにより、実時間センシング区間ＲＳＰに相当するゲートライングループＧＬＧに連結されたピクセルＰの表示状態（又は駆動状態）を実時間センシング区間ＲＳＰ以前の状態と同一に復元（又は回復）させる。例えば、実時間センシング区間ＲＳＰ以前に映像表示区間ＩＤＰが遂行されたとき、復元データ電圧Ｖｄａｔａは映像データ電圧Ｖｄａｔａであることができる。実時間センシング区間ＲＳＰ以前にブラック表示区間ＢＤＰが遂行されたとき、復元データ電圧Ｖｄａｔａはブラックデータ電圧Ｖｄａｔａであることができる。

一方、一例によるタイミング制御部３００は、センシングモードによってデータ駆動回路部７００から提供されるピクセルＰ別にセンシングローデータを記憶回路に保存する。そして、タイミング制御部３００は、表示モードの際、記憶回路に保存されたセンシングローデータに基づいてセンシングされたピクセルＰに供給されるピクセル映像データＰＩＤを補正してデータ駆動回路部７００に提供することができる。例えば、センシングローデータはピクセルＰに配置された駆動ＴＦＴと発光素子ＥＬＤのそれぞれの経時的変化情報を含むことができる。これにより、タイミング制御部３００は、センシングモードで、各ピクセルに配置された駆動ＴＦＴの特性値（例えば、閾値電圧又は移動度）をセンシングし、これに基づいて各ピクセルＰに供給されるピクセル映像データＰＩＤを補正することにより、複数のピクセルＰ内の駆動ＴＦＴの特性値偏差による画質低下を最小化するか防止することができる。このような発光表示装置のセンシングモードは本明細書の出願人によって既に公知となった技術であるので、これについての詳細な説明は省略する。例えば、本明細書による発光表示装置は韓国公開特許第１０−２０１６−００９３１７９号公報、同第１０−２０１７−００５４６５４号公報、又は同第１０−２０１８−０００２０９９号公報に開示されたセンシングモードを介して各ピクセルＰに配置された駆動特性値をセンシングすることができる。

図４は第１水平ラインに配置されたピクセルを駆動するためのスキャン信号、センス信号及びデータ電圧を示すタイミング図である。

図２及び図４を参照すると、本明細書の一例によるピクセルＰは一フレームの間に映像表示区間ＩＤＰとブラック表示区間ＢＤＰで駆動（又は動作）することができる。

ピクセルＰの映像表示区間ＩＤＰは、映像データアドレシング期間ｔ１、及び発光期間ｔ２を含むことができる。

ピクセルＰの映像データアドレシング期間（又は第１データアドレシング期間）ｔ１で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１は第１ゲートライングループＧＬＧ１の第１ゲートラインＧＬａを介して供給されるスキャン信号ＳＣ［１］の第１スキャンパルスＳＣＰ１によってターンオンされ、第２スイッチングＴＦＴＴｓｗ２は第１ゲートライングループＧＬＧ１の第２ゲートラインＧＬｂを介して供給されるセンス信号ＳＥ［１］のセンスパルスＳＥＰによってターンオンされる。これにより、データラインＤＬを介して供給されるピクセル映像データＰＩＤの映像データ電圧Ｖｄａｔａは駆動ＴＦＴＴｄｒのゲートノードＮｇに印加され、これと同時にレファレンスラインＲＬを介して供給されるレファレンス電圧Ｖｒｅｆは駆動ＴＦＴＴｄｒのソースノードＮｓに印加される。よって、映像データアドレシング期間ｔ１で、駆動ＴＦＴＴｄｒのゲートノードＮｇとソースノードＮｓとの電圧差（Ｖｄａｔａ−Ｖｒｅｆ）は駆動ＴＦＴＴｄｒの閾値電圧より高い電圧に設定され、ストレージキャパシタＣｓｔは映像データ電圧Ｖｄａｔａとレファレンス電圧Ｖｒｅｆとの差電圧（Ｖｄａｔａ−Ｖｒｅｆ）を保存することができる。ここで、映像データ電圧Ｖｄａｔａは、センシングモードを介してセンシングされた駆動ＴＦＴＴｄｒの閾値電圧が実際データ電圧に反映されるか補償された電圧レベルを有することができる。

ピクセルＰの発光期間ｔ２で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１と第２スイッチングＴＦＴＴｓｗ２のそれぞれはターンオフされることにより、ピクセルＰに配置された駆動ＴＦＴＴｄｒはストレージキャパシタＣｓｔに充電された電圧（Ｖｄａｔａ−Ｖｒｅｆ）によってターンオンされる。これにより、駆動ＴＦＴＴｄｒは映像データ電圧Ｖｄａｔａとレファレンス電圧Ｖｒｅｆとの差電圧（Ｖｄａｔａ−Ｖｒｅｆ）によって決定されるデータ電流を発光素子ＥＬＤに供給することにより、発光素子ＥＬＤがピクセル駆動電源ＥＶＤＤからピクセル共通電源ＥＶＳＳに流れるデータ電流に比例して発光するようにする。すなわち、前記発光期間ｔ２で、第１及び第２スイッチングＴＦＴＴｓｗ１、Ｔｓｗ２がターンオフされれば、駆動ＴＦＴＴｄｒに電流が流れ、この電流に比例して発光素子ＥＬＤが発光し始めて駆動ＴＦＴＴｄｒのソースノードＮｓの電圧が上昇し、ストレージキャパシタＣｓｔによって駆動ＴＦＴＴｄｒのソースノードＮｓの電圧上昇の分だけ駆動ＴＦＴＴｄｒのゲートノードＮｇの電圧が上昇することにより、ストレージキャパシタＣｓｔの電圧によって駆動ＴＦＴＴｄｒのゲート−ソース電圧Ｖｇｓが持続的に維持されることができ、発光素子ＥＬＤの発光はブラック表示区間ＢＤＰの始点まで持続されることができる。このような発光素子ＥＬＤの発光期間は発光デューティーに対応することができる。

ピクセルＰのブラック表示区間ＢＤＰは、ブラックデータアドレシング期間ｔ３、及び非発光期間ｔ４を含むことができる。

ピクセルＰのブラックデータアドレシング期間（又は第２データアドレシング期間）ｔ３で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１は第１ゲートライングループＧＬＧ１の第１ゲートラインＧＬａを介して供給されるスキャン信号ＳＣ［１］の第２スキャンパルスＳＣＰ２によってターンオンされ、第２スイッチングＴＦＴＴｓｗ２は第１ゲートライングループＧＬＧ１の第２ゲートラインＧＬｂを介して供給されるＴＦＴオフ電圧レベルのセンス信号ＳＥ［１］によってターンオフ状態に維持される。これにより、データラインＤＬを介して供給されるピクセルブラックデータＰＢＤのブラックデータ電圧Ｖｄａｔａは駆動ＴＦＴＴｄｒのゲートノードＮｇに印加される。ここで、駆動ＴＦＴＴｄｒのソースノードＮｓは第２スイッチングＴＦＴＴｓｗ２のターンオフ状態によって発光素子ＥＬＤの動作電圧（又は発光開始電圧）レベルに維持されることができる。ブラックデータ電圧Ｖｄａｔａは発光素子ＥＬＤの動作電圧レベル（又は非発光電圧レベル）より低い電圧レベルを有するか駆動ＴＦＴＴｄｒの閾値電圧より低い電圧レベルを有することができる。よって、ブラックデータアドレシング期間ｔ３で、駆動ＴＦＴＴｄｒは、ブラックデータ電圧ＶｄａｔａによってゲートノードＮｇとソースノードＮｓとの間の電圧Ｖｇｓが駆動ＴＦＴＴｄｒの閾値電圧より低いか小さく変化することによってターンオフされ、これにより駆動ＴＦＴＴｄｒから供給される発光素子ＥＬＤに供給されるデータ電流が遮断されることによって発光素子ＥＬＤの発光が中止されることにより、ピクセルＰは発光素子ＥＬＤの非発光によってブラック映像を表示するようになる。

ピクセルＰの非発光期間ｔ４で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１はターンオフされ、第２スイッチングＴＦＴＴｓｗ２はターンオフ状態に維持されることにより、駆動ＴＦＴＴｄｒはターンオフ状態を維持し、これにより発光素子ＥＬＤは非発光状態を維持することができ、発光素子ＥＬＤの非発光は次のフレームの映像データアドレシング期間ｔ１まで持続されるか実時間センシング区間ＲＳＰの始点まで持続されることができる。このような発光素子ＥＬＤの非発光期間ｔ４はブラックデューティー又は非発光デューティーに対応することができる。

一方、表示領域に配置された複数の水平ラインの中でセンシングしようとするいずれか一つの特性水平ラインを除いた残りの水平ラインに配置されたピクセルＰは、前述した第１水平ラインに配置されたピクセルＰと実質的に同一に、映像表示区間ＩＤＰとブラック表示区間ＢＤＰで駆動されることができる。

図５は第ｎ水平ラインに配置されたピクセルを駆動するためのスキャン信号、センス信号及びデータ電圧を示すタイミング図である。

図２及び図５を参照すると、本明細書の一例によるピクセルＰは、一フレームの間に映像表示区間ＩＤＰ、ブラック表示区間ＢＤＰ及び実時間センシング区間ＲＳＰで駆動（又は動作）されることができる。

ピクセルＰの映像表示区間ＩＤＰは、映像データアドレシング期間ｔ１、及び発光期間ｔ２を含むことができる。このような映像データアドレシング期間ｔ１と発光期間ｔ２のそれぞれは図４を参照して前述したものと実質的に同一であるので、これについての重複説明は省略する。

ピクセルＰのブラック表示区間ＢＤＰは、ブラックデータアドレシング期間ｔ３、及び非発光期間ｔ４を含むことができる。このようなブラックデータアドレシング期間ｔ３、及び非発光期間ｔ４のそれぞれは図４を参照して前述したものと実質的に同一であるので、これについての重複説明は省略する。

ピクセルＰの実時間センシング区間ＲＳＰは、センシングデータアドレシング期間ｔ５、及びサンプリング期間ｔ６を含むことができる。

ピクセルＰのセンシングデータアドレシング期間（又は第３データアドレシング期間）ｔ５で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１は第ｎゲートライングループＧＬＧｎの第１ゲートラインＧＬａを介して供給されるスキャン信号ＳＣ［ｎ］の第３スキャンパルスＳＣＰ３によってターンオンされ、第２スイッチングＴＦＴＴｓｗ２は第ｎゲートライングループＧＬＧｎの第２ゲートラインＧＬｂを介して供給されるセンス信号ＳＥ［ｎ］の第２センスパルスＳＥＰ２によってターンオンされる。これにより、データラインＤＬを介して供給されるピクセルセンシングデータＰＳＤのセンシングデータ電圧Ｖｄａｔａは駆動ＴＦＴＴｄｒのゲートノードＮｇに印加され、これと同時にレファレンスラインＲＬを介して供給されるレファレンス電圧Ｖｒｅｆは駆動ＴＦＴＴｄｒのソースノードＮｓに印加される。よって、センシングデータアドレシング期間ｔ５で、駆動ＴＦＴＴｄｒのゲートノードＮｇとソースノードＮｓとの間の電圧Ｖｇｓがセンシングデータ電圧に対応するように設定される。例えば、センシングデータ電圧Ｖｄａｔａは駆動ＴＦＴＴｄｒの閾値電圧をセンシングするために設定されたターゲット電圧のレベルを有することができる。

ピクセルＰのサンプリング期間ｔ６（又は実時間センシング期間）で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１は第ｎゲートライングループＧＬＧｎの第１ゲートラインＧＬａを介して供給されるＴＦＴオフ電圧レベルのスキャン信号ＳＣ［ｎ］によってターンオフされ、第２スイッチングＴＦＴＴｓｗ２は第ｎゲートライングループＧＬＧｎの第２ゲートラインＧＬｂを介して供給されるセンス信号ＳＥ［ｎ］の第２センスパルスＳＥＰ２によってターンオン状態に維持される。そして、レファレンスラインＲＬはデータ駆動回路部に内蔵されたセンシングユニットに電気的に連結される。これにより、データ駆動回路部のセンシングユニットは駆動ＴＦＴＴｄｒのソースノードＮｓ、第２スイッチングＴＦＴＴｓｗ２及びレファレンスラインＲＬを介して供給されるセンシング用ピクセル電流又はセンシング用ピクセル電圧をサンプリングし、サンプリングされたサンプリング信号をアナログ−デジタル変換してセンシングローデータを生成してタイミング制御部３００に提供することができる。

本明細書の一例によるピクセルＰの実時間センシング区間ＲＳＰはデータ復元期間ｔ７をさらに含むことができる。

ピクセルＰのデータ復元期間（又は実時間センシング期間）ｔ７で、ピクセルＰに配置された第１スイッチングＴＦＴＴｓｗ１は第ｎゲートライングループＧＬＧｎの第１ゲートラインＧＬａを介して供給されるスキャン信号ＳＣ［ｎ］の第４スキャンパルスＳＣＰ４によってターンオンされ、第２スイッチングＴＦＴＴｓｗ２は第ｎゲートライングループＧＬＧｎの第２ゲートラインＧＬｂを介して供給されるセンス信号ＳＥ［ｎ］の第２センスパルスＳＥＰ２によってターンオン状態に維持される。そして、レファレンスラインＲＬはデータ駆動回路部のセンシングユニットから電気的に分離され、レファレンス電源に電気的に連結される。これにより、データラインＤＬを介して供給されるピクセルブラックデータＰＢＤの復元データ電圧Ｖｄａｔａは駆動ＴＦＴＴｄｒのゲートノードＮｇに印加され、これと同時にレファレンスラインＲＬを介して供給されるレファレンス電圧Ｖｒｅｆは駆動ＴＦＴＴｄｒのソースノードＮｓに印加される。よって、データ復元期間ｔ７で、駆動ＴＦＴＴｄｒのゲートノードＮｇとソースノードＮｓとの間の電圧Ｖｇｓが実時間センシング区間ＲＳＰの直前状態に復元されることによりピクセルＰが再び発光することができ、発光素子ＥＬＤの再発光は次のフレームＦｎ＋１の映像データアドレシング期間ｔ１まで持続されることができる。

図６は図１に示す本明細書の一例によるゲート駆動回路部を示す図である。

図１及び図６を参照すると、本明細書の一例によるゲート駆動回路部５００はゲート駆動回路５１０を含むことができる。

ゲート駆動回路５１０は、ゲート制御信号ラインＧＣＳＬ、ゲート駆動電圧ラインＧＤＶＬ、及び第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］を含むことができる。そして、ゲート駆動回路５１０は、第１ステージ回路ＳＴ［１］の前端に配置された前端ダミーステージ回路部ＤＳＴＰ１、及び第ｍステージ回路ＳＴ［ｍ］の後端に配置された後端ダミーステージ回路部ＤＳＴＰ２をさらに含むことができる。

ゲート制御信号ラインＧＣＳＬはタイミング制御部３００から供給されるゲート制御信号ＧＣＳを受信する。一例によるゲート制御信号ラインＧＣＳＬは、ゲートスタート信号ライン、第１リセット信号ライン、第２リセット信号ライン、複数のゲート駆動クロックライン、表示パネルオン信号ライン、及びセンシング準備信号ラインを含むことができる。

ゲートスタート信号ラインはタイミング制御部３００から供給されるゲートスタート信号Ｖｓｔを受信することができる。例えば、ゲートスタート信号ラインは前端ダミーステージ回路部ＤＳＴＰ１に連結されることができる。

第１リセット信号ラインはタイミング制御部３００から供給される第１リセット信号ＲＳＴ１を受信することができる。第２リセット信号ラインはタイミング制御部３００から供給される第２リセット信号ＲＳＴ２を受信することができる。例えば、第１及び第２リセット信号ラインのそれぞれは前端ダミーステージ回路部ＤＳＴＰ１、第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］、及び後端ダミーステージ回路部ＤＳＴＰ２に共通的に連結されることができる。

複数のゲート駆動クロックラインは、タイミング制御部３００から供給される複数のキャリーシフトクロック、複数のスキャンシフトクロック、及び複数のセンスシフトクロックのそれぞれを受信する複数のキャリークロックライン、複数のスキャンシフトクロックライン、及び複数のセンスクロックラインを含むことができる。このような複数のゲート駆動クロックラインに含まれたクロックラインは前端ダミーステージ回路部ＤＳＴＰ１、第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］、及び後端ダミーステージ回路部ＤＳＴＰ２に選択的に連結されることができる。

表示パネルオン信号ラインはタイミング制御部３００から供給される表示パネルオン信号ＰＯＳを受信することができる。例えば、表示パネルオン信号ラインは前端ダミーステージ回路部ＤＳＴＰ１及び第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］に共通的に連結されることができる。

センシング準備信号ラインはタイミング制御部３００から供給されるラインセンシング準備信号ＬＳＰＳを受信することができる。例えば、センシング準備信号ラインは第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］に共通的に連結されることができる。選択的に、センシング準備信号ラインは前端ダミーステージ回路部ＤＳＴＰ１に追加的に連結されることができる。

ゲート駆動電圧ラインＧＤＶＬは、電源供給回路から相異なる電圧レベルを有する第１〜第４ゲート高電位電圧のそれぞれを受信する第１〜第４ゲート高電位電圧ライン、及び電源供給回路から相異なる電圧レベルを有する第１〜第３ゲート低電位電圧のそれぞれを受信する第１〜第３ゲート低電位電圧ラインを含むことができる。

一例によれば、第１ゲート高電位電圧は第２ゲート高電位電圧より高い電圧レベルを有することができる。第３及び第４ゲート高電位電圧は、交流駆動のために、ハイ電圧（又はＴＦＴオン電圧又は第１電圧）とロー電圧（又はＴＦＴオフ電圧又は第２電圧）との間で互いに反対にスイングするか互いに反転されることができる。例えば、第３ゲート高電位電圧（又はゲート奇数高電位電圧）がハイ電圧を有するとき、第４ゲート高電位電圧（又はゲート偶数高電位電圧）はロー電圧を有することができる。そして、第３ゲート高電位電圧がロー電圧を有するとき、第４ゲート高電位電圧はハイ電圧を有することができる。

第１及び第２ゲート高電位電圧ラインのそれぞれは第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］、前端ダミーステージ回路部ＤＳＴＰ１及び後端ダミーステージ回路部ＤＳＴＰ２に共通的に連結されることができる。

第３ゲート高電位電圧ラインは第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］の中で奇数番目ステージ回路に共通的に連結されることができ、前端ダミーステージ回路部ＤＳＴＰ１及び後端ダミーステージ回路部ＤＳＴＰ２のそれぞれの奇数番目ダミーステージ回路に共通的に連結されることができる。

第４ゲート高電位電圧ラインは第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］の中で偶数番目ステージ回路に共通的に連結されることができ、前端ダミーステージ回路部ＤＳＴＰ１及び後端ダミーステージ回路部ＤＳＴＰ２のそれぞれの偶数番目ダミーステージ回路に共通的に連結されることができる。

一例によれば、第１ゲート低電位電圧と第２ゲート低電位電圧は実質的に同じ電圧レベルを有することができる。第３ゲート低電位電圧はＴＦＴオフ電圧レベルを有することができる。第１ゲート低電位電圧は第３ゲート低電位電圧より高い電圧レベルを有することができる。本明細書の一例は、第１ゲート低電位電圧を第３ゲート低電位電圧より高い電圧レベルに設定することにより、後述するステージ回路の制御ノードに連結されたゲート電極を有するＴＦＴのオフ電流を確かに遮断して当該ＴＦＴの動作の安全性及び信頼性を確保することができる。

第１〜第３ゲート低電位電圧ラインは第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］に共通的に連結されることができる。

前端ダミーステージ回路部ＤＳＴＰ１はタイミング制御部３００から供給されるゲートスタート信号Ｖｓｔに応じて複数の前端キャリー信号を順次生成し、後端ステージのいずれか一つに前端キャリー信号又はゲートスタート信号として供給することができる。

後端ダミーステージ回路部ＤＳＴＰ２は複数の後端キャリー信号を順次生成し、前端ステージのいずれか一つに後端キャリー信号（又はステージリセット信号）を供給することができる。

第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］は互いに従属的に連結されることができる。第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］は第１〜第ｍスキャン信号ＳＣ［１］〜ＳＣ［ｍ］と第１〜第ｍセンス信号ＳＥ［１］〜ＳＥ［ｍ］を生成し、発光表示パネル１００に配置された該当ゲートライングループＧＬＧに出力することができる。そして、第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］は第１〜第ｍキャリー信号ＣＳ［１］〜ＣＳ［ｍ］を生成し、後端ステージのいずれか一つに前端キャリー信号（又はゲートスタート信号）として供給するとともに前端ステージのいずれか一つに後端キャリー信号（又はステージリセット信号）として供給することができる。

第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］は隣接した２個のステージＳＴ［ｎ］、ＳＴ［ｎ＋１］同士センシング制御回路の一部と制御ノードＱｂｏ、Ｑｂｅ、Ｑｍを互いに共有することができ、これにより、ゲート駆動回路部５００の回路構成が簡素化することができ、発光表示パネル１００でゲート駆動回路部５００が占める面積が減少することができる。

図７は図６に示すゲート制御信号ラインに印加される信号、第１及び第２ステージ回路のそれぞれの制御ノードの電圧及び出力信号を示す波形図である。

図６及び図７を参照すると、本明細書の一例によるゲート制御信号ラインに印加されるゲート制御信号ＧＣＳは、ゲートスタート信号Ｖｓｔ、ラインセンシング準備信号ＬＳＰＳ、第１リセット信号ＲＳＴ１、第２リセット信号ＲＳＴ２、表示パネルオン信号ＰＯＳ、及び複数のゲート駆動クロックＧＤＣを含むことができる。

ゲートスタート信号Ｖｓｔはフレームの映像表示区間ＩＤＰとブラック表示区間ＢＤＰのそれぞれの開始時点を制御する信号であり、映像表示区間ＩＤＰとブラック表示区間ＢＤＰのそれぞれの開始時点直前に発生することができる。例えば、ゲートスタート信号Ｖｓｔはフレームごとに２回ずつ発生することができる。

一例によるゲートスタート信号Ｖｓｔは、一フレーム内で映像表示区間ＩＤＰの開始時点直前に発生する第１ゲートスタートパルス（又は映像表示用ゲートスタートパルス）Ｖｓｔ１、及びブラック表示区間ＢＤＰの開始時点直前に発生する第２ゲートスタートパルス（又はブラック表示用ゲートスタートパルス）Ｖｓｔ２を含むことができる。

ラインセンシング準備信号ＬＳＰＳは毎フレームの映像表示区間ＩＤＰ内で不規則に又はランダムに発生することができる。フレームごとに発生するラインセンシング準備信号ＬＳＰＳは一フレームの始点から異なることができる。

一例によるラインセンシング準備信号ＬＳＰＳは、ラインセンシング選択パルスＬＳＰ１及びラインセンシング解除パルスＬＳＰ２を含むことができる。

ラインセンシング選択パルスＬＳＰ１は複数の水平ラインの中でセンシングしようとするいずれか一水平ラインを選択するための信号であることができる。ラインセンシング選択パルスＬＳＰ１は第１ゲートスタートパルス又はステージ回路ＳＴ［１］〜ＳＴ［ｍ］のいずれか一つにゲートスタート信号として供給される前端キャリー信号と同期することができる。ラインセンシング選択パルスＬＳＰ１はセンシングラインプレチャージング制御信号と表現することができる。

ラインセンシング解除パルスＬＳＰ２はセンシングが完了した水平ラインに対するラインセンシングの解除のための信号であることができる。ラインセンシング解除パルスＬＳＰ２は実時間センシング区間ＲＳＰの終了時点とラインセンシング選択パルスＬＳＰ１の発生時点との間に発生することができる。

第１リセット信号ＲＳＴ１はセンシングモードの開始時点に発生することができる。第２リセット信号ＲＳＴ２はセンシングモードの終了時点に発生することができる。選択的に、第２リセット信号ＲＳＴ２は省略されるか第１リセット信号ＲＳＴ１と同一であることができる。

表示パネルオン信号ＰＯＳは発光表示装置がパワーオン（ｐｏｗｅｒｏｎ）されるときに発生することができる。表示パネルオン信号ＰＯＳはゲート駆動回路５１０に具現された全てのステージ回路に共通的に供給されることができる。これにより、ゲート駆動回路５１０に具現された全てのステージ回路はハイ電圧の表示パネルオン信号ＰＯＳによって同時に初期化されるかリセットされることができる。

複数のゲート駆動クロックＧＤＣは、互いに異なる位相を有するか順次シフトされる位相を有する複数のキャリーシフトクロックＣＲＣＬＫ［１］〜ＣＲＣＬＫ［ｘ］、互いに異なる位相を有するか順次シフトされる位相を有する複数のスキャンシフトクロックＳＣＣＬＫ［２］〜ＳＣＣＬＫ［ｘ］、及び互いに異なる位相を有するか順次シフトされる位相を有する複数のセンスシフトクロックＳＥＣＬＫ［１］〜ＳＥＣＬＫ［ｘ］などを含むことができる。

キャリーシフトクロックＣＲＣＬＫ［１］〜ＣＲＣＬＫ［ｘ］はキャリー信号を生成するためのクロック信号であり、スキャンシフトクロックＳＣＣＬＫ［１］〜ＳＣＣＬＫ［ｘ］はスキャンパルスを有するスキャン信号を生成するためのクロック信号であり、センスシフトクロックＳＥＣＬＫ［１］〜ＳＥＣＬＫ［ｘ］はセンスパルスを有するセンス信号を生成するためのクロック信号であることができる。

スキャンシフトクロックＳＣＣＬＫ［１］〜ＳＣＣＬＫ［ｘ］とセンスシフトクロックＳＥＣＬＫ［１］〜ＳＥＣＬＫ［ｘ］のそれぞれはハイ電圧とロー電圧との間でスイングされることができる。一例によるキャリーシフトクロックのスイング電圧幅はスキャンシフトクロックＳＣＣＬＫ［１］〜ＳＣＣＬＫ［ｘ］とセンスシフトクロックＳＥＣＬＫ［１］〜ＳＥＣＬＫ［ｘ］のそれぞれのスイング電圧幅より大きいことができる。

表示モードの間にスキャンシフトクロックＳＣＣＬＫ［１］〜ＳＣＣＬＫ［ｘ］とセンスシフトクロックＳＥＣＬＫ［１］〜ＳＥＣＬＫ［ｘ］のそれぞれはスイングされることができる。センシングモードの間にスキャンシフトクロックＳＣＣＬＫ［１］〜ＳＣＣＬＫ［ｘ］の中で特定のスキャンシフトクロックＳＣＣＬＫ［１］は図５に示す第３及び第４スキャンパルスＳＣＰ３、ＳＣＰ４に対応するようにスイングされ、残りはロー電圧を維持することができる。センシングモードの間にセンスシフトクロックＳＥＣＬＫ［１］〜ＳＥＣＬＫ［ｘ］の中で特定のセンスシフトクロックＳＥＣＬＫ［１］は図５に示す第２センスパルスＳＥＰ２に対応するようにスイングされ、残りはロー電圧を維持することができる。このようなクロックは高速駆動時に十分な充電時間の確保のために重畳することができる。隣接したクロックのハイ電圧区間は設定の区間だけ重畳することができる。

図８は図６に示す第ｎステージ回路及び第ｎ＋１ステージ回路を示すブロック図である。

図６〜図８を参照すると、本明細書の一例による第ｎステージ回路ＳＴ［ｎ］は第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］の中で奇数番目ステージ回路であることができる。

一例による第ｎステージ回路ＳＴ［ｎ］は、第１〜第５奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅ、１Ｑｈｏ、１Ｑｍｏ、第１センシング制御回路ＳＣＣ１、第１ノード制御回路ＮＣＣ１、第１インバーター回路ＩＣ１、第１ノードリセット回路ＮＲＣ１、及び第１出力バッファー回路ＯＢＣ１を含むことができる。

第１奇数制御ノード１Ｑｏは、第１センシング制御回路ＳＣＣ１、第１ノード制御回路ＮＣＣ１、第１インバーター回路ＩＣ１、第１ノードリセット回路ＮＲＣ１、及び第１出力バッファー回路ＯＢＣ１のそれぞれに電気的に連結されることができる。

第２及び第３奇数制御ノード１Ｑｂｏ、１Ｑｂｅのそれぞれは第１ノード制御回路ＮＣＣ１、第１インバーター回路ＩＣ１、第１ノードリセット回路ＮＲＣ１、及び第１出力バッファー回路ＯＢＣ１のそれぞれに電気的に連結されることができる。

第２奇数制御ノード１Ｑｂｏは第ｎ＋１ステージ回路ＳＴ［ｎ＋１］と電気的に連結されることができる。

第３奇数制御ノード１Ｑｂｅは第ｎ＋１ステージ回路ＳＴ［ｎ＋１］と電気的に連結されることができる。

第４奇数制御ノード１Ｑｈｏは、第１センシング制御回路ＳＣＣ１、第１ノード制御回路ＮＣＣ１、及び第１ノードリセット回路ＮＲＣ１のそれぞれに電気的に連結されることができる。

第５奇数制御ノード１Ｑｍｏは第１センシング制御回路ＳＣＣ１と第１ノードリセット回路ＮＲＣ１のそれぞれに電気的に連結され、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］と電気的に連結されることができる。

第１センシング制御回路ＳＣＣ１は、ラインセンシング準備信号ＬＳＰＳと第ｎ−２キャリー信号ＣＳ［ｎ−２］（第２前端キャリー信号）に応じて第５奇数制御ノード１Ｑｍｏの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御し、第５奇数制御ノード１Ｑｍｏの電圧と第１リセット信号ＲＳＴ１に応じて第１奇数制御ノード１Ｑｏの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現されることができる。そして、第１センシング制御回路ＳＣＣ１は、発光表示装置のパワーオンの際に供給される表示パネルオン信号ＰＯＳに応じて第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせるように具現されることができる。

第１ノード制御回路ＮＣＣ１は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅのそれぞれの電圧を制御するように具現されることができる。

第１ノード制御回路ＮＣＣ１は、第ｎ−３キャリー信号ＣＳ［ｎ−３］（第１前端キャリー信号）に応じて第１奇数制御ノード１Ｑｏの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御し、第ｎ＋４キャリー信号ＣＳ［ｎ＋４］（又は第２後端キャリー信号）に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。選択的に、第１ノード制御回路ＮＣＣ１は第ｎ＋３キャリー信号ＣＳ［ｎ＋３］（又は第１後端キャリー信号）に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることもできる。

第１ノード制御回路ＮＣＣ１は第１奇数制御ノード１Ｑｏの電圧に応じて第４奇数制御ノード１Ｑｈｏの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現されることができる。第１ノード制御回路ＮＣＣ１は第２奇数制御ノード１Ｑｂｏの電圧又は第３奇数制御ノード１Ｑｂｅの電圧に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。

第１インバーター回路ＩＣ１は第１奇数制御ノード１Ｑｏの電圧に応じて第２奇数制御ノード１Ｑｂｏの電位を第３ゲート高電位電圧ＧＶｄｄｏで制御するか第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第１インバーター回路ＩＣ１は、第１奇数制御ノード１Ｑｏの電位がハイ電圧以上であるとき、第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御することができる。そして、第１インバーター回路ＩＣ１は第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅの電圧に応じて第２奇数制御ノード１Ｑｂｏの電位を第３ゲート高電位電圧ＧＶｄｄｏで制御するか第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第１インバーター回路ＩＣ１は第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅの電位がロー電圧であるとき、第２奇数制御ノード１Ｑｂｏの電位を第３ゲート高電位電圧ＧＶｄｄｏで制御することができる。

第１ノードリセット回路ＮＲＣ１は第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。第１ノードリセット回路ＮＲＣ１は第５奇数制御ノード１Ｑｍｏの電圧と第１リセット信号ＲＳＴ１に応じて第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。第１ノードリセット回路ＮＲＣ１は第４奇数制御ノード１Ｑｈｏの電圧、第５奇数制御ノード１Ｑｍｏの電圧及び第２リセット信号ＲＳＴ２に応じて第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。

第１出力バッファー回路ＯＢＣ１は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅの電圧に応じて第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］を第ｎスキャン信号ＳＣ［ｎ］として出力するように具現されることができる。第１出力バッファー回路ＯＢＣ１は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅの電圧に応じて第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］を第ｎセンス信号ＳＥ［ｎ］として出力するように具現されることができる。第１出力バッファー回路ＯＢＣ１は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅの電圧に応じて第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］を第ｎキャリー信号ＣＳ［ｎ］として出力するように具現されることができる。

一例によれば、第１出力バッファー回路ＯＢＣ１は、第１奇数制御ノード１Ｑｏと出力ノードとの間に具現されたブーストキャパシタとクロックとの間のカップリングによる第１奇数制御ノード１Ｑｏの電位がブートスクラッピングされるとき、該当スキャンシフトクロックＳＣＣＬＫ［ｎ］、センスシフトクロックＳＥＣＬＫ［ｎ］及びキャリーシフトクロックＣＲＣＬＫ［ｎ］のそれぞれを該当出力ノードに出力することができる。

本明細書の一例による第ｎ＋１ステージ回路ＳＴ［ｎ＋１］は第１〜第ｍステージ回路の中で偶数番目ステージ回路であることができる。

一例による第ｎ＋１ステージ回路ＳＴ［ｎ＋１］は、第２〜第５偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅ、２Ｑｈｅ、２Ｑｍｅ、第２センシング制御回路ＳＣＣ２、第２ノード制御回路ＮＣＣ２、第２インバーター回路ＩＣ２、第２ノードリセット回路ＮＲＣ２、及び第２出力バッファー回路ＯＢＣ２を含むことができる。

第１偶数制御ノード２Ｑｅは、第２センシング制御回路ＳＣＣ２、第２ノード制御回路ＮＣＣ２、第２インバーター回路ＩＣ２、第２ノードリセット回路ＮＲＣ２、及び第２出力バッファー回路ＯＢＣ２のそれぞれに電気的に連結されることができる。

第２及び第３偶数制御ノード２Ｑｂｏ、２Ｑｂｅのそれぞれは、第２ノード制御回路ＮＣＣ２、第２インバーター回路ＩＣ２、第２ノードリセット回路ＮＲＣ２、及び第２出力バッファー回路ＯＢＣ２のそれぞれに電気的に連結されることができる。

第２偶数制御ノード２Ｑｂｏは第ｎステージ回路ＳＴ［ｎ］の第３奇数制御ノード１Ｑｂｅと電気的に連結されることができる。これにより、第ｎステージ回路ＳＴ［ｎ］の第３奇数制御ノード１Ｑｂｅと第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏは互いに連結されるか互いに共有されることができる。

第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏと電気的に連結されることができる。これにより、第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏと第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは互いに連結されるか互いに共有されることができる。

第４偶数制御ノード２Ｑｈｅは、第２センシング制御回路ＳＣＣ２、第２ノード制御回路ＮＣＣ２、及び第２ノードリセット回路ＮＲＣ２のそれぞれに電気的に連結されることができる。

第５偶数制御ノード２Ｑｍｅは第２ノードリセット回路ＮＲＣ２のそれぞれに電気的に連結され、第ｎステージ回路ＳＴ［ｎ］の第５奇数制御ノード１Ｑｍｏと第１ノードリセット回路ＮＲＣ１に電気的に連結されることができる。

第２センシング制御回路ＳＣＣ２は第ｎステージ回路ＳＴ［ｎ］に具現された第１センシング制御回路ＳＣＣ１の第５奇数制御ノード１Ｑｍｏの電位を共有することができる。例えば、第２センシング制御回路ＳＣＣ２は、第ｎステージ回路ＳＴ［ｎ］に具現された第１センシング制御回路ＳＣＣ１で、ラインセンシング準備信号ＬＳＰＳと第ｎ−２キャリー信号ＣＳ［ｎ−２］に応じて第５奇数制御ノード１Ｑｍｏの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現された回路を共有することができる。

第２センシング制御回路ＳＣＣ２は第１リセット信号ＲＳＴ１に応じて第１偶数制御ノード２Ｑｅの電位を第ｎステージ回路ＳＴ［ｎ］の第１センシング制御回路ＳＣＣ１から供給される第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現されることができる。そして、第２センシング制御回路ＳＣＣ２は発光表示装置のパワーオンの際に供給される表示パネルオン信号ＰＯＳに応じて第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせるように具現されることができる。

第２ノード制御回路ＮＣＣ２は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅのそれぞれの電圧を制御するように具現されることができる。

第２ノード制御回路ＮＣＣ２は、第ｎ−２キャリー信号ＣＳ［ｎ−２］に応じて第１偶数制御ノード２Ｑｅの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御し、第ｎ＋４キャリー信号ＣＳ［ｎ＋４］に応じて第１偶数制御ノード２Ｑｅと第４偶数制御ノード２Ｑｈｅのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。

第２ノード制御回路ＮＣＣ２は第１偶数制御ノード２Ｑｅの電圧に応じて第４偶数制御ノード２Ｑｈｅの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現されることができる。第２ノード制御回路ＮＣＣ２は第２偶数制御ノード２Ｑｂｏの電圧又は第３偶数制御ノード２Ｑｂｅの電圧に応じて第１偶数制御ノード２Ｑｅと第４偶数制御ノード２Ｑｈｅのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。

第２インバーター回路ＩＣ２は第１偶数制御ノード２Ｑｅの電圧に応じて第２偶数制御ノード２Ｑｂｏの電位を第４ゲート高電位電圧ＧＶｄｄｅで制御するか第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第２インバーター回路ＩＣ２は、第１偶数制御ノード２Ｑｅの電位がハイ電圧以上であるとき、第２偶数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御することができる。そして、第２インバーター回路ＩＣ２は第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏの電圧に応じて第２偶数制御ノード２Ｑｂｏの電位を第３ゲート高電位電圧ＧＶｄｄｏで制御するか第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第２インバーター回路ＩＣ２は、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏの電位がロー電圧であるとき、第２偶数制御ノード２Ｑｂｏの電位を第４ゲート高電位電圧ＧＶｄｄｅで制御することができる。

第２ノードリセット回路ＮＲＣ２は第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第２偶数制御ノード２Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。第２ノードリセット回路ＮＲＣ２は第５偶数制御ノード２Ｑｍｅの電圧と第１リセット信号ＲＳＴ１に応じて第２偶数制御ノード２Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。第２ノードリセット回路ＮＲＣ２は第４偶数制御ノード２Ｑｈｅの電圧、第５偶数制御ノード２Ｑｍｅの電圧及び第２リセット信号ＲＳＴ２に応じて第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。

第２出力バッファー回路ＯＢＣ２は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅの電圧に応じて第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］を第ｎ＋１スキャン信号ＳＣ［ｎ＋１］として出力するように具現されることができる。第２出力バッファー回路ＯＢＣ２は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅの電圧に応じて第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］を第ｎ＋１センス信号ＳＥ［ｎ＋１］として出力するように具現されることができる。第２出力バッファー回路ＯＢＣ２は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅの電圧に応じて第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］を第ｎ＋１キャリー信号ＣＳ［ｎ＋１］として出力するように具現されることができる。

一例によれば、第２出力バッファー回路ＯＢＣ２は第１偶数制御ノード２Ｑｅと出力ノードとの間に具現されたブーストキャパシタとクロックとの間のカップリングによる第１偶数制御ノード２Ｑｅの電位がブートスクラッピングされるとき、該当スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］、センスシフトクロックＳＥＣＬＫ［ｎ＋１］及びキャリーシフトクロックＣＲＣＬＫ［ｎ＋１］のそれぞれを該当出力ノードに出力することができる。

このような本明細書の一例によるゲート駆動回路は、第ｎステージ回路ＳＴ［ｎ］に具現されたセンシング制御回路ＳＣＣ１、ＳＣＣ２において第５奇数制御ノード１Ｑｍｏを含む一部の回路が隣接した第ｎ＋１ステージ回路ＳＴ［ｎ＋１］に共有されることにより、センシングモードのための回路構成が簡素化することができる。そして、本明細書の一例によるゲート駆動回路は、互いに隣接した第ｎステージ回路ＳＴ［ｎ］と第ｎ＋１ステージ回路ＳＴ［ｎ＋１］のそれぞれが交互に駆動される第２及び第３制御ノード１Ｑｂｏ、１Ｑｂｅ、２Ｑｂｏ、２Ｑｂｅを互いに共有することにより、ステージ回路のインバーター回路ＩＣ１、ＩＣ２の構成が簡素化することができる。

一方、前述した図８についての説明では、説明の便宜のために、第ｎステージ回路ＳＴ［ｎ］と第ｎ＋１ステージ回路ＳＴ［ｎ＋１］のそれぞれに具現された制御ノードを奇数制御ノードと偶数制御ノードに区分して説明したが、これに限定されない。例えば、第１〜第ｍステージ回路ＳＴ［１］〜ＳＴ［ｍ］のそれぞれは第１〜第５制御ノードを含むものと理解することができる。

図９は図８に示す第ｎステージ回路及び第ｎ＋１ステージ回路を示す回路図である。

図７〜図９を参照すると、本明細書の一例による第ｎステージ回路ＳＴ［ｎ］は、第１〜第５奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅ、１Ｑｈｏ、１Ｑｍｏに選択的に連結された第１センシング制御回路ＳＣＣ１、第１ノード制御回路ＮＣＣ１、第１インバーター回路ＩＣ１、第１ノードリセット回路ＮＲＣ１、及び第１出力バッファー回路ＯＢＣ１を含むことができる。

一例による第１ノード制御回路ＮＣＣ１は第１〜第１０ＴＦＴＴ１〜Ｔ１０を含むことができる。

第１〜第４ＴＦＴＴ１、Ｔ２、Ｔ３ａ、Ｔ３ｂ、Ｔ４ａ、Ｔ４ｂは第１奇数制御ノード１Ｑｏの電位を制御又はセットアップする機能をするので、第１ノードセットアップ回路と表現することができる。

第１ＴＦＴＴ１と第２ＴＦＴＴ２は第１ゲート高電位電圧ＧＶｄｄ１を伝達する第１ゲート高電位電圧ラインと第１奇数制御ノード１Ｑｏとの間に電気的に直列接続され、第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第１奇数制御ノード１Ｑｏに第１ゲート高電位電圧ＧＶｄｄ１を充電するように具現されることができる。ここで、第ｎ−３キャリー信号ＣＳ［ｎ−３］は第１前端キャリー信号であることができる。

第１ＴＦＴＴ１は前端キャリー入力ラインを介して供給される第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第１ゲート高電位電圧ＧＶｄｄ１を第１連結ノードＮｃ１に出力することができる。例えば、第１ＴＦＴＴ１はハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第１連結ノードＮｃ１に出力することができる。

第２ＴＦＴＴ２は第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第１連結ノードＮｃ１を第１奇数制御ノード１Ｑｏに電気的に連結することができる。例えば、第２ＴＦＴＴ２はハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］によって第１ＴＦＴＴ１とともに同時にターンオンされ、第１ＴＦＴＴ１と第１連結ノードＮｃ１を介して供給される第１ゲート高電位電圧ＧＶｄｄ１を第１奇数制御ノード１Ｑｏに供給することができる。

第３ＴＦＴＴ３ａ、Ｔ３ｂは第２ゲート高電位電圧ＧＶｄｄ２に応じて第２ゲート高電位電圧ＧＶｄｄ２を第１連結ノードＮｃ１に供給することができる。例えば、第３ＴＦＴＴ３ａ、Ｔ３ｂは第２ゲート高電位電圧ＧＶｄｄ２によってターンオンされ、第１ＴＦＴＴ１と第２ＴＦＴＴ２との間の第１連結ノードＮｃ１に第２ゲート高電位電圧ＧＶｄｄ２を常に供給することにより、第１ＴＦＴＴ１のオフ電流及び／又は第１奇数制御ノード１Ｑｏの電流漏洩を防止することができる。例えば、第３ＴＦＴＴ３ａ、Ｔ３ｂは第１ＴＦＴＴ１のゲート電圧と第１連結ノードＮｃ１との間の電圧差を増加させることにより、ロー電圧を有する第ｎ−３キャリー信号ＣＳ［ｎ−３］によってターンオフされた第１ＴＦＴＴ１を完全にターンオフさせ、これによりターンオフされた第１ＴＦＴＴ１のオフ電流による第１奇数制御ノード１Ｑｏの電圧降下（又は電流漏洩）を防止することにより、第１奇数制御ノード１Ｑｏの電圧を安定的に維持することができる。例えば、第１ＴＦＴＴ１の閾値電圧が負極性（−）であるとき、第１ＴＦＴＴ１のゲート−ソース電圧Ｖｇｓはドレイン電極に供給される第２ゲート高電位電圧ＧＶｄｄ２によって負極性（−）に固定され、これによりターンオフされた第１ＴＦＴＴ１は完全なオフ状態になり、オフ電流による電流漏洩を防止することができる。

第２ゲート高電位電圧ＧＶｄｄ２は第１ゲート高電位電圧ＧＶｄｄ１より低い電圧レベルに設定される。そして、第２ゲート高電位電圧ＧＶｄｄ２の抵抗は、第１ゲート高電位電圧ＧＶｄｄ１の電圧降下を減少させるために、第１ゲート高電位電圧ＧＶｄｄ１より高く設定される。このような第２ゲート高電位電圧ＧＶｄｄ２を供給する第２ゲート高電位電圧ラインは第３ＴＦＴＴ３ａ、Ｔ３ｂの漏洩電流が流れる経路として使用されることにより、第１ゲート高電位電圧ＧＶｄｄ１の電圧降下を減少させることができる。したがって、本明細書の一例は、第１ゲート高電位電圧ラインと第２ゲート高電位電圧ラインを互いに分離させて第１ゲート高電位電圧ラインと第２ゲート高電位電圧ラインのそれぞれの電圧降下成分を独立化することにより、第１ゲート高電位電圧ラインの電圧降下を最小化することができ、これにより第１ゲート高電位電圧ラインの電圧降下によって発生するゲート駆動回路の誤動作を防止することができる。

一例による第３ＴＦＴＴ３ａ、Ｔ３ｂは、オフ電流による漏洩電流の防止のために、第２ゲート高電位電圧ラインと第１連結ノードＮｃ１との間に電気的に直列接続された第３−１ＴＦＴＴ３ａ及び第３−２ＴＦＴＴ３ｂを含むことができる。

第３−１ＴＦＴＴ３ａは第２ゲート高電位電圧ＧＶｄｄ２によってターンオンされ、第２ゲート高電位電圧ＧＶｄｄ２を第３−２ＴＦＴＴ３ｂに供給することができる。例えば、第３−１ＴＦＴＴ３ａは第２ゲート高電位電圧ラインにダイオード形態として連結されることができる。

第３−２ＴＦＴＴ３ｂは第２ゲート高電位電圧ＧＶｄｄ２によって第３−１ＴＦＴＴ３ａとともに同時にターンオンされ、第３−１ＴＦＴＴ３ａを介して供給される第２ゲート高電位電圧ＧＶｄｄ２を第１連結ノードＮｃ１に供給することができる。

第４ＴＦＴＴ４ａ、Ｔ４ｂは第１奇数制御ノード１Ｑｏに応じて第１ゲート高電位電圧ＧＶｄｄ１を第４奇数制御ノード１Ｑｈｏに供給することができる。例えば、第４ＴＦＴＴ４ａ、Ｔ４ｂは第１奇数制御ノード１Ｑｏのハイ電圧によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第４奇数制御ノード１Ｑｈｏに供給することができる。

一例による第４ＴＦＴＴ４ａ、Ｔ４ｂは、オフ電流による漏洩電流の防止のために、第１ゲート高電位電圧ラインと第４奇数制御ノード１Ｑｈｏとの間に電気的に直列接続された第４−１ＴＦＴＴ４ａ及び第４−２ＴＦＴＴ４ｂを含むことができる。

第４−１ＴＦＴＴ４ａは第１奇数制御ノード１Ｑｏのハイ電圧によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第４−２ＴＦＴＴ４ｂに供給することができる。

第４−２ＴＦＴＴ４ｂは第１奇数制御ノード１Ｑｏのハイ電圧によって第４−１ＴＦＴＴ４ａとともに同時にターンオンされ、第４−１ＴＦＴＴ４ａを介して供給される第１ゲート高電位電圧ＧＶｄｄ１を第４奇数制御ノード１Ｑｈｏに供給することができる。

第５ＴＦＴＴ５と第６ＴＦＴＴ６は第ｎ＋４キャリー信号ＣＳ［ｎ＋４］（又は第ｎ＋３キャリー信号ＣＳ［ｎ＋３］）に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第５ＴＦＴＴ５と第６ＴＦＴＴ６は第１奇数放電回路と表現することができる。

第５ＴＦＴＴ５は第ｎ＋４キャリー信号ＣＳ［ｎ＋４］に応じて第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第５ＴＦＴＴ５はハイ電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によってターンオンされ、第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第６ＴＦＴＴ６は第ｎ＋４キャリー信号ＣＳ［ｎ＋４］に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏを電気的に連結することができる。例えば、第６ＴＦＴＴ６はハイ電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によって第５ＴＦＴＴ５とともに同時にターンオンされ、第５ＴＦＴＴ５と第４奇数制御ノード１Ｑｈｏを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１奇数制御ノード１Ｑｏに供給することにより、第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第５ＴＦＴＴ５と第６ＴＦＴＴ６との間の第４奇数制御ノード１Ｑｈｏは第４ＴＦＴＴ４ａ、Ｔ４ｂを介して第１ゲート高電位電圧ＧＶｄｄ１を受けることができる。これにより、第４ＴＦＴＴ４ａ、Ｔ４ｂは第６ＴＦＴＴ６のゲート電圧と第４奇数制御ノード１Ｑｈｏとの間の電圧差を増加させることにより、ロー電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によってターンオフされた第６ＴＦＴＴ６を完全にターンオフさせ、これによりターンオフされた第６ＴＦＴＴ６を通しての第１奇数制御ノード１Ｑｏの電圧降下（又は電流漏洩）を防止することにより、第１奇数制御ノード１Ｑｏの電圧を安定的に維持することができる。

第７ＴＦＴＴ７と第８ＴＦＴＴ８は第２奇数制御ノード１Ｑｂｏの電圧に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第７ＴＦＴＴ７と第８ＴＦＴＴ８は第２奇数放電回路と表現することができる。

第７ＴＦＴＴ７は第２奇数制御ノード１Ｑｂｏの電圧に応じて第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第７ＴＦＴＴ７は第２奇数制御ノード１Ｑｂｏのハイ電圧によってターンオンされ、第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第８ＴＦＴＴ８は第２奇数制御ノード１Ｑｂｏの電圧に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏを電気的に連結することができる。例えば、第８ＴＦＴＴ８は第２奇数制御ノード１Ｑｂｏのハイ電圧によって第７ＴＦＴＴ７とともに同時にターンオンされ、第７ＴＦＴＴ７と第４奇数制御ノード１Ｑｈｏを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１奇数制御ノード１Ｑｏに供給することにより、第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第７ＴＦＴＴ７と第８ＴＦＴＴ８との間の第４奇数制御ノード１Ｑｈｏは第４ＴＦＴＴ４ａ、Ｔ４ｂを介して第１ゲート高電位電圧ＧＶｄｄ１を受けることができる。これにより、第４ＴＦＴＴ４ａ、Ｔ４ｂは、第８ＴＦＴＴ８のゲート電圧と第４奇数制御ノード１Ｑｈｏとの間の電圧差を増加させることにより、ロー電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によってターンオフされた第８ＴＦＴＴ８を完全にターンオフさせ、これによりターンオフされた第８ＴＦＴＴ８を通しての第１奇数制御ノード１Ｑｏの電圧降下（又は電流漏洩）を防止することにより、第１奇数制御ノード１Ｑｏの電圧を安定的に維持することができる。

第９ＴＦＴＴ９と第１０ＴＦＴＴ１０は第３奇数制御ノード１Ｑｂｅの電圧に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第９ＴＦＴＴ９と第１０ＴＦＴＴ１０は第３奇数放電回路と表現することができる。

第９ＴＦＴＴ９は第３奇数制御ノード１Ｑｂｅの電圧に応じて第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。例えば、第９ＴＦＴＴ９は第３奇数制御ノード１Ｑｂｅのハイ電圧によってターンオンされ、第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第１０ＴＦＴＴ１０は第３奇数制御ノード１Ｑｂｅの電圧に応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏを電気的に連結することができる。例えば、第１０ＴＦＴＴ１０は第３奇数制御ノード１Ｑｂｅのハイ電圧によって第９ＴＦＴＴ９とともに同時にターンオンされ、第９ＴＦＴＴ９と第４奇数制御ノード１Ｑｈｏを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１奇数制御ノード１Ｑｏに供給することにより、第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第９ＴＦＴＴ９と第１０ＴＦＴＴ１０との間の第４奇数制御ノード１Ｑｈｏは第４ＴＦＴＴ４ａ、Ｔ４ｂを介して第１ゲート高電位電圧ＧＶｄｄ１を受けることができる。これにより、第４ＴＦＴＴ４ａ、Ｔ４ｂは第１０ＴＦＴＴ１０のゲート電圧と第４奇数制御ノード１Ｑｈｏとの間の電圧差を増加させることにより、ロー電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によってターンオフされた第１０ＴＦＴＴ１０を完全にターンオフさせ、これによりターンオフされた第１０ＴＦＴＴ１０を通しての第１奇数制御ノード１Ｑｏの電圧降下（又は電流漏洩）を防止することにより、第１奇数制御ノード１Ｑｏの電圧を安定的に維持することができる。

一例による第１インバーター回路ＩＣ１は第１１〜第１５ＴＦＴＴ１１ａ、Ｔ１１ｂ、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５を含むことができる。

第１１ＴＦＴＴ１１ａ、Ｔ１１ｂは第３ゲート高電位電圧ＧＶｄｄｏに応じて第３ゲート高電位電圧ＧＶｄｄｏを第２連結ノードＮｃ２に供給することができる。一例による第１１ＴＦＴＴ１１ａ、Ｔ１１ｂは、オフ電流による漏洩電流の防止のために、第３ゲート高電位電圧ラインと第２連結ノードＮｃ２との間に電気的に直列接続された第１１−１ＴＦＴＴ１１ａ及び第１１−２ＴＦＴＴ１１ｂを含むことができる。

第１１−１ＴＦＴＴ１１ａは第３ゲート高電位電圧ＧＶｄｄｏによってターンオンされ、第３ゲート高電位電圧ＧＶｄｄｏを第１１−２ＴＦＴＴ１１ｂに供給することができる。例えば、第１１−１ＴＦＴＴ１１ａは第３ゲート高電位電圧ラインにダイオード形態として連結されることができる。

第１１−２ＴＦＴＴ１１ｂは第３ゲート高電位電圧ＧＶｄｄｏによって第１１−１ＴＦＴＴ１１ａとともに同時にターンオンされ、第１１−１ＴＦＴＴ１１ａを介して供給される第３ゲート高電位電圧ＧＶｄｄｏを第２連結ノードＮｃ２に供給することができる。

第１２ＴＦＴＴ１２は第２連結ノードＮｃ２の電圧によってターンオン又はターンオフされ、ターンオンの際、第３ゲート高電位電圧ＧＶｄｄｏを第２奇数制御ノード１Ｑｂｏに供給することができる。

第１３ＴＦＴＴ１３は第１奇数制御ノード１Ｑｏの電圧によってターンオン又はターンオフされ、ターンオンの際、第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第１４ＴＦＴＴ１４は第１奇数制御ノード１Ｑｏの電圧によってターンオン又はターンオフされ、ターンオンの際、第２連結ノードＮｃ２の電位を第２ゲート低電位電圧ＧＶｓｓ２で放電させるかリセットさせることができる。

第１５ＴＦＴＴ１５は第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅの電圧によってターンオン又はターンオフされ、ターンオンの際、第２連結ノードＮｃ２の電位を第２ゲート低電位電圧ＧＶｓｓ２で放電させるかリセットさせることができる。

一例による第１センシング制御回路ＳＣＣ１は、第１６〜第２２ＴＦＴＴ１６〜Ｔ２２、及びプレチャージングキャパシタＣｐｃを含むことができる。

第１６〜第１８ＴＦＴＴ１６〜Ｔ１８及びプレチャージングキャパシタＣｐｃはラインセンシング準備信号ＬＳＰＳと第ｎ−２キャリー信号ＣＳ［ｎ−２］に応じて第５奇数制御ノード１Ｑｍｏを第ｎ−２キャリー信号ＣＳ［ｎ−２］の電圧で制御するように具現されることができる。このような第１６〜第１８ＴＦＴＴ１６〜Ｔ１８及びプレチャージングキャパシタＣｐｃは表示モードで第５奇数制御ノード１Ｑｍｏの電圧をプレチャージングするラインセンシング準備回路又はラインセンシングプレチャージング回路と表現することができる。例えば、第５奇数制御ノード１Ｑｍｏはセンシングモードのためのメモリノード又はプレチャージングノードと表現することができる。

第１６ＴＦＴＴ１６はラインセンシング準備信号ＬＳＰＳに応じて第ｎ−２キャリー信号ＣＳ［ｎ−２］を第３連結ノードＮｃ３に出力することができる。例えば、映像表示モードで、第１６ＴＦＴＴ１６はセンシング準備信号ラインを介して伝達されるラインセンシング選択パルスＬＳＰ１によってターンオンされ、ラインセンシング選択パルスＬＳＰ１と同期するハイ電圧の第ｎ−２キャリー信号ＣＳ［ｎ−２］を第３連結ノードＮｃ３に出力することができる。映像表示モードで、第１６ＴＦＴＴ１６はセンシング準備信号ラインを介して伝達されるラインセンシング解除パルスＬＳＰ２によってターンオンされ、ロー電圧の第ｎ−２キャリー信号ＣＳ［ｎ−２］を第３連結ノードＮｃ３に出力することができる。

第１７ＴＦＴＴ１７はラインセンシング準備信号ＬＳＰＳに応じて第３連結ノードＮｃ３を第５奇数制御ノード１Ｑｍｏに電気的に連結することができる。例えば、第１７ＴＦＴＴ１７はハイ電圧のラインセンシング準備信号ＬＳＰＳによって第１６ＴＦＴＴ１６とともに同時にターンオンされ、第１７ＴＦＴＴ１７と第３連結ノードＮｃ３を介して供給される第ｎ−２キャリー信号ＣＳ［ｎ−２］を第５奇数制御ノード１Ｑｍｏに供給することができる。第３連結ノードＮｃ３は第１６ＴＦＴＴ１６と第１７ＴＦＴＴ１７との間の連結ラインであることができる。

第１８ＴＦＴＴ１８は第５奇数制御ノード１Ｑｍｏの電圧に応じて第１ゲート高電位電圧ＧＶｄｄ１を第３連結ノードＮｃ３に供給する。例えば、第１８ＴＦＴＴ１８は第５奇数制御ノード１Ｑｍｏのハイ電圧によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第３連結ノードＮｃ３に供給することにより、第５奇数制御ノード１Ｑｍｏの電圧漏洩を防止することができる。例えば、第１８ＴＦＴＴ１８は第１６ＴＦＴＴ１６のゲート電圧と第３連結ノードＮｃ３との間の電圧差を増加させることにより、ロー電圧のラインセンシング準備信号ＬＳＰＳによってターンオフされた第１６ＴＦＴＴ１６をターンオフさせ、これによりターンオフされた第１６ＴＦＴＴ１６を通しての第５奇数制御ノード１Ｑｍｏの電圧降下（又は電流漏洩）を防止することにより、第５奇数制御ノード１Ｑｍｏの電圧を安定的に維持することができる。

プレチャージングキャパシタＣｐｃは第５奇数制御ノード１Ｑｍｏと第１ゲート高電位電圧ラインとの間に形成され、第５奇数制御ノード１Ｑｍｏの電圧と第１ゲート高電位電圧ＧＶｄｄ１との差電圧を保存することができる。例えば、プレチャージングキャパシタＣｐｃの第１電極は第１８ＴＦＴＴ１８のゲート電極に連結されている第５奇数制御ノード１Ｑｍｏと電気的に連結され、プレチャージングキャパシタＣｐｃの第２電極は第１ゲート高電位電圧ラインと電気的に連結されることができる。このようなプレチャージングキャパシタＣｐｃは第１６、第１７、及び第１８ＴＦＴＴ１６、Ｔ１７、Ｔ１８のターンオンによって第ｎ−２キャリー信号ＣＳ［ｎ−２］のハイ電圧を保存し、第１６、第１７、及び第１８ＴＦＴＴ１６、Ｔ１７、Ｔ１８のターンオフの際、保存された電圧で第５奇数制御ノード１Ｑｍｏの電圧を一定時間維持する。例えば、第５奇数制御ノード１Ｑｍｏの電圧は第１６及び第１７ＴＦＴＴ１６、Ｔ１７がラインセンシング準備信号ＬＳＰＳのラインセンシング解除パルスＬＳＰ２によって再びターンオンされるまで維持されることができる。

第１９ＴＦＴＴ１９と第２０ＴＦＴＴ２０は第５奇数制御ノード１Ｑｍｏの電圧と第１リセット信号ＲＳＴ１に応じて第１奇数制御ノード１Ｑｏの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現されることができる。このような第１９ＴＦＴＴ１９と第２０ＴＦＴＴ２０はセンシングライン選択回路と表現することができる。

第１９ＴＦＴＴ１９は第５奇数制御ノード１Ｑｍｏの電圧に応じて第１ゲート高電位電圧ＧＶｄｄ１を共有ノードＮｓに出力することができる。例えば、第１９ＴＦＴＴ１９は第１ゲート高電位電圧ＧＶｄｄ１でプレチャージングされた第５奇数制御ノード１Ｑｍｏのハイ電圧によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を共有ノードＮｓに供給することができる。

第２０ＴＦＴＴ２０は第１リセット信号ＲＳＴ１に応じて第１９ＴＦＴＴ１９を第１奇数制御ノード１Ｑｏに電気的に連結することができる。例えば、第２０ＴＦＴＴ２０はハイ電圧の第１リセット信号ＲＳＴ１によってターンオンされ、第１９ＴＦＴＴ１９と共有ノードＮｓを介して供給される第１ゲート高電位電圧ＧＶｄｄ１を第１奇数制御ノード１Ｑｏに供給することにより、第１奇数制御ノード１Ｑｏに第１ゲート高電位電圧ＧＶｄｄ１を充電し、これにより第１奇数制御ノード１Ｑｏを活性化させることができる。

第２１ＴＦＴＴ２１と第２２ＴＦＴＴ２２は、発光表示装置のパワーオンの際に供給される表示パネルオン信号ＰＯＳに応じて第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせるように具現されることができる。このような第２１ＴＦＴＴ２１と第２２ＴＦＴＴ２２は第１ステージ初期化回路と表現することができる。

第２１ＴＦＴＴ２１は表示パネルオン信号ＰＯＳに応じて第３ゲート低電位電圧ラインを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第４奇数制御ノード１Ｑｈｏに供給することができる。例えば、第２１ＴＦＴＴ２１はハイ電圧の表示パネルオン信号ＰＯＳによってターンオンされ、第４奇数制御ノード１Ｑｈｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第２２ＴＦＴＴ２２は表示パネルオン信号ＰＯＳに応じて第１奇数制御ノード１Ｑｏと第４奇数制御ノード１Ｑｈｏを電気的に連結することができる。例えば、第２２ＴＦＴＴ２２はハイ電圧の表示パネルオン信号ＰＯＳによって第２１ＴＦＴＴ２１とともに同時にターンオンされ、第２１ＴＦＴＴ２１と第４奇数制御ノード１Ｑｈｏを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１奇数制御ノード１Ｑｏに供給することにより、第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第２１ＴＦＴＴ２１と第２２ＴＦＴＴ２２との間の第４奇数制御ノード１Ｑｈｏは第１ノード制御回路ＮＣＣ１の第４ＴＦＴＴ４ａ、Ｔ４ｂを介して第１ゲート高電位電圧ＧＶｄｄ１を受けることができる。これにより、第４ＴＦＴＴ４ａ、Ｔ４ｂは第２２ＴＦＴＴ２２のゲート電圧と第４奇数制御ノード１Ｑｈｏとの電圧差を増加させることにより、ロー電圧の表示パネルオン信号ＰＯＳによってターンオフされた第２２ＴＦＴＴ２２を完全にターンオフさせ、これによりターンオフされた第２２ＴＦＴＴ２２を通しての第１奇数制御ノード１Ｑｏの電圧降下（又は電流漏洩）を防止することにより、第１奇数制御ノード１Ｑｏの電圧を安定的に維持することができる。

選択的に、第１センシング制御回路ＳＣＣ１は省略可能である。すなわち、第１センシング制御回路ＳＣＣ１はセンシングモードによってピクセルの構成特性をセンシングするために使われる回路であるので、ピクセルをセンシングモードで駆動しない場合、第１センシング制御回路ＳＣＣ１は不必要な構成要素であるので、省略可能である。

一例による第１ノードリセット回路ＮＲＣ１は第２３〜第２８ＴＦＴＴ２３〜Ｔ２８を含むことができる。

第２３ＴＦＴＴ２３は第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第２３ＴＦＴＴ２３は第１−１リセット回路と表現することができる。

第２３ＴＦＴＴ２３は、表示モードでハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］によってターンオンされ、第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第２４及び第２５ＴＦＴＴ２４、Ｔ２５は第５奇数制御ノード１Ｑｍｏの電圧と第１リセット信号ＲＳＴ１に応じて第２奇数制御ノード１Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第２４及び第２５ＴＦＴＴ２４、Ｔ２５は第１−２リセット回路と表現することができる。

第２４ＴＦＴＴ２４は第５奇数制御ノード１Ｑｍｏの電圧に応じて第４連結ノードＮｃ４に第３ゲート低電位電圧ＧＶｓｓ３を供給することができる。例えば、第２４ＴＦＴＴ２４は第５奇数制御ノード１Ｑｍｏのハイ電圧によってターンオンされ、第３ゲート低電位電圧ＧＶｓｓ３を第４連結ノードＮｃ４に供給することができる。

第２５ＴＦＴＴ２５は第１リセット信号ＲＳＴ１に応じて第２奇数制御ノード１Ｑｂｏを第４連結ノードＮｃ４に電気的に連結することができる。例えば、第２５ＴＦＴＴ２５はハイ電圧の第１リセット信号ＲＳＴ１によってターンオンされ、第２４ＴＦＴＴ２４と第４連結ノードＮｃ４を介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第２奇数制御ノード１Ｑｂｏに供給することができる。第４連結ノードＮｃ４は第２４ＴＦＴＴ２４と第２５ＴＦＴＴ２５との間の連結ラインであることができる。

第２６〜第２８ＴＦＴＴ２６、Ｔ２７、Ｔ２８は、センシングモードで、第４奇数制御ノード１Ｑｈｏの電圧、第５奇数制御ノード１Ｑｍｏの電圧及び第２リセット信号ＲＳＴ２に応じて第１奇数制御ノード１Ｑｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第２６〜第２８ＴＦＴＴ２６、Ｔ２７、Ｔ２８は第４奇数放電回路と表現することができる。

第２６〜第２８ＴＦＴＴ２６、Ｔ２７、Ｔ２８は第１奇数制御ノード１Ｑｏと第４連結ノードＮｃ４との間に電気的に直列接続され、第４奇数制御ノード１Ｑｈｏの電圧、第５奇数制御ノード１Ｑｍｏの電圧及び第２リセット信号ＲＳＴ２に応じて第１奇数制御ノード１Ｑｏを第４連結ノードＮｃ４に電気的に連結することができる。

第２６ＴＦＴＴ２６は第２リセット信号ＲＳＴ２に応じて第１奇数制御ノード１Ｑｏを第５連結ノードＮｃ５に電気的に連結することができる。例えば、第２６ＴＦＴＴ２６はハイ電圧の第２リセット信号ＲＳＴ２によってターンオンされ、第１奇数制御ノード１Ｑｏを第５連結ノードＮｃ５に電気的に連結することができる。

第２７ＴＦＴＴ２７は第５奇数制御ノード１Ｑｍｏの電圧に応じて第５連結ノードＮｃ５を第４奇数制御ノード１Ｑｈｏに電気的に連結することができる。例えば、第２７ＴＦＴＴ２７は第５奇数制御ノード１Ｑｍｏのハイ電圧によってターンオンされ、第５連結ノードＮｃ５を第４奇数制御ノード１Ｑｈｏに電気的に連結することができる。

第２８ＴＦＴＴ２８は第２リセット信号ＲＳＴ２に応じて第４奇数制御ノード１Ｑｈｏを第４連結ノードＮｃ４に電気的に連結することができる。例えば、第２８ＴＦＴＴ２８はハイ電圧の第２リセット信号ＲＳＴ２によってターンオンされ、第４奇数制御ノード１Ｑｈｏを第４連結ノードＮｃ４に電気的に連結することができる。

一方、第２４〜第２８ＴＦＴＴ２４〜Ｔ２８は、第１センシング制御回路ＳＣＣ１が省略される場合、省略することができる。

一例による第１出力バッファー回路ＯＢＣ１は、第２９〜第３７ＴＦＴＴ２９〜Ｔ３７、及び第１〜第３カップリングキャパシタＣｃ１、Ｃｃ２、Ｃｃ３を含むことができる。

第２９〜第３１ＴＦＴＴ２９、Ｔ３０、Ｔ３１及び第１カップリングキャパシタＣｃ１は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅの電圧に応じて第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］を第ｎスキャン信号ＳＣ［ｎ］に出力するように具現されることができる。このような第２９〜第３１ＴＦＴＴ２９、Ｔ３０、Ｔ３１及び第１カップリングキャパシタＣｃ１はスキャン出力回路と表現することができる。

第２９ＴＦＴＴ２９（又は第１奇数プルアップＴＦＴ）は第１奇数制御ノード１Ｑｏの電圧によって第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］に対応するハイ電圧のスキャンパルスを有する第ｎスキャン信号ＳＣ［ｎ］を第１出力ノードＮｏ１に出力することにより、第ｎスキャン信号ＳＣ［ｎ］のスキャンパルスを第ｎゲートライングループの第１ゲートラインに供給することができる。例えば、第２９ＴＦＴＴ２９は、第１奇数制御ノード１Ｑｏに連結されたゲート電極、第１出力ノードＮｏ１（又はスキャン出力端子）に連結された第１ソース／ドレイン電極、及び第ｎスキャンシフトクロックラインに連結された第２ソース／ドレイン電極を含むことができる。

一例によれば、第２９ＴＦＴＴ２９は、図３に示すように、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］に基づいて、表示モードの映像表示区間で第１スキャンパルスＳＣＰ１を第ｎゲートライングループの第１ゲートラインに供給し、表示モードのブラック表示区間で第２スキャンパルスＳＣＰ２を第ｎゲートライングループの第１ゲートラインに供給することができる。そして、センシングモードで第ｎ水平ラインに具現されたピクセルの駆動特性をセンシングするとき、第２９ＴＦＴＴ２９は第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］に基づいて、実時間センシング区間ＲＳＰで第３スキャンパルスＳＣＰ３及び第４スキャンパルスＳＣＰ４を第ｎゲートライングループの第１ゲートラインに追加的に供給することができる。

第３０ＴＦＴＴ３０（又は第１−１奇数プルダウンＴＦＴ）は第２奇数制御ノード１Ｑｂｏの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎスキャン信号ＳＣ［ｎ］を第１出力ノードＮｏ１に出力することにより、ロー電圧の第ｎスキャン信号ＳＣ［ｎ］を第ｎゲートライングループの第１ゲートラインに供給することができる。例えば、第３０ＴＦＴＴ３０は、第２奇数制御ノード１Ｑｂｏに連結されたゲート電極、第１出力ノードＮｏ１に連結された第１ソース／ドレイン電極、及び第１ゲート低電位電圧ラインに連結された第２ソース／ドレイン電極を含むことができる。

第３１ＴＦＴＴ３１（又は第１−２奇数プルダウンＴＦＴ）は第３奇数制御ノード１Ｑｂｅの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎスキャン信号ＳＣ［ｎ］を第１出力ノードＮｏ１に出力することにより、ロー電圧の第ｎスキャン信号ＳＣ［ｎ］を第ｎゲートライングループの第１ゲートラインに供給することができる。例えば、第３１ＴＦＴＴ３１は、第３奇数制御ノード１Ｑｂｅに連結されたゲート電極、第１出力ノードＮｏ１に連結された第１ソース／ドレイン電極、及び第１ゲート低電位電圧ラインに連結された第２ソース／ドレイン電極を含むことができる。

第３０ＴＦＴＴ３０と第３１ＴＦＴＴ３１は第２９ＴＦＴＴ２９に比べて相対的に非常に長い時間の間にターンオン状態を維持するので、第２９ＴＦＴＴ２９に比べて相対的に劣化速度が速いことがある。よって、本明細書による第３０ＴＦＴＴ３０と第３１ＴＦＴＴ３１は第２奇数制御ノード１Ｑｂｏと第３奇数制御ノード１Ｑｂｅのそれぞれの相反する電圧によって一定期間の単位で交互に駆動されることにより、劣化速度が遅くなることができる。例えば、第３０ＴＦＴＴ３０がターンオン状態を維持するとき、第３１ＴＦＴＴ３１はターンオフ状態を維持することができる。反対に、第３０ＴＦＴＴ３０がターンオフ状態を維持するとき、第３１ＴＦＴＴ３１はターンオン状態を維持することができる。

第１カップリングキャパシタＣｃ１は第１奇数制御ノード１Ｑｏと第１出力ノードＮｏ１との間に具現されることができる。選択的に、第１カップリングキャパシタＣｃ１は第２９ＴＦＴＴ２９のゲート電極と第１出力ノードＮｏ１との間の寄生キャパシタンスとして具現されることができる。このような第１カップリングキャパシタＣｃ１は第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］の位相遷移（又は変化）によって第１奇数制御ノード１Ｑｏにブートストラッピングを発生させ、これにより第２９ＴＦＴＴ２９を完全にターンオンさせることにより、ハイ電圧の第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］が完全にターンオンされた第２９ＴＦＴＴ２９を介して損失なしに第１出力ノードＮｏ１に出力されるようにする。

第３２〜第３４ＴＦＴＴ３２、Ｔ３３、Ｔ３４及び第２カップリングキャパシタＣｃ２は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅの電圧に応じて第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］を第ｎセンス信号ＳＥ［ｎ］に出力するように具現されることができる。このような第３２〜第３４ＴＦＴＴ３２、Ｔ３３、Ｔ３４及び第２カップリングキャパシタＣｃ２はセンス出力回路と表現することができる。

第３２ＴＦＴＴ３２（又は第２奇数プルアップＴＦＴ）は第１奇数制御ノード１Ｑｏの電圧によって第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］に対応するハイ電圧のセンスパルスを有する第ｎセンス信号ＳＥ［ｎ］を第２出力ノードＮｏ２に出力することにより、第ｎセンス信号ＳＥ［ｎ］のセンスパルスを第ｎゲートライングループの第２ゲートラインに供給することができる。例えば、第３２ＴＦＴＴ３２は、第１奇数制御ノード１Ｑｏに連結されたゲート電極、第２出力ノードＮｏ２（又はセンス出力端子）に連結された第１ソース／ドレイン電極、及び第ｎセンスクロックラインに連結された第２ソース／ドレイン電極を含むことができる。

一例によれば、第３２ＴＦＴＴ３２は、図３に示すように、第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］に基づいて、表示モードの映像表示区間で第１センスパルスＳＥＰ１を第ｎゲートライングループの第２ゲートラインに供給することができる。そして、センシングモードで第ｎ水平ラインに具現されたピクセルの駆動特性をセンシングするとき、第３２ＴＦＴＴ３２は第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］に基づいて、実時間センシング区間ＲＳＰで第２センスパルスＳＥＰ２を第ｎゲートライングループの第２ゲートラインに追加的に供給することができる。

第３３ＴＦＴＴ３３（又は第２−１奇数プルダウンＴＦＴ）は第２奇数制御ノード１Ｑｂｏの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］を第２出力ノードＮｏ２に出力することにより、ロー電圧の第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］を第ｎゲートライングループの第２ゲートラインに供給することができる。例えば、第３３ＴＦＴＴ３３は、第２奇数制御ノード１Ｑｂｏに連結されたゲート電極、第２出力ノードＮｏ２に連結された第１ソース／ドレイン電極、及び第１ゲート低電位電圧ラインに連結された第２ソース／ドレイン電極を含むことができる。

第３４ＴＦＴＴ３４（又は第２−２奇数プルダウンＴＦＴ）は第３奇数制御ノード１Ｑｂｅの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］を第２出力ノードＮｏ２に出力することにより、ロー電圧の第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］を第ｎゲートライングループの第２ゲートラインに供給することができる。例えば、第３４ＴＦＴＴ３４は、第３奇数制御ノード１Ｑｂｅに連結されたゲート電極、第２出力ノードＮｏ２に連結された第１ソース／ドレイン電極、及び第１ゲート低電位電圧ラインに連結された第２ソース／ドレイン電極を含むことができる。

本明細書による第３３ＴＦＴＴ３３と第３４ＴＦＴＴ３４は第２奇数制御ノード１Ｑｂｏと第３奇数制御ノード１Ｑｂｅのそれぞれの相反する電圧によって一定期間の単位で交互に駆動されることにより、劣化速度が遅くなることができる。

第２カップリングキャパシタＣｃ２は第１奇数制御ノード１Ｑｏと第２出力ノードＮｏ２との間に具現されることができる。選択的に、第２カップリングキャパシタＣｃ２は第３２ＴＦＴＴ３２のゲート電極と第２出力ノードＮｏ２との間の寄生キャパシタンスとして具現されることができる。このような第２カップリングキャパシタＣｃ２は第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］の位相遷移（又は変化）によって第１奇数制御ノード１Ｑｏにブートストラッピングを発生させ、これにより第３２ＴＦＴＴ３２を完全にターンオンさせることにより、ハイ電圧の第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］が完全にターンオンされた第３２ＴＦＴＴ３２を介して損失なしに第２出力ノードＮｏ２に出力されるようにする。

第３５〜第３７ＴＦＴＴ３５、Ｔ３６、Ｔ３７及び第３カップリングキャパシタＣｃ３は第１〜第３奇数制御ノード１Ｑｏ、１Ｑｂｏ、１Ｑｂｅの電圧に応じて第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］を第ｎキャリー信号ＣＳ［ｎ］に出力するように具現されることができる。このような第３５〜第３７ＴＦＴＴ３５、Ｔ３６、Ｔ３７及び第３カップリングキャパシタＣｃ３はキャリー出力回路と表現することができる。

第３５ＴＦＴＴ３５（又は第３奇数プルアップＴＦＴ）は第１奇数制御ノード１Ｑｏの電圧によって第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］に対応するハイ電圧のキャリーパルスを有する第ｎキャリー信号ＣＳ［ｎ］を第３出力ノードＮｏ３に出力することにより、ハイ電圧の第ｎキャリー信号ＣＳ［ｎ］を前端又は後端ステージ回路に供給することができる。一例によれば、第３５ＴＦＴＴ３５は第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］に基づいて、表示モードで第ｎキャリー信号ＣＳ［ｎ］を前端又は後端ステージ回路に出力することができる。例えば、第３５ＴＦＴＴ３５は、第１奇数制御ノード１Ｑｏに連結されたゲート電極、第３出力ノードＮｏ３に連結された第１ソース／ドレイン電極、及び第ｎキャリークロックラインに連結された第２ソース／ドレイン電極を含むことができる。

第３６ＴＦＴＴ３６（又は第３−１奇数プルダウンＴＦＴ）は第２奇数制御ノード１Ｑｂｏの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎキャリー信号ＣＳ［ｎ］を第３出力ノードＮｏ３に出力することにより、ロー電圧の第ｎキャリー信号ＣＳ［ｎ］を前端又は後端ステージ回路に供給することができる。例えば、第３６ＴＦＴＴ３６は、第２奇数制御ノード１Ｑｂｏに連結されたゲート電極、第３出力ノードＮｏ３に連結された第１ソース／ドレイン電極、及び第１ゲート低電位電圧ラインに連結された第２ソース／ドレイン電極を含むことができる。

第３７ＴＦＴＴ３７（又は第３−２奇数プルダウンＴＦＴ）は第３奇数制御ノード１Ｑｂｅの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎキャリー信号ＣＳ［ｎ］を第３出力ノードＮｏ３に出力することにより、ロー電圧の第ｎキャリー信号ＣＳ［ｎ］を前端又は後端ステージ回路に供給することができる。例えば、第３７ＴＦＴＴ３７は、第３奇数制御ノード１Ｑｂｅに連結されたゲート電極、第３出力ノードＮｏ３に連結された第１ソース／ドレイン電極、及び第１ゲート低電位電圧ラインに連結された第２ソース／ドレイン電極を含むことができる。

本明細書による第３６ＴＦＴＴ３６と第３７ＴＦＴＴ３７は第２奇数制御ノード１Ｑｂｏと第３奇数制御ノード１Ｑｂｅのそれぞれの相反する電圧によって一定期間の単位で交互に駆動されることにより、劣化速度が遅くなることができる。

第３カップリングキャパシタＣｃ３は第１奇数制御ノード１Ｑｏと第３出力ノードＮｏ３との間に具現されることができる。選択的に、第３カップリングキャパシタＣｃ３は第３５ＴＦＴＴ３５のゲート電極と第３出力ノードＮｏ３との間の寄生キャパシタンスとして具現されることができる。このような第３カップリングキャパシタＣｃ３は第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］の位相遷移（又は変化）によって第１奇数制御ノード１Ｑｏにブートストラッピングを発生させ、これにより第３５ＴＦＴＴ３５を完全にターンオンさせることにより、ハイ電圧の第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］が完全にターンオンされた第３５ＴＦＴＴ３５を介して損失なしに第３出力ノードＮｏ３に出力されるようにする。

第１〜第３カップリングキャパシタＣｃ１、Ｃｃ２、Ｃｃ３の中で第１及び第２カップリングキャパシタＣｃ１、Ｃｃ２はスキャン出力回路とセンス出力回路との間のカップリングを発生させるかホルディングキャパシタとして作用することができる。この場合には、第１奇数制御ノード１Ｑｏの電位が低くなってゲート駆動回路の駆動特性と信頼性が低下することがある。よって、スキャン出力回路とセンス出力回路との間のカップリングを防止するために、第１及び第２カップリングキャパシタＣｃ１、Ｃｃ２のいずれか一つは省略可能である。例えば、第１及び第２カップリングキャパシタＣｃ１、Ｃｃ２の中で第１カップリングキャパシタＣｃ１は省略可能である。

本明細書の一例による第ｎ＋１ステージ回路ＳＴ［ｎ＋１］は、第１〜第５偶数制御ノード２Ｑｏ、２Ｑｂｏ、２Ｑｂｅ、２Ｑｈｏ、２Ｑｍｏに選択的に連結された第２センシング制御回路ＳＣＣ２、第２ノード制御回路ＮＣＣ２、第２インバーター回路ＩＣ２、第２ノードリセット回路ＮＲＣ２、及び第２出力バッファー回路ＯＢＣ２を含むことができる。このような第ｎ＋１ステージ回路ＳＴ［ｎ＋１］は、第２センシング制御回路ＳＣＣ２を除き、第ｎステージ回路ＳＴ［ｎ］と実質的に同一な構成を有するように具現されることができる。

一例による第ｎ＋１ステージ回路ＳＴ［ｎ＋１］は第ｎステージ回路ＳＴ［ｎ］のラインセンシング準備回路、第２奇数制御ノード１Ｑｂｏ、第３奇数制御ノード１Ｑｂｅ、及び第４奇数制御ノード１Ｑｍｏを共有し、第ｎ−２キャリー信号ＣＳ［ｎ−２］と第４ゲート高電位電圧ＧＶｄｄｅに応じて第１偶数制御ノード２Ｑｅの電位を第１ゲート高電位電圧ＧＶｄｄ１で制御することを除き、第ｎステージ回路ＳＴ［ｎ］と実質的に同一であるので、以下の説明では同じ図面符号を付与し、これについての重複説明は省略するか簡略にする。

一例による第２ノード制御回路ＮＣＣ２は第１〜第１０ＴＦＴＴ１〜Ｔ１０を含むことができる。

第１〜第４ＴＦＴＴ１〜Ｔ４は第２偶数制御ノード２Ｑｅの電位を制御又はセットアップする機能をするので、第２ノードセットアップ回路と表現することができる。

第１ＴＦＴＴ１と第２ＴＦＴＴ２は第１ゲート高電位電圧ＧＶｄｄ１を伝達する第１ゲート高電位電圧ラインと第１奇数制御ノード１Ｑｏとの間に電気的に直列接続され、第ｎ−２キャリー信号ＣＳ［ｎ−２］に応じて第１偶数制御ノード２Ｑｅに第１ゲート高電位電圧ＧＶｄｄ１を充電するように具現されることができる。

第１ＴＦＴＴ１はハイ電圧の第ｎ−２キャリー信号ＣＳ［ｎ−２］によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第１連結ノードＮｃ１に出力することができる。

第２ＴＦＴＴ２はハイ電圧の第ｎ−２キャリー信号ＣＳ［ｎ−２］によって第１ＴＦＴＴ１とともに同時にターンオンされ、第１ＴＦＴＴ１と第１連結ノードＮｃ１を介して供給される第１ゲート高電位電圧ＧＶｄｄ１を第１偶数制御ノード２Ｑｅに供給することができる。

第３ＴＦＴＴ３ａ、Ｔ３ｂは第２ゲート高電位電圧ＧＶｄｄ２によってターンオンされ、第１ＴＦＴＴ１と第２ＴＦＴＴ２との間の第１連結ノードＮｃ１に第２ゲート高電位電圧ＧＶｄｄ２を常に供給することにより、第１ＴＦＴＴ１のオフ電流及び／又は第１偶数制御ノード２Ｑｅの電流の漏洩を防止することができる。

第３−１ＴＦＴＴ３ａは第２ゲート高電位電圧ラインにダイオード形態として連結されることができる。第３−２ＴＦＴＴ３ｂは第２ゲート高電位電圧ＧＶｄｄ２によって第３−１ＴＦＴＴ３ａとともに同時にターンオンされ、第３−１ＴＦＴＴ３ａを介して供給される第２ゲート高電位電圧ＧＶｄｄ２を第１連結ノードＮｃ１に供給することができる。

第４ＴＦＴＴ４ａ、Ｔ４ｂは第１偶数制御ノード２Ｑｅのハイ電圧によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第４偶数制御ノード２Ｑｈｅに供給することができる。

一例による第４ＴＦＴＴ４ａ、Ｔ４ｂは、オフ電流による漏洩電流の防止のために、第１ゲート高電位電圧ラインと第４偶数制御ノード２Ｑｈｅとの間に電気的に直列接続された第４−１ＴＦＴＴ４ａ及び第４−２ＴＦＴＴ４ｂを含むことができる。

第４−１ＴＦＴＴ４ａは第１偶数制御ノード２Ｑｅのハイ電圧によってターンオンされ、第１ゲート高電位電圧ＧＶｄｄ１を第４−２ＴＦＴＴ４ｂに供給することができる。

第４−２ＴＦＴＴ４ｂは第１偶数制御ノード２Ｑｅのハイ電圧によって第４−１ＴＦＴＴ４ａとともに同時にターンオンされ、第４−１ＴＦＴＴ４ａを介して供給される第１ゲート高電位電圧ＧＶｄｄ１を第４偶数制御ノード２Ｑｈｅに供給することができる。

第５ＴＦＴＴ５と第６ＴＦＴＴ６は第ｎ＋４キャリー信号ＣＳ［ｎ＋４］に応じて第２偶数制御ノード２Ｑｅと第４偶数制御ノード２Ｑｈｅのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第５ＴＦＴＴ５と第６ＴＦＴＴ６は第１偶数放電回路と表現することができる。

第５ＴＦＴＴ５はハイ電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によってターンオンされ、第４偶数制御ノード２Ｑｈｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第６ＴＦＴＴ６はハイ電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］によって第５ＴＦＴＴ５とともに同時にターンオンされ、第５ＴＦＴＴ５と第４偶数制御ノード２Ｑｈｅを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１偶数制御ノード２Ｑｅに供給することにより、第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第７ＴＦＴＴ７と第８ＴＦＴＴ８は第２偶数制御ノード２Ｑｂｏの電圧に応じて第１偶数制御ノード２Ｑｅと第４偶数制御ノード２Ｑｈｅのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第７ＴＦＴＴ７と第８ＴＦＴＴ８は第２偶数放電回路と表現することができる。

第７ＴＦＴＴ７は第２偶数制御ノード２Ｑｂｏのハイ電圧によってターンオンされ、第４偶数制御ノード２Ｑｈｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第８ＴＦＴＴ８は第２偶数制御ノード２Ｑｂｏのハイ電圧によって第７ＴＦＴＴ７とともに同時にターンオンされ、第７ＴＦＴＴ７と第４偶数制御ノード２Ｑｈｅを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１偶数制御ノード２Ｑｅに供給することにより、第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第９ＴＦＴＴ９と第１０ＴＦＴＴ１０は第３偶数制御ノード２Ｑｂｅの電圧に応じて第１偶数制御ノード２Ｑｅと第４偶数制御ノード２Ｑｈｅのそれぞれの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第９ＴＦＴＴ９と第１０ＴＦＴＴ１０は第３偶数放電回路と表現することができる。

第９ＴＦＴＴ９は第３偶数制御ノード２Ｑｂｅのハイ電圧によってターンオンされ、第４偶数制御ノード２Ｑｈｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第１０ＴＦＴＴ１０は第３偶数制御ノード２Ｑｂｅのハイ電圧によって第９ＴＦＴＴ９とともに同時にターンオンされ、第９ＴＦＴＴ９と第４偶数制御ノード２Ｑｈｅを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１偶数制御ノード２Ｑｅに供給することにより、第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

一例による第２インバーター回路ＩＣ２は第１１〜第１５ＴＦＴＴ１１〜Ｔ１５を含むことができる。

第１１ＴＦＴＴ１１ａ、Ｔ１１ｂは第４ゲート高電位電圧ＧＶｄｄｅに応じて第４ゲート高電位電圧ＧＶｄｄｅを第２連結ノードＮｃ２に供給することができる。一例による第１１ＴＦＴＴ１１ａ、Ｔ１１ｂは、オフ電流による漏洩電流の防止のために、第４ゲート高電位電圧ラインと第２連結ノードＮｃ２との間に電気的に直列接続された第１１−１ＴＦＴＴ１１ａ及び第１１−２ＴＦＴＴ１１ｂを含むことができる。

第１１−１ＴＦＴＴ１１ａは第４ゲート高電位電圧ラインにダイオード形態として連結されることができる。第１１−２ＴＦＴＴ１１ｂは第４ゲート高電位電圧ＧＶｄｄｅによって第１１−１ＴＦＴＴ１１ａとともに同時にターンオンされ、第１１−１ＴＦＴＴ１１ａを介して供給される第４ゲート高電位電圧ＧＶｄｄｅを第２連結ノードＮｃ２に供給することができる。

第１２ＴＦＴＴ１２は第２連結ノードＮｃ２の電圧によってターンオン又はターンオフされ、ターンオンの際、第４ゲート高電位電圧ＧＶｄｄｅを第２偶数制御ノード２Ｑｂｏに供給することができる。

第１３ＴＦＴＴ１３は第１偶数制御ノード２Ｑｅの電圧によってターンオン又はターンオフされ、ターンオンの際、第２偶数制御ノード２Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第１４ＴＦＴＴ１４は第１偶数制御ノード２Ｑｅの電圧によってターンオン又はターンオフされ、ターンオンの際、第２連結ノードＮｃ２の電位を第２ゲート低電位電圧ＧＶｓｓ２で放電させるかリセットさせることができる。

一例による第２センシング制御回路ＳＣＣ２は第２０〜第２２ＴＦＴＴ２０〜Ｔ２２を含むことができる。

第２０ＴＦＴＴ２０は第１リセット信号ＲＳＴ１に応じて第１偶数制御ノード２Ｑｅの電位を第ｎステージ回路ＳＴ［ｎ］の第１センシング制御回路ＳＣＣ１から供給される第１ゲート高電位電圧ＧＶｄｄ１で制御するように具現されることができる。

第２０ＴＦＴＴ２０はハイ電圧の第１リセット信号ＲＳＴ１によってターンオンされ、第ｎステージ回路ＳＴ［ｎ］の共有ノードＮｓを介して供給される第１ゲート高電位電圧ＧＶｄｄ１を第１偶数制御ノード２Ｑｅに供給することにより、第１偶数制御ノード２Ｑｅに第１ゲート高電位電圧ＧＶｄｄ１を充電し、よって第１偶数制御ノード２Ｑｅを活性化させることができる。

第２１ＴＦＴＴ２１と第２２ＴＦＴＴ２２は発光表示装置のパワーオンの際に供給される表示パネルオン信号ＰＯＳに応じて第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせるように具現されることができる。このような第２１ＴＦＴＴ２１と第２２ＴＦＴＴ２２は第２ステージ初期化回路と表現することができる。

第２１ＴＦＴＴ２１はハイ電圧の表示パネルオン信号ＰＯＳによってターンオンされ、第４偶数制御ノード２Ｑｈｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第２２ＴＦＴＴ２２はハイ電圧の表示パネルオン信号ＰＯＳによって第２１ＴＦＴＴ２１とともに同時にターンオンされ、第２１ＴＦＴＴ２１と第４偶数制御ノード２Ｑｈｅを介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第１偶数制御ノード２Ｑｅに供給することにより、第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

選択的に、第２センシング制御回路ＳＣＣ２は、第ｎステージ回路ＳＴ［ｎ］が省略される場合に省略されることができる。

一例による第２ノードリセット回路ＮＲＣ２は第２３〜第２８ＴＦＴＴ２３〜Ｔ２８を含むことができる。

第２３ＴＦＴＴ２３は第ｎ−３キャリー信号ＣＳ［ｎ−３］に応じて第２偶数制御ノード２Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第２３ＴＦＴＴ２３は第２−１リセット回路と表現することができる。

第２３ＴＦＴＴ２３は表示モードでハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］によってターンオンされ、第２偶数制御ノード２Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で放電させるかリセットさせることができる。

第２４及び第２５ＴＦＴＴ２４、Ｔ２５は第５偶数制御ノード２Ｑｍｅの電圧と第１リセット信号ＲＳＴ１に応じて第２偶数制御ノード２Ｑｂｏの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第２４及び第２５ＴＦＴＴ２４、Ｔ２５は第２−２リセット回路と表現することができる。

第２４ＴＦＴＴ２４は第５偶数制御ノード２Ｑｍｅのハイ電圧によってターンオンされ、第３ゲート低電位電圧ＧＶｓｓ３を第４連結ノードＮｃ４に供給することができる。

第２５ＴＦＴＴ２５はハイ電圧の第１リセット信号ＲＳＴ１によってターンオンされ、第２４ＴＦＴＴ２４と第４連結ノードＮｃ４を介して供給される第３ゲート低電位電圧ＧＶｓｓ３を第２偶数制御ノード２Ｑｂｏに供給することができる。第４連結ノードＮｃ４は第２４ＴＦＴＴ２４と第２５ＴＦＴＴ２５との間の連結ラインであることができる。

第２６〜第２８ＴＦＴＴ２６、Ｔ２７、Ｔ２８は、センシングモードで、第４偶数制御ノード２Ｑｈｅの電圧、第５偶数制御ノード２Ｑｍｅの電圧及び第２リセット信号ＲＳＴ２に応じて第１偶数制御ノード２Ｑｅの電位を第３ゲート低電位電圧ＧＶｓｓ３で制御するように具現されることができる。このような第２６〜第２８ＴＦＴＴ２６、Ｔ２７、Ｔ２８は第４偶数放電回路と表現することができる。

第２６〜第２８ＴＦＴＴ２６、Ｔ２７、Ｔ２８は第１偶数制御ノード２Ｑｅと第４連結ノードＮｃ４との間に電気的に直列接続され、第４偶数制御ノード２Ｑｈｅの電圧、第５偶数制御ノード２Ｑｍｅの電圧及び第２リセット信号ＲＳＴ２に応じて第１偶数制御ノード２Ｑｅを第４連結ノードＮｃ４に電気的に連結することができる。

第２６ＴＦＴＴ２６はハイ電圧の第２リセット信号ＲＳＴ２によってターンオンされ、第１偶数制御ノード２Ｑｅを第５連結ノードＮｃ５に電気的に連結することができる。

第２７ＴＦＴＴ２７は第５偶数制御ノード２Ｑｍｅのハイ電圧によってターンオンされ、第５連結ノードＮｃ５を第４偶数制御ノード２Ｑｈｅに電気的に連結することができる。

第２８ＴＦＴＴ２８はハイ電圧の第２リセット信号ＲＳＴ２によってターンオンされ、第４偶数制御ノード２Ｑｈｅを第４連結ノードＮｃ４に電気的に連結することができる。

一方、第２４〜第２８ＴＦＴＴ２４〜Ｔ２８は、第２センシング制御回路ＳＣＣ２が省略される場合に省略されることができる。

一例による第２出力バッファー回路ＯＢＣ２は、第２９〜第３７ＴＦＴＴ２９〜Ｔ３７、及び第１〜第３カップリングキャパシタＣｃ１、Ｃｃ２、Ｃｃ３を含むことができる。

第２９〜第３１ＴＦＴＴ２９、Ｔ３０、Ｔ３１及び第１カップリングキャパシタＣｃ１は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅの電圧に応じて第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］を第ｎ＋１スキャン信号ＳＣ［ｎ＋１］に出力するように具現されることができる。このような第２９〜第３１ＴＦＴＴ２９、Ｔ３０、Ｔ３１及び第１カップリングキャパシタＣｃ１はスキャン出力回路と表現することができる。

第２９ＴＦＴＴ２９（又は第１偶数プルアップＴＦＴ）は第１偶数制御ノード２Ｑｅの電圧によって第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］に対応するハイ電圧のスキャンパルスを有する第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を第１出力ノードＮｏ１に出力することにより、第ｎ＋１スキャン信号ＳＣ［ｎ＋１］のスキャンパルスを第ｎ＋１ゲートライングループの第１ゲートラインに供給することができる。

一例によれば、第２９ＴＦＴＴ２９は、図７に示すように、第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］に基づいて、表示モードの映像表示区間で第１スキャンパルスＳＣＰ１を第ｎ＋１ゲートライングループの第１ゲートラインに供給し、表示モードのブラック表示区間で第２スキャンパルスＳＣＰ２を第ｎ＋１ゲートライングループの第１ゲートラインに供給することができる。そして、センシングモードで第ｎ＋１水平ラインに具現されたピクセルの駆動特性をセンシングするとき、第２９ＴＦＴＴ２９は第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］に基づいて、実時間センシング区間ＲＳＰで第３スキャンパルスＳＣＰ３及び第４スキャンパルスＳＣＰ４を第ｎ＋１ゲートライングループの第１ゲートラインに追加的に供給することができる。

第３０ＴＦＴＴ３０（又は第１−１偶数プルダウンＴＦＴ）は第２偶数制御ノード２Ｑｂｏの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を第１出力ノードＮｏ１に出力することにより、ロー電圧の第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を第ｎ＋１ゲートライングループの第１ゲートラインに供給することができる。

第３１ＴＦＴＴ３１（又は第１−２偶数プルダウンＴＦＴ）は第３偶数制御ノード２Ｑｂｅの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を第１出力ノードＮｏ１に出力することにより、ロー電圧の第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を第ｎ＋１ゲートライングループの第１ゲートラインに供給することができる。

本明細書による第３０ＴＦＴＴ３０と第３１ＴＦＴＴ３１は第２偶数制御ノード２Ｑｂｏと第３偶数制御ノード２Ｑｂｅのそれぞれの相反する電圧によって一定期間の単位で交互に駆動されることにより、劣化速度が遅くなることができる。

第１カップリングキャパシタＣｃ１は第１偶数制御ノード２Ｑｅと第１出力ノードＮｏ１との間に具現されることができる。選択的に、第１カップリングキャパシタＣｃ１は第２９ＴＦＴＴ２９のゲート電極と第１出力ノードＮｏ１との間の寄生キャパシタンスとして具現されることができる。

第３２〜第３４ＴＦＴＴ３２、Ｔ３３、Ｔ３４及び第２カップリングキャパシタＣｃ２は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅの電圧に応じて第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］を第ｎ＋１センス信号ＳＥ［ｎ＋１］に出力するように具現されることができる。このような第３２〜第３４ＴＦＴＴ３２、Ｔ３３、Ｔ３４及び第２カップリングキャパシタＣｃ２はセンス出力回路と表現することができる。

第３２ＴＦＴＴ３２（又は第２偶数プルアップＴＦＴ）は第１偶数制御ノード２Ｑｅの電圧によって第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］に対応するハイ電圧のセンスパルスを有する第ｎ＋１センス信号ＳＥ［ｎ＋１］を第２出力ノードＮｏ２に出力することにより、第ｎ＋１センス信号ＳＥ［ｎ＋１］のセンスパルスを第ｎ＋１ゲートライングループの第２ゲートラインに供給することができる。

一例によれば、第３２ＴＦＴＴ３２は、図７に示すように、第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］に基づいて、表示モードの映像表示区間で第１センスパルスＳＥＰ１を第ｎ＋１ゲートライングループの第２ゲートラインに供給することができる。そして、センシングモードで第ｎ＋１水平ラインに具現されたピクセルの駆動特性をセンシングするとき、第３２ＴＦＴＴ３２は第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］に基づいて、実時間センシング区間ＲＳＰで第２センスパルスＳＥＰ２を第ｎ＋１ゲートライングループの第２ゲートラインに追加的に供給することができる。

第３３ＴＦＴＴ３３（又は第２−１偶数プルダウンＴＦＴ）は第２偶数制御ノード２Ｑｂｏの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］を第２出力ノードＮｏ２に出力することにより、ロー電圧の第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］を第ｎ＋１ゲートライングループの第２ゲートラインに供給することができる。

第３４ＴＦＴＴ３４（又は第２−２偶数プルダウンＴＦＴ）は第３偶数制御ノード２Ｑｂｅの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］を第２出力ノードＮｏ２に出力することにより、ロー電圧の第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］を第ｎ＋１ゲートライングループの第２ゲートラインに供給することができる。

本明細書による第３３ＴＦＴＴ３３と第３４ＴＦＴＴ３４は第２偶数制御ノード２Ｑｂｏと第３偶数制御ノード２Ｑｂｅのそれぞれの相反する電圧によって一定期間の単位で交互に駆動されることにより、劣化速度が遅くなることができる。

第２カップリングキャパシタＣｃ２は第１偶数制御ノード２Ｑｅと第２出力ノードＮｏ２との間に具現されることができる。選択的に、第２カップリングキャパシタＣｃ２は第３２ＴＦＴＴ３２のゲート電極と第２出力ノードＮｏ２との間の寄生キャパシタンスとして具現されることができる。

第３５〜第３７ＴＦＴＴ３５、Ｔ３６、Ｔ３７及び第３カップリングキャパシタＣｃ３は第１〜第３偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅの電圧に応じて第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］を第ｎ＋１キャリー信号ＣＳ［ｎ＋１］に出力するように具現されることができる。このような第３５〜第３７ＴＦＴＴ３５、Ｔ３６、Ｔ３７及び第３カップリングキャパシタＣｃ３はキャリー出力回路と表現することができる。

第３５ＴＦＴＴ３５（又は第３偶数プルアップＴＦＴ）は第１偶数制御ノード２Ｑｅの電圧によって第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］に対応するハイ電圧のキャリーパルスを有する第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を第３出力ノードＮｏ３に出力することにより、ハイ電圧の第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を前端又は後端ステージ回路に供給することができる。一例によれば、第３５ＴＦＴＴ３５は、図７に示すように、第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］に基づいて、表示モードで第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を前端又は後端ステージ回路に出力することができる。

第３６ＴＦＴＴ３６（又は第３−１偶数プルダウンＴＦＴ）は第２偶数制御ノード２Ｑｂｏの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を第３出力ノードＮｏ３に出力することにより、ロー電圧の第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を前端又は後端ステージ回路に供給することができる。

第３７ＴＦＴＴ３７（又は第３−２偶数プルダウンＴＦＴ）は第３偶数制御ノード２Ｑｂｅの電圧によって第１ゲート低電位電圧ＧＶｓｓ１に対応するロー電圧の第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を第３出力ノードＮｏ３に出力することにより、ロー電圧の第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を前端又は後端ステージ回路に供給することができる。

本明細書による第３６ＴＦＴＴ３６と第３７ＴＦＴＴ３７は第２偶数制御ノード２Ｑｂｏと第３偶数制御ノード２Ｑｂｅのそれぞれの相反する電圧によって一定期間の単位で交互に駆動されることにより、劣化速度が遅くなることができる。

第３カップリングキャパシタＣｃ３は第１偶数制御ノード２Ｑｅと第３出力ノードＮｏ３との間に具現されることができる。選択的に、第３カップリングキャパシタＣｃ３は第３５ＴＦＴＴ３５のゲート電極と第３出力ノードＮｏ３との間の寄生キャパシタンスとして具現されることができる。

第１〜第３カップリングキャパシタＣｃ１、Ｃｃ２、Ｃｃ３の中で第１及び第２カップリングキャパシタＣｃ１、Ｃｃ２のいずれか一つは省略可能である。例えば、第１及び第２カップリングキャパシタＣｃ１、Ｃｃ２の中で第１カップリングキャパシタＣｃ１は省略可能である。

図１０は図９に示す第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの入出力波形を示す図、図１１ａ〜図１１ｉは図９に示す第ｎステージ回路及び第ｎ＋１ステージ回路のそれぞれの動作過程を示す図である。図１１ａ〜図１１ｉで、太い実線はハイ電圧以上の電位を有するノードとターンオンされたＴＦＴを示し、細い実線はロー電圧の電位を有するノードとターンオフされたＴＦＴを示す。そして、図１０及び図１１ａ〜図１１ｉの説明で、第ｎステージ回路及び第ｎ＋１ステージ回路に具現されたＴＦＴに対する動作の説明は図９についての説明と実質的に同一であるので、これについての重複説明は省略する。

図１０及び図１１ａを参照すると、本明細書の一例による表示モードの映像表示区間ＩＤＰのうち第１表示期間ｔｄ１の間、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏはハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］に応答する第１ノード制御回路ＮＣＣ１の動作によって第１ゲート高電位電圧ＧＶｄｄ１で充電される。第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第１奇数制御ノード１Ｑｏの充電電圧に応答する第１インバーター回路ＩＣ１の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅは第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏの充電電圧に応答する第２インバーター回路ＩＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏはハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］に応答する第２ノードリセット回路ＮＲＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎステージ回路ＳＴ［ｎ］の第３奇数制御ノード１Ｑｂｅは第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏと連結されているので、第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏと連結されているので、第３ゲート低電位電圧ＧＶｓｓ３で放電される。

映像表示区間ＩＤＰのうち第１表示期間ｔｄ１で、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏに充電される第１ゲート高電位電圧ＧＶｄｄ１は第１ゲート高電位電圧ラインから２個のＴＦＴＴ１、Ｔ２を介して供給されるので、第１奇数制御ノード１Ｑｏの電圧充電特性が増加することができる。

映像表示区間ＩＤＰのうち第１表示期間ｔｄ１で、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］、第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］、及び第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］のそれぞれがロー電圧に維持されることにより、第１奇数制御ノード１Ｑｏでブートストラッピングが発生しないから、第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれはターンオンされずにターンオフ状態を維持する。

図１０及び図１１ｂを参照すると、本明細書の一例による表示モードの映像表示区間ＩＤＰのうち第２表示期間ｔｄ２の間、第ｎステージ回路ＳＴ［ｎ］の第５奇数制御ノード１Ｑｍｏはハイ電圧を有するラインセンシング準備信号ＬＳＰＳのラインセンシング選択パルスＬＳＰ１とハイ電圧の第ｎ−２キャリー信号ＣＳ［ｎ−２］に応答する第１センシング制御回路ＳＣＣ１の動作によって第１ゲート高電位電圧ＧＶｄｄ１で充電される。そして、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏは第１表示期間ｔｄ１で充電された第１ゲート高電位電圧ＧＶｄｄ１に維持される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅはハイ電圧の第ｎ−２キャリー信号ＣＳ［ｎ−２］に応答する第２ノード制御回路ＮＣＣ２の動作によって第１ゲート高電位電圧ＧＶｄｄ１で充電される。第１偶数制御ノード２Ｑｅに充電される第１ゲート高電位電圧ＧＶｄｄ１は第１ゲート高電位電圧ラインから２個のＴＦＴＴ１、Ｔ２を介して供給されるので、第１偶数制御ノード２Ｑｅの電圧充電特性が増加することができる。第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第１奇数制御ノード１Ｑｏの充電電圧に応答する第１インバーター回路ＩＣ１の動作によって第３ゲート低電位電圧ＧＶｓｓ３に維持される。第ｎステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏと連結されているので、第３ゲート低電位電圧ＧＶｓｓ３に維持される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏは第１偶数制御ノード２Ｑｅの充電電圧に応答する第２インバーター回路ＩＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３に維持される。第ｎステージ回路ＳＴ［ｎ］の第３奇数制御ノード１Ｑｂｅは第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏと連結されているので、第３ゲート低電位電圧ＧＶｓｓ３に維持される。

映像表示区間ＩＤＰの第２表示期間ｔｄ２で、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］、第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］、及び第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］のそれぞれがロー電圧に維持されることにより、第１奇数制御ノード１Ｑｏでブートストラッピングが発生しないから、第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれはターンオンされずにターンオフ状態を維持する。そして、第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］、第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］、及び第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］のそれぞれがロー電圧に維持されることにより、第１偶数制御ノード２Ｑｅでブートストラッピングが発生しないから、第２出力バッファー回路ＯＢＣ２の偶数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれはターンオンされずにターンオフ状態を維持する。

図１０及び図１１ｃを参照すると、本明細書の一例による表示モードの映像表示区間ＩＤＰのうち第３表示期間ｔｄ３の間、第ｎステージ回路ＳＴ［ｎ］の第２〜第５奇数制御ノード１Ｑｂｏ、１Ｑｂｅ、１Ｑｈｏ、１Ｑｍｏ、及び第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１〜第５偶数制御ノード２Ｑｅ、２Ｑｂｏ、２Ｑｂｅ、２Ｑｈｅ、２Ｑｍｅのそれぞれは第２表示期間ｔｄ２での電圧状態をそのまま維持する。

映像表示区間ＩＤＰの第３表示期間ｔｄ３の間、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］、第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］、及び第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］のそれぞれがハイ電圧で入力されることにより、第１奇数制御ノード１Ｑｏでブートストラッピングが発生し、これにより第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれが完全にターンオンされる。これにより、第ｎステージ回路ＳＴ［ｎ］は第１出力ノードＮｏ１を介してハイ電圧の第１スキャンパルスＳＣＰ１を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してハイ電圧の第１センスパルスＳＥＰ１を有する第ｎセンス信号ＳＥ［ｎ］を出力し、第３出力ノードＮｏ３を介してハイ電圧を有する第ｎキャリー信号ＣＳ［ｎ］を出力する。よって、第ｎ水平ラインに配置されているピクセルに対する映像データアドレシング期間が遂行されることができる。

映像表示区間ＩＤＰの第３表示期間ｔｄ３で、第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］、第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］、及び第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］のそれぞれがロー電圧に維持された後、クロック非重畳区間の間にハイ電圧で入力されることにより、第１偶数制御ノード２Ｑｅでブートストラッピングが発生し、これにより第２出力バッファー回路ＯＢＣ２の偶数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれが完全にターンオンされる。これにより、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］は、第１出力ノードＮｏ１を介してハイ電圧の第１スキャンパルスＳＣＰ１を有する第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を出力し、第２出力ノードＮｏ２を介してハイ電圧の第１センスパルスＳＥＰ１を有する第ｎ＋１センス信号ＳＥ［ｎ＋１］を出力し、第３出力ノードＮｏ３を介してハイ電圧を有する第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を出力する。よって、第ｎ＋１水平ラインに配置されているピクセルに対する映像データアドレシング期間が遂行されることができる。

図１０及び図１１ｄを参照すると、本明細書の一例による表示モードの映像表示区間ＩＤＰのうち第３表示期間ｔｄ３の後、第ｎステージ回路ＳＴ［ｎ］の第５奇数制御ノード１Ｑｍｏは充電状態をそのまま維持する。

映像表示区間ＩＤＰの第３表示期間ｔｄ３の後、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏはハイ電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］（又は第ｎ＋３キャリー信号ＣＳ［ｎ＋３］）に応答する第１ノード制御回路ＮＣＣ１の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第１奇数制御ノード１Ｑｏの放電に応答する第１インバーター回路ＩＣ１の動作によって第３ゲート高電位電圧ＧＶｄｄｏで充電される。これにより、第１出力バッファー回路ＯＢＣ１は、奇数プルダウンＴＦＴＴ３０、Ｔ３３、Ｔ３６のそれぞれが第２奇数制御ノード１Ｑｂｏの充電電圧によってターンオンされることにより、第１出力ノードＮｏ１を介してロー電圧を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してロー電圧を有する第ｎセンス信号ＳＥ［ｎ］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎキャリー信号ＣＳ［ｎ］を出力する。よって、第ｎ水平ラインに配置されているピクセルはアドレシングされた映像データ電圧に対応するデータ電流によって発光することができる。

映像表示区間ＩＤＰの第３表示期間ｔｄ３の後、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅはハイ電圧の第ｎ＋４キャリー信号ＣＳ［ｎ＋４］に応答する第２ノード制御回路ＮＣＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏに連結されているので、第３ゲート高電位電圧ＧＶｄｄｏで充電される。これにより、第２出力バッファー回路ＯＢＣ２は偶数プルダウンＴＦＴＴ３１、Ｔ３４、Ｔ３７のそれぞれが第３偶数制御ノード２Ｑｂｅの充電電圧によってターンオンされることにより、第１出力ノードＮｏ１を介してロー電圧を有する第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を出力し、第２出力ノードＮｏ２を介してロー電圧を有する第ｎ＋１センス信号ＳＥ［ｎ＋１］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を出力する。よって、第ｎ＋１水平ラインに配置されているピクセルはアドレシングされた映像データ電圧に対応するデータ電流によって発光することができる。

図１０及び図１１ｅを参照すると、本明細書の一例による表示モードのブラック表示区間ＢＤＰの間、第ｎステージ回路ＳＴ［ｎ］の第５奇数制御ノード１Ｑｍｏは充電状態をそのまま維持する。

ブラック表示区間ＢＤＰの第１ブラック期間ｔｂ１の間、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏはハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］に応答する第１ノード制御回路ＮＣＣ１の動作によって第１ゲート高電位電圧ＧＶｄｄ１で充電される。第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第１奇数制御ノード１Ｑｏの充電電圧に応答する第１インバーター回路ＩＣ１の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。

ブラック表示区間ＢＤＰの第１ブラック期間ｔｂ１で、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏに充電される第１ゲート高電位電圧ＧＶｄｄ１は第１ゲート高電位電圧ラインから２個のＴＦＴＴ１、Ｔ２を介して供給されるので、第１奇数制御ノード１Ｑｏの電圧充電特性が増加することができる。

ブラック表示区間ＢＤＰの第１ブラック期間ｔｂ１の間、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅは第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏの充電電圧に応答する第２インバーター回路ＩＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏは第ｎステージ回路ＳＴ［ｎ］の第３奇数制御ノード１Ｑｂｅと連結されているので、第３ゲート低電位電圧ＧＶｓｓ３に維持される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏと連結されているので、第３ゲート低電位電圧ＧＶｓｓ３に維持される。

ブラック表示区間ＢＤＰの第１ブラック期間ｔｂ１の後、第２ブラック期間ｔｂ２と第３ブラック期間ｔｂ３で、第ｎステージ回路ＳＴ［ｎ］の第５奇数制御ノード１Ｑｍｏが充電状態をそのまま維持し、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］のみハイ電圧で入力されることを除き、図１１ｄに示す第２表示期間ｔｄ２と第３表示期間ｔｄ３と実質的に同一であるので、これについての重複説明は省略する。よって、ブラック表示区間ＢＤＰの第２ブラック期間ｔｂ２と第３ブラック期間ｔｂ３の間、第ｎ水平ラインに配置されているピクセルはハイ電圧の第２スキャンパルスＳＣＰ２を有する第ｎスキャン信号ＳＣ［ｎ］によってブラックデータ電圧がアドレシングされることにより、ブラック映像を表示することができる。

図１０及び図１１ｆを参照すると、本明細書の一例によるセンシングモードの実時間センシング区間ＲＳＰのうち第１センシング期間ｔｓ１で、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏはハイ電圧の第１リセット信号ＲＳＴ１に応答する第１センシング制御回路ＳＣＣ１の動作によって第１ゲート高電位電圧ＧＶｄｄ１で充電される。第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第１奇数制御ノード１Ｑｏの充電電圧に応答する第１インバーター回路ＩＣ１の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。

実時間センシング区間ＲＳＰの第１センシング期間ｔｓ１の間、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅはハイ電圧の第１リセット信号ＲＳＴ１に応答する第２センシング制御回路ＳＣＣ２の動作によって第ｎステージ回路ＳＴ［ｎ］の共有ノードＮｓを介して供給される第１ゲート高電位電圧ＧＶｄｄ１で充電される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第２偶数制御ノード２Ｑｂｏは第１偶数制御ノード２Ｑｅの充電電圧に応答する第２インバーター回路ＩＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。

実時間センシング区間ＲＳＰの第１センシング期間ｔｓ１で、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］、及び第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］のそれぞれがロー電圧に維持されることにより、第１奇数制御ノード１Ｑｏでブートストラッピングが発生しないから、第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれはターンオンされずにターンオフ状態を維持する。これと同様に、実時間センシング区間ＲＳＰの第１センシング期間ｔｓ１で、第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］、第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］、及び第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］のそれぞれがロー電圧に維持されることにより、第１偶数制御ノード２Ｑｅでブートストラッピングが発生しないから、第２出力バッファー回路ＯＢＣ２の偶数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれはターンオンされずにターンオフ状態を維持する。

図１０及び図１１ｇを参照すると、本明細書の一例によるセンシングモードの実時間センシング区間ＲＳＰのうち第２センシング期間ｔｓ２の間、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］及び第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］のそれぞれがハイ電圧で入力され、第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］がロー電圧で入力されることにより、第１奇数制御ノード１Ｑｏでブートストラッピングが発生し、これにより第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれが完全にターンオンされる。これにより、第ｎステージ回路ＳＴ［ｎ］は、第１出力ノードＮｏ１を介してハイ電圧を有する第３スキャンパルスＳＣＰ３を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してハイ電圧を有する第２センスパルスＳＥＰ２を有する第ｎセンス信号ＳＥ［ｎ］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎキャリー信号ＣＳ［ｎ］を出力する。よって、実時間センシング区間ＲＳＰの第２センシング期間ｔｓ２の間、第ｎ水平ラインに配置されているピクセルに対するセンシングデータアドレシング期間が遂行されることができる。

実時間センシング区間ＲＳＰの第２センシング期間ｔｓ２で、第ｎ＋１スキャンシフトクロックＳＣＣＬＫ［ｎ＋１］、第ｎ＋１センスシフトクロックＳＥＣＬＫ［ｎ＋１］、及び第ｎ＋１キャリーシフトクロックＣＲＣＬＫ［ｎ＋１］のそれぞれがロー電圧に維持されることにより、第１偶数制御ノード２Ｑｅでブートストラッピングが発生しないから、第２出力バッファー回路ＯＢＣ２の偶数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれはターンオンされずにターンオフ状態を維持する。

実時間センシング区間ＲＳＰの第３センシング期間ｔｓ３の後、第４センシング期間ｔｓ４の間、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］と第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］のそれぞれがロー電圧で入力され、第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］がハイ電圧に維持されることにより、第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれがターンオン状態に維持される。これにより、第ｎステージ回路ＳＴ［ｎ］は第１出力ノードＮｏ１を介してロー電圧を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してハイ電圧を有する第２センスパルスＳＥＰ２を有する第ｎセンス信号ＳＥ［ｎ］をそのまま出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎキャリー信号ＣＳ［ｎ］をそのまま出力する。よって、実時間センシング区間ＲＳＰの第４センシング期間ｔｓ４の間、第ｎ水平ラインに配置されているピクセルの駆動特性をセンシングするサンプリング期間が遂行されることができる。

実時間センシング区間ＲＳＰの第４センシング期間ｔｓ４の後、第５センシング期間ｔｓ５の間、第ｎスキャンシフトクロックＳＣＣＬＫ［ｎ］がハイ電圧で入力され、第ｎセンスシフトクロックＳＥＣＬＫ［ｎ］がハイ電圧に維持され、第ｎキャリーシフトクロックＣＲＣＬＫ［ｎ］がロー電圧に維持されることにより、第１出力バッファー回路ＯＢＣ１の奇数プルアップＴＦＴＴ２９、Ｔ３２、Ｔ３５のそれぞれがターンオン状態に維持される。これにより、第ｎステージ回路ＳＴ［ｎ］は、第１出力ノードＮｏ１を介してハイ電圧を有する第４スキャンパルスＳＣＰ４を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してハイ電圧を有する第２センスパルスＳＥＰ２を有する第ｎセンス信号ＳＥ［ｎ］をそのまま出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎキャリー信号ＣＳ［ｎ］をそのまま出力する。よって、実時間センシング区間ＲＳＰの第４センシング期間ｔｓ４の間、第ｎ水平ラインに配置されているピクセルの発光状態を実時間センシング区間ＲＳＰの直前状態に復元するデータ復元期間が遂行されることができる。

図１０及び図１１ｈを参照すると、本明細書の一例によるセンシングモードの実時間センシング区間ＲＳＰのうち第５センシング期間ｔｓ５の間、第ｎステージ回路ＳＴ［ｎ］の第１奇数制御ノード１Ｑｏはハイ電圧の第２リセット信号ＲＳＴ２と第５奇数制御ノード１Ｑｍｏの充電電圧に応答する第１ノードリセット回路ＮＲＣ１の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。よって、第ｎ水平ラインに配置されているピクセルに対するセンシングモードが解除されることができる。

実時間センシング区間ＲＳＰの第５センシング期間ｔｓ５の間、第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第１奇数制御ノード１Ｑｏの放電電圧に応答する第１インバーター回路ＩＣ１の動作によって第３ゲート高電位電圧ＧＶｄｄｏで充電される。これにより、第１出力バッファー回路ＯＢＣ１は、奇数プルダウンＴＦＴＴ３０、Ｔ３３、Ｔ３６のそれぞれが第２奇数制御ノード１Ｑｂｏの充電電圧によってターンオンされることにより、第１出力ノードＮｏ１を介してロー電圧を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してロー電圧を有する第ｎセンス信号ＳＥ［ｎ］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎキャリー信号ＣＳ［ｎ］を出力する。

実時間センシング区間ＲＳＰの第５センシング期間ｔｓ５の間、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第１偶数制御ノード２Ｑｅはハイ電圧の第２リセット信号ＲＳＴ２と第５奇数制御ノード１Ｑｍｏの充電電圧に応答する第２ノードリセット回路ＮＲＣ２の動作によって第３ゲート低電位電圧ＧＶｓｓ３で放電される。第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏと連結されているので、第３ゲート高電位電圧ＧＶｄｄｏで充電される。これにより、第２出力バッファー回路ＯＢＣ２は、偶数プルダウンＴＦＴＴ３１、Ｔ３４、Ｔ３７のそれぞれが第３偶数制御ノード２Ｑｂｅの充電電圧によってターンオンされることにより、第１出力ノードＮｏ１を介してロー電圧を有する第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を出力し、第２出力ノードＮｏ２を介してロー電圧を有する第ｎ＋１センス信号ＳＥ［ｎ＋１］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を出力する。

図１０及び図１１ｉを参照すると、本明細書の一例によるセンシングモード後の表示モードの始点で、第ｎステージ回路ＳＴ［ｎ］の第５奇数制御ノード１Ｑｍｏはラインセンシング準備信号ＬＳＰＳのハイ電圧を有するラインセンシング解除パルスＬＳＰ２に応答する第１センシング制御回路ＳＣＣ１の動作によって第ｎ−２キャリー信号ＣＳ［ｎ−２］のロー電圧で充電されるか放電される。そして、第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード１Ｑｂｏは第３ゲート高電位電圧ＧＶｄｄｏで充電された状態を維持する。これにより、第１出力バッファー回路ＯＢＣ１は、奇数プルダウンＴＦＴＴ３０、Ｔ３３、Ｔ３６のそれぞれが第２奇数制御ノード１Ｑｂｏの充電電圧によってターンオン状態に維持されることにより、第１出力ノードＮｏ１を介してロー電圧を有する第ｎスキャン信号ＳＣ［ｎ］を出力し、第２出力ノードＮｏ２を介してロー電圧を有する第ｎセンス信号ＳＥ［ｎ］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎキャリー信号ＣＳ［ｎ］を出力する。

センシングモード後の表示モードの始点で、第ｎ＋１ステージ回路ＳＴ［ｎ＋１］の第３偶数制御ノード２Ｑｂｅは第ｎステージ回路ＳＴ［ｎ］の第２奇数制御ノード（２Ｑｂｏ）と連結されているので、第３ゲート高電位電圧ＧＶｄｄｏで充電された状態を維持する。これにより、第２出力バッファー回路ＯＢＣ２は、偶数プルダウンＴＦＴＴ３１、Ｔ３４、Ｔ３７のそれぞれが第３偶数制御ノード２Ｑｂｅの充電電圧によってターンオンされることにより、第１出力ノードＮｏ１を介してロー電圧を有する第ｎ＋１スキャン信号ＳＣ［ｎ＋１］を出力し、第２出力ノードＮｏ２を介してロー電圧を有する第ｎ＋１センス信号ＳＥ［ｎ＋１］を出力し、第３出力ノードＮｏ３を介してロー電圧を有する第ｎ＋１キャリー信号ＣＳ［ｎ＋１］を出力する。

図１２ａ及び図１２ｂは本明細書の一例と比較例によるゲート駆動回路の各ステージ回路に具現された第１制御ノードの充電経路を示す図、図１３ａ及び図１３ｂは本明細書の一例と比較例によるゲート駆動回路の出力特性を示す波形図である。

図１２ａを参照すると、比較例によれば、各ステージ回路ＳＴ［ｎ］に具現された第１制御ノードＱｏ、Ｑｅは、前端ステージ回路ＳＴ［ｎ−３］から出力されるハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］によってターンオンされた第１及び第２ＴＦＴＴ１、Ｔ２を介して供給される第ｎ−３キャリー信号ＣＳ［ｎ−３］のハイ電圧で充電されることができる。ここで、第ｎ−３キャリー信号ＣＳ［ｎ−３］のハイ電圧はキャリークロックラインから前端ステージ回路ＳＴ［ｎ−３］のプルアップＴＦＴＴ３５、第１ＴＦＴＴ１、及び第２ＴＦＴＴ２を介して第１制御ノードＱｏ、Ｑｅに充電されることができる。これにより、比較例は、第１制御ノードＱｏ、Ｑｅの充電経路上に配置された３個のＴＦＴの抵抗成分によって発生する第ｎ−３キャリー信号ＣＳ［ｎ−３］の電圧降下によって第１制御ノードＱｏ、Ｑｅの電圧充電率が低下することがある。特に、比較例は、ＴＦＴの劣化又は閾値電圧シフトによってＴＦＴのオン電流又は移動度特性が低下するとき、第１制御ノードＱｏ、Ｑｅの電圧充電率がもっと低下することができる。よって、比較例によるゲート駆動回路は、ＴＦＴのオン電流低下によって第１制御ノードＱｏ、Ｑｅの電圧充電率が低下することにより、図１３ａに示すように、異常信号が出力されることがある。

図１２ｂを参照すると、本明細書の一例によれば、各ステージ回路ＳＴ［ｎ］に具現された第１制御ノードＱｏ、Ｑｅは前端ステージ回路ＳＴ［ｎ−３］から出力されるハイ電圧の第ｎ−３キャリー信号ＣＳ［ｎ−３］によってターンオンされた第１及び第２ＴＦＴＴ１、Ｔ２を介して第１ゲート高電位電圧ラインから供給される第１ゲート高電位電圧ＧＶｄｄ１で充電されることができる。ここで、第１ゲート高電位電圧ＧＶｄｄ１は第１ゲート高電位電圧ラインから第１ＴＦＴＴ１及び第２ＴＦＴＴ２を介して第１制御ノードＱｏ、Ｑｅに充電されることができる。これにより、本明細書の一例は、比較例に比べ、第１制御ノードＱｏ、Ｑｅの充電経路上に配置されたＴＦＴの個数の減少による抵抗成分の減少によって第１制御ノードＱｏ、Ｑｅの電圧充電率が向上することができる。また、本明細書の一例は、比較例によるキャリークロックではなくて直流電圧の第１ゲート高電位電圧ＧＶｄｄ１を第１制御ノードＱｏ、Ｑｅに充電することにより、第１制御ノードＱｏ、Ｑｅの電圧充電能力を向上させることができる。したがって、本明細書の一例によるゲート駆動回路は、第１制御ノードＱｏ、Ｑｅの電圧充電能力が大きく向上することにより、図１３ａに示すように、出力信号の出力特性が向上することができる。結果として、本明細書の一例は、ＴＦＴの劣化又は閾値電圧シフトによってＴＦＴのオン電流又は移動度特性が低下することによる第１制御ノードＱｏ、Ｑｅの電圧充電率の低下によるゲート駆動回路の誤動作を防止することができる。

図１４ａ及び図１４ｂは本明細書の一例と比較例によるゲート駆動回路のそれぞれの第１制御ノードの充電電圧波形を示す図である。図１４ａに示す比較例は、第１ＴＦＴのオン電流特性が３０％（ａ）、４０％（ｂ）、及び５０％（ｃ）低下するとき、第１制御ノードの充電電圧の波形を示し、図１４ｂに示す本明細書の一例は、第１ＴＦＴのオン電流特性が４０％（ａ）、５０％（ｂ）、６０％（ｃ）、７０％（ｄ）、及び８０％（ｅ）低下するとき、第１制御ノードの充電電圧波形を示す。

図１４ａから分かるように、比較例による第１制御ノードの電圧充電は第１ＴＦＴのオン電流特性が３０％（ａ）及び４０％（ｂ）低下する場合に正常になされるが、第１ＴＦＴのオン電流特性が５０％（ｃ）低下する場合には正常になされないことを確認することができる。よって、比較例によるゲート駆動回路は、第１ＴＦＴのオン電流特性が５０％（ｃ）以上に低下する場合、第１制御ノードの電圧充電率の低下によって誤動作することがある。

図１４ｂから分かるように、本明細書の一例による第１制御ノードの電圧充電は、第１ＴＦＴのオン電流特性が４０％（ａ）、５０％（ｂ）、６０％（ｃ）、及び７０％（ｄ）低下する場合に正常になされるが、第１ＴＦＴのオン電流特性が８０％（ｅ）低下する場合に正常になされないことを確認することができる。よって、本明細書の一例によるゲート駆動回路は、第１制御ノードの電圧充電率の向上によって、第１ＴＦＴのオン電流特性が８０％（ｅ）未満に低下する場合に正常に動作することができる。よって、本明細書の一例は、第１ＴＦＴのオン電流特性の低下に対してゲート駆動回路の信頼性を向上させることができる。

本明細書によるゲート駆動回路及びこれを含む発光表示装置は以下のように説明することができる。

本明細書の一例によるゲート駆動回路は第１〜第ｍステージ回路を含み、第１〜第ｍステージ回路のそれぞれは、第１〜第３制御ノードと、第１〜第３制御ノードのそれぞれの電圧を制御するノード制御回路と、第１〜第３制御ノードのそれぞれの電圧に応じてスキャン信号、センス信号及びキャリー信号のそれぞれを出力する出力バッファー回路とを含み、ノード制御回路は、前端ステージ回路から供給される第１前端キャリー信号に応じて第１ゲート高電位電圧を第１制御ノードに充電するノードセットアップ回路を含むことができる。

本明細書の一例によれば、第１ゲート高電位電圧は第１ゲート高電位電圧ラインから２個の薄膜トランジスタを通過して第１制御ノードに供給されることができる。

本明細書の一例によれば、ノードセットアップ回路は、第１ゲート高電位電圧を伝達する第１ゲート高電位電圧ラインと第１制御ノードとの間に電気的に直列接続され、第１電圧の第１前端キャリー信号により一緒にターンオンされる第１薄膜トランジスタ及び第２薄膜トランジスタを含むことができる。

本明細書の一例によれば、ノードセットアップ回路は、第１薄膜トランジスタと第２薄膜トランジスタとの間の第１連結ノードに第２ゲート高電位電圧を常に供給する第３薄膜トランジスタをさらに含むことができる。

本明細書の一例によれば、第２ゲート高電位電圧は第１ゲート高電位電圧より低くてもよい。

本明細書の一例によれば、第３薄膜トランジスタは、第２ゲート高電位電圧を伝達する第２ゲート高電位電圧ラインと第１連結ノードとの間に電気的に直列接続され、第２ゲート高電位電圧により一緒にターンオンされる第３−１薄膜トランジスタ及び第３−２薄膜トランジスタを含むことができる。

本明細書の一例によれば、第１〜第ｍステージ回路の中で第ｎステージ回路に具現された第２制御ノードは第ｎ＋１ステージ回路に具現された第３制御ノードと電気的に連結され、第ｎステージ回路に具現された第３制御ノードは第ｎ＋１ステージ回路に具現された第２制御ノードと電気的に連結されることができる。

本明細書の一例によれば、第１〜第ｍステージ回路のそれぞれは、第１制御ノードの電圧に応じて第２制御ノードの電圧を制御するインバーター回路と、第１前端キャリー信号に応じて第２制御ノードの電圧をゲート低電位電圧にリセットさせるノードリセット回路とをさらに含むことができる。

本明細書の一例によれば、第ｎステージ回路のインバーター回路は第ｎ＋１ステージ回路の第１制御ノードの電圧に応じて第ｎステージ回路の第２制御ノードの電圧をさらに制御し、第ｎ＋１ステージ回路のインバーター回路は第ｎステージ回路の第１制御ノードの電圧に応じて第ｎ＋１ステージ回路の第２制御ノードの電圧をさらに制御することができる。

本明細書の一例によれば、第１〜第ｍステージ回路のそれぞれは、メモリノードと、メモリノードの電圧と第１制御ノードの電圧のそれぞれを制御するセンシング制御回路とをさらに含み、第ｎステージ回路のセンシング制御回路は、ラインセンシング準備信号と前端ステージ回路から供給される第２前端キャリー信号に応じてメモリノードの電圧を制御し、メモリノードの電圧に応じて第１ゲート高電位電圧を共有ノードに出力し、第１リセット信号とメモリノードの電圧に応じて第１ゲート高電位電圧を第１制御ノードに供給するセンシング制御回路をさらに含むことができる。

本明細書の一例によれば、第１〜第ｍステージ回路のそれぞれのセンシング制御回路は表示パネルオン信号に応じて第１制御ノードの電圧をゲート低電位電圧にリセットさせることができる。

本明細書の一例によれば、第ｎステージ回路のノードリセット回路は第１リセット信号とメモリノードの電圧に応じて第ｎステージ回路の第１制御ノードの電圧をゲート低電位電圧で放電させ、第２リセット信号とメモリノードの電圧に応じて第ｎステージ回路の第１制御ノードの電圧をゲート低電位電圧で放電させることができる。

本明細書の一例によれば、第ｎ＋１ステージ回路のセンシング制御回路は第ｎステージ回路のメモリノードと電気的に連結され、第１リセット信号に応じて第ｎステージ回路の共有ノードを介して供給される第１ゲート高電位電圧を第ｎ＋１ステージ回路の第１制御ノードに供給することができる。

本明細書の一例によれば、第ｎ＋１ステージ回路のノードリセット回路は第１リセット信号とメモリノードの電圧に応じて第ｎ＋１ステージ回路の第１制御ノードの電圧をゲート低電位電圧で放電させ、第２リセット信号とメモリノードの電圧に応じて第ｎ＋１ステージ回路の第１制御ノードの電圧をゲート低電位電圧で放電させることができる。

本明細書の一例によれば、第１〜第ｍステージ回路のそれぞれは各フレーム期間の垂直アクティブ区間でスキャン信号、センス信号及びキャリー信号のそれぞれを順次出力し、第１〜第ｍステージ回路のいずれか一つは各フレーム期間の垂直ブランク区間でスキャン信号とセンス信号を出力することができる。

本明細書の一例による発光表示装置は、複数のピクセル、複数のピクセルに連結された第１ゲートライン及び第２ゲートラインを有する複数のゲートライングループ、及び複数のピクセルに連結され、複数のゲートライングループと交差する複数のデータライン及び複数のレファレンスラインを含む発光表示パネルと、複数のゲートライングループに連結されたゲート駆動回路部と、複数のデータラインと複数のレファレンスラインとに連結されたデータ駆動回路部と、ゲート駆動回路部とデータ駆動回路部のそれぞれの駆動タイミングを制御するタイミング制御部とを含み、ゲート駆動回路部は第１〜第ｍステージ回路を含み、第１〜第ｍステージ回路のそれぞれは、第１〜第３制御ノードと、第１〜第３制御ノードのそれぞれの電圧を制御するノード制御回路と、第１〜第３制御ノードのそれぞれの電圧によってスキャン信号、センス信号及びキャリー信号のそれぞれを出力する出力バッファー回路とを含み、ノード制御回路は、前端ステージ回路から供給される第１前端キャリー信号に応じて第１ゲート高電位電圧を第１制御ノードに充電するノードセットアップ回路を含むことができる。

本明細書の一例によれば、タイミング制御部は発光表示パネルを表示モードとセンシングモードで制御し、ゲート駆動回路部はセンシングモードで複数のゲートライングループのいずれか一つにスキャン信号及びセンス信号を供給し、データ駆動回路部はセンシングモードでスキャン信号と同期するセンシングデータ電圧を複数のデータラインに供給し、複数のレファレンスラインを介してピクセルの駆動特性をセンシングすることができる。

本明細書の一例によれば、タイミング制御部は垂直ブランク区間で発光表示パネルをセンシングモードで制御することができる。

本明細書の一例によれば、タイミング制御部は表示モードを映像表示区間及びブラック表示区間に制御し、ゲート駆動回路部はブラック表示区間に複数のゲートライングループの少なくとも一つである第１ゲートラインにスキャン信号のみ供給し、データ駆動回路部はブラック表示区間にスキャン信号と同期するブラックデータ電圧を複数のデータラインに供給することができる。

本明細書の一例によれば、複数のピクセルのそれぞれは映像表示区間に映像を表示し、ブラック表示区間にブラック映像を表示することができる。

本明細書の一例によれば、ゲート駆動回路部は、各フレーム期間の垂直アクティブ区間にスキャン信号及びセンス信号を複数のゲートライングループに順次供給し、各フレーム期間の垂直ブランク区間に複数のゲートライングループのいずれか一つのゲートライングループにスキャン信号及びセンス信号を出力することができる。

本明細書によるゲート駆動回路及びこれを含む発光表示装置は発光表示パネル及び／又は発光表示パネルに内蔵されたゲート駆動回路を含む全ての電子機器に適用可能である。例えば、本明細書によるゲート駆動回路及びこれを含む発光表示装置は、モバイルデバイス、映像電話機、スマートワッチ（ｓｍａｒｔｗａｔｃｈ）、ワッチフォン（ｗａｔｃｈｐｈｏｎｅ）、ウェアラブル機器（ｗｅａｒａｂｌｅｄｅｖｉｃｅ）、フォルダブル機器（ｆｏｌｄａｂｌｅｄｅｖｉｃｅ）、ローラブル機器（ｒｏｌｌａｂｌｅｄｅｖｉｃｅ）、ベンダブル機器（ｂｅｎｄａｂｌｅｄｅｖｉｃｅ）、フレキシブル機器（ｆｌｅｘｉｂｌｅｄｅｖｉｃｅ）、カーブ機器（ｃｕｒｖｅｄｄｅｖｉｃｅ）、電子手帳、電子本、ＰＭＰ（ｐｏｒｔａｂｌｅｍｕｌｔｉｍｅｄｉａｐｌａｙｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ）、ＭＰ３プレーヤー、モバイル医療機器、デスクトップＰＣ（ｄｅｓｋｔｏｐＰＣ）、ラップトップＰＣ（ｌａｐｔｏｐＰＣ）、ネットブックコンピュータ（ｎｅｔｂｏｏｋｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、ナビゲーション、車両用ナビゲーション、車両用表示装置、テレビ、ウォールペーパー（ｗａｌｌｐａｐｅｒ）表示装置、サイネージ（ｓｉｇｎａｇｅ）機器、ゲーム機器、ノートブック型ＰＣ、モニター、カメラ、カムコーダー、及び家電機器などに適用可能である。

上述した本明細書の多様な例で説明した特徴、構造、効果などは本明細書の少なくとも一例に含まれるが、必ずしも一例にのみ限定されるものではない。また、本明細書の少なくとも一例で例示した特徴、構造、効果などは本明細書の技術思想が属する分野で通常の知識を有する者によって他の例でも組合せ又は変形されて実施可能である。したがって、このような組合せ及び変形に係る内容は本明細書の技術範囲又は権利範囲に含まれるものと解釈すべきである。

以上で説明した本明細書は前述した実施例及び添付図面に限定されるものではなく、本明細書の技術的思想を逸脱しない範疇内でさまざまな置換、変形及び変更が可能であるというのは本明細書が属する技術分野で通常の知識を有する者に明らかであろう。したがって、本明細書の範囲は後述する特許請求範囲によって決定され、特許請求範囲の意味及び範囲とその等価概念から導出される全ての変更又は変形の形態は本明細書の範疇に含まれるものと解釈すべきである。

１００発光表示パネル
３００タイミング制御部
５００ゲート駆動回路部
５１０ゲート駆動回路
７００データ駆動回路部

Claims

第１〜第ｍステージ回路を含み、
前記第１〜第ｍステージ回路のそれぞれは、
第１〜第３制御ノードと、
前記第１〜第３制御ノードのそれぞれの電圧を制御するノード制御回路と、
前記第１〜第３制御ノードのそれぞれの電圧に応じてスキャン信号、センス信号及びキャリー信号のそれぞれを出力する出力バッファー回路と、を含み、
前記ノード制御回路は、前端ステージ回路から供給される第１前端キャリー信号に応じて第１ゲート高電位電圧を前記第１制御ノードに充電するノードセットアップ回路を含む、ゲート駆動回路。
前記第１ゲート高電位電圧は第１ゲート高電位電圧ラインから２個の薄膜トランジスタを通過して前記第１制御ノードに供給される、請求項１に記載のゲート駆動回路。
前記ノードセットアップ回路は、前記第１ゲート高電位電圧を伝達する第１ゲート高電位電圧ラインと前記第１制御ノードとの間に電気的に直列接続され、第１電圧の第１前端キャリー信号により一緒にターンオンされる第１薄膜トランジスタ及び第２薄膜トランジスタを含む、請求項１に記載のゲート駆動回路。
前記ノードセットアップ回路は、前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間の第１連結ノードに第２ゲート高電位電圧を常に供給する第３薄膜トランジスタをさらに含む、請求項３に記載のゲート駆動回路。
前記第２ゲート高電位電圧は前記第１ゲート高電位電圧より低い、請求項４に記載のゲート駆動回路。
前記第３薄膜トランジスタは、前記第２ゲート高電位電圧を伝達する第２ゲート高電位電圧ラインと前記第１連結ノードとの間に電気的に直列接続され、前記第２ゲート高電位電圧により一緒にターンオンされる第３−１薄膜トランジスタ及び第３−２薄膜トランジスタを含む、請求項４に記載のゲート駆動回路。
前記第１〜第ｍステージ回路の中で第ｎステージ回路に具現された前記第２制御ノードは第ｎ＋１ステージ回路に具現された前記第３制御ノードと電気的に連結され、
前記第ｎステージ回路に具現された前記第３制御ノードは前記第ｎ＋１ステージ回路に具現された前記第２制御ノードと電気的に連結される、請求項１に記載のゲート駆動回路。
前記第１〜第ｍステージ回路のそれぞれは、
前記第１制御ノードの電圧に応じて前記第２制御ノードの電圧を制御するインバーター回路と、
前記第１前端キャリー信号に応じて前記第２制御ノードの電圧をゲート低電位電圧にリセットさせるノードリセット回路と、をさらに含む、請求項７に記載のゲート駆動回路。
前記第ｎステージ回路のインバーター回路は、前記第ｎ＋１ステージ回路の前記第１制御ノードの電圧に応じて前記第ｎステージ回路の第２制御ノードの電圧をさらに制御し、
前記第ｎ＋１ステージ回路のインバーター回路は、前記第ｎステージ回路の前記第１制御ノードの電圧に応じて前記第ｎ＋１ステージ回路の第２制御ノードの電圧をさらに制御する、請求項８に記載のゲート駆動回路。
前記第１〜第ｍステージ回路のそれぞれは、
メモリノードと、
前記メモリノードの電圧と前記第１制御ノードの電圧のそれぞれを制御するセンシング制御回路とをさらに含み、
前記第ｎステージ回路のセンシング制御回路は、ラインセンシング準備信号と前端ステージ回路から供給される第２前端キャリー信号に応じて前記メモリノードの電圧を制御し、前記メモリノードの電圧に応じて第１ゲート高電位電圧を共有ノードに出力し、第１リセット信号と前記メモリノードの電圧に応じて前記第１ゲート高電位電圧を前記第１制御ノードに供給するセンシング制御回路をさらに含む、請求項８に記載のゲート駆動回路。
前記第１〜第ｍステージ回路のそれぞれのセンシング制御回路は表示パネルオン信号に応じて前記第１制御ノードの電圧を前記ゲート低電位電圧にリセットさせる、請求項１０に記載のゲート駆動回路。
前記第ｎステージ回路のノードリセット回路は前記第１リセット信号と前記メモリノードの電圧に応じて前記第ｎステージ回路の第１制御ノードの電圧を前記ゲート低電位電圧で放電させ、第２リセット信号と前記メモリノードの電圧に応じて前記第ｎステージ回路の第１制御ノードの電圧を前記ゲート低電位電圧で放電させる、請求項１０に記載のゲート駆動回路。
前記第ｎ＋１ステージ回路のセンシング制御回路は前記第ｎステージ回路のメモリノードと電気的に連結され、前記第１リセット信号に応じて前記第ｎステージ回路の共有ノードを介して供給される前記第１ゲート高電位電圧を前記第ｎ＋１ステージ回路の第１制御ノードに供給する、請求項１０に記載のゲート駆動回路。
前記第ｎ＋１ステージ回路のノードリセット回路は、前記第１リセット信号と前記メモリノードの電圧に応じて前記第ｎ＋１ステージ回路の第１制御ノードの電圧を前記ゲート低電位電圧で放電させ、第２リセット信号と前記メモリノードの電圧に応じて前記第ｎ＋１ステージ回路の第１制御ノードの電圧を前記ゲート低電位電圧で放電させる、請求項１３に記載のゲート駆動回路。
前記第１〜第ｍステージ回路のそれぞれは各フレーム期間の垂直アクティブ区間で前記スキャン信号、前記センス信号及び前記キャリー信号のそれぞれを順次出力し、
前記第１〜第ｍステージ回路のいずれか一つは前記各フレーム期間の垂直ブランク区間で前記スキャン信号と前記センス信号を出力する、請求項１〜１４のいずれか一項に記載のゲート駆動回路。
複数のピクセル、前記複数のピクセルに連結された第１ゲートライン及び第２ゲートラインを有する複数のゲートライングループ、及び前記複数のピクセルに連結され、前記複数のゲートライングループと交差する複数のデータライン及び複数のレファレンスラインを含む発光表示パネルと、
前記複数のゲートライングループに連結されたゲート駆動回路部と、
前記複数のデータラインと前記複数のレファレンスラインとに連結されたデータ駆動回路部と、
前記ゲート駆動回路部と前記データ駆動回路部のそれぞれの駆動タイミングを制御するタイミング制御部とを含み、
前記ゲート駆動回路部は請求項１〜１４のいずれか一項に記載のゲート駆動回路を含む、発光表示装置。
前記タイミング制御部は前記発光表示パネルを表示モードとセンシングモードで制御し、
前記ゲート駆動回路部は、前記センシングモードで前記複数のゲートライングループのいずれか一つに前記スキャン信号及び前記センス信号を供給し、
前記データ駆動回路部は、前記センシングモードで前記スキャン信号と同期するセンシングデータ電圧を前記複数のデータラインに供給し、前記複数のレファレンスラインを介して前記ピクセルの駆動特性をセンシングする、請求項１６に記載の発光表示装置。
前記タイミング制御部は、前記表示モードを映像表示区間及びブラック表示区間に制御し、
前記ゲート駆動回路部は、前記ブラック表示区間に前記複数のゲートライングループの少なくとも一つである第１ゲートラインに前記スキャン信号のみ供給し、
前記データ駆動回路部は、前記ブラック表示区間に前記スキャン信号と同期するブラックデータ電圧を前記複数のデータラインに供給する、請求項１７に記載の発光表示装置。
前記複数のピクセルのそれぞれは、前記映像表示区間に映像を表示し、前記ブラック表示区間にブラック映像を表示する、請求項１８に記載の発光表示装置。
前記ゲート駆動回路部は、
各フレーム期間の垂直アクティブ区間に前記スキャン信号及び前記センス信号を前記複数のゲートライングループに順次供給し、
前記各フレーム期間の垂直ブランク区間に前記複数のゲートライングループのいずれか一つのゲートライングループに前記スキャン信号及び前記センス信号を出力する、請求項１６に記載の発光表示装置。