KR102508806B1 - 유기발광 표시장치 - Google Patents

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Abstract

본 발명에 의한 유기발광 표시장치는 픽셀 어레이, 발광제어신호 생성부 및 스캔신호 생성부를 포함한다. 픽셀 어레이에는 유기발광다이오드를 포함하는 픽셀들, 픽셀들과 연결되는 스캔라인 및 에미션라인이 배치된다. 발광제어신호 생성부는 발광기간 동안에, 에미션 라인에 발광제어신호를 인가한다. 스캔신호 생성부는 발광기간 이외의 구간에서, 스캔라인에 스캔신호를 인가한다. 스캔신호 생성부는 종속적으로 접속하는 다수의 스캔신호 스테이지들을 포함한다. 스캔신호 스테이지들 중에서 적어도 어느 하나는 스타트신호 입력단의 전압에 응답하여 Q 노드를 저전위전압으로 유지하는 스타트제어 트랜지스터, Q 노드에 연결되는 게이트, 클럭신호를 입력받는 소스전극, 출력단에 연결되는 드레인전극으로 이루어지는 풀업 트랜지스터 및 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 소스전극, 고전위전압 입력단에 연결되는 드레인으로 이루어지는 Q노드 제어 트랜지스터를 포함한다. QB 노드는 발광제어신호를 직접 수신하여, 발광기간 동안 Q노드 제어 트랜지스터의 게이트전극은 턴-온전압을 인가받는다.

Description

유기발광 표시장치{Organic Light Emitting Display}
본 발명은 액티브 매트릭스 타입의 유기발광 표시장치에 관한 것이다.
자발광 소자인 유기발광소자(OLED)는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광소자(Organic Light Emitting Diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
유기발광 표시장치는 유기발광다이오드를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 유기발광다이오드에 흐르는 구동전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다. 구동전류는 데이터전압에 따른 구동 트랜지스터의 게이트-소스 간 전압과, 구동 트랜지스터의 문턱전압에 의해 결정되며, 픽셀의 휘도는 유기발광다이오드에 흐르는 구동전류의 크기에 비례한다.
제조공정의 특성상 화소들에 형성되는 각각의 구동트랜지스터는 문턱전압(Vth)에 대한 편차가 발생한다. 구동트랜지스터의 문턱전압의 편차에 의해서 유기발광다이오드에 공급되는 전류는 설계된 값과 다른 값이 제공될 수 있고, 이에 따라서 발광하는 휘도가 원하는 값과 달라질 수 있다. 이를 보상하기 위해서 유기발광다이오드는 구동트랜지스터를 문턱전압을 검출하는 샘플링 기간을 거친 이후에 데이터전압을 인가하는 구동방법을 택하고 있다. 구동트랜지스터의 문턱전압을 검출하기 위해서 픽셀들은 샘플링 동작을 제어하는 다수의 트랜지스터들이 요구된다. 따라서 각각의 트랜지스터들을 제어하기 위한 스캔신호 또는 발광제어신호들이 필요하다.
스캔신호 또는 발광제어신호들을 생성하기 위한 게이트 구동부는 표시패널에서 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. 유기발광 표시장치에서는 픽셀들을 제어하기 위한 스캔신호 또는 발광제어신호들이 많아지면서 GIP 형태로 구현되는 게이트 구동부의 사이즈가 커지게 되고, 그 결과 표시패널의 베젤이 증가하는 단점이 있다.
본 발명은 베젤을 줄일 수 있는 유기발광 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 유기발광 표시장치는 픽셀 어레이, 발광제어신호 생성부 및 스캔신호 생성부를 포함한다. 픽셀 어레이에는 유기발광다이오드를 포함하는 픽셀들, 픽셀들과 연결되는 스캔라인 및 에미션라인이 배치된다. 발광제어신호 생성부는 발광기간 동안에, 에미션 라인에 발광제어신호를 인가한다. 스캔신호 생성부는 발광기간 이외의 구간에서, 스캔라인에 스캔신호를 인가한다. 스캔신호 생성부는 종속적으로 접속하는 다수의 스캔신호 스테이지들을 포함한다. 스캔신호 스테이지들 중에서 적어도 어느 하나는 스타트신호 입력단의 전압에 응답하여 Q 노드를 저전위전압으로 유지하는 스타트제어 트랜지스터, Q 노드에 연결되는 게이트, 클럭신호를 입력받는 소스전극, 출력단에 연결되는 드레인전극으로 이루어지는 풀업 트랜지스터 및 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 소스전극, 고전위전압 입력단에 연결되는 드레인으로 이루어지는 Q노드 제어 트랜지스터를 포함한다. QB 노드는 발광제어신호를 직접 수신하여, 발광기간 동안 Q노드 제어 트랜지스터의 게이트전극은 턴-온전압을 인가받는다.
본 명세서의 실시예들에 의하면, 스캔신호 스테이지는 트랜지스터들의 개수를 늘리지 않으면서 스캔신호가 출력되지 않는 구간에서 Q 노드 전압을 안정적으로 유지할 수 있다. 그 결과 본 발명은 베젤 사이즈를 줄이면서도 스캔신호를 안정적으로 출력할 수 있다.
도 1은 본 발명의 실시예에 의한 유기발광 표시장치를 보여주는 도면이다.
도 2는 본 발명에 의한 픽셀의 등가회로도이다.
도 3은 픽셀을 구동하기 위한 구동신호들의 타이밍을 나타내는 도면이다.
도 4a 내지 도 4c는 구동기간에 따른 픽셀들의 등가회로도를 나타내는 도면이다.
도 5는 본 발명에 의한 시프트 레지스터를 나타내는 도면.
도 6은 발광제어신호 스테이지 및 스캔신호 스테이지들의 일부를 나타내는 도면.
도 7은 제1 실시 예에 의한 스캔신호 스테이지의 구성을 나타내는 회로도이다.
도 8은 도 7에 도시된 스캔신호 스테이지를 구동하기 위한 구동신호들 및 출력신호의 타이밍을 나타내는 도면이다.
도 9는 제2 실시 예에 의한 스캔신호 스테이지의 구성을 나타내는 회로도이다.
도 10은 제3 실시 예에 의한 스캔신호 스테이지의 구성을 나타내는 회도로이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 픽셀들 및 시프트 레지스터에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 p 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
또한, 본 명세에서 턴-온 전압은 트랜지스터의 동작 전압을 지칭한다. 본 명세서는 p 타입 트랜지스터를 실시 예로 설명되고 있기 때문에, 저전위전압을 턴-온 전압으로 규정하고 있다.
도 1은 본 발명의 실시예에 따른 유기발광 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀(P)들이 형성된 표시패널(100)과, 데이터라인들(DL1~DLm)을 구동하기 위한 데이터 구동부(120), 게이트라인들(EML,SL)을 구동시키기 위한 게이트 구동부(130), 데이터 구동부(120) 및 게이트 구동부(13)의 구동 타이밍을 제어하기 위한 타이밍 콘트롤러(110)를 구비한다.
표시패널(100)은 픽셀 어레이(100A) 및 비표시영역(100B)을 포함한다. 픽셀 어레이(100)에는 다수의 픽셀(P)들이 매트릭스 형태로 배치된다. 픽셀(P)들은 도시하지 않은 전원발생부로부터 고전위 및 저전위 구동전압(VDD, VSS)과 초기화 전압(Vini)을 공통으로 공급받을 수 있다. 이니셜 기간 및 샘플링 기간에서 유기발광소자(OLED)의 불필요한 발광이 방지되도록 초기화 전압(Vini)은 유기발광소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택될 수 있다. 즉, 저전위 구동전압(VSS)과 같거나 저전위 구동전압(VSS)보다 낮게 설정될 수 있다. 따라서, 이니셜 기간에 초기화 전압(Vini)이 저전위 구동전압(VSS)보다 낮은 전압이 인가됨으로써, 유기발광소자(OLED)의 수명을 향상시킬 수 있다.
픽셀(P)을 구성하는 트랜지스터(TFT)들은 산화물 반도체층을 포함한 트랜지스터로 구현될 수 있다. 산화물 반도체층은 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(100)의 대면적화에 유리하다. 산화물 반도체로 형성할 경우, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), 또는 IGZO(Indium Gallium Zinc Oxide) 등으로 형성할 수 있으나, 이에 한정하는 것은 아니다. 다만, 본 발명은 이에 한정되지 않고 트랜지스터의 반도체층을 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 또는 유기물 (organic) 반도체 등으로 형성될 수 있다.
타이밍 콘트롤러(110)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(120)에 공급한다. 또한, 타이밍 콘트롤러(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동부(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환한다.
게이트 구동부(130)는 게이트 제어신호(GDC)를 기반으로 스캔신호와 발광제어신호를 생성할 수 있다. 게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성된다. 레벨 시프터(130)는 게이트 제어신호들을 레벨 쉬프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 종속적으로 접속되는 다수의 스테이지들을 포함한다. 시프트 레지스터(140)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(100)의 비표시영역(100B)에 직접 형성될 수 있다.
도 2는 i 번째 수평라인에 배열된 픽셀들의 화소 구조를 나타내는 도면이다. 도 2에서, 제5 트랜지스터(T5)의 게이트전극은 제(i-1) 스캔신호를 인가받는다. 만약, 제i 픽셀라인에 배치된 픽셀들이 첫 번째 수평라인에 배열된 픽셀들이라면, 제5 트랜지스터(T5)는 픽셀 어레이(100A) 내의 픽셀들과 연결되지 않는 더미 스캔신호를 이용하여 제어될 수 있다.
도 2를 참조하여, 픽셀의 세부적인 구성을 살펴보면 다음과 같다.
픽셀(PXL)들 각각은 유기발광다이오드(OLED) 구동트랜지스터(DT), 제1 내지 제6 트랜지스터(T1~T6) 및 커패시터(Cst)를 포함한다.
유기발광다이오드(OLED)는 구동트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광소자(OLED)의 애노드전극과 캐소드전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층(Emission layer, EML)을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 및 전자저지층(Electron blocking layer, EBL) 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL), 및 정공저지층(Hole blocking layer, HBL) 등일 수 있다. 유기발광소자(OLED)의 애노드전극은 제4 노드(N4)에 접속되고, 유기발광소자의 캐소드전극은 저전위 구동전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기발광소자(OLED)에 인가되는 구동전류를 제어한다. 구동트랜지스터(DT)의 소스전극은 제1 노드(N1)에 접속되고, 게이트전극은 제2 노드(N2)에 접속되고, 드레인전극은 제3 노드(N3)에 접속된다.
제1 트랜지스터(T1)는 제3 노드(N3)에 접속되는 소스전극, 제2 노드(N2)에 접속되는 드레인전극 및 제i 스캔라인(SLi)에 접속하는 게이트전극을 포함한다. 제1 트랜지스터(T1)는 제i 스캔신호(SCAN[i])에 응답하여, 구동트랜지스터(DT)의 게이트-드레인 전극을 다이오드 커넥팅시킨다.
제2 트랜지스터(T2)는 데이터라인(DL)에 연결되는 소스전극, 제1 노드(N1)에 연결되는 드레인전극 및 제i 스캔라인(SLi)에 연결되는 게이트전극을 포함한다. 그 결과, 제2 트랜지스터(T2)는 제i 스캔신호(SCAN[i])에 응답하여, 데이터라인(DL1)으로부터 공급받는 데이터전압(Vdata)을 제1 노드(N1)에 인가한다.
제3 트랜지스터(T3)는 고전위 구동전압라인(VDD)에 연결되는 소스전극, 제1 노드(N1)에 연결되는 드레인전극 및 에미션라인(EMLi)에 연결되는 게이트전극을 포함한다. 그 결과, 제3 트랜지스터(T3)는 제i 발광제어신호(EMi)에 응답하여 고전위 구동전압(VDD)을 제1 노드(N1)에 인가한다.
제4 트랜지스터(T4)는 제3 노드(N3)에 접속하는 소스전극, 제4 노드(N4)에 접속하는 드레인전극 및 에미션라인(EL)에 접속하는 게이트전극을 포함한다. 제4 트랜지스터(T4)는 제i 발광제어신호(EMi)에 응답하여 제3 노드(N3)와 제4 노드(N4) 간의 전류 패스를 형성한다.
제5 트랜지스터(T5)는 제2 노드(N2)에 연결되는 드레인전극, 초기화전압(Vini) 입력단에 연결되는 소스전극 및 제(i-1) 스캔신호(SCAN[i-1])를 인가받는 게이트전극을 포함한다. 제5 트랜지스터(T5)는 제(i-1) 스캔신호(SCAN[i-1])에 응답하여 초기화전압(Vini)을 제2 노드(N2)에 인가한다.
제6 트랜지스터(T6)는 제4 노드(N4)에 연결되는 드레인전극 초기화전압(Vini) 입력단에 연결되는 소스전극 및 제i 스캔라인(SLi)에 연결되는 게이트전극을 포함한다. 제5 트랜지스터(T5)는 제i 스캔신호(SCAN[i])에 응답하여 초기화전압(Vini)을 제4 노드(N4)에 인가한다.
스토리지 커패시터(Cst)는 제2 노드(N2)에 연결되는 제1 전극 및 고전위 구동전압라인(VDD) 에 연결되는 제2 전극을 포함한다.
도 3은 픽셀을 구동하는 게이트신호를 나타내는 파형도 및 이에 따른 픽셀들의 주요 노드 전압을 나타내는 도면이다. 도 4a는 이니셜 기간 동안 픽셀의 등가회로도이고, 도 4b는 샘플링 기간 동안 픽셀의 등가회로도이고, 도 4c는 에미션 기간 동안 픽셀의 등가회로도이다.
도 2 내지 도 4c를 참조하여, 본 발명에 의한 유기발광 표시장치의 구동을 살펴보면 다음과 같다.
본 발명에 의한 유기발광 표시장치에서 한 프레임 기간은 이니셜 기간(Ti), 샘플링 기간(Ts) 및 에미션 기간(Te)으로 구분될 수 있다. 이니셜 기간(Ti)은 구동트랜지스터의 게이트전극의 전압 초기화하는 기간이다. 샘플링 기간(Ts)은 유기발광다이오드(OLED)의 애노드 전극의 전압을 초기화하며, 구동트랜지스터(DT)의 문턱전압을 샘플링하여 노드 B에 저장하는 기간이다. 에미션 기간(Te)은 샘플링된 문턱전압을 포함하여 구동트랜지스터(DT)의 소스-게이트 간 전압을 프로그래밍하고, 프로그래밍된 소스-게이트 간 전압에 따른 구동전류로 유기발광소자(OLED)를 발광시키는 기간이다. i 번째 픽셀라인의 이니셜 기간(Pi)은 i-1번째 픽셀라인의 샘플링 기간과 중첩한다. 즉, 본 발명은 샘플링 기간(Ts)을 충분히 확보할 수 있어서 문턱전압의 보상을 더욱 정확하게 할 수 있다.
도 4a를 참조하면, 이니셜 기간(Pi) 동안, 제5 트랜지스터(T5)는 제(i-1) 스캔신호(SCAN(i-1)) 에 응답하여, 제2 노드(N2)에 초기화 전압(Vini)을 인가한다. 그 결과 구동트랜지스터(DT)의 게이트전극은 초기화전압(Vini)으로 초기화된다. 초기화전압(Vini)은 유기발광소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택할 수 있으며, 저전위 구동전압(ELVSS)과 같거나 낮은 전압으로 설정될 수 있다. 그리고, 이니셜 기간(Pi)에서, 제1 노드(N1)에는 이전 프레임의 데이터전압(Vdata)이 유지되어 있다.
도 4b를 참조하면, 샘플링 기간(Ts) 동안, 제6 트랜지스터(T6)는 제i 스캔신호(SCANi)에 응답하여, 초기화전압(Vini)을 제4 노드(N4)에 인가한다. 그 결과 유기발광다이오드(OLED)의 애노드 전극은 초기화전압(Vini)으로 초기화된다.
제2 트랜지스터(T2)는 제i 스캔신호(SCAN[i])에 응답하여, 데이터라인(DL1)으로부터 공급받는 데이터전압(Vdata)을 제1 노드(N1)에 인가한다. 그리고 제1 트랜지스터(T1)는 제i 스캔신호(SCAN[i])에 응답하여 턴 온 됨으로써, 구동트랜지스터(DT)는 다이오드 커넥션(diode connection, 게이트전극과 드레인전극이 쇼트되어 트랜지스터가 다이오드처럼 동작)된다.
샘플링 기간(Ps)에서, 구동트랜지스터(DT)의 소스-드레인 사이에는 전류(Ids)가 흐른다. 구동트랜지스터(DT)의 게이트전극과 드레인전극은 다이오드 커넥션 된 상태이기 때문에, 소스전극에서 드레인전극으로 흐르는 전류(Ids)에 의해서 제2 노드(N2)의 전압은 점차 상승한다. 샘플링 기간(Ts) 동안에, 제2 노드(N2)의 전압은 데이터전압(Vdata(n))에서 구동트랜지스터(DT)의 문턱전압(Vth)을 뺀 값(Vdata(n)-Vth)까지 높아진다.
도 4c를 참조하면, 에미션 기간(Pe) 동안, 제3 트랜지스터(T3)는 제i 발광제어신호(EM[i])에 응답하여, 제1 노드(N1)에 고전위 구동전압(VDD)을 인가한다. 제4 트랜지스터(T4)는 제i 발광제어신호(EM[i])에 응답하여, 제3 노드(N3) 및 제4 노드(N4)의 전류 패스를 형성한다. 결국, 구동트랜지스터(DT)의 소스전극과 드레인전극을 경유하는 구동전류(Ioled)는 유기발광다이오드(OLED)에 인가된다.
에미션 기간(Pe) 동안, 유기발광소자(OLED)에 흐르는 구동전류(Ioled)에 대한 관계식은 하기 수학식 1과 같이 된다.
[수학식 1]
IOLED=k/2(Vgs+|Vth|)2 = k/2(Vg-Vs+|Vth|)2 = k/2(Vdata-|Vth|-VDD+|Vth|)2 = k/2(Vdata-VDD)2
수학식 1에서, k/2는 구동트랜지스터(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 나타낸다.
[수학식 1]에서 보는 바와 같이 구동전류(Ioled)의 관계식에는 구동트랜지스터(DT)의 문턱전압(Vth) 성분이 소거되고, 이는 본 발명에 의한 유기발광 표시장치는 문턱전압(Vth)이 변한다고 할지라도 구동전류(Ioled)는 변하지 않는다는 것을 의미한다.
살펴본 바와 같이, 본 발명에 의한 유기발광 표시장치는 샘플링 기간(Ts) 동안에 문턱전압(Vth)의 변화량에 관계없이 데이터전압을 프로그래밍할 수 있다.
도 5는 본 발명에 의한 시프트 레지스터를 나타내는 도면이고, 도 6은 발광제어신호 스테이지 및 스캔신호 스테이지의 일부를 나타내는 도면이다. 도 7은 도 6에 도시된 스캔신호 스테이지의 구성을 나타내는 도면이다.
도 5 내지 도 7을 참조하면, 본 발명에 의한 시프트 레지스터는 발광제어신호 생성부(141) 및 스캔신호 생성부(142)를 포함한다. 발광제어신호 생성부(141)는 제1 내지 제n 발광제어신호(EM1~EMn)를 순차적으로 생성하고, 스캔신호 생성부(142)는 제1 내지 제n 스캔신호(SCAN1~SCANn)를 순차적으로 생성한다. 발광제어신호 생성부(141)는 서로 종속적으로 접속되는 다수의 발광제어신호 스테이지를 포함한다. 제i 발광제어신호 스테이지(EM_Di)는 제i 발광제어신호(EMi)를 생성하여, 제i 픽셀라인의 픽셀(Pi)들에 인가한다. 스캔신호 생성부(142)는 서로 종속적으로 접속되는 다수의 스캔신호 스테이지를 포함한다. 제i 스캔신호 스테이지(SCAN_Di)는 제i 스캔신호(SCANi)를 생성하여, 제i 픽셀라인의 픽셀(Pi)들에 인가한다. 제i 스캔신호 스테이지(SCAN_Di)는 스캔신호(SCAN)를 출력하지 않는 구간에서 제i 발광제어신호(EMi)를 이용하여 QB 노드를 제어한다.
또한, 발광제어신호 생성부(141) 캐리신호를 생성하기 위한 더미 스테이지를 포함할 수 있다. 마찬가지로 스캔신호 생성부(142)는 캐리신호를 생성하기 위한 더미 스테이지를 포함할 수 있다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i(i는 1<i<n 인 자연수) 스테이지를 기준으로 전단 스테이지는 더미 스테이지 또는 제1 스테이지(STG1) 내지 제i-1 스테이지(STG[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i(1<i<n) 스테이지(STGi)을 기준으로, 후단 스테이지는 제[i+1] 스테이지(STG[i+1]) 내지 제n 스테이지(STGn) 중 어느 하나를 지시한다.
도 7을 참조하여 제i 스캔신호 스테이지를 구체적으로 살펴보면 다음과 같다. 본 발명에 의한 제i 스캔신호 스테이지(SCAN_Di)는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd), 스타트제어 트랜지스터(Tvst), Q노드 제어 트랜지스터(Tqc1) 및 Q노드 리셋제어 트랜지스터(Tqc2)를 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드에 연결되는 게이트전극, 게이트클럭(CLK) 입력단에 연결되는 소스전극 및 출력단(Nout)에 연결되는 드레인전극을 포함한다.
풀다운 트랜지스터(Tpd)는 QB 노드에 연결되는 게이트전극, 출력단(Nout)에 연결되는 소스전극 및 게이트 로우전압 입력단에 연결되는 드레인전극을 포함한다.
스타트제어 트랜지스터(Tvst)는 스타트신호 입력단에 연결되는 게이트전극, 저전위전압(VGL) 입력라인에 연결되는 소스전극 및 Q 노드에 연결되는 드레인전극을 포함한다. 스타트제어 트랜지스터(Tvst)는 스타트신호 입력단에 인가되는 스타트펄스(VST) 또는 캐리신호(SCAN[i-1])에 응답하여, Q 노드를 저전위전압(VGL)으로 방전시킨다.
Q노드 제어 트랜지스터(Tqc1)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 소스전극, 고전위전압(VGH) 입력단에 연결되는 드레인전극을 포함한다. Q노드 제어 트랜지스터(Tqc1)는 QB 노드 전압에 응답하여, Q 노드를 고전위전압(VGH)으로 충전시킨다.
Q노드 리셋제어 트랜지스터(Tqc2)는 리셋신호(RST)를 입력받는 게이트전극, Q 노드에 연결되는 소스전극, 고전위전압(VGH) 입력단에 연결되는 드레인전극을 포함한다. Q노드 리셋제어 트랜지스터(Tqc2)는 리셋신호(RST)에 응답하여, Q 노드를 고전위전압(VGH)으로 충전시킨다.
도 8은 도 6에 도시된 본 발명에 의한 스캔신호 스테이지의 구동신호 타이밍을 나타내는 도면이다.
도 5 내지 도 8을 참조하여 본 발명에 의한 스캔신호 스테이지의 구동을 살펴보면 다음과 같다.
프레임의 시작 시점에서, 제i 스캔신호 스테이지(SCAN_Di)의 제1 트랜지스터(T1)는 스타트신호 입력단의 전압에 응답하여, Q 노드를 부극성(-)의 저전위전압으로 프리챠지 시킨다. 더미 스테이지의 Q노드 제어 트랜지스터(Tqc1)는 스타트신호(VST)에 응답하여 동작하고, 제1 내지 제n 스캔신호 스테이지(SCAN_D)는 이전단 스테이지의 스캔신호를 캐리신호로 인가받아서 동작할 수 있다.
Q 노드가 프리챠지 된 상태에서 클럭신호(CLK)가 풀업 트랜지스터(Tpu)의 소스전극에 입력되면, 풀업 트랜지스터(Tpu)의 소스전극 전압이 하강하는 것에 따라 Q 노드는 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지고, 결국 게이트-소스 간의 전압 차이가 문턱전압에 도달할 때 풀업 트랜지스터(Tpu)는 턴-온된다. 풀업 트랜지스터(Tpu)가 턴-온되면 출력단(Nout)의 전압은 게이트클럭(CLK)의 저전위전압레벨까지 방전된다. 그 결과, 제i 스캔신호 스테이지(SCAN_Di)는 출력단(Nout)을 통해서 제i 스캔신호(SCANi)를 출력한다.
Q노드 제어 트랜지스터(Tqc1)는 QB 노드 전압에 응답하여, Q 노드를 고전압으로 충전한다. QB 노드는 발광제어신호 스테이지(EM_D)의 출력단과 연결되어, 발광제어신호(EMi)를 직접 인가받는다. 제i 발광제어신호(EMi)는 제i 픽셀라인의 픽셀(Pi)들의 발광기간 동안, 저전위전압을 유지한다. 예컨대, 제2 발광제어신호(P)는 제2 픽셀라인의 픽셀들의 발광 기간(Te2) 동안 저전위전압을 유지한다. 그 결과, 제2 스캔신호 스테이지(SCAN_D2)의 Q노드 제어 트랜지스터(Tqc1)는 QB 노드 전압에 응답하여, Q 노드를 고전위전압으로 충전한다. 즉, 발광기간(Te) 동안, Q 노드는 고전위전압을 유지한다. 그 결과, 스캔신호 스테이지(SCAN_D)의 출력단(Nout)은 안정적으로 고전위전압을 유지하기 때문에, 스캔신호(SCAN)는 출력되지 않는다. 따라서, 발광기간(Te) 동안 픽셀(P)들의 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)들은 각각 턴-오프 상태를 유지할 수 있다. 특히, 본 발명의 시프트 레지스터(140)는 스캔신호 스테이지(SCAN_D)의 Q 노드 전압을 안정하게 하기 위해서 추가적인 트랜지스터들을 이용하지 않기 때문에 사이즈를 줄일 수 있다. 즉, 베젤을 줄이면서도 스캔신호의 출력을 안정적으로 할 수 있다.
Q노드 리셋 트랜지스터(Tqc2)는 리셋신호(RST)에 응답하여 Q 노드를 고전위전압으로 리셋시킨다. 리셋신호(RST)는 프레임 기간의 종료 시점, 예컨대, 수직 블랭크 기간(VB) 내에서 인가될 수 있다. 즉, 제3 스위치 소자(T3)는 프레임 기간 마다 스캔신호 스테이지(SCAN_D)의 Q 노드를 고전위전압(VGH)으로 초기화한다. 액티브 기간(AT)은 픽셀 어레이(100A)의 모든 픽셀들에 1 프레임 분량의 데이터를 기입하는 데 소요되는 기간이다. 수직 블랭크 기간(VB)은 VESA(Video Electronic Standards Association) 표준에 근거한 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)을 포함한다.
커패시터(C)는 풀업 트랜지스터(Tpu)의 소스전극에 인가되는 클럭신호(CLK)들의 전압이 변할 때 드레인전극의 전압이 커플링 현상에 의해서 변하는 것을 방지한다.
도 9는 다른 실시 예에 의한 스캔신호 스테이지를 나타내는 도면이다.
도 9를 참조하면, 다른 실시 예에 의한 제i 스캔신호 스테이지(SCAN_Di)는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd), 스타트제어 트랜지스터(Tvst), Q노드 제어 트랜지스터(Tqc1), Q노드 리셋제어 트랜지스터(TQC2) 및 보조 트랜지스터(Tbv)를 포함한다. 도 9에 도시된 실시 예에서, 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
보조 트랜지스터(Tbv)는 저전위전압(VGL) 입력단에 연결되는 게이트전극, Q 노드에 연결되는 소스전극 및 Q' 노드에 연결되는 드레인전극을 포함한다. 풀업 트랜지스터(Tpu)의 게이트전극은 Q' 노드에 연결된다. 즉, 보조 트랜지스터(Tbv)는 저전위전압(VGL) 입력단의 전압에 응답하여, Q 노드가 부극성으로 프리챠지될 때 Q' 노드를 Q 노드와 동일한 전압레벨로 프리챠지한다.
그리고 보조 트랜지스터(Tbv)의 게이트전극과 소스전극은 모두 저전위전압(VGL) 입력단에 연결되어서 다이오드의 역할을 한다. 그 결과, Q' 노드의 전압은 Q 노드의 전압에 관계없이 프리챠지된 전압이 안정적으로 유지될 수 있다.
도 10은 제3 실시 예에 의한 시프트 레지스터를 도시하고 있다.
도 10을 참조하면, 제i 스캔신호 스테이지(SCAN_Di)는 제1 및 제2 풀업 트랜지스터(Pull-up transistor, Tpu), 제1 및 제2 풀다운 프랜지스터(Pull-down transistor, Tpd), 스타트제어 트랜지스터(Tvst), Q노드 제어 트랜지스터(Tqc1) 및 Q노드 리셋제어 트랜지스터(Tqc2)를 포함한다. 도 10에서 전술한 실시 예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
제1 풀업 트랜지스터(Tpu1)는 Q 노드에 연결되는 게이트전극, 제1 게이트클럭(CLK1) 입력단에 연결되는 소스전극 및 제1 출력단(Nout1)에 연결되는 드레인전극을 포함한다. 제1 풀다운 트랜지스터(Tpd1)는 QB 노드에 연결되는 게이트전극, 제1 출력단(Nout2)에 연결되는 소스전극 및 게이트 로우전압 입력단에 연결되는 드레인전극을 포함한다.
제2 풀업 트랜지스터(Tpu2)는 Q 노드에 연결되는 게이트전극, 제2 게이트클럭(CLK2) 입력단에 연결되는 소스전극 및 제2 출력단(Nout2)에 연결되는 드레인전극을 포함한다. 제2 풀다운 트랜지스터(Tpd2)는 QB 노드에 연결되는 게이트전극, 제2 출력단(Nout2)에 연결되는 소스전극 및 게이트 로우전압 입력단에 연결되는 드레인전극을 포함한다.
도 10에 도시된 스캔신호 스테이지는 도 8에 도시된 구동신호를 이용하여 구동될 수 있다.
제3 실시 예에 의한 제i 스캔신호 스테이지(SCAN_Di)는 제2 출력단(Nout2)과 연결되는 제2 풀업 트랜지스터(Tpu2)를 이용하여 제(i+1) 스캔신호(SCAN[i+1])를 출력한다. 즉, 제3 실시 예에 의한 제i 스캔신호 스테이지(SCAN_Di)는 하나의 스테이지를 이용하여 인접하는 두 개의 픽셀라인에 인가되는 스캔신호들을 출력한다. 그 결과, 시프트 레지스터(140)에서 스캔신호 스테이지가 차지하는 면적을 절반 수준으로 줄일 수 있어서, 베젤 영역을 더욱 감소시킬 수 있다.
상술한 실시 예들에서, 도 6에 도시된 제i 스캔신호 스테이지(SCAN_Di)의 QB 노드는 제i 발광제어신호(EMi)를 인가받아서 저전위전압으로 제어되는 시프트 레지스터를 도시하고 있다. 하지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예컨대, 도 8에서 보는 바와 같이, 제i 발광제어신호(EMi)는 6H 동안 하이레벨전압을 갖는 턴-오프전압을 유지하고, 한 프레임에서 나머지 기간 동안 턴-온 전압을 유지한다. 따라서, 제i 스캔신호 스테이지(SCAN_Di) 이외에도 제(i-1) 스캔신호 스테이지 역시 제i 발광제어신호(EMi)를 이용하여 QB 노드를 제어할 수 있다. 이와 같이, 도 8에 도시된 타이밍도를 갖는 실시 예에서 제i 발광제어신호(EMi)는 제(i-5) 스캔신호 스테이지 내지 제i 스캔신호 스테이지(SCAN_Di)의 QB 노드를 제어할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 레벨 쉬프터
140: 시프트 레지스터 141: 발광제어신호 스테이지
142: 스캔신호 스테이지

Claims (7)

  1. 유기발광다이오드를 포함하는 픽셀들, 상기 픽셀들과 연결되는 스캔라인 및 에미션라인이 배치되는 픽셀 어레이;
    발광기간 동안에, 상기 에미션 라인에 발광제어신호를 인가하는 발광제어신호 생성부; 및
    발광기간 이외의 구간에서, 상기 스캔라인에 스캔신호를 인가하는 스캔신호 생성부를 포함하고,
    상기 스캔신호 생성부는 종속적으로 접속하는 다수의 스캔신호 스테이지들을 포함하며,
    상기 스캔신호 스테이지들 중에서 적어도 어느 하나는
    스타트신호 입력단의 전압에 응답하여, Q 노드를 저전위전압으로 유지하는 스타트제어 트랜지스터;
    Q 노드에 연결되는 게이트전극, 클럭신호를 입력받는 소스전극, 출력단에 연결되는 드레인전극으로 이루어지는 풀업 트랜지스터; 및
    QB 노드에 연결되는 게이트전극, 상기 Q 노드에 연결되는 소스전극, 고전위전압 입력단에 연결되는 드레인전극으로 이루어지는 Q노드 제어 트랜지스터를 포함하고,
    상기 QB 노드는 상기 발광제어신호를 직접 수신하여, 상기 발광기간 동안, 상기 Q노드 제어 트랜지스터의 게이트전극은 턴-온전압을 인가받는 유기발광 표시장치.
  2. 제 1 항에 있어서,
    상기 스타트제어 트랜지스터는, 소스전극을 통해서 인가받는 저전위전압으로 상기 Q 노드를 프리챠지하고,
    상기 풀업 트랜지스터는, 상기 Q노드가 프리챠지된 상태에서 상기 클럭신호의 저전위전압에 의해서 부트스트래핑되어 상기 출력단을 통해서 저전위전압을 갖는 상기 스캔신호를 출력하는 유기발광 표시장치.
  3. 제 1 항에 있어서,
    상기 스캔신호 스테이지는
    리셋신호를 입력받는 게이트전극, 상기 Q 노드에 연결되는 소스전극, 상기 고전위전압 입력단에 연결되는 드레인전극으로 이루어지는 Q노드 리셋제어 트랜지스터를 더 포함하는 유기발광 표시장치.
  4. 제 3 항에 있어서,
    상기 리셋신호는 프레임 기간의 수직 블랭크 기간 내에서 인가되는 유기발광 표시장치.
  5. 제 1 항에 있어서,
    상기 QB 노드에 연결되는 게이트전극, 상기 출력단에 연결되는 소스전극, 상기 고전위전압 입력단에 연결되는 드레인전극으로 이루어지는 풀다운 트랜지스터를 더 포함하는 유기발광 표시장치.
  6. 제 1 항에 있어서,
    상기 픽셀 어레이는 제1 내지 제n(n은 자연수) 픽셀라인을 포함하고,
    상기 발광제어신호 생성부는 제1 내지 제n 발광제어신호를 각각 출력하는 제1 내지 제n 발광제어신호 스테이지를 포함하고,
    상기 스캔신호 생성부는 제1 내지 제n 스캔신호를 각각 출력하는 제1 내지 제n 스캔신호 스테이지를 포함하고,
    n 개의 상기 스캔신호 스테이지들 중에서 제i(i는 n 이하의 자연수) 스캔신호 스테이지의 상기 QB 노드는 제i 발광제어신호를 직접 수신하는 유기발광 표시장치.
  7. 제 6 항에 있어서,
    상기 제i 스캔신호 스테이지가 출력하는 제i 스캔신호는 상기 제i 발광제어신호가 턴-온전압으로 인가되는 동안에 턴-오프 전압을 유지하는 유기발광 표시장치.
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