KR20210085497A - 게이트 구동 회로 및 이를 이용한 표시 장치 - Google Patents

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Abstract

게이트 구동 회로는, 제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부; 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및 풀업 TFT와 풀다운 TFT를 포함하고 Q 노드와 QB 노드의 전압에 따라 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 출력 신호를 생성하는 출력부를 포함하여 구성될 수 있다. 제2 클럭은 제1 클럭보다 1 수평 기간만큼 지연되고, 제3 클럭은 제2 클럭보다 1 수평 기간만큼 지연되고, 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 게이트 온 전압 구간은 2 수평 기간보다 짧고, 스타트 신호는 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함할 수 있다.

Description

게이트 구동 회로 및 이를 이용한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
이 명세서는 중첩하는 스캔 신호를 생성하는 게이트 구동 회로와 이를 이용한 표시 장치에 관한 것이다.
평판 표시 장치에는 액정 표시 장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시 장치(Field Emission Display, FED), 양자점 표시 장치(Quantum Dot Display Panel: QD) 등이 있다. 전계 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 나뉘어진다. 유기 발광 표시 장치의 픽셀들은 스스로 발광하는 발광 소자인 유기 발광 다이오드(Organic Light Emitting Diode, OLED)를 포함하여 이를 발광시켜 영상을 표시한다.
OLED를 포함하는 액티브 매트릭스 타입의 유기 발광 표시 패널은, 응답 속도가 빠르고 발광 효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시 장치는, OLED와 구동 트랜지스터를 포함하는 픽셀들을 매트릭스 형태로 배열하고, 영상 데이터의 계조에 따라 픽셀에서 구현되는 영상의 휘도를 조절한다. 구동 트랜지스터는 자신의 게이트 전극과 소스 전극 사이에 걸리는 전압에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 전류에 따라 OLED의 발광량이 결정되며, OLED의 발광량에 따라 영상의 휘도가 결정된다.
OLED와 구동 트랜지스터의 전기적 특성은 시간이 진행함에 따라 발광 효율이 떨어지는 열화 현상이 발생하고 이러한 열화는 픽셀마다 차이가 생길 수 있다. 픽셀마다 열화 편차가 발생하면 같은 계조의 영상 데이터를 픽셀들에 인가하더라도 픽셀마다 다른 휘도로 발광하여 화상 품질을 떨어뜨린다.
픽셀들 사이 전기적 특성 편차를 보상하기 위해 픽셀들의 전기적 특성(구동 트랜지스터의 문턱 전압이나 전자 이동도)을 보상하기 위해, 구동 트랜지스터의 문턱 전압 및/또는 전자 이동도를 샘플링 하고 이를 보상하는 내부 보상 방식이나 외부 보상 방식을 채용할 수 있다.
픽셀 회로는 구동 트랜지스터와 데이터 전압 공급을 위한 스위칭 트랜지스터를 제외하고 복수 개의 스위칭 트랜지스터와 커패시터로 구성되는 보상 회로를 더 포함하고, 보상 회로를 구동하기 위해 복수 개의 스캔 신호가 공급될 수 있다.
스캔 신호들 중에는 1 수평 기간(1H)을 넘는 길이의 펄스를 갖는 스캔 신호가 있고, 이들 스캔 신호는 이웃하는 두 표시 라인의 픽셀들에 공급될 때 서로 펄스 구간이 겹치게 된다.
이 명세서에 개시된 실시예는 이러한 상황을 감안한 것으로, 이 명세서의 목적은 적은 개수의 클럭을 이용하여 펄스 구간이 겹치는 스캔 신호를 생성하는 게이트 구동 회로를 제공하는 데 있다.
일 실시예에 따른 게이트 구동 회로는, 제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부; 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및 풀업 TFT와 풀다운 TFT를 포함하고 Q 노드와 QB 노드의 전압에 따라 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 출력 신호를 생성하는 출력부를 포함하여 구성될 수 있다.
제2 클럭은 제1 클럭보다 1 수평 기간만큼 지연되고, 제3 클럭은 제2 클럭보다 1 수평 기간만큼 지연되고, 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 게이트 온 전압 구간은 2 수평 기간보다 짧고, 스타트 신호는 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함할 수 있다.
다른 실시예에 따른 표시 장치는, 데이터 라인들, 게이트 라인들 및 데이터 라인들 중 하나 및 게이트 라인들 중 하나에 연결되는 복수 개의 픽셀이 배치되는 표시 패널; 데이터 라인을 통해 픽셀에 데이터 전압을 공급하기 위한 데이터 구동 회로; 종속적으로 연결되는 복수 개의 스테이지를 포함하여 게이트 라인을 통해 픽셀에 스캔 신호를 순차적으로 공급하되 이웃하는 두 표시 라인에 일부가 중첩하는 두 스캔 신호를 공급하기 위한 게이트 구동 회로; 및 영상 데이터를 표시 패널을 통해 표시하도록 데이터 구동 회로와 게이트 구동 회로를 제어하기 위한 타이밍 컨트롤러를 포함하여 구성되는 것을 특징으로 한다.
스테이지는, 제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부; 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및 풀업 TFT와 풀다운 TFT를 포함하고 Q 노드와 QB 노드의 전압에 따라 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 스캔 신호를 생성하는 출력부를 포함하여 구성되고, 제2 클럭은 제1 클럭보다 1 수평 기간만큼 지연되고, 제3 클럭은 제2 클럭보다 1 수평 기간만큼 지연되고, 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 게이트 온 전압 구간은 2 수평 기간보다 짧고, 스타트 신호는 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함할 수 있다.
적은 개수의 입력 클럭을 이용하고 적은 개수의 TFT로 서로 중첩하는 스캔 신호를 생성할 수 있게 되어 베젤 영역을 줄일 수 있게 된다.
또한, 이전 표시 라인의 출력과 중첩되는 구간에서 초기화할 수 있게 되어 1 수평 기간 전체를 데이터 프로그램에 사용할 수 있게 되어, 픽셀에 데이터 기입을 안정적으로 할 수 있게 된다.
도 1은 6T1C 구조의 픽셀 회로를 도시한 것이고,
도 2는 도 1의 픽셀 회로를 구동하는 제어 신호의 타이밍을 도시한 것이고,
도 3은 유기 발광 표시 장치를 기능 블록으로 도시한 것이고,
도 4는 GIP 회로의 시프트 레지스터 구성을 도시한 것이고,
도 5는 3개의 클럭을 이용하여 중첩하는 스캔 신호를 생성하는 GIP 회로 구성을 도시한 것이고,
도 6은 도 5의 GIP 회로를 구동하는 입력 신호와 주요 노드의 출력 파형을 도시한 것이고,
도 7은 각 TFT의 온/오프 타이밍과 주요 노드의 출력 레벨을 도시한 것이다.
이하 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다.
명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 이 명세서 내용과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 불필요하게 내용 이해를 흐리게 하거나 방해할 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 6T1C 구조의 픽셀 회로를 도시한 것이고, 도 2는 도 1의 픽셀 회로를 구동하는 제어 신호의 타이밍을 도시한 것이다.
픽셀(PXL)은 OLED, 구동 트랜지스터(DT), 및 내부 보상 회로(CC)를 포함할 수 있다. 픽셀(PXL)에 포함되는 트랜지스터들(ST1~ST5, DT)은 PMOS형 LTPS(Low Temperature Poly Silicon) TFT로 구현될 수 있고, 이를 통해 원하는 응답 특성을 확보할 수 있다. 예를 들어, 스위치 트랜지스터들(ST1~ST5) 중에서 적어도 하나의 트랜지스터는 턴-오프 때 누설 전류 특성이 좋은 NMOS형 또는 PMOS형 옥사이드(Oxide) TFT로 구현되고, 나머지 트랜지스터들은 응답 특성이 좋은 PMOS형 LTPS TFT로 구현될 수도 있다.
OLED는 구동 트랜지스터(DT)의 게이트-소스 사이 전압(Vgs)에 따라 조절되는 전류량으로 발광한다. OLED의 애노드 전극은 노드 P4에 연결되고, OLED의 캐소드 전극은 저전위 전원 전압(EVSS)에 연결된다. 애노드 전극과 캐소드 전극 사이에는 유기 화합물층이 구비된다.
유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 예를 들어, 탠덤(Tandem) 구조에 따라 서로 다른 색을 발광하는 2개 이상의 유기 화합물층이 적층될 수도 있다. OLED에 전류가 흐를 때 정공 수송층(HTL)을 통과한 정공과 전자 수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다.
구동 트랜지스터(DT)는 게이트-소스 사이 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는, 게이트 전극은 노드 P2에 접속되고, 제1 전극과 제2 전극 중 하나는 고전위 전원 전압(EVDD)을 공급하는 제1 전원 라인에 연결되고 다른 하나는 노드 P3에 연결되는데, 제1 전원 라인에 소스 전극이 연결되고 노드 P3에 드레인 전극이 연결될 수 있다. 구동 트랜지스터(DT)의 게이트-소스 사이 전압(Vgs)은 노드 P2와 제1 전원 라인 사이에 걸리는 전압이다.
보상 회로는 구동 트랜지스터(DT)의 문턱 전압 변화를 보상하기 위해 게이트-소스 사이 전압(Vgs)을 샘플링 하기 위한 것으로, 제1 내지 제5 스위치 트랜지스터들(ST1~ST5)과 스토리지 커패시터(Cst)를 포함하여 구성될 수 있다. 데이터 라인(14)의 데이터 전압(Vdata)을 인가하기 위한 제1 스위치 트랜지스터(ST1)를 빼고 나머지를 보상 회로라고 할 수도 있다.
제1 스위치 트랜지스터(ST1)는 데이터 라인(14)과 노드 P1 사이에 접속되며, 제1 스캔 신호(SCAN1)에 따라 스위칭 된다. 제1 스위치 트랜지스터(ST1)에서, 게이트 전극은 제1 스캔 신호(SCAN1)가 인가되는 제1 게이트 라인(15a)에 접속되고, 제1 전극과 제2 전극 중 하나는 데이터 라인(14)에 접속되고 다른 하나는 노드 P1에 접속된다.
제2 스위치 트랜지스터(ST2)는 노드 P2와 노드 P3 사이에 접속되며, 제2 스캔 신호(SCAN2)에 따라 스위칭 된다. 제2 스위치 트랜지스터(ST2)에서, 게이트 전극은 제2 스캔 신호(SCAN2)가 인가되는 제2 게이트 라인(15b)에 접속되고, 제1 전극과 제2 전극 중 하나는 노드 P3에 접속되고 다른 하나는 노드 P2에 접속된다.
제2 스위치 트랜지스터(ST2)는 하나의 전극이 구동 트랜지스터(DT)의 게이트 전극에 연결되므로, 오프 커런트 특성(Off Current Characteristic)이 좋아야 한다. 따라서, 제2 스위치 트랜지스터(ST2)는 턴-오프 때 누설 전류를 억제할 수 있도록 듀얼 게이트 구조로 설계될 수 있다.
듀얼 게이트 구조에서 제1 게이트 전극과 제2 게이트 전극은 동일한 전위를 가지도록 서로 연결되며, 채널 길이가 단일 게이트 구조에 비해 길어진다. 채널 길이가 길어지면 저항이 증가하고, 턴-오프 때 누설 전류가 감소하여, 동작의 안정성을 확보할 수 있다. 다만, 제2 스위치 트랜지스터(ST2)는 단일 게이트 구조로 구현될 수도 있으며, 이 경우 제2 스위치 트랜지스터(ST2)는 옥사이드 TFT로 구현될 수 있다.
제3 스위치 트랜지스터(ST3)는 노드 P1과 기준 전압(Vref)이 인가되는 기준 라인 사이에 접속되며, 발광 신호(EM)에 따라 스위칭 된다. 제3 스위치 트랜지스터(ST3)에서, 게이트 전극은 발광 신호(EM)가 인가되는 제3 게이트 라인(15c)에 접속되고, 제1 전극과 제2 전극 중 하나는 노드 P1에 접속되고 다른 하나는 기준 라인에 접속된다.
제4 스위치 트랜지스터(ST4)는 노드 P3과 OLED의 애노드 전극인 노드 P4 사이에 접속되며, 발광 신호(EM)에 따라 스위칭 된다. 제4 스위치 트랜지스터(ST4)에서, 게이트 전극은 발광 신호(EM)가 인가되는 제3 게이트 라인(15c)에 접속되고, 제1 전극과 제2 전극 중 하나는 노드 P3에 접속되고 다른 하나는 노드 P4에 접속된다.
제5 스위치 트랜지스터(ST5)는 노드 P4와 기준 라인 사이에 접속되며, 제2 스캔 신호(SCAN2)에 따라 스위칭 된다. 제5 스위치 트랜지스터(ST5)에서, 게이트 전극은 제2 스캔 신호(SCAN2)가 인가되는 제2 게이트 라인(15b)에 접속되고, 제1 전극과 제2 전극 중 하나는 노드 P4에 접속되고 다른 하나는 기준 라인에 접속된다.
스토리지 커패시터(Cst)는 노드 P1과 노드 P2 사이에 접속된다.
도 2를 참조하면, 각 픽셀(PXL)은 초기화 기간(ti), 프로그래밍 기간(세), 홀딩 기간(th) 및 발광 기간(te)으로 나뉘어 구동될 수 있다.
초기화 기간(ti)에, 제2 스캔 신호(SCAN2)와 발광 신호(EM)는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력되고, 제1 스캔 신호(SCAN1)는 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력된다.
프로그래밍 기간(tp)에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력되고, 발광 신호(EM)는 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력된다.
홀딩 기간(th)에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)와 발광 신호(EM) 모두 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력된다.
발광 기간(te)에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)는 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력되고, 발광 신호(EM)는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력된다.
초기화 기간(ti), 프로그래밍 기간(tp), 및 홀딩 기간(th)은 1 수평 기간(1H) 내에 이뤄질 수 있다. 1 수평 기간(1H)은 표시 라인의 초기화, 프로그래밍 및 홀딩 동작에 할당된 시간이다.
제2 스캔 신호(SCAN)는 턴-온 레벨을 출력하는 펄스 구간의 길이가 2 수평 기간에 해당하여, 제n 표시 라인의 픽셀에 공급되는 제2 스캔 신호(SCAN(n))와 제(n+1) 표시 라인의 픽셀에 공급되는 제2 스캔 신호(SCAN(n+1))는 턴-온 레벨을 출력하는 펄스 구간이 1 수평 기간 동안 중첩된다.
도 2에서 초기화 기간(ti)이 1 수평 기간(1H)보다 짧게 설정되고, 이 때 제2 스캔 신호(SCAN)도 2 수평 기간보다 짧게 설정될 수 있다. 또한, 도 2에서 홀딩 기간(th)이 1 수평 기간으로 되어 있지만 이보다 더 짧게 설정할 수도 있다.
초기화 기간(ti)에, 턴-온 레벨의 제2 스캔 신호(SCAN2)에 응답하여 제2 및 제5 스위치 트랜지스터(ST2, ST5)가 턴-온 되고, 턴-온 레벨(ON)의 발광 신호(EM)에 응답하여 제3 및 제4 스위치 트랜지스터(ST3, ST4)가 턴-온 된다. 그 결과, 노드들(P1, P2, P3, P4)이 모두 기준 전압(Vref)으로 초기화된다. 이러한 초기화 동작은 프로그래밍 동작에 앞서 노드들(P1, P2, P3, P4)의 전위를 일정한 값으로 리셋 시킴으로써, 내부 보상의 신뢰성을 높이기 위한 것이다.
기준 전압(Vref)은 고전위 전원 전압(EVDD)보다 낮은 전압이고, OLED의 동작점 전압(Voled)보다 낮도록 저전위 전원 전압(EVSS) 근처에서 설정된다. 따라서, 초기화 기간(ti)에 OLED는 발광하지 않는다.
프로그래밍 기간(tp)에, 제2 스캔 신호(SCAN2)가 턴-온 레벨을 유지하고 제1 스캔 신호(SCAN1)도 턴-온 레벨로 바뀌어 제1, 제2 및 제5 스위치 트랜지스터(ST1, ST2, ST5)가 턴-온 상태이고, 발광 신호(EM)가 턴-오프 레벨로 반전되어 제3 및 제4 스위치 트랜지스터(ST3, ST4)가 턴-오프 된다.
초기화 기간(ti)에서 설정된 구동 트랜지스터(DT)의 게이트-소스 사이 전압(Vgs)인 전압(EVDD-Vref)은 구동 트랜지스터(DT)의 문턱 전압(Vth)보다 크므로, 프로그래밍 기간(tp) 동안 구동 트랜지스터(DT)에는 구동 전류가 흐른다. 이때, 제2 스위치 트랜지스터(ST2)의 턴-온에 의해 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극이 서로 연결되어 구동 트랜지스터(DT)가 다이오드 결선(Diode-connection)되고, 제4 스위치 트랜지스터(ST4)의 턴-오프에 의해 구동 전류가 다이오드 결선 경로를 따라 흐른다. 이러한 다이오드 결선 경로를 따라 흐르는 구동 전류에 의해 구동 트랜지스터(DT)의 문턱 전압(Vth)이 샘플링 되어 노드 P2 및 노드 P3에 저장된다.
프로그래밍 기간(tp) 동안, 제3 스위치 트랜지스터(ST3)의 턴-오프에 의해 노드 P1과 기준 라인 사이에 전류 흐름이 차단된다. 그리고, 데이터 라인(14)에 출력된 데이터 전압(Vdata)이 제1 스위치 트랜지스터(ST1)의 턴-온에 의해 노드 P1에 인가된다.
프로그래밍 기간(tp) 동안, 제5 스위치 트랜지스터(ST5)의 턴-온에 의해 노드 P4에 계속해서 기준 전압(Vref)이 인가되고, OLED는 발광되지 않는다.
프로그래밍 기간(tp)에, 노드 P1의 전위는 데이터 전압(Vdata)으로 설정되고, 노드 P2 및 노드 P3의 전위는 (EVDD-lVthl)으로 설정되고, 노드 P4의 전위는 기준 전압(Vref)으로 설정된다.
홀딩 기간(th)에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 턴-온 레벨에서 턴-오프 레벨로 반전되어 제1, 제2 및 제5 스위치 트랜지스터(ST1, ST2, ST5)가 턴-오프 된다. 그리고, 발광 신호(EM)는 턴-오프 레벨을 유지하여 제3 및 제4 스위치 트랜지스터(ST3, ST4)가 턴-오프 상태를 유지한다. 홀딩 기간(th)에, 제1 내지 제5 스위치 트랜지스터(ST1~ST5)의 턴-오프에 의해, 제1 내지 제4 노드(P1, P2, P3, P4)는 모두 플로팅(floating) 된다.
홀딩 기간(th)은 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 턴-온 레벨에서 턴-오프 레벨로 바뀌는 반전 타이밍을 발광 신호(EM)가 턴-오프 레벨에서 턴-온 레벨로 바뀌는 반전 타이밍보다 앞당겨 동작의 안정성을 높이기 위한 것이다. 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 반전 타이밍과 발광 신호(EM)의 반전 타이밍이 서로 같거나 또는 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 반전 타이밍이 발광 신호(EM)의 반전 타이밍보다 늦어지면, 문턱 전압의 샘플링 동작이 불안정하게 되므로, 홀딩 기간(th)은 이를 방지하기 위해 마련된 것이다. 다만, 홀딩 기간(th)은 생략될 수도 있다.
발광 기간(te)에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 턴-오프 레벨을 유지하여 제1, 제2 및 제5 스위치 트랜지스터(ST1, ST2, ST5)가 계속해서 턴-오프 되고, 발광 신호(EM)가 턴-온 레벨로 반전되어 제3 및 제4 스위치 트랜지스터(ST3, ST4)가 턴-온 된다.
발광 기간(te)에, 제3 스위치 트랜지스터(T3)의 턴-온에 의해 노드 P1에는 기준 전압(Vref)이 인가되어, 노드 P1의 전위가 데이터 전압(Vdata)에서 기준 전압(Vref)으로 낮아진다.
발광 기간(te) 동안 노드 P2는 플로팅 되고 스토리지 커패시터(Cst)를 통해 노드 P1에 커플링 되므로, 발광 기간(te) 동안 노드 P1의 전위 변화량인 (Vdata-Vref)는 노드 P2에 반영된다. 그 결과 발광 기간(te) 동안 노드 P2의 전위가 직전 홀딩 기간(th)의 (EVDD- lVthl)에 비해 (Vdata-Vref)만큼 낮아진다. 다시 말해, 발광 기간(te) 동안 노드 P2의 전위는 (EVDD- lVthl -Vdata+Vref)가 된다.
이를 통해, 구동 트랜지스터(DT)의 문턱 전압(Vth) 변화를 보상할 수 있는 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)이 설정되고, 구동 트랜지스터(DT)에는 아래의 수학식 1과 같이 게이트-소스 전압(Vgs)에 대응되는 구동 전류(Ioled)가 흐르게 된다.
이러한 구동 전류(Ioled)에 의해 노드 P3, P4의 전위는 OLED의 동작점 전압(Voled)으로 상승하여 OLED가 턴-온 되고, 그 결과 OLED가 구동 전류(Ioled)에 의해 발광한다.
Figure pat00001
Figure pat00002
Figure pat00003
여기서, K는 구동 트랜지스터(DT)의 이동도, 채널 비, 기생 용량 등에 의해 결정되는 상수 값이고, Vth는 구동 트랜지스터(DT)의 문턱 전압이다.
수학식 1에서 알 수 있듯이, OLED의 구동 전류(Ioled)는 구동 트랜지스터(DT)의 문턱 전압(Vth)뿐만 아니라 고전위 전원 전압(EVDD)에 영향을 받지 않게 된다.
이 명세서에서는, 픽셀을 초기화하고 문턱 전압을 센싱 하는 동작에 사용되는 스캔 신호가 이웃하는 표시 라인에 서로 일정 기간 중첩하여 공급될 때, 적은 개수의 클럭과 간단한 회로 구성으로 서로 중첩하는 스캔 신호를 생성하는 게이트 구동 회로가 제시된다.
도 3은 유기 발광 표시 장치를 기능 블록으로 도시한 것이다.
표시 장치는, 표시 패널(10), 타이밍 컨트롤러(11), 데이터 구동 회로(12), 게이트 구동 회로(13), 및 전원부(16)를 포함하여 구성될 수 있다.
표시 패널(10)에서 입력 영상이 표현되는 화면에는 열(Column) 방향(또는 수직 방향 또는 제2 방향)으로 배열되는 다수의 데이터 라인들(14) 및 행(Row) 방향(또는 수평 방향 또는 제1 방향)으로 배열되는 다수의 게이트 라인들(15)이 교차하고, 교차 영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이를 형성한다. 표시 패널(10)에 배치된 픽셀들(PXL)은 도 1에 도시한 픽셀 회로를 포함할 수 있다.
표시 패널(10)은, 픽셀 구동 전압(또는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하기 위한 제1 전원 라인, 저전위 전원 전압(EVSS)을 픽셀들(PXL)에 공급하기 위한 제2 전원 라인, 기준 전압(Vref)을 픽셀들(PXL)에 공급하기 위한 기준 라인 등을 더 포함할 수 있다. 제1 및 제2 전원 라인 및 기준 라인은 전원부(16)에 연결된다.
표시 패널(10)의 픽셀 어레이 위에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱 되거나 픽셀들을 통해 센싱 될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널(PXL)의 화면(AA) 위에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
픽셀 어레이에서, 같은 수평 라인에 배치되는 픽셀들(PXL)은 데이터 라인들(14) 중 어느 하나 및 게이트 라인들(15A, 15B, 15C) 중 어느 하나(또는 둘 이상)에 접속되어 픽셀 라인 또는 표시 라인을 형성한다.
픽셀(PXL)은, 게이트 라인(15)을 통해 인가되는 하나 이상의 스캔 신호에 응답하여 데이터 라인(14)과 전기적으로 연결되어 데이터 전압을 입력 받거나 구동 트랜지스터의 문턱 전압을 센싱 하거나 또는 각 노드가 초기화되고, 게이트 라인(15)을 통해 인가되는 발광 신호에 응답하여 OLED를 발광시킬 수 있다. 같은 픽셀 라인에 배치된 픽셀들(PXL)은 같은 게이트 라인(15)으로부터 인가되는 스캔 신호, 발광 신호에 따라 동시에 동작한다.
해상도의 기준이 되는 단위 픽셀(Unit Pixel)은, 레드 컬러를 위한 R 서브픽셀, 그린 컬러를 위한 G 서브픽셀, 블루 컬러를 위한 B 서브픽셀 및 화이트 컬러를 위한 W 서브픽셀을 포함한 4개의 서브픽셀로 구성되거나 또는 R 서브픽셀, G 서브픽셀, 및 B 서브픽셀을 포함하여 3개의 서브픽셀로 구성될 수 있지만, 이에 한정되지 않는다. 이하에서 픽셀은 경우에 따라 서브픽셀을 의미할 수 있다.
타이밍 컨트롤러(11)는 외부 호스트 시스템으로부터 전달되는 영상 데이터(RGB)를 데이터 구동 회로(12)에 공급한다. 또한, 타이밍 컨트롤러(11)는 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 입력 받아 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 제어 신호들을 생성한다. 제어 신호들은, 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)와 데이터 구동 회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 포함한다.
데이터 구동 회로(12)는, 데이터 제어 신호(DCS)를 기반으로, 타이밍 컨트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 샘플링 하고 래치 하여 병렬 데이터로 바꾸고, 채널들을 통해 감마 기준 전압에 따라 아날로그 데이터 전압으로 변환하고, 데이터 전압을 출력 채널과 데이터 라인들(14)을 거쳐 픽셀들(PXL)로 공급한다. 데이터 전압은 픽셀이 표현할 계조에 대응되는 값일 수 있다. 데이터 구동 회로(12)는 복수 개의 소스 드라이버 IC로 구성될 수 있다.
데이터 구동 회로(12)를 구성하는 각 소스 드라이브 IC는 시프트 레지스터(shift register), 래치, 레벨 시프터, DAC, 및 버퍼를 포함할 수 있다. 시프트 레지스터는 타이밍 컨트롤러(11)로부터 입력되는 클럭을 시프트 하여 샘플링을 위한 클럭을 순차적으로 출력하고, 래치는 시프트 레지스터로부터 순차적으로 입력되는 샘플링용 클럭 타이밍에 디지털 비디오 데이터 또는 픽셀 데이터를 샘플링 하여 래치 하고 샘플링 된 픽셀 데이터를 동시에 출력하고, 레벨 시프터는 래치로부터 입력되는 픽셀 데이터의 전압을 DAC의 입력 전압 범위 안으로 시프트 하고, DAC는 레벨 시프터로부터의 픽셀 데이터를 감마 보상 전압을 근거로 데이터 전압으로 변환하여 출력하고, DAC로부터 출력되는 데이터 전압은 버퍼를 통해 데이터 라인(14)에 공급된다.
게이트 구동 회로(13)는, 게이트 제어 신호(GCS)를 기반으로 하나 이상의 게이트 신호(또는 스캔 신호)를 생성하는데, 예를 들어 도 1의 픽셀에 제1 스캔 신호(SCAN1), 제2 스캔 신호(SCAN) 및 발광 신호를 생성하여 출력하되, 액티브 기간에 스캔 신호들과 발광 신호를 행 순차 방식으로 생성하여 픽셀 라인마다 연결된 게이트 라인(15)에 순차적으로 제공한다. 게이트 라인(15)의 스캔 신호들과 발광 신호는 데이터 라인(14)의 데이터 전압의 공급에 동기된다. 스캔 신호들과 발광 신호는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙 한다.
게이트 구동 회로(13)는 GIP(Gate Drive IC in Panel) 방식으로 표시 패널(10)의 하부 기판에 직접 형성될 수 있는데, 레벨 시프터는 PCB(Printed Circuit Board) 위에 실장되고 시프트 레지스터는 표시 패널(10)의 하부 기판에 형성될 수 있다. GIP 회로는 픽셀 어레이 밖에서 표시 패널(10)의 한쪽 가장자리에 형성되거나 양쪽 가장자리에 형성될 수 있다.
GIP 방식의 게이트 구동 회로(13)는 시프트 레지스터를 포함한다.
도 4는 GIP 회로의 시프트 레지스터 구성을 도시한 것으로, 도 1의 제2 스캔 신호(SCAN2)를 생성하는 시프트 레지스터이다. 시프트 레지스터는 도 4에 도시한 것과 같이 종속적으로 접속된 스테이지들(SG(1) ~ S(3))을 포함하는데, 도 4에서는 연속되는 3개의 스테이지, 예를 들어 제1 내지 제3 스테이지들을 예시한다.
각 스테이지(SG(1)~SG(3))에는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙 하는 스타트 신호(VST), 시프트 클럭(CLK1-CLK3)(이하 간단하게 클럭이라고 함) 등이 입력될 수 있다.
스테이지들(SG(1) ~ SG(3))은 스타트 신호(VST)에 응답하여 제2 스캔 신호(SCAN2)를 출력하기 시작하고, 클럭(CLK1~GCLK3)에 따라 출력을 시프트 한다. 스테이지들(SG(1) ~ SG(3))로부터 순차적으로 출력되는 제2 스캔 신호(SCAN2)는 게이트 라인들(15)에 공급된다.
이전 스테이지들의 스캔 신호 중 하나 이상은 다음 스테이지들 중 적어도 하나에 스타트 신호로서 입력되고, 또한 리셋 신호로서 이전 스테이지들 중 하나에 입력될 수 있다. 스테이지들은 스캔 신호와 별도의 캐리 신호를 출력하여, 이전 스테이지나 다음 스테이지에 제어 신호로 공급할 수 있는데, 예를 들어 스타트 신호로서 다음 스테이지에 공급하거나 리셋 신호로 이전 스테이지에 공급할 수 있다.
전원부(16)는, 직류-직류 변환기(DC-DC Converter)를 이용하여, 호스트로부터 제공되는 직류 입력 전압을 조정하여 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작에 필요한 게이트 로우 전압(VGL). 게이트 하이 전압(VGH) 등을 생성하고, 또한 픽셀 어레이의 구동에 필요한 픽셀 구동 전압(EVDD), 저전위 전원 전압(EVSS), 기준 전압(Vref) 등을 생성한다. 기준 전압(Vref)은 초기화 전압이라고 부를 수도 있다.
호스트 시스템은 모바일 기기, 웨어러블 기기 및 가상/증강 현실 기기 등에서 AP(Application Processor)가 될 수 있다. 또는, 호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터, 및 홈 시어터 시스템 등의 메인 보드일 수 있으며, 이에 한정되는 것은 아니다.
도 5는 3개의 클럭을 이용하여 중첩하는 스캔 신호를 생성하는 GIP 회로 구성을 도시한 것이고, 도 6은 도 5의 GIP 회로를 구동하는 입력 신호와 주요 노드의 출력 파형을 도시한 것이고, 도 7은 각 TFT의 온/오프 타이밍과 주요 노드의 출력 레벨을 도시한 것이다.
도 5의 회로는 첫 번째 스테이지(SG(1))에 해당하여, 타이밍 컨트롤러(11)로부터 스타트 신호(VST)를 입력 받아 첫 번째 표시 라인의 픽셀들에 공급될 제2 스캔 신호(SCAN2(1))를 생성한다.
도 5의 GIP 회로는 제1 내지 제10 TFT(T1-T10), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함하여 구성될 수 있는데, 각 구성 요소는 크게는 Q 노드 제어부, QB 노드 제어부 및 출력부로 나눌 수 있다. 각 TFT는 p 타입 MOSFET로 구현될 수 있다.
Q 노드 제어부는 제1 내지 제4 TFT(T1-T4)로 구성되고, QB 노드 제어부는 제5 내지 제8 TFT(T5-T8)로 구성되고, 출력부는 제9 TFT(T9), 제10 TFT(T10), 제1 커패시터(C1) 및 제2 커패시터(C2)로 구성될 수 있다. 제9 TFT(T9)와 제10 TFT(T10)는 각각 풀업 TFT와 풀다운 TFT에 해당한다.
클럭은, 도 6에 도시한 것과 같이, 3 수평 기간(3H)의 주기를 가지고, 1 수평 기간(1H)씩 위상이 시프트 되는 3상 시프트 클럭을 사용한다. 도 5의 GIP 회로를 구성하는 TFT가 p 타입이기 때문에, 클럭 신호에서 게이트 로우 전압(VGL)이 게이트 온 전압에 해당하고 게이트 하이 전압(VGH)이 게이트 오프 전압에 해당한다.
클럭은 게이트 로우 전압(VGL)인 게이트 온 전압 구간이 게이트 하이 전압(VGH)인 게이트 오프 전압 구간보다 더 길고 2 수평 기간(2H)보다는 짧다. 또한, 서로 이웃하는 두 클럭은, 게이트 오프 전압 구간이 겹치는 제1 길이와 게이트 온 전압 구간이 겹치는 제2 길이 모두 1 수평 기간(1H)보다 작고, 제1 길이와 제2 길이의 합이 1 수평 기간에 해당하고, 제2 길이가 제1 길이보다 더 길다.
스타트 신호(VST)는 1 수평 기간(1H)보다 길고 2 수평 기간(2H)보다 짧은 게이트 온 전압 펄스를 포함하여 입력되고, 첫 번째 스테이지(SG1)에는 제3 클럭(CLK)과 게이트 온 전압 구간을 동기하여 입력된다.
Q 노드 제어부는, 제1 스테이지의 제2 스캔 신호(SCAN2)를 출력하기 위해, 풀-업 TFT인 제9 TFT(T9)를 턴-온 시키기 위해 필요한 Q 노드 전압을 생성하는데, 제1 스테이지의 제2 스캔 신호(SCAN2)가 게이트 온 전압을 나타내는 펄스 구간과 펄스 구간 전 후의 소정 기간을 더 포함하는 스캔 기간 동안 Q 노드가 게이트 온 전압이 되도록 하고, 스캔 기간을 제외한 나머지 기간(비스캔 기간) 동안 Q 노드가 게이트 오프 전압을 유지하도록 한다.
Q 노드 제어부는, 제1, 제2 및 제3 클럭(CLK1, CLK2, CLK3), 스타트 신호(VST), 게이트 하이 전압(VGH) 및 QB 노드의 전압을 입력으로 하여 Q 노드 전압을 생성한다.
Q 노드는, 제2 및 제3 클럭(CLK2, CLK3)의 게이트 온 전압 출력을 조건으로 스타트 신호 또는 이전 스테이지의 출력 신호(또는 이전 스테이지의 캐리 신호)의 게이트 온 전압에 반응하여 게이트 온 전압으로 프리 차징(pre-charging) 되고, 이 상태에서 제1 클럭(CLK1)의 게이트 온 전압에 반응하여 부트스트래핑(Boot-strapping) 되고, 제2 및 제3 클럭(CLK2, CLK3)의 턴-온을 조건으로 스타트 신호 또는 이전 스테이지의 출력 신호(또는 이전 스테이지의 캐리 신호)의 게이트 오프 전압에 반응하여 다시 게이트 오프 전압으로 복귀한다.
즉 Q 노드 제어부는, 제2 및 제3 클럭(CLK2, CLK3)의 게이트 온 전압 출력을 조건으로, 스타트 신호(VST)의 레벨에 따라, Q 노드를 게이트 오프 전압에서 게이트 온 전압으로 바꾸거나 게이트 온 전압에서 게이트 오프 전압으로 바꿀 수 있다.
이러한 동작을 위해, 제1 TFT(T1)는, 게이트 전극은 제2 클럭(CLK2)에 연결되고 소스 전극과 드레인 전극(또는 제1 전극과 제2 전극) 중 하나는 스타트 신호(또는 이전 스테이지의 출력 신호)에 연결되고 나머지 하나는 제1 노드(N1)에 연결된다. 제2 TFT(T2)는 게이트 전극은 제3 클럭(CLK2)에 연결되고 소스 전극과 드레인 전극 중 하나는 제1 노드(n1)에 연결되고 나머지 하나는 Q 노드에 연결된다. 제3 TFT(T3)는 게이트 전극은 제1 클럭(CLK1)에 연결되고 소스 전극과 드레인 전극 중 하나는 Q 노드에 연결되고 나머지 하나는 제2 노드(N2)에 연결된다. 제4 TFT(T4)는 게이트 전극은 QB 노드에 연결되고 소스 전극과 드레인 전극 중 하나는 제2 노드(N2)에 연결되고 나머지 하나는 게이트 하이 전압(VGH)의 입력 단에 연결된다.
QB 노드 제어부는, Q 노드가 부트스트래핑 되는 기간을 제외하고 스테이지 출력이 게이트 오프 전압을 출력하도록 하기 위해 필요한 QB 노드 전압을 생성한다. QB 노드는 Q 노드가 부트스트래핑 되는 기간 및 부트스트래핑 기간 앞뒤 일정 기간(두 클럭이 게이트 오프 전압을 공유하는 기간)을 제외하고 게이트 온 전압을 유지한다.
QB 노드 제어부는, 제2 및 제3 클럭(CLK2, CLK3), 게이트 로우 전압(VGL) 및 Q 노드 전압을 입력으로 하여 QB 노드 전압을 생성한다.
QG 노드는, 제2 및 제3 클럭(CLK2, CLK3)이 모두 게이트 온 전압을 출력할 때 게이트 로우 전압(VGL)의 입력단에 연결되어 게이트 로우 전압(게이트 온 전압)이 되는데, 이 상태에서 Q 노드의 전위가 바뀌지 않는 한 그 값을 유지하고, 이 상태에서 Q 노드의 전위가 바뀌면 Q 노드의 전위 변화 방향과 반대로 바뀌어 게이트 하이 전압이 된다.
즉, QB 노드 제어부는, 제2 및 제3 클럭(CLK2, CLK3)이 게이트 온 전압일 때 QB 노드를 게이트 온 전압으로 출력하고, 제3 클럭(CLK3)이 게이트 온 전압이고 Q 노드가 게이트 온 전압일 때 QB 노드를 게이트 오프 전압으로 출력하고, 제3 클럭(CLK3)이 게이트 오프 전압일 때 QB 노드를 이전 상태의 전압으로 유지시킨다.
이러한 동작을 위해, 제5 TFT(T5)는 게이트 전극은 제3 클럭(CLK3)에 연결되고 소스 전극과 드레인 전극 중 하나는 제2 클럭(CLK2)에 연결되고 나머지 하나는 제3 노드(N3)에 연결된다. 제6 TFT(T6)는 게이트 전극은 Q 노드에 연결되고 소스 전극과 드레인 전극 중 하나는 제3 노드(N3)에 연결되고 나머지 하나는 QB 노드에 연결된다. 제7 TFT(T7)는 게이트 전극은 제2 클럭(CLK2)에 연결되고 소스 전극과 드레인 전극 중 하나는 게이트 로우 전압(VGL)의 입력단에 연결되고 나머지 하나는 제4 노드(N4)에 연결된다. 제8 TFT(T8)는 게이트 전극은 제3 클럭(CLK3)에 연결되고 소스 전극과 드레인 전극 중 하나는 제4 노드(N4)에 연결되고 나머지 하나는 QB 노드에 연결된다.
출력부는, Q 노드가 게이트 로우 전압으로 프리차징 된 상태에서 제1 클럭(CLK1)의 게이트 로우 전압에 반응하여 게이트 로우 전압의 출력 신호(제2 스캔 신호(SCAN2))를 출력하고, Q 노드의 부트스트래핑 해제에 따라 출력 신호가 게이트 하이 전압을 출력하게 하고, QB 노드의 게이트 로우 전압에 따라 출력 신호가 게이트 하이 전압을 유지하게 한다.
출력부는, 제1 클럭(CLK1), Q 노드 전압, QB 노드 전압 및 게이트 하이 전압(VGH)을 입력으로 하여 제2 스캔 신호(SCAN2)를 생성한다.
이러한 동작을 위해, 풀업 TFT인 제9 TFT(T9)는 게이트 전극은 Q 노드에 연결되고 소스 전극과 드레인 전극 중 하나는 제1 클럭(CLK1)에 연결되고 나머지 하나는 출력 단자에 연결된다. 풀다운 TFT인 제10 TFT(T10)는 게이트 전극은 QB 노드에 연결되고 소스 전극과 드레인 전극 중 하나는 출력 단자에 연결되고 나머지 하나는 게이트 하이 전압(VGH)의 입력단에 연결된다. 부트스트패핑 커패시터인 제1 커패시터(C1)는 제9 TFT(T9)의 게이트 전극과 출력 단자를 연결하고, 제2 커패시터(C2)는 제10 TFT(T10)의 게이트 전극과 게이트 하이 전압(VGH)의 입력단에 연결된다.
도 6은 도 5의 GIP 회로를 구동하는 입력 신호와 주요 노드의 출력 파형을 도시한 것이고, 도 7은 각 TFT의 온/오프 타이밍과 주요 노드의 출력 레벨을 도시한 것이다.
각 기간 단위로 도 5의 GIP 회로의 동작을 설명한다.
제1 기간(t1)과 제2 기간(t2)은, 스타트 신호(VST)가 게이트 온 전압인 로우(LOW) 레벨로 입력되기 전 기간에 해당한다.
제1 기간(t1)은, 제1 클럭(CLK1)과 제2 클럭(CLK2)이 게이트 온 전압인 로우 레벨을 공유하는 기간으로, 2개의 클럭이 로우 레벨을 공유하는 기간은 2개의 클럭이 게이트 오프 전압인 하이 레벨을 공유하는 기간보다 길게 형성된다.
제1 기간(t1)에, 스타트 신호(VST)는 게이트 오프 전압인 하이(HIGH) 레벨이고, 제3 클럭은 게이트 오프 전압인 하이 레벨이다. 이에 따라, 제1, 제3, 제7 TFT(T1, T3, T7)가 턴-온 되고 제2, 제5 및 제8 TFT(T2, T5, T8)가 턴-오프 되고, 제1 및 제4 노드(N1, N2)는 각각 하이 레벨과 로우 레벨이 된다.
이때, 제3 노드(N3)는 이전 상태인 하이 레벨을 유지하고, QB 노드는 이전 상태인 로우 레벨을 유지한다. 하이 레벨의 Q 노드에 의해 제6 및 제9 TFT(T6, T9)가 턴-오프 되고, 로우 레벨의 QB 노드에 의해 제4 및 제10 TFT(T4, T10)가 턴-온 되어 제2 노드(N2)와 출력 단자가 하이 레벨을 출력하고 턴-온 상태의 제3 TFT(T3)에 의해 Q 노드도 제2 노드(N2)와 같은 하이 레벨을 유지한다.
제2 기간(t2)은, 제1 클럭(CLK1)이 로우 레벨에서 하이 레벨로 바뀌어, 제1 클럭(CLK1)과 제3 클럭(CLK3)이 하이 레벨을 공유하는 기간으로, 2개의 클럭이 하이 레벨을 공유하는 제2 기간(t2)은 2개의 클럭이 로우 레벨을 공유하는 제1 기간(t1)보다 짧게 형성된다.
제2 기간(t2)에, 스타트 신호(VST)는 하이 레벨이고, 제2 클럭(CLK2)은 로우 레벨을 유지한다. 이에 따라, 제1, 제7 TFT(T1, T7)가 턴-온 상태를 유지하고, 제2, 제5 및 제8 TFT(T2, T5, T8)가 턴-오프 상태를 유지하고, 제3 TFT(T3)가 턴-오프 되고, 제1 및 제4 노드(N1, N2)는 각각 하이 레벨과 로우 레벨을 유지한다.
이때, 제3 노드(N3)는 이전 상태인 하이 레벨을 유지하고, Q 노드와 QB 노드도 각각 이전 상태인 하이 레벨과 로우 레벨을 유지한다. 하이 레벨의 Q 노드에 의해 제6 및 제9 TFT(T6, T9)가 턴-오프 상태를 유지하고, 로우 레벨의 QB 노드에 의해 제4 및 제10 TFT(T4, T10)가 턴-온 되어 제2 노드(N2)와 출력 단자가 하이 레벨을 유지한다.
제3 기간(t1)은, 제3 클럭(CLK3)이 하이 레벨에서 로우 레벨로 바뀌어 제2 클럭(CLK2)과 제3 클럭(CLK3)이 로우 레벨을 공유하는 기간으로, 제1 클럭(CLK1)과 제3 클럭(CLK3)이 하이 레벨을 공유하는 제2 기간(t2)보다 길고 제1 기간(t1)과 길이가 같다.
제3 기간(t3)에, 스타트 신호(VST)는 하이 레벨에서 로우 레벨로 바뀌고, 제1 클럭(CLK1)은 하이 레벨을 유지한다. 이에 따라, 제1, 제7 TFT(T1, T7)가 턴-온 상태를 유지하고, 제2, 제5 및 제8 TFT(T2, T5, T8)가 턴-오프에서 턴-온으로 바뀌고, 제3 TFT(T3)가 턴-오프 상태를 유지한다.
제3 기간(t3)에, 제1 및 제2 TFT(T1, T2)가 턴-온 되어 제1 노드(N1)와 Q 노드가 스타트 신호(VST)의 로우 레벨로 충전되고, 로우 레벨의 Q 노드에 의해 제6 및 제9 TFT(T6, T9)가 턴-온 되고, 턴-온 상태의 제5 및 제6 TFT(T5, T6)에 의해 제2 클럭(CLK2)의 로우 레벨이 제3 노드(N3) 및 QB 노드에 충전되고, 또는 턴-온 상태의 제7 및 제8 TFT(T7, T8)에 의해 게이트 로우 전압(VGL)인 로우 레벨이 제4 노드(N4)와 QB 노드에 인가되는데, QB 노드가 이전인 제2 기간(t2)에도 로우 레벨이므로 그 상태를 그대로 유지한다.
이때, 로우 레벨을 유지하는 QB 노드에 의해 제4 및 제10 TFT(T4, T10)가 턴-온 상태를 유지하여 제2 노드(N2)와 출력 단자가 하이 레벨을 유지한다.
즉, 제3 기간(t3)에, 로우 레벨의 제2 및 제3 클럭(CLK2, CLK3)이 제1 및 제2 TFT(T1, T2)를 턴-온 시켜 로우 레벨의 스타트 신호(VST)로 Q 노드를 충전(프리 차징)시켜 스캔 기간에 진입하지만, QB 노드는 여전히 로우 레벨을 유지하는 상태이다.
제4 기간(t4)은, 제2 클럭(CLK2)이 로우 레벨에서 하이 레벨로 바뀌어, 제1 클럭(CLK1)과 제2 클럭(CLK2)이 하이 레벨을 공유하는 기간으로, 제4 기간(t4)은 제2 기간(t2)과 길이가 같고 제3 기간(t3)보다 짧게 형성된다.
제4 기간(t4)에, 제3 클럭(CLK3)과 스타트 신호(VST)는 로우 레벨을 유지한다. 제1, 제7 TFT(T1, T7)가 턴-온 상태에서 턴-오프 상태로 바뀌고, 제2, 제5 및 제8 TFT(T2, T5, T8)가 턴-온 상태를 유지하고, 제3 TFT(T3)가 턴-오프 상태를 유지한다.
제4 기간(t4)에, 제1 TFT(T1)가 턴-오프 되어 제1 노드(N1)는 턴-온 상태의 제2 TFT(T2)에 의해 Q 노드와 같은 로우 레벨을 유지하고, 로우 레벨의 Q 노드에 의해 제6 및 제9 TFT(T6, T9)가 턴-온 되고, 턴-온 상태의 제5 및 제6 TFT(T5, T6)에 의해 제2 클럭(CLK2)의 하이 레벨이 제3 노드(N3) 및 QB 노드에 충전되어 QB 노드가 로우 레벨에서 하이 레벨로 바뀌고, 턴-온 상태의 제9 TFT(T9)에 의해 출력 단자는 제1 클럭(CLK1)의 하이 레벨을 유지하고, 턴-온 상태의 제8 TFT(T8)에 의해 제4 노드(N4)는 QB 노드와 같은 하이 레벨이 된다. 하이 레벨의 QB 노드에 의해 제4 및 제10 TFT(T4, T10)가 턴-오프 되고, 이에 따라 제2 노드(N2)는 이전 상태인 하이 레벨을 유지한다.
즉, 제4 기간(t4)에, Q 노드는 이전 상태의 로우 레벨을 유지하고 QB 노드는 로우 레벨에서 하이 레벨로 바뀐다.
제5 기간(t5)은, 제1 클럭(CLK1)이 하이 레벨에서 로우 레벨로 바뀌어, 제1 클럭(CLK1)과 제3 클럭(CLK3)이 로우 레벨을 공유하는 기간으로, 제5 기간(t5)은 제3 기간(t3)과 길이가 같고 제4 기간(t4)보다 길게 형성된다.
제5 기간(t5)에, 스타트 신호(VST)는 로우 레벨을 유지하고, 제2 클럭(CLK2)은 하이 레벨을 유지한다. 제1 클럭(CLK1)의 천이에 따라 제4 TFT(T4)가 턴-오프 상태에서 턴-온 상태로 바뀌고, 하이 레벨의 제2 클럭(CLK2)에 의해 제1 및 제7 TFT(T1, T7)가 턴-오프 상태를 유지하고 로우 레벨의 제3 클럭(CLK)에 의해 제2, 제5 및 제8 TFT(T2, T5, T7)가 턴-온 상태를 유지한다.
제5 기간(t5)에, 제9 TFT(T9)의 게이트에 연결되어 로우 레벨인 Q 노드는 제9 TFT(T9)의 소스 전극 또는 드레인 전극에 연결된 제1 클럭(CLK1)이 하이 레벨에서 로우 레벨로 바뀌면서 게이트 로우 전압(VGL)보다 더 낮은 전압으로, 즉 2VGL로 부트스트래핑(Bootstrapping) 된다. QB 노드는 턴-온 상태의 제5 및 제6 TFT(T5, T6)에 의해 제2 클럭(CLK2)의 하이 레벨을 유지하고, 제1 노드(N1)는 로우 레벨을 유지하고, 제2 노드(N2)는 하이 레벨에서 로우 레벨로 바뀌고, 제3 노드(N3)는 하이 레벨을 유지하고, 제4 노드(N4)는 하이 레벨을 유지한다.
즉, 제5 기간(t5)에, Q 노드는 부트스트래핑 되고 QB 노드는 하이 레벨을 유지하고, 출력 단자는 게이트 온 전압인 로우 레벨의 제2 스캔 신호(SCAN2)를 출력하기 시작한다.
제6 기간(t6)은, 제3 클럭(CLK3)이 로우 레벨에서 하이 레벨로 바뀌어, 제2 클럭(CLK2)과 제3 클럭(CLK3)이 하이 레벨을 공유하는 기간으로, 제6 기간(t6)은 제4 기간(t4)과 길이가 같고 제5 기간(t5)보다 짧게 형성된다.
제6 기간(t6)에, 스타트 신호(VTS)는 로우 레벨에서 하이 레벨로 바뀌고, 제1 클럭은 로우 레벨을 유지한다. 제3 클럭(CLK3)의 천이에 따라 제2, 제5, 제8 TFT(T2, T5, T8)가 턴-온 상태에서 턴-오프 상태로 바뀌고, 제1 및 제7 TFT(T1, T7)는 턴-오프 상태를 유지하고, 제3 TFT(T3)는 턴-온 상태를 유지한다.
QB 노드는 턴-오프 상태인 제5, 제8 TFT(T5, T8)에 의해 플로팅 되어 하이 레벨을 유지하고, Q 노드도 턴-오프 상태인 제2 TFT(T2)와 QB 노드에 의해 턴-오프 상태인 제4 TFT(T4)에 의해 플로팅 되지만 제9 TFT(T9)와 제1 클럭(CLK1)에 의해 부트스트래핑 상태를 유지한다. 제1, 제2, 제3 및 제4 노드(N1, N2, N3, N4)도 모두 플로팅 되어 각각 이전 상태인 로우 레벨, 로우 레벨, 하이 레벨, 하이 레벨을 유지한다.
제6 기간(t6)은, Q 노드가 부트스트래핑 상태를 유지하고 출력 단자도 로우 레벨의 제2 스캔 신호(SCAN2)를 계속 출력한다.
제7 기간(t7)은, 제2 클럭(CLK2)이 하이 레벨에서 로우 레벨로 바뀌어, 제1 클럭(CLK1)과 제2 클럭(CLK2)이 로우 레벨을 공유하는 기간으로, 제7 기간(t7)은 제5 기간(t5)과 길이가 같고 제6 기간(t6)보다 길게 형성된다.
제7 기간(t7)에, 스타트 신호(VTS)는 하이 레벨을 유지하고, 제3 클럭은 하이 레벨을 유지한다. 제2 클럭(CLK2)의 천이에 따라 제1 및 제7 TFT(T1, T7)는 턴-오프 상태에서 턴-온 상태로 바뀌고, 제2, 제5, 제8 TFT(T2, T5, T8)는 턴-오프 상태를 유지하고, 제3 TFT(T3)는 턴-온 상태를 유지한다.
QB 노드는 여전히 플로팅 되어 하이 레벨을 유지하고, Q 노드도 플로팅 상태를 유지하면서 부트스트래핑 상태를 유지하여 게이트 로우 전압보다 더 낮은 전압 상태를 유지한다. 제1 노드(N1) 턴-온 되는 제1 TFT(T1)에 의해 로우 레벨에서 하이 레벨로 바뀌고, 제4 노드(N4)도 턴-온 되는 제 제7 TFT(T7)에 의해 하이 레벨에서 로우 레벨로 바뀌고, 제2 노드(N2)와 제3 노드(N3)는 각각 이전 상태인 로우 상태와 하이 상태를 유지한다.
즉, 제7 기간(t7)은, Q 노드가 부트스트래핑 상태를 유지하고 출력 단자도 로우 레벨의 제2 스캔 신호(SCAN2)를 계속 출력한다.
제8 기간(t8)은, 제1 클럭(CLK1)이 로우 레벨에서 하이 레벨로 바뀌어, 제1 클럭(CLK1)과 제3 클럭(CLK3)이 하이 레벨을 공유하는 기간으로, 제8 기간(t8)은 제6 기간(t6)과 길이가 같고 제7 기간(t7)보다 짧게 형성된다.
제8 기간(t8)에, 스타트 신호(VTS)는 하이 레벨을 유지하고, 제2 클럭은 로우 레벨을 유지한다. 제1 클럭(CLK1)의 천이에 따라 제3 TFT(T3)가 턴-온 상태에서 턴-오프 상태로 바뀌고, 제1 및 제7 TFT(T1, T7)는 턴-온 상태를 유지하고, 제2, 제5, 제8 TFT(T2, T5, T8)는 턴-오프 상태를 유지한다.
QB 노드는 여전히 플로팅 되어 하이 레벨을 유지하지만, Q 노드는 플로팅 상태를 유지하지만 제1 클럭(CLK1)이 로우 레벨에서 하이 레벨로 바뀌기 때문에 부트스트래핑 되지 않고 로우 레벨보다 더 낮은 2VGL에서 로우 레벨인 VGL로 바뀐다. Q 노드의 변화에 따라 출력 단자는 하이 레벨의 제2 스캔 신호(SCAN2)를 출력한다. 제1 내지 제4 노드(N1-N4)는 모두 이전 상태를 유지한다.
즉, 제8 기간(t8)에, Q 노드가 부트스트래핑 상태에서 해제되고 출력 단자가 게이트 온 전압의 펄스 출력을 멈추고 하이 레벨을 출력한다.
제9 기간(t9)은, 제3 클럭(CLK3)이 하이 레벨에서 로우 레벨로 바뀌어, 제2 클럭(CLK2)과 제3 클럭(CLK3)이 로우 레벨을 공유하는 기간으로, 제9 기간(t9)은 제7 기간(t7)과 길이가 같고 제8 기간(t8)보다 길게 형성된다.
제9 기간(t9)에, 스타트 신호(VTS)는 하이 레벨을 유지하고, 제1 클럭(CLK1)은 하이 레벨을 유지한다. 제3 클럭(CLK3)의 천이에 따라, 제2, 제5, 제8 TFT(T2, T5, T8)는 턴-오프 상태에서 턴-온 상태로 바뀌고, 제1 및 제7 TFT(T1, T7)는 턴-온 상태를 유지하고, 제3 TFT(T3)는 턴-오프 상태를 유지한다.
제1 및 제2 TFT(T1, T2)와 제7, 제8 TFT(T7, T8)의 턴-온에 따라, Q 노드와 QB 노드가 각각 하이 레벨의 스타트 신호(VST)와 게이트 로우 전압(VGL)의 입력단에 연결되어, Q 노드는 로우 레벨에서 하이 레벨로, QB 노드는 하이 레벨에서 로우 레벨로 바뀐다. 로우 레벨로 바뀌는 QB 노드에 의해 제4 및 제10 TFT(T4, T10)가 턴-오프 상태에서 턴-온 상태로 바뀌고 이에 따라 제2 노드(N2)는 로우 레벨에서 하이 레벨로 바뀌고, 출력 단자는 로우 레벨의 제2 스캔 신호(SCAN2)을 계속 출력한다. 제1 노드(N1)는 하이 레벨을 유지하고, 제3 노드(N3)도 턴-온 되는 제5 TFT(T5)에 의해 하이 레벨에서 로우 레벨로 바뀌고, 제4 노드(N4)는 로우 레벨을 유지한다.
즉, 제9 기간(t9)에, Q 노드가 로우 레벨에서 하이 레벨로 바뀌고 QB 노드는 하이 레벨에서 로우 레벨로 바뀐다.
제10 기간(t10)은, 제2 클럭(CLK2)이 로우 레벨에서 하이 레벨로 바뀌어, 제1 클럭(CLK1)과 제2 클럭(CLK2)이 하이 레벨을 공유하는 기간으로, 제10 기간(t10)은 제8 기간(t8)과 길이가 같고 제9 기간(t9)보다 짧게 형성된다.
제10 기간(t10)에, 스타트 신호(VTS)는 하이 레벨을 유지하고, 제3 클럭(CLK3)은 로우 레벨을 유지한다. 제2 클럭(CLK3)의 천이에 따라 제1 및 제7 TFT(T1, T7)는 턴-온 상태에서 턴-오프 상태로 바뀌고, 제2, 제5, 제8 TFT(T2, T5, T8)는 턴-온 상태를 유지하고, 제3 TFT(T3)는 턴-오프 상태를 유지한다.
제10 기간(t10)에, 제1 및 제3 TFT(T1, T3)의 턴-오프에 따라 Q 노드는 플로팅 되어 이전 상태인 하이 레벨을 유지하고, QB 노드도 플로팅 되어 이전 상태인 로우 레벨을 유지한다. QB 노드의 로우 레벨에 의해 제4 및 제10 TFT(T4, T10)가 턴-온 상태를 유지하여 제2 노드(N2)와 출력 단자가 하이 레벨을 유지한다. 제1 노드(N1)도 이전 상태인 하이 레벨을 유지하고, 제3 노드(N3)는 로우 레벨에서 하이 레벨로 바뀌고, 제4 노드(N4)는 로우 레벨을 유지한다.
Q 노드는, 제1, 제2, 제9 및 제10 기간(t1, t2, t9, t10) 동안 하이 레벨이고, 제3 기간(t3)부터 제8 기간(t8)까지 로우 레벨을 유지하고, 특히 제5 기간(t5) 내지 제7 기간(t7) 동안 부트스트래핑 되어 VGL의 로우 레벨보다 더 낮은 2VGL 레벨이 된다. Q 노드가 로우 레벨을 유지하는 기간은 3 수평 기간에 해당한다.
출력 단자는 Q 노드가 부트스트래핑 되는 제5 기간(t5) 내지 제7 기간(t7) 동안 게이트 온 전압에 해당하는 로우 레벨의 제2 스캔 신호(SCAN2)를 출력한다. 제2 스캔 신호(SCAN2)의 로우 레벨의 펄스 구간은 2 수평 기간보다 짧은데, 두 클럭의 게이트 오프 전압 구간이 겹치는 제1 길이만큼 짧다. 결과적으로, 제2 스캔 신호(SCAN2)의 로우 레벨 펄스는 제1 클럭(CLK2)에 동기한다.
QB 노드는, 제1 내지 제3 기간(t1-t3), 제9 기간(t9) 및 제10 기간(t10) 동안 하이 레벨이고 제4 내지 제8 기간(t4-t8) 동안 하이 레벨을 유지한다.
도 5와 도 6은 첫 번째 표시 라인의 픽셀들에 제2 스캔 신호(SCAN2)를 공급하는 제1 스테이지에 대한 것으로, 제1 스테이지에는 제3 클럭(CLK3)에 동기되는 게이트 온 전압의 펄스를 갖는 스타트 신호(VST)가 스타트 펄스로 입력되고, 클럭들은 제1 클럭(CLK1) -> 제2 클럭(CLK2) -> 제3 클럭(CLK3) 순서로 입력되고, 제1 클럭(CLK1)에 동기되는 게이트 온 전압의 펄스를 갖는 출력 신호, 즉 제2 스캔 신호(SCAN2(1))가 출력된다.
제2 스테이지에는, 제1 스테이지의 출력인 제2 스캔 신호(SCAN2(1))가 스타트 신호로 입력되는데, 스타트 신호는 제1 클럭(CLK1)에 동기되는 게이트 온 전압의 펄스를 갖고, 제2 클럭(CLK2) -> 제3 클럭(CLK3) -> 제1 클럭(CLK1) 순서로 입력되고, 제2 클럭(CLK2)에 동기되는 게이트 온 전압의 펄스를 갖는 출력 신호, 즉 제2 스캔 신호(SCAN2(2))가 출력된다.
제3 스테이지에는, 제2 스테이지의 출력인 제2 스캔 신호(SCAN2(2))가 스타트 신호로 입력되는데, 스타트 신호는 제2 클럭(CLK2)에 동기되는 게이트 온 전압의 펄스를 갖고, 제3 클럭(CLK3) -> 제1 클럭(CLK1) -> 제2 클럭(CLK2) 순서로 입력되고, 제3 클럭(CLK3)에 동기되는 게이트 온 전압의 펄스를 갖는 출력 신호, 즉 제2 스캔 신호(SCAN2(3))가 출력된다.
제4 스테이지는 제1 스테이지와 입력과 출력 및 동작이 같다.
도 6에서, 제1 스테이지의 출력(SCAN2(1))과 제2 스테이지의 출력(SCAN2(2))은 두 개의 클럭이 게이트 온 전압 구간이 겹치는 제2 길이만큼 게이트 온 전압 구간이 서로 겹치고, 마찬가지로 제2 스테이지의 출력(SCAN2(2))과 제3 스테이지의 출력(SCAN2(3))도 두 개의 클럭이 게이트 온 전압 구간이 겹치는 제2 길이만큼 게이트 온 전압 구간이 서로 겹친다.
따라서, 도 5 GIP 회로를 도 4의 스테이지에 적용하여 도 2에서 제2 스캔 신호(SCAN2)를 생성할 수 있다.
이와 같이, 3개의 클럭만을 사용하여 간단한 구조로 일부가 중첩되는 스캔 신호를 생성할 수 있게 된다. 또한, 도 1과 같은 6T1C 구조의 픽셀 회로에서, 이전 표시 라인과 중첩되는 구간에서 픽셀들을 초기화할 수 있게 되고, 이에 따라 1 수평 기간 전체를 데이터를 프로그래밍 하는 기간으로 사용할 수 있어서 픽셀에 충분한 시간으로 데이터를 기입할 수 있게 된다.
명세서에 기재된 게이트 구동 회로와 표시 장치는 아래와 같이 설명될 수 있다.
일 실시예에 따른 게이트 구동 회로는, 제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부; 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및 풀업 TFT와 풀다운 TFT를 포함하고 Q 노드와 QB 노드의 전압에 따라 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 출력 신호를 생성하는 출력부를 포함하여 구성되는 것을 특징으로 한다.
제2 클럭은 제1 클럭보다 1 수평 기간만큼 지연되고, 제3 클럭은 제2 클럭보다 1 수평 기간만큼 지연되고, 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 게이트 온 전압 구간은 2 수평 기간보다 짧고, 스타트 신호는 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함할 수 있다.
일 실시예에서, 스타트 신호의 제2 펄스 구간은 제3 클럭의 게이트 온 전압 구간 중 하나와 동기되고, 출력 신호의 제1 펄스 구간은 제2 펄스 구간 중에 시작하는, 제1 클럭의 게이트 온 전압 구간에 동기할 수 있다.
일 실시예에서, 출력 신호의 제1 펄스 구간은 2 수평 기간보다 제1, 제2 및 제3 클럭 중에서 2개의 클럭의 게이트 오프 전압 구간이 겹치는 길이만큼 짧을 수 있다.
일 실시예에서, Q 노드 제어부는, 제2 펄스가 시작할 때부터, 스타트 신호가 게이트 오프 전압으로 바뀐 이후 제3 클럭이 게이트 오프 전압 구간에서 게이트 온 전압 구간으로 바뀔 때까지, Q 노드를 게이트 온 전압으로 출력할 수 있다.
일 실시예에서, Q 노드 제어부는, 제2 및 제3 TFT가 동시에 게이트 온 전압 구간일 때, 스타트 신호의 레벨에 따라 Q 노드를 게이트 오프 전압에서 게이트 온 전압으로 바꾸거나 게이트 온 전압에서 게이트 오프 전압으로 바꿀 수 있다.
일 실시예에서, 풀업 TFT의 게이트 전극에 연결되는 Q 노드는 풀업 TFT에 공급되는 제1 클럭의 게이트 온 전압 구간에 동기하여 부트스트래핑 되어 게이트 온 전압보다 더 낮은 전압으로 바뀔 수 있다.
일 실시예에서, QB 노드 제어부는, 제2 및 제3 클럭이 게이트 온 전압 구간일 때 QB 노드를 게이트 온 전압으로 출력하고, 제3 클럭이 게이트 온 전압 구간이고 Q 노드가 게이트 온 전압일 때 QB 노드를 게이트 오프 전압으로 출력하고, 제3 클럭이 게이트 오프 전압 구간일 때 QB 노드를 이전 상태의 전압을 유지시킬 수 있다.
일 실시예에서, 출력부는, Q 노드 제어부가 Q 노드를 게이트 온 전압으로 출력하는 동안 제1 클럭이 게이트 온 전압 구간으로 입력될 때 출력 신호를 제1 펄스 구간으로 출력할 수 있다.
일 실시예에서, Q 노드 제어부는, 게이트 전극은 제2 클럭에 연결되고 제1 전극은 스타트 신호에 연결되는 제1 TFT; 게이트 전극은 제3 클럭에 연결되고 제1 전극은 제1 TFT의 제2 전극에 연결되고 제2 전극은 Q 노드에 연결되는 제2 TFT; 게이트 전극은 제1 클럭에 연결되고 제1 전극은 Q 노드에 연결되는 제3 TFT; 및 게이트 전극은 QB 노드에 연결되고 제1 전극은 제3 TFT의 제2 전극에 연결되고 제2 전극은 게이트 오프 전압의 입력단에 연결되는 제4 TFT를 포함하여 구성될 수 있다.
일 실시예에서, QB 노드 제어부는, 게이트 전극은 제3 클럭에 연결되고 제1 전극은 제2 클럭에 연결되는 제5 TFT; 게이트 전극은 Q 노드에 연결되고 제1 전극은 제5 TFT의 제2 전극에 연결되고 제2 전극은 QB 노드에 연결되는 제6 TFT; 게이트 전극은 제2 클럭에 연결되고 제1 전극은 게이트 온 전압의 입력단에 연결되는 제7 TFT; 및 게이트 전극은 제3 클럭에 연결되고 제1 전극은 제7 TFT의 제2 전극에 연결되고 제2 전극은 QB 노드에 연결되는 제8 TFT를 포함하여 구성될 수 있다.
일 실시예에서, 출력부는, 게이트 전극은 Q 노드에 연결되고 제1 전극은 제1 클럭에 연결되는 풀업 TFT; Q 노드와 풀업 TFT의 제2 전극에 연결되는 제1 커패시터; 게이트 전극은 QB 노드에 연결되고 제1 전극은 풀업 TFT의 제2 전극에 연결되고 제2 전극은 게이트 오프 전압의 입력단에 연결되는 풀다운 TFT; 및 풀다운 TFT의 게이트 전극과 풀다운 TFT의 제2 전극에 연결되는 제2 커패시터를 포함하여 구성될 수 있다.
다른 실시예에 따른 표시 장치는, 데이터 라인들, 게이트 라인들 및 데이터 라인들 중 하나 및 게이트 라인들 중 하나에 연결되는 복수 개의 픽셀이 배치되는 표시 패널; 데이터 라인을 통해 픽셀에 데이터 전압을 공급하기 위한 데이터 구동 회로; 종속적으로 연결되는 복수 개의 스테이지를 포함하여 게이트 라인을 통해 픽셀에 스캔 신호를 순차적으로 공급하되 이웃하는 두 표시 라인에 일부가 중첩하는 두 스캔 신호를 공급하기 위한 게이트 구동 회로; 및 영상 데이터를 표시 패널을 통해 표시하도록 데이터 구동 회로와 게이트 구동 회로를 제어하기 위한 타이밍 컨트롤러를 포함하여 구성되는 것을 특징으로 한다.
스테이지는, 제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부; 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및 풀업 TFT와 풀다운 TFT를 포함하고 Q 노드와 QB 노드의 전압에 따라 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 스캔 신호를 생성하는 출력부를 포함하여 구성되고, 제2 클럭은 제1 클럭보다 1 수평 기간만큼 지연되고, 제3 클럭은 제2 클럭보다 1 수평 기간만큼 지연되고, 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 게이트 온 전압 구간은 2 수평 기간보다 짧고, 스타트 신호는 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시 패널 11: 타이밍 컨트롤러
12: 데이터 구동 회로 13: 게이트 구동 회로
14: 데이터 라인 15: 데이터 라인
16: 전원부

Claims (12)

  1. 제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부;
    상기 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및
    풀업 TFT와 풀다운 TFT를 포함하고 상기 Q 노드와 QB 노드의 전압에 따라 상기 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 출력 신호를 생성하는 출력부를 포함하여 구성되고,
    상기 제2 클럭은 상기 제1 클럭보다 1 수평 기간만큼 지연되고, 상기 제3 클럭은 상기 제2 클럭보다 상기 1 수평 기간만큼 지연되고,
    상기 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 상기 게이트 온 전압 구간은 2 수평 기간보다 짧고,
    상기 스타트 신호는 상기 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  2. 제1 항에 있어서,
    상기 스타트 신호의 제2 펄스 구간은 상기 제3 클럭의 게이트 온 전압 구간 중 하나와 동기되고, 상기 출력 신호의 제1 펄스 구간은 상기 제2 펄스 구간 중에 시작하는, 상기 제1 클럭의 게이트 온 전압 구간에 동기하는 것을 특징으로 하는 게이트 구동 회로.
  3. 제1 항에 있어서,
    상기 출력 신호의 제1 펄스 구간은 상기 2 수평 기간보다 상기 제1, 제2 및 제3 클럭 중에서 2개의 클럭의 게이트 오프 전압 구간이 겹치는 길이만큼 짧은 것을 특징으로 하는 게이트 구동 회로.
  4. 제1 항에 있어서,
    상기 Q 노드 제어부는, 상기 제2 펄스가 시작할 때부터, 상기 스타트 신호가 게이트 오프 전압으로 바뀐 이후 상기 제3 클럭이 상기 게이트 오프 전압 구간에서 상기 게이트 온 전압 구간으로 바뀔 때까지, 상기 Q 노드를 상기 게이트 온 전압으로 출력하는 것을 특징으로 하는 게이트 구동 회로.
  5. 제4 항에 있어서,
    상기 Q 노드 제어부는, 상기 제2 및 제3 TFT가 동시에 상기 게이트 온 전압 구간일 때, 상기 스타트 신호의 레벨에 따라 상기 Q 노드를 게이트 오프 전압에서 게이트 온 전압으로 바꾸거나 상기 게이트 온 전압에서 상기 게이트 오프 전압으로 바꾸는 것을 특징으로 하는 게이트 구동 회로.
  6. 제5 항에 있어서,
    상기 풀업 TFT의 게이트 전극에 연결되는 상기 Q 노드는 상기 풀업 TFT에 공급되는 상기 제1 클럭의 게이트 온 전압 구간에 동기하여 부트스트래핑 되어 상기 게이트 온 전압보다 더 낮은 전압으로 바뀌는 것을 특징으로 하는 게이트 구동 회로.
  7. 제4 항에 있어서,
    상기 QB 노드 제어부는, 상기 제2 및 제3 클럭이 상기 게이트 온 전압 구간일 때 상기 QB 노드를 상기 게이트 온 전압으로 출력하고, 상기 제3 클럭이 상기 게이트 온 전압 구간이고 상기 Q 노드가 상기 게이트 온 전압일 때 상기 QB 노드를 상기 게이트 오프 전압으로 출력하고, 상기 제3 클럭이 상기 게이트 오프 전압 구간일 때 상기 QB 노드를 이전 상태의 전압을 유지시키는 것을 특징으로 하는 게이트 구동 회로.
  8. 제7 항에 있어서,
    상기 출력부는, 상기 Q 노드 제어부가 상기 Q 노드를 상기 게이트 온 전압으로 출력하는 동안 상기 제1 클럭이 상기 게이트 온 전압 구간으로 입력될 때 상기 출력 신호를 상기 제1 펄스 구간으로 출력하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제1 항에 있어서,
    상기 Q 노드 제어부는,
    게이트 전극은 상기 제2 클럭에 연결되고 제1 전극은 상기 스타트 신호에 연결되는 제1 TFT;
    게이트 전극은 상기 제3 클럭에 연결되고 제1 전극은 상기 제1 TFT의 제2 전극에 연결되고 제2 전극은 상기 Q 노드에 연결되는 제2 TFT;
    게이트 전극은 상기 제1 클럭에 연결되고 제1 전극은 상기 Q 노드에 연결되는 제3 TFT; 및
    게이트 전극은 상기 QB 노드에 연결되고 제1 전극은 상기 제3 TFT의 제2 전극에 연결되고 제2 전극은 게이트 오프 전압의 입력단에 연결되는 제4 TFT를 포함하여 구성되는 것을 특징으로 하는 게이트 구동 회로.
  10. 제9 항에 있어서,
    상기 QB 노드 제어부는,
    게이트 전극은 상기 제3 클럭에 연결되고 제1 전극은 상기 제2 클럭에 연결되는 제5 TFT;
    게이트 전극은 상기 Q 노드에 연결되고 제1 전극은 상기 제5 TFT의 제2 전극에 연결되고 제2 전극은 상기 QB 노드에 연결되는 제6 TFT;
    게이트 전극은 상기 제2 클럭에 연결되고 제1 전극은 상기 게이트 온 전압의 입력단에 연결되는 제7 TFT; 및
    게이트 전극은 상기 제3 클럭에 연결되고 제1 전극은 상기 제7 TFT의 제2 전극에 연결되고 제2 전극은 상기 QB 노드에 연결되는 제8 TFT를 포함하여 구성되는 것을 특징으로 하는 게이트 구동 회로.
  11. 제10 항에 있어서,
    상기 출력부는,
    게이트 전극은 상기 Q 노드에 연결되고 제1 전극은 상기 제1 클럭에 연결되는 상기 풀업 TFT;
    상기 Q 노드와 상기 풀업 TFT의 제2 전극에 연결되는 제1 커패시터;
    게이트 전극은 상기 QB 노드에 연결되고 제1 전극은 상기 풀업 TFT의 제2 전극에 연결되고 제2 전극은 상기 게이트 오프 전압의 입력단에 연결되는 상기 풀다운 TFT; 및
    상기 풀다운 TFT의 게이트 전극과 상기 풀다운 TFT의 제2 전극에 연결되는 제2 커패시터를 포함하여 구성되는 것을 특징으로 하는 게이트 구동 회로.
  12. 데이터 라인들, 게이트 라인들 및 상기 데이터 라인들 중 하나 및 상기 게이트 라인들 중 하나에 연결되는 복수 개의 픽셀이 배치되는 표시 패널;
    상기 데이터 라인을 통해 상기 픽셀에 데이터 전압을 공급하기 위한 데이터 구동 회로;
    종속적으로 연결되는 복수 개의 스테이지를 포함하여 상기 게이트 라인을 통해 상기 픽셀에 스캔 신호를 순차적으로 공급하되 이웃하는 두 표시 라인에 일부가 중첩하는 두 스캔 신호를 공급하기 위한 게이트 구동 회로; 및
    영상 데이터를 상기 표시 패널을 통해 표시하도록 상기 데이터 구동 회로와 게이트 구동 회로를 제어하기 위한 타이밍 컨트롤러를 포함하여 구성되고,
    상기 스테이지는,
    제1, 제2 및 제3 클럭 및 스타트 신호를 이용하여 Q 노드의 전압을 생성하는 Q 노드 제어부;
    상기 제2 및 제3 클럭을 이용하여 QB 노드의 전압을 생성하는 QB 노드 제어부; 및
    풀업 TFT와 풀다운 TFT를 포함하고 상기 Q 노드와 QB 노드의 전압에 따라 상기 제1 클럭의 일부와 동기되는 게이트 온 전압의 제1 펄스 구간을 포함하는 상기 스캔 신호를 생성하는 출력부를 포함하여 구성되고,
    상기 제2 클럭은 상기 제1 클럭보다 1 수평 기간만큼 지연되고, 상기 제3 클럭은 상기 제2 클럭보다 상기 1 수평 기간만큼 지연되고, 상기 제1, 제2 및 제3 클럭은 3 수평 기간의 주기를 갖고 게이트 온 전압 구간이 게이트 오프 전압 구간보다 길고 상기 게이트 온 전압 구간은 2 수평 기간보다 짧고,
    상기 스타트 신호는 상기 제3 클럭의 일부와 동기되는 제2 펄스 구간을 포함하는 것을 특징으로 하는 표시 장치.
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