KR20240036261A - 화소 회로 및 화소 회로를 포함하는 표시 장치 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 제1 커패시터; 제1 노드와 연결되고 제1 스캔 신호가 입력되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제3 노드 사이에 연결되고 제2 스캔 신호가 입력되는 제2 트랜지스터; 제3 노드와 제4 노드 사이에 연결된 제3 트랜지스터; 제4 노드에 연결되고 이전 화소 행의 제2 스캔 신호가 입력되는 제4 트랜지스터; 및 제4 노드에서 제4 트랜지스터 및 제3 트랜지스터와 연결된 발광 소자를 포함할 수 있다.

Description

화소 회로 및 화소 회로를 포함하는 표시 장치{PIXEL CIRCUIT AND DISPLAY APPARATUS COMPRISING PIXEL CIRCUIT}
본 명세서는 화소 회로 및 화소 회로를 포함하는 표시 장치에 관한 것이다.
자발광 소자인 유기 발광 소자(Organic Light Emitting Diode; OLED)는 애노드 전극 및 캐소드 전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 입력되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 유기 발광 표시 장치는 스스로 발광하는 유기 발광 소자(Organic Light Emitting Diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도, 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
유기 발광 표시 장치는 유기 발광 소자를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다.
화소들 각각은 유기 발광 소자, 게이트-소스 간 전압에 따라 유기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다.
경우에 따라, 일부 화소 회로는 초기화 구간에서 고전위 전압이 입력되는 라인과 기준 전압이 입력되는 라인의 단락이 발생할 수 있다. 이러한 경우 표시 장치에 가로띠 얼룩과 같은 표시 불량이 발생하게 될 수 있다. 따라서, 표시 장치의 표시 품질을 향상시키기 위한 방안이 요구된다.
본 명세서의 실시예가 해결하고자 하는 과제는, 초기화 구간의 전류 흐름 경로를 변경하여 표시 불량을 최소화하는 표시 장치를 제공하는 것이다.
다만, 본 명세서의 과제들은 이상에서 언급한 바로 제한되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 명세서의 일 실시예에 따른 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 제1 커패시터; 제1 노드와 연결되고 제1 스캔 신호가 입력되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제3 노드 사이에 연결되고 제2 스캔 신호가 입력되는 제2 트랜지스터; 제3 노드와 제4 노드 사이에 연결된 제3 트랜지스터; 제4 노드에 연결되고 이전 화소 행의 제2 스캔 신호가 입력되는 제4 트랜지스터; 및 제4 노드에서 제4 트랜지스터 및 제3 트랜지스터와 연결된 발광 소자를 포함할 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 복수의 서브 화소가 각각 배치된 복수의 화소 행을 포함하고, 프리 차징(pre-charging) 구간, 이니셜(Initial) 구간, 샘플링(Sampling) 구간 및 에미션(Emission) 구간에서 동작하는 화소 회로; 화소 회로와 연결되는 데이터 구동회로; 및 복수의 화소 행 각각으로 제1 스캔 신호, 제2 스캔 신호, 및 발광 신호를 제공하는 게이트 구동회로를 포함하고, 프리 차징 구간에서, 복수의 화소 행 중 n번째(n은 자연수) 화소 행에서 제공되는 n번째 제1 스캔 신호 및 n번째 제2 스캔 신호는 제1 레벨이고, n-1번째 제2 스캔 신호 및 n번째 발광 신호는 제1 레벨 보다 낮은 제2 레벨일 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에 따른 화소 회로 및 표시 장치는, 구동 트랜지스터의 게이트 노드와 기준 전압 입력 노드 사이에 스위칭 트랜지스터를 배치하므로, 초기화 구간의 전류 흐름 경로를 변경함으로써 화소 회로의 구동 불량을 저감하고 표시 품질을 향상시킬 수 있다.
또한, 본 명세서에 따른 화소 회로 및 표시 장치는 게이트 신호의 로드(load)를 분산하여 화소 회로의 동작 효율을 향상시킬 수 있다.
위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로를 설명하기 위한 도면이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 적어도 일부의 단면을 나타내는 도면이다.
도 4는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 예를 나타내는 도면이다.
도 5는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로와 관련된 신호의 타이밍을 설명하기 위한 도면이다.
도 6은 본 명세서의 일 실시예에 따른 표시 장치의 프리 차징 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치의 이니셜 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 8은 본 명세서의 일 실시예에 따른 표시 장치의 샘플링 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 9는 본 명세서의 일 실시예에 따른 표시 장치의 에미션 구간에서 화소 회로의 구동을 설명하기 위한 도면이다.
도 10a 및 도 10b은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동에 따른 시뮬레이션 결과의 예를 설명하기 위한 도면이다.
도 11a 및 도 11b은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동에 따른 시뮬레이션 결과의 다른 예를 설명하기 위한 도면이다.
본 명세서의 실시예들에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 특정한 경우는 출원인이 임의로 선정한 용어가 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
명세서 전체에서 기재된 "a, b, 및 c 중 적어도 하나"의 표현은, 'a 단독', 'b 단독', 'c 단독', 'a 및 b', 'a 및 c', 'b 및 c', 또는 'a, b, 및 c 모두'를 포괄할 수 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
본 명세서에서 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 실시예가 도시된 사항에 제한되는 것은 아니다. 실시예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 또한, 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제1, 제2 등과 같은 용어가 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 내에 서술된 각 구성의 면적, 길이, 또는 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들 각각의 특징은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시할 수도 있고 연관 관계로 함께 실시할 수도 있다.
그리고　후술되는　용어들은　본　명세서의　실시에서의　기능을　고려하여　정의된　용어들로서　이는　사용자,　운용자의　의도　또는　관례　등에　따라　달라질　수　있다.　그러므로　그　정의는　본　명세서　전반에　걸친　내용을　토대로　내려져야　할　것이다.
본 명세서의 화소 회로를 구성하는 트랜지스터는 산화물 TFT(Oxide Thin Film Transistor; Oxide TFT), 비정질 실리콘 TFT(a-Si TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) TFT 중 적어도 하나 이상을 포함할 수 있다.
이하의 실시예들은 유기 발광 표시 장치를 중심으로 설명된다. 하지만, 본 명세서의 실시예들은 유기 발광 표시 장치에 제한되지 않고, 무기 발광 물질을 포함한 무기 발광 표시 장치에 적용될 수도 있다. 예를 들어, 본 명세서의 실시예들은 양자점(Quantum Dot) 표시장치에도 적용될 수 있다.
"제1", "제2", "제3"과 같은 표현은 실시예 별로 구성을 구분하기 위해 사용되는 용어로서 이러한 용어에 실시예가 제한되는 것은 아니다. 따라서 동일한 용어라도 실시예에 따라 다른 구성을 지칭할 수도 있음을 밝혀둔다.
이하에서는 도면을 참조하여 본 명세서의 실시예들을 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 블록도이다.
본 명세서의 일 실시예에 따른 표시 장치(1)는 전계발광 디스플레이 장치(Electroluminescent Display)가 적용될 수 있다. 전계발광 디스플레이 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 디스플레이 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 디스플레이 장치가 이용될 수 있다.
일 실시예에 따른 표시 장치는 내부 보상을 위한 서브 화소(PXL)가 배치된 표시 패널(10)과, 데이터 라인들(14)을 구동하는 데이터 구동회로(12)와, 게이트 라인들(15)을 구동하는 게이트 구동회로(gate driver 또는 gate driving circuit)(13)와, 데이터 구동회로(data driver 또는 gate driving circuit)(12) 및 게이트 구동회로(13)의 구동 타이밍을 제어하는 타이밍 콘트롤러(timing controller)(T-con)(11)를 구비할 수 있다. 예를 들면, 게이트 구동회로(13)는 제1 구동회로일 수 있으며, 용어에 한정되는 것은 아니다. 예를 들면, 데이터 구동회로(12)는 제2 구동회로일 수 있으며, 용어에 한정되는 것은 아니다.
표시 패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15)이 교차되고, 데이터 라인들(14) 및/또는 게이트 라인들(15)의 교차영역에 내부 보상을 위한 복수의 서브 화소(PXL)들이 배치된다. 서브 화소(PXL)은 도시된 바와 같이 매트릭스 형태로 배치될 수 있으나 이에 제한되지는 않는다. 동일 화소행에 배치된 서브 화소(PXL)들은 복수의 게이트 라인(15)에 접속되며, 복수의 게이트 라인(15)은 적어도 하나 이상의 스캔 라인과 적어도 하나 이상의 발광 제어 라인을 포함할 수 있다.
예를 들면, 각 서브 화소(PXL)는 1개의 데이터 라인(14)과, 적어도 하나 이상의 스캔 라인 및 발광 제어 라인에 접속될 수 있다. 서브 화소(PXL)들은 전원발생부로부터 고전위 전압(Vdd) 및 저전위 전압(Vss)과 기준 전압(Vref)을 공통으로 공급받을 수 있다. 초기화 구간 및 샘플링 구간에서 OLED(organic light emitting diode)의 불필요한 발광이 방지되도록 기준 전압(Vref)은 OLED의 동작 전압보다 충분히 낮은 전압 범위 내일 수 있으며, 저전위 전압(Vss)과 같거나 저전위 전압(Vss)보다 낮게 설정될 수 있다. 예를 들어, 저전위 전압(Vss)은 그라운드 전압(또는 0V)의 전압을 포함할 수 있다. 예를 들면, 고전위 전압(Vdd)은 제1 전압일 수 있으며, 용어에 한정되는 것은 아니다. 예를 들면, 저전위 전압(Vss)은 제2 전압일 수 있으며, 용어에 한정되는 것은 아니다. 서브 화소(PXL)들은 전원발생부로부터 초기화 전압(Vini) 및 리셋 전압(VAR)을 공통으로 더 공급받을 수 있다.
서브 화소(PXL)를 구성하는 TFT(thin film transistor)들은 산화물 반도체층을 포함한 산화물 트랜지스터(또는 산화물 TFT)로 구현될 수 있다. 산화물 TFT는 전자 이동도, 및 공정 편차 등을 모두 고려할 때 표시 패널(10)의 대면적화에 유리할 수 있다. 다만, 본 명세서의 실시예들은 이에 한정되지 않고, TFT의 반도체층을 아몰포스 실리콘 또는 폴리 실리콘 등으로 형성할 수도 있다.
각 서브 화소(PXL)는 구동 TFT의 문턱 전압(Vth) 편차를 보상하기 위해 다수의 TFT들과 스토리지 커패시터를 포함할 수 있다. 각 서브 화소(PXL)의 구체적인 구성은 후술한다.
도 1에서, 기본 화소는 화이트(W), 레드(R), 그린(G), 블루(B) 서브 화소들 중 적어도 3개의 서브 화소들로 구성될 수 있다. 예를 들면, 기본 화소는 레드(R), 그린(G), 블루(B) 조합의 서브 화소들, 화이트(W), 레드(R), 그린(G) 조합의 서브 화소들, 블루(B), 화이트(W), 레드(R) 조합의 서브 화소들, 그린(G), 블루(B), 화이트(W) 조합의 서브 화소들로 구성되거나, 화이트(W), 레드(R), 그린(G), 블루(B) 조합의 서브 화소들로 구성될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시 패널(10)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성할 수 있다.
데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 다수의 데이터 라인들(14)에 공급할 수 있다.
게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 스캔 신호(Scan1, Scan2)와 발광 신호(또는 발광 제어신호)(EM)를 생성할 수 있다. 게이트 구동회로(13)는 스캔 구동부와 발광 신호 구동부를 포함할 수 있다. 스캔 구동부는 각 화소 행마다 연결된 적어도 하나 이상의 스캔 라인을 구동하기 위해 행 순차 방식으로 스캔 신호를 생성하여 스캔 라인들에 공급할 수 있다. 발광 신호 구동부는 각 화소 행마다 연결된 적어도 하나 이상의 발광 신호 라인을 구동하기 위해 행 순차 방식으로 발광 신호(EM)를 생성하여 발광 신호 라인들에 공급할 수 있다.
실시예에 따라, 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(10)의 비표시영역에 내장되어 형성될 수 있으나, 이에 제한되는 것은 아니다. 경우에 따라 게이트 구동회로(13)는 복수개를 포함할 수 있으며, 표시 패널(10)의 적어도 2개의 측면에 배치될 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로를 설명하기 위한 도면이다. 도 2는 도 1의 서브 화소(PXL)의 화소 회로의 일 예를 나타낸다.
도 2를 참조하면, 표시 패널(110)의 표시 영역(AA)에서 기판(SUB) 상에 배치된 서브픽셀(PXL)들 각각은, 발광 소자(OLED)와, 발광 소자(OLED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(Driving transistor)(DRT)의 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 스캔 트랜지스터(Scan transistor)(SCT)와, 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 데이터 전압(Vdata)이 입력되는 제1 노드(N1), 발광 소자(OLED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 고전위 공통 전압(Vdd)이 입력되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다.
발광 소자(OLED)는 애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 애노드 전극(AE)은 각 서브픽셀(SP)에 배치되는 픽셀 전극일 수 있으며, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 다수의 서브 화소(PXL)에 공통으로 배치되는 공통 전극일 수 있으며, 저전위 공통 전압(Vss)이 입력될 수 있다.
예를 들어, 애노드 전극(AE)은 픽셀 전극일 수 있고, 캐소드 전극(CE)은 공통 전극일 수 있다. 이와 반대로, 애노드 전극(AE)은 공통 전극일 수 있고, 캐소드 전극(CE)은 픽셀 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극(AE)은 픽셀 전극이고, 캐소드 전극(CE)은 공통 전극인 것으로 가정한다.
예를 들어, 발광 소자(OLED)는 유기발광 다이오드, 무기발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 발광 소자(OLED)가 유기발광 다이오드인 경우, 발광 소자(OLED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
스캔 트랜지스터(SCT)는, 게이트 라인(GL)을 통해 입력되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어된다. 스캔 트랜지스터(SCT)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이의 전기적 연결을 스위칭하기 위해 구성될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
각 서브 화소(PXL)은 도 2에 도시된 바와 같이 두 개의 트랜지스터(DRT, SCT)와 한 개의 캐패시터(Cst)를 포함하는 2T(Transistor)1C(Capacitor) 구조를 가질 수 있다. 실시예에 따라, 적어도 하나의 서브 화소는 하나 이상의 트랜지스터를 더 포함하거나, 하나 이상의 캐패시터를 더 포함할 수도 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
각 서브픽셀(SP) 내 회로 소자들(특히, 발광 소자(OLED))은 외부의 수분이나 산소 등에 취약하기 때문에, 외부의 수분이나 산소가 회로 소자들(특히 발광 소자(ED))로 침투하는 것을 방지하기 위한 봉지층(ENCAP)이 표시 패널(예를 들면, 도 1의 표시 패널(10))에 배치될 수 있다. 봉지층(ENCAP)은 발광 소자들(OLED)을 덮는 형태로 배치될 수 있다. 예를 들면, 봉지층(ENCAP)은 발광 소자들(OLED)을 완전히 덮는 형태로 배치될 수 있다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 적어도 일부의 단면을 나타내는 도면이다.
도 3을 참조하면, 기판(101) 상에 박막 트랜지스터(102, 104, 106, 108)와 유기 발광 소자(112, 114, 116)가 위치하고 있다.
실시예에서, 기판(101)은 유리 또는 플라스틱 기판일 수 있다. 플라스틱 기판인 경우, 폴리이미드 계열 또는 폴리 카보네이트 계열 물질이 사용되어 가요성(flexibility)을 가질 수 있다.
실시예에서, 박막 트랜지스터는 기판(101) 상에 반도체층(102), 게이트 절연막(103), 게이트 전극(104), 층간 절연막(105), 소스 및 드레인 전극(206, 208)이 순차적으로 배치된 형태일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 반도체층(102)은 폴리 실리콘(p-Si)으로 만들어질 수 있으며, 이 경우 소정의 영역이 불순물로 도핑될 수도 있다. 반도체층(102)은 아몰포스 실리콘(a-Si)으로 만들어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 만들어질 수도 있다. 다른 예로, 반도체층(102)은 산화물(oxide)로 만들어질 수도 있다. 반도체층(102)이 폴리 실리콘으로 형성될 경우 아몰포스 실리콘을 형성하고 이를 결정화시켜 폴리 실리콘으로 변화시키는데, 결정화 방법으로는 LTA(Lapid Thermal Annealing), MILC(Methal Induced Lateral Crystallization) 또는 SLS (Sequential Lateral Solidification) 등 다양한 방법이 적용될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 게이트 절연막(103)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 게이트 전극(104)은 다양한 도전성 물질, 예를 들면, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au), 또는 이들의 합금 등으로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 층간 절연막(105)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 층간 절연막(105)과 게이트 절연막(103)의 선택적 제거로 소스 및 드레인 영역이 노출되는 컨택홀이 형성될 수 있다.
실시예에서, 소스 및 드레인 전극(206, 208)은 컨택홀이 매립되도록 층간 절연막(105) 상에 게이트 전극(104)용 물질로 단일층 또는 다층의 형상으로 형성된다.
실시예에서, 박막트랜지스터 상에 보호막(107)이 위치할 수 있다. 보호막(107)은 박막트랜지스터를 보호하고 평탄화시킨다. 보호막(107)은 다양한 형태로 구성될 수 있는데, BCB(Benzocyclobutene) 또는 아크릴(Acryl) 등과 같은 유기 절연막, 또는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx)와 같은 무기 절연막으로 형성될 수도 있고, 단층으로 형성되거나 이중 혹은 다중 층으로 구성될 수도 있는 등 다양한 변형이 가능하며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 유기 발광 소자는 제1 전극(112), 유기발광층(114), 제2 전극(116)이 순차적으로 배치된다. 예를 들면, 유기 발광 소자는 보호막(107) 상에 형성된 제1 전극(112), 제1 전극(112) 상에 위치한 유기발광층(114) 및 유기발광층(114) 상에 위치한 제2 전극(116)으로 구성된다.
실시예에서, 제1 전극(112)은 컨택홀을 통해 구동 박막트랜지스터의 드레인 전극(108)과 전기적으로 연결된다. 이러한 제1 전극(112)은 반사율이 높은 불투명한 도전 물질로 만들어질 수 있다. 예를 들면, 제1 전극(112)은 은(Ag), 알루미늄(Al), 알루미늄나이트라이드(AlN), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 또는 이들 중 적어도 일부의 합금 등으로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 뱅크(110)는 발광 영역을 제외한 나머지 영역에 형성된다. 이에 따라, 뱅크(110)는 발광영역과 대응되는 제1 전극(112)을 노출시키는 뱅크홀을 가진다. 뱅크(110)는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx)와 같은 무기 절연 물질 또는 BCB, 아크릴계 수지 또는 이미드계 수지와 같은 유기 절연물질로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 유기발광층(114)이 뱅크(110)에 의해 노출된 제1 전극(112) 상에 위치한다. 유기발광층(114)은 발광층, 전자주입층, 전자수송층, 정공수송층, 및/또는 정공주입층 등을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 제2 전극(116)이 유기발광층(114) 상에 위치한다. 제2 전극(116)은 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 등과 같은 투명 도전성 물질 와 같은 투명한 도전 물질로 형성됨으로써 발광 유기발광층(114)에서 생성된 광을 제2 전극(116) 상부로 방출시킨다.
실시예에서, 상부 봉지(encapsulation)층(120)이 제2 전극(116) 상에 위치한다. 이때, 상부 봉지층(120)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 상부 봉지층(120)은, 발광 재료와 전극 재료의 산화를 방지하기 위하여, 외부으로부터의 산소 및 수분 침투를 막는다. 유기발광소자가 수분이나 산소에 노출되면, 발광 영역이 축소되는 화소 수축(pixel shrinkage) 현상이 나타나거나, 발광 영역 내 흑점(dark spot)이 생길 수 있다.
실시예에서, 배리어 필름(150)이 상부 봉지층(120) 상에 위치하여 유기발광소자를 포함하는 기판(101) 전체를 봉지한다. 배리어 필름(150)은 위상차 필름 또는 광등방성 필름일 수 있다. 배리어 필름이 광등방성 성질을 가지면, 배리어 필름에 입사된 입사된 광을 위상지연 없이 그대로 투과시킨다. 또한, 배리어 필름 상부 또는 하부면에는 유기막 또는 무기막이 더 위치할 수 있다. 무기막은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiOx)을 포함할 수 있다. 유기막은 아크릴계 수지, 에폭시계 수지, 폴리이미드 또는 폴리에틸렌 등의 폴리머 재질의 물질을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 배리어 필름 상부 또는 하부면에 형성되는 유기막 또는 무기막은 외부의 수분이나 산소의 침투를 차단하는 역할을 한다.
실시예에서, 접착층(140)이 배리어 필름(150)과 상부 봉지층(120) 사이에 위치할 수 있다. 접착층(140)은 상부 봉지층(120)과 배리어 필름(150)을 접착시킨다. 접착층(140)은 열 경화형 또는 자연 경화형의 접착제일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 접착층(140)은 B-PSA(Barrier pressure sensitive adhesive)와 같은 물질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
실시예에서, 기판(101) 하부에는 하부 접착층(160)과 하부 봉지층(170)이 순차적으로 형성될 수 있다. 하부 봉지층(170)은 폴리에틸렌 나프탈레이트(Polyethylene Naphthalate; PEN), 폴리에틸렌테레프탈레이트(Ployethylene Terephthalate; PET), 폴리에틸렌 에테르프탈레이트(polyethylene ether phthalate), 폴리카보네이트 (polycarbonate), 폴리아릴레이트(polyarylate), 폴리에테르이미드(polyether imide), 폴리에테르술폰산(polyether sulfonate), 폴리이미드(polyimide) 또는 폴리아크릴레이트(polyacrylate)에서 하나 이상의 유기 물질로 형성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 하부 봉지층(170)은 외부로부터 수분 또는 산소가 기판으로 침투하는 것을 방지하는 역할을 한다.
실시예에서, 하부 접착층(160)은 열 경화형 또는 자연 경화형의 접착제로 형성되며, 기판(101)과 하부 봉지층(170)을 접착시키는 역할을 한다. 예를 들어, 하부 접착층(160)은 OCA (Optical Cleared Adhesive) 등의 물질로 형성될 수 있다.
도 4는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 예를 나타내는 도면이다. 도 4는 본 명세서의 일 실시예에 따른 표시 장치에 포함되는 서브 화소의 등가 회로의 예를 나타낸다.
본 명세서의 실시예에 따른 표시 장치는 복수의 서브 화소, 예를 들어 도 1의 복수의 서브 화소(PXL)들이 각각 배치된 복수의 화소 행을 포함하는 화소 회로를 포함할 수 있다. 화소 회로는 프리 차징 구간, 이니셜 구간, 샘플링 구간 및 에미션 구간에서 동작할 수 있다. 예를 들어, 화소 회로에 포함되는 복수의 서브 화소 각각은 프리 차징 구간, 이니셜 구간, 샘플링 구간 및 에미션 구간에서 동작할 수 있다. 이하에서는 복수의 서브 화로 중 하나의 서브 화로를 보다 구체적으로 나타내겠으며, 설명의 편의를 위해 서브 화소 회로는 "화소 회로"로 지칭하겠으나 이러한 예에 본 실시예가 제한되지는 않는다.
도 4를 참조하면, 화소 회로는 6개의 TFT(Thin Film Transistor)(또는 트랜지스터), 1개의 커패시터(Cst) 및 발광 소자(ED)를 포함할 수 있다. 예를 들어, 화소 회로는 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 커패시터(Cst), 및 발광 소자(ED)를 포함할 수 있다. 6개의 TFT와 1개의 커패시터를 가지는 화소 회로는 6T1C의 화소 회로로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에서, 화소 회로는 복수의 커패시터를 포함할 수 있다. 예를 들면, 화소 회로는 커패시터(Cst) 및 추가 커패시터를 포함할 수 있다. 커패시터(Cst)는 스토리지 커패시터를 포함할 수 있다. 추가 커패시터는 추가적인 스토리지 커패시터로서 동작할 수 있으나 이에 제한되는 것은 아니고 보다 안정적인 화소 구동을 위한 구성 요소로서 동작할 수도 있다.
실시예에서, 화소 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 기준 전압(Vref) 및 데이터 전압(Vdata)이 공급될 수 있다. 고전위 전압(Vdd), 저전위 전압(Vss), 기준 전압(Vref)은 DC 전압(또는 직류 전압)이고, 데이터 전압(Vdata)은 AC 전압(또는 교류 전압)일 수 있다.
실시예에서, 화소 회로는 고전위 전압(Vdd)을 공급하는 고전위 전압 공급 라인(또는 제1 전압 공급 라인), 저전위 전압(Vss)을 공급하는 저전위 전압 공급 라인(또는 제2 전압 공급 라인), 기준 전압(Vref)을 공급하는 기준 전압 공급 라인, 및 데이터 전압(Vdata)을 공급하는 데이터 전압 공급 라인(또는 데이터 라인)과 연결될 수 있다. 고전위 전압(Vdd)은 제1 전압으로 지칭되고 저전위 전압(Vss)은 제1 전압 보다 작은 값을 가지는 제2 전압으로 지칭될 수 있으나 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서, 고전위 전압(Vdd)은 저전위 전압(Vss) 및 기준 전압(Vref)보다 높은 전압 값을 가질 수 있다. 저전위 전압(Vss)은 기준 전압(Vref)과 같거나 작을 수 있다. 데이터 전압(Vdata)은 특정 범위의 전압 값을 가질 수 있다. 예를 들어 데이터 전압(Vdata)는 0 내지 10V(volt) 사이의 값을 가질 수 있으나, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서, 화소 회로에는 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)가 제공(또는 입력)될 수 있다. 표시 패널은 n+1개의 화소 행(또는 행)과 k개의 화소 열(또는 열)로 구성되며, 행렬의 포인트 위치(예를 들면, 1번째 화소 행과 1번째 화소 열의 교차 포인트)에 대응하여 배치되는 화소 회로를 포함할 수 있다. 행렬 배치는 매트릭스 배치일 수 있으며, 배치의 구체적인 예는 도 1을 참고할 수 있다.
실시예에 따라, 적어도 일부의 화소 열에 배치되는 행의 수는 다른 일부의 화소 열에 배치되는 행의 수와 다를 수 있다. 예를 들면, 표시 패널이 다양한 형상으로 구현되는 경우 형상에 맞추어 화소 회로의 배치가 이루어질 수도 있다.
실시예에서, 표시 패널의 각각의 화소 행에는 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)가 제공될 수 있다. 예를 들어 1번째 화소 행에는 1번째 제1 스캔 신호와 1번째 제2 스캔 신호가 제공될 수 있다. 이러한 방식으로, n번째 화소 행에는 n번째 제1 스캔 신호와 n번째 제2 스캔 신호가 제공될 수 있다. 이에 따라 각 화소 행에는 매칭(또는 매핑 또는 대응)되는 제1 스캔 신호의 제공 라인과 제2 스캔 신호의 제공 라인이 존재할 수 있다. 예를 들어 n번째 화소 행에는 n번째 제1 스캔 신호(Scan1(n))를 제공하는 제1 스캔 라인과 n번째 제2 스캔 신호(Scan2(n))를 제공하는 제2 스캔 라인이 매칭될 수 있다.
실시예에서, 표시 패널 각각의 화소 행에는 주변 화소 행에 대응하는 스캔 신호들 중 적어도 하나가 제공될 수 있다. 예를 들어, n번째 화소 행에 n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))가 제공될 수 있다. n번째 화소 행에 n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))를 공급하는 스캔 라인은 제3 스캔 라인에 대응할 수 있다. 제3 스캔 라인은 n-1번째 화소 행의 제2 스캔 신호를 공급하는 라인으로부터 분기된 것일 수 있다. 그러나 이에 제한되는 것은 아니고 별도의 라인으로 설계될 수도 있다.
이하에서는 설명의 편의를 위해 n번째 화소 행에 배치된 하나의 서브 픽셀을 기준으로 화소 회로의 구성과 신호 흐름을 설명하겠다. 본 명세서에서 설명하는 화소 회로 및 그 동작에 대해서는 표시 장치에 포함되는 화소 회로의 적어도 일부 각각에 대응할 수 있다.
실시예에 따라, n-1번째 화소 행은 이전 화소 행으로 지칭될 수 있다. 일 예로, n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))은 이전 화소 행의 제2 스캔 신호로 지칭될 수 있으나, 이러한 용어에 제한되는 것은 아니다.
실시예에서, 화소 회로는 n번째 화소 행의 발광 신호(EM(n))를 제공하는 라인과 연결될 수 있다. n번째 화소 행의 발광 신호(EM(n))가 공급되는 라인은 발광 신호 라인일 수 있다.
실시예에서, 구동 TFT(DT)는 발광 소자(OLED)를 구동하기 위한 트랜지스터로서, 구동 트랜지스터로 지칭될 수 있다. 구동 TFT(DT)의 제1 전극은 고전위 전압 공급 라인(또는 제1 전압 공급 라인)에 연결될 수 있다. 구동 TFT(DT)의 제2 전극은 제3 노드(n3)에 연결될 수 있다. 구동 TFT(DT)의 게이트 전극은 제2 노드(n2)에 연결될 수 있다. 구동 TFT(DT)는 제2 노드(n2)의 전압에 따라 턴-온(turn-on) 또는 턴-오프(turn-off)되고 턴-온 시 고전위 전압 공급 라인에 의해 공급되는 고전위 전압(Vdd)을 제3 노드(n3)에 공급할 수 있다.
구동 TFT(DT)의 제1 전극 또는 제2 전극은 소스 전극 또는 드레인 전극에 대응할 수 있다. 예를 들어, 제1 전극은 소스 전극에 대응하고 제2 전극은 드레인 전극에 대응할 수 있다. 다른 예를 들면, 제2 전극은 소스 전극에 대응하고 제1 전극은 드레인 전극에 대응할 수 있다.
실시예에서, 커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 구동 TFT(DT)와 연결되는 제1 전극은 제2 노드(n2)에 연결될 수 있다. 커패시터(Cst)의 제1 TFT(T1)과 연결되는 제2 전극은 제1 노드(n1)에 연결될 수 있다. 다른 예를 들면, 커패시터(Cst)의 제1 전극은 구동 TFT(DT)의 게이트 전극과 연결될 수 있다. 커패시터(Cst)의 제2 전극은 제1 TFT(T1)와 연결될 수 있다.
실시예에서, 커패시터(Cst)는 스토리지 커패시터를 포함할 수 있다. 스토리지 커패시터는 한 프레임 동안 일정 전압을 유지해주기 위해 전기 에너지(예를 들면, 전하, 데이터 전압)를 충전하는 구성일 수 있다. 일 예로, 커패시터(Cst)는 화소 회로의 구동 과정에서 제1 TFT(T1)를 통해 데이터 전압의 입력이 멈추는 경우 저장된 전기 에너지를 구동 TFT(DT)에 제공하여, 한 프레임 동안 구동 TFT(DT)의 구동이 유지되도록 할 수 있다.
실시예에서, 캐패시터(Cst)는, 내부 캐패시터(Internal Capacitor)인 기생 캐패시터로 구성될 수 있다. 그러나, 이에 제한되는 것은 아니고 구동 TFT(DT)의 외부에 배치되는 외부 캐패시터(External Capacitor)일 수도 있다.
실시예에서, 제1 TFT(T1)의 제1 전극은 데이터 전압(Vdata)를 제공하는 데이터 전압 공급 라인(또는 데이터 라인)과 연결될 수 있다. 제1 TFT(T1)의 제2 전극은 커패시터(Cst) 및 제5 TFT(T5) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제1 TFT(T1)의 제2 전극은 커패시터(Cst)와 연결되고, 제5 TFT(T5)의 제1 전극과 연결될 수 있다. 다른 예를 들면, 제1 TFT(T1)는 제1 노드(n1)와 연결될 수 있다. 이러한 겨우 제1 TFT(T1)는 제1 노드(n1)에 연결된 다른 구성, 예를 들어 커패시터(Cst)와 연결될 수 있다. 실시예에 따라, 제1 TFT(T1)는 제1 트랜지스터로 지칭될 수 있으나 이러한 용어에 제한되는 것은 아니다.
다른 실시예에서, 제1 TFT(T1)의 제2 전극은 데이터 전압(Vdata)를 제공하는 데이터 전압 공급 라인과 연결될 수 있다. 제1 TFT(T1)의 제1 전극은 커패시터(Cst) 및 제5 TFT(T5) 중 적어도 하나와 연결될 수 있다.
실시예에서, 제1 TFT(T1)의 제1 전극 및 제2 전극은 소스 전극 또는 드레인 전극에 대응할 수 있다. 예를 들어 제1 전극은 소스 전극에 대응하고 제2 전극은 드레인 전극에 대응할 수 있다. 또는 제1 전극은 드레인 전극에 대응하고 제2 전극은 소스 전극에 대응할 수 있다. 후술하는 TFT(예를 들면, 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 및/또는 제5 TFT(T5))의 제1 전극 또는 제2 전극도 마찬가지로 소스 전극 또는 드레인 전극에 대응할 수 있다.
실시예에서, 제1 TFT(T1)의 게이트 전극은 n번째 화소 행의 제1 스캔 신호(Scan1(n))를 제공하는 제1 스캔 라인과 연결될 수 있다. 제1 스캔 라인을 통해 제1 TFT(T1)의 게이트 전극에 n번째 화소 행의 제1 스캔 신호(Scan1(n))가 제공될 수 있다. 이에 따라 제1 TFT(T1)에는 n번째 화소 행의 제1 스캔 신호(Scan1(n))가 입력될 수 있다. 제1 스캔 라인을 통해 제공되는 n번째 화소행의 제1 스캔 신호(Scan1(n))는 "제1 스캔 신호" 또는 "n번째 제1 스캔 신호"로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에서, 제1 TFT(T1)는 제1 스캔 신호(Scan1(n))에 따라 턴-온 또는 턴-오프될 수 있다. 제1 TFT(T1)는 턴-온 시 제1 노드(n1)와 데이터 전압 공급 라인 사이를 연결할 수 있다. 이러한 경우 데이터 전압 공급 라인을 통해 데이터 전압(Vdata)이 제1 노드(n1)로 제공될 수 있다.
실시예에서, 제2 TFT(T2)는 제2 노드(n2) 및/또는 제3 노드(n3)와 연결될 수 있다. 일 실시예에서, 제2 TFT(T2)의 제1 전극은 제2 노드(n2)와 연결될 수 있다. 제2 TFT(T2)의 제1 전극은 구동 TFT(DT)의 게이트 전극 및 커패시터(Cst) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제2 TFT(T2)의 제1 전극은 구동 TFT(DT)의 게이트 전극 및 커패시터(Cst)와 연결될 수 있다. 제2 TFT(T2)의 제2 전극은 제3 노드(n3)와 연결될 수 있다. 제2 TFT(T2)의 제2 전극은 제3 TFT(T3) 및 구동 TFT(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제2 TFT(T2)의 제2 전극은 제3 TFT(T3)의 제1 전극 및 구동 TFT(DT)의 제2 전극과 연결될 수 있다.
실시예에서, 제2 TFT(T2)의 게이트 전극은 n번째 화소행의 제2 스캔 신호(Scan2(n))를 제공하는 제2 스캔 라인과 연결될 수 있다. 제2 스캔 라인을 통해 제공되는 n번째 화소행의 제2 스캔 신호(Scan2(n))는 "제2 스캔 신호" 또는 "n번째 제2 스캔 신호"로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에서, 제2 TFT(T2)는 제2 노드(n2)와 제3 노드(n3) 사이에 연결될 수 있다. 제2 TFT(T2)에는 n번째 화소 행의 제2 스캔 신호(Scan2(n))가 입력될 수 있다. 제2 TFT(T2)는 n번째 화소 행의 제2 스캔 신호(Scan2(n))에 따라 턴-온 또는 턴-오프될 수 있다. 제2 TFT(T2)는 턴-온 시 제2 노드(n2)와 제3 노드(n3) 사이를 연결할 수 있다. 제2 TFT(T2)는 제2 트랜지스터로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에서, 제2 TFT(T2)는 복수의 서브 트랜지스터를 포함할 수 있다. 이러한 경우 제2 TFT(T2)는 멀티 트랜지스터, 더블 트랜지스터, 또는 듀얼 트랜지스터로 지칭될 수 있다. 다른 실시예에서, 제2 TFT(T2)는 복수의 게이트 전극을 포함할 수 있다. 이러한 경우 제2 TFT(T2)는 멀티 게이트 트랜지스터, 더블 게이트 트랜지스터, 또는 듀얼 게이트 트랜지스터로 지칭될 수 있다.
제2 TFT(T2)가 복수의 서브 트랜지스터 또는 복수의 게이트 전극을 포함하는 경우, 제2 TFT(T2)에서 누설되는 전류, 예를 들어 제2 노드(n2)와 기준 전압 공급 라인(33) 사이의 누설 전류가 효과적으로 감소될 수 있다.
실시예에서, 제3 TFT(T3)는 제3 노드(n3)와 제4 노드(n4) 사이에 연결될 수 있다. 제3 TFT(T3)의 제1 전극은 제3 노드(n3)와 연결되고, 제2 전극은 제4 노드(n4)와 연결될 수 있다. 제3 TFT(T3)의 제1 전극은 제2 TFT(T2) 및 구동 TFT(DT) 중 적어도 하나와 연결될 수 있다. 예를 들어 제3 TFT(T3)의 제1 전극은 제2 TFT(T2)의 제2 전극 및 구동 TFT(DT)의 제2 전극과 연결될 수 있다. 제3 TFT(T3)의 제2 전극은 제4 TFT(T4) 및 발광 소자(ED) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제3 TFT(T3)의 제2 전극은 제4 TFT(T4)의 제2 전극 및 발광 소자(ED)와 연결될 수 있다.
실시예에서, 제3 TFT(T3)의 게이트 전극은 n번째 화소행의 발광 신호(EM(n))를 제공하는 발광 신호 라인과 연결될 수 있다. 제3 TFT(T3)의 게이트 전극에는 n번째 화소행의 발광 신호가 제공될 수 있다. 제3 TFT(T3)는 발광 신호를 입력받을 수 있다. 제3 TFT(T3)는 발광 신호 라인을 통해 제공되는 n번째 발광 신호(EM(n))에 따라 턴-온 또는 턴-오프될 수 있다. 제3 TFT(T3)는 턴-온 시 제3 노드(n3)와 제4 노드(n4) 사이를 연결할 수 있다. 제3 TFT(T3)는 제3 트랜지스터로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에서, 제4 TFT(T4)는 제5 노드(n5)와 연결될 수 있다. 제4 TFT(T4)의 제1 전극은 제5 노드(n5)와 연결될 수 있다. 제4 TFT(T4)의 제1 전극은 제5 TFT(T5) 및 기준 전압 공급 라인 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4 TFT(T4)의 제1 전극은 제5 TFT(T5)의 제2 전극 및 기준 전압 공급 라인과 연결될 수 있다. 여기서, 기준 전압 공급 라인은 기준 전압(Vref)을 제공하는 라인을 포함할 수 있다.
실시예에서, 제4 TFT(T4)는 제4 노드(n4)와 연결될 수 있다. 제4 TFT(T4)의 제2 전극은 제4 노드(n4)와 연결될 수 있다. 제4 TFT(T4)의 제2 전극은 제3 TFT(T3) 및 발광 소자(ED) 중 적어도 하나와 연결될 수 있다. 예를 들어, 제4 TFT(T4)의 제2 전극은 제3 TFT(T3)의 제2 전극 및 발광 소자(ED)와 연결될 수 있다.
실시예에서, 제4 TFT(T4)의 게이트 전극은 n-1번째 화소행(또는 이전 화소 행)의 제2 스캔 신호(Scan2(n-1))를 제공하는 제3 스캔 라인과 연결될 수 있다. 제4 TFT(T4)는 제3 스캔 라인을 통해 제공되는 n-1번째 화소행의 제2 스캔 신호(Scan2(n-1))에 따라 턴-온 또는 턴-오프될 수 있다. n-1번째 화소행의 제2 스캔 신호(Scan2(n-1))는 n-1번째 제2 스캔 신호로 지칭될 수 있으나 이에 제한되지는 않는다. 제4 TFT(T4)는 제4 트랜지스터로 지칭될 수 있으나 이러한 용어에 제한되지는 않는다.
실시예에서, 제4 TFT(T4)는 턴-온 시 제4 노드(n4)와 제5 노드(n5) 사이를 연결할 수 있다. 예를 들어, 제4 TFT(T4)는 턴-온 시 제4 노드(n4)와 제5 노드(n5) 사이를 연결함으로써 제4 노드(n4)를 기준 전압(Vref)으로 차징(charging)할 수 있다. 제4 노드(n4)가 기준 전압(Vref)으로 차징되는 구간은 화소 회로의 프리 차징 구간에 해당할 수 있다. 이와 관련된 보다 구체적인 예는 도 6을 참고할 수 있다.
제4 노드(n4)의 차징 후 n번째 제2 스캔 신호(Scan2(n))가 제공될 수 있다. 이러한 경우 제2 TFT(T2)가 턴-온되어 화소 회로의 이니셜 동작을 수행할 수 있다. 제2 TFT(T2)가 턴-온되어 화소 회로의 이니셜 동작이 수행되는 구간은 이니셜 구간에 해당할 수 있다. 이와 관련된 보다 구체적인 예는 도 7을 참고할 수 있다.
이와 같이 제4 노드(n4)가 기준 전압(Vref)로 차징되는 경우 제2 TFT(T2)가 턴-온되더라도 발광 소자(ED)의 제4 노드(n4)에 연결되는 전극, 예를 들어 애노드 전극의 전압이 상승하는 효과가 저감될 수 있다. 애노드 전극의 전압 상승이 저감됨에 따라 이니셜 구간에서 과도하게 전압이 상승하는 이니셜 피크(initial peak) 현상의 발생이 저감될 수 있다. 이니셜 피크를 저감함으로써 표시 패널의 가장자리(또는 엣지)와 중앙(또는 센터)에서의 휘도 불균형, 예를 들어 블랙(black) 뜸 현상을 개선하고, 휘도의 균일성(uniformity)를 향상시킬 수 있다.
실시예에서, 제5 TFT(T5)는 제1 노드(n1)와 연결될 수 있다. 제5 TFT(T5)의 제1 전극은 제1 노드(n1)와 연결될 수 있다. 제5 TFT(T5)의 제1 전극은 커패시터(Cst) 및 제1 TFT(T1) 중 적어도 하나와 연결될 수 있다. 예를 들어 제5 TFT(T5)의 제1 전극은 커패시터(Cst)와 연결되고, 제1 TFT(T1)의 제2 전극과 연결될 수 있다. 제5 TFT(T5)의 제2 전극은 제5 노드(n5)와 연결될 수 있다. 제5 TFT(T5)의 제2 전극은 제4 TFT(T4) 및 기준 전압 공급 라인 중 적어도 하나와 연결될 수 있다. 예를 들어, 제5 TFT(T5)의 제2 전극은 제4 TFT(T4) 및 기준 전압 공급 라인과 연결될 수 있다.
실시예에서, 제5 TFT(T5)의 게이트 전극은 n번째 화소 행의 발광 신호(EM(n))를 제공하는 발광 신호 라인과 연결될 수 있다. 제5 TFT(T5)는 발광 신호를 입력받을 수 있다. 제5 TFT(T5)는 발광 신호 라인을 통해 입력되는 n번째 화소 행의 발광 신호(EM(n))에 따라 턴-온 또는 턴-오프될 수 있다. 제5 TFT(T5)는 턴-온 시 제1 노드(n1)와 제5 노드(n5) 사이를 연결할 수 있다. 제5 TFT(T5)가 턴-온되는 경우, 제1 노드(n1)는 기준 전압(Vref)으로 차징될 수 있다.
실시예에서, 발광 소자(ED)는 제4 노드(n4)와 저전위 전압 공급 라인 사이에 연결될 수 있다. 예를 들어, 발광 소자(ED)의 애노드 전극은 제4 노드(n4)에 연결되고, 발광 소자(ED)의 캐소드 전극은 저전위 전압 공급 라인(또는 제2 전압 공급 라인)에 연결될 수 있다. 여기서, 저전위 전압 공급 라인은 저전위 전압(Vss)을 공급하는 라인일 수 있다. 저전위 전압(Vss) 앞서 설명한 고전위 전압(Vdd) 보다 작은 전압일 수 있다. 예를 들어, 저전위 전압 공급 라인을 통해 공급되는 전압은 그라운드 전압을 포함할 수 있다. 저전위 전압(Vss)와 고전위 전압(Vdd) 각각은 미리 설정될 수 있다.
실시예에서, 발광 소자(ED)는 제4 노드(n4)에서 제4 TFT(T4)및 제3 TFT(T3)와 연결될 수 있다.
실시예에 따라 고전위 전압(Vdd)은 제1 전압으로 지칭되고 저전위 전압(Vss)은 제2 전압으로 지칭될 수 있다. 고전위 전압 공급 라인은 제1 전압 공급 라인으로 지칭되고, 저전위 전압 공급 라인은 제2 전압 공급 라인으로 지칭될 수 있다. 이러한 경우, 제1 전압 공급 라인에 의해 공급되는 전압은 제2 전압 공급 라인에 의해 공급되는 전압 보다 더 클 수 있다.
실시예에서, 발광 소자(ED)의 제1 전극, 예를 들어 애노드 전극은 제3 TFT(T3) 및 제4 TFT(T4)와 연결될 수 있다. 발광 소자(ED)의 타측은 저전위 전압 공급 라인과 연결될 수 있다.
실시예에서, 발광 소자(ED)는 유기발광 다이오드, 무기발광 다이오드, 및 퀀텀닷 발광 소자 중 적어도 하나를 포함할 수 있다. 발광 소자(ED)가 유기발광 다이오드인 경우, 발광 소자(ED)의 발광층은 유기물이 포함된 유기 발광층을 포함할 수 있다.
본 명세서의 실시예에서 화소 회로에 포함되는 TFT들은 p 타입 트랜지스터일 수 있다. 예를 들면, 화소 회로에 포함되는 구동 TFT, 제1TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 및 제6 TFT(T6) 각각은 p 타입 트랜지스터일 수 있다. 다만, 이에 제한되는 것은 아니며 실시예에 따라 적어도 하나의 TFT는 n 타입 트랜지스터로 구현될 수 있다.
p 타입 TFT의 경우, 각 구동 신호의 로우 레벨 전압은 TFT를 턴-온시키는 게이트-온 전압일 수 있고, 각 구동신호의 하이 레벨 전압은 TFT들을 턴-오프시키는 게이트-오프 전압일 수 있다. n 타입 TFT의 경우, 각 구동 신호의 로우 레벨 전압은 TFT를 턴-오프시키는 게이트-오프 전압일 수 있고, 각 구동신호의 하이 레벨 전압은 TFT들을 턴-온시키는 게이트-온 전압일 수 있다.
여기서 로우 레벨 전압은 하이 레벨보다 낮은 미리 지정된 전압 (또는 미리 설정된 전압)에 대응할 수 있다. 하이 레벨 전압은 로우 레벨 전압보다 높은 미리 지정된 전압 (또는 미리 설정된 전압)에 대응할 수 있다.
본 명세서의 실시예에 따라 로우 레벨 전압은 제1 전압일 수 있고, 하이 레벨 전압은 제2 전압일 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 이러한 경우 제1 전압은 제2 전압보다 낮은 값일 수 있다.
실시예에서, 표시 장치의 화소 회로는 프리 차징 구간, 이니셜 구간(또는 초기화 구간), 샘플링 구간, 및 에미션 구간에서 동작할 수 있다. 위 구간들에 대해서는 이하 도 5 내지 도 9를 통해 구체적으로 설명하겠다.
실시예에 따라, 화소 회로는 홀딩(Holding) 구간에서 동작할 수 있다. 홀딩 구간은 화소 회로의 구동이 특정 시간 동안 멈추어 유지되는 구간일 수 있다.
도 5는 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로와 관련된 신호의 타이밍을 나타내는 도면이다. 도 5는 도 4의 화소 회로에 입력(또는 제공)되는 신호 및 입력되는 신호의 상태에 따른 화소 회로의 구동 구간을 설명하기 위한 도면이다.
도 5를 참조하면, 수평 기간(HT, Horizontal Time)은 하나의 화소 행이 1회 온오프(on-off)되는 시간 구간일 수 있다. 만약 표시 패널이 5개의 화소 행을 포함하는 경우, 표시 패널이 1회 온오프되는 시간은 5개의 화소 행이 모두 1회 온오프되는 시간 구간, 예를 들면, 5HT에 대응할 수 있다. 실시예에 따라 표시 패널이 1회 온오프되는 시간은 1 프레임(1 Frame)일 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 도 5는 n번째 화소 행에 배치되는 화소 회로의 구동 타이밍을 설명하기 위한 것으로, 이하 설명하는 내용은 n번째 화소 행에 배치되는 화소 회로에 대한 것이다.
실시예에서, 화소 회로의 구동 구간은 프리 차징 구간(501), 이니셜 구간(502), 샘플링 구간(503), 및 에미션 구간(또는 발광 구간)(504)을 포함할 수 있다. 프리 차징 구간(501), 이니셜 구간(502), 샘플링 구간(503) 및 에미션 구간(504) 각각은 순차적인 구동 구간일 수 있다. 예를 들어, 프리 차징 구간(501)이 지난 후에 이니셜 구간(502)이 나올 수 있다. 이니셜 구간(502)이 지난 후에 샘플링 구간(503)이 나올 수 있다. 샘플링 구간(503)이 지난 후에 에미션 구간(504)이 나올 수 있다. 실시예에 따라, 샘플링 구간(502)과 에미션 구간(504) 사이에는 홀딩 구간이 존재할 수 있으나 이러한 예에 본 명세서의 실시예가 제한되지는 않는다.
실시예에서, 프리 차징 구간(501)은 화소 회로의 특정 노드를 기준 전압(Vref)로 차징하는 구간을 포함할 수 있다. 일 예로, 프리 차징 구간(501)에서 화소 회로의 제1 노드(n1)와 제4 노드(n4)가 기준 전압(Vref)로 차징될 수 있다.
실시예에서, 화소 회로에 입력되는 신호들은 하이 레벨(또는 하이 레벨 전압) 또는 로우 레벨(또는 로우 레벨 전압)을 가질 수 있다. 하이 레벨과 로우 레벨 각각은 미리 지정된 신호 값(또는 특정 전압 값)을 가질 수 있다.
일 실시예에서, 로우 레벨은 하이 레벨보다 작은 전압 값일 수 있다. 로우 레벨은 p타입 TFT를 턴-온 또는 n타입 TFT를 턴-오프 시킬 수 있는 값의 범위에 속하는 전압일 수 있다. 예를 들어, 로우 레벨은 -8V 내지 -12V 범위 내에 해당하는 전압을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 하이 레벨은 p타입 TFT를 턴-오프 또는 n타입 TFT를 턴-온 시킬 수 있는 전압 값 범위에 속하는 것일 수 있다. 예를 들어, 하이 레벨은 6V 내지 16V 범위 내에 해당하는 전압을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되는 것은 아니다.
실시예에서, 제1 스캔 신호의 펄스 폭(pulse width)은 제2 스캔 신호의 펄스 폭보다 좁을 수 있다. 다른 실시예에서, 제1 스캔 신호의 펄스 폭은 제2 스캔 신호의 펄스 폭과 같거나 넓을 수 있다.
실시예에서, 프리 차징 구간(501)에서 n번째 화소 행의 제1 스캔 신호(Scan1(n)) 및 n번째 화소 행의 제2 스캔 신호(Scan2(n))는 하이 레벨로 입력되고, n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1)), n-1번째 화소 행의 발광 신호(EM(n-1)) 및 n번째 화소 행의 발광 신호(EM(n))는 로우 레벨로 입력될 수 있다.
실시예에서, n-1번째 화소 행의 발광 신호(EM(n-1))는 프리 차징 구간(502)에서 로우 레벨로 입력되다가 하이 레벨로 변경될 수 있다. 예를 들어, n-1번째 화소 행의 발광 신호(EM(n-1))는 프리 차징 구간(502)의 시작 시점에는 로우 레벨로 입력되다가, 중간의 미리 지정된 시점에서 하이 레벨로 변경될 수 있다. n-1번째 화소 행의 발광 신호(EM(n-1))가 로우 레벨에서 하이 레벨로 변경되는 시점은 수평 주기(HT)의 종료 시점에 대응할 수 있다. 예를 들어, n-1번째 화소 행의 발광 신호(EM(n-1))는 프리 차징 구간(501)의 진행 중 하나의 수평 주기가 종료되는 시점에 대응하여 하이 레벨로 변경될 수 있다.
실시예에서, 이니셜 구간(502)은 데이터 전압(Vdata)을 공급하기 전에 수행될 수 있다. 이니셜 구간(502)에서, n번째 화소 행의 제1 스캔 신호(Scan1(n)) 및 n-1번째 화소 행의 발광 신호(EM(n-1))는 하이 레벨 전압으로 입력될 수 있다. n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1)), n번째 화소 행의 제2 스캔 신호(Scan2(n)) 및 n번째 화소 행의 발광 신호(EM(n))는 로우 레벨 전압으로 입력될 수 있다.
실시예에서, 이니셜 구간(502)은 n번째 화소 행의 제2 스캔 신호(Scan2(n-1))의 폴링 타임(falling time)에 시작될 수 있다. 예를 들어, 이니셜 구간(502)은 n번째 화소 행의 제2 스캔 신호(Scan2(n-1))가 하이 레벨에서 로우 레벨로 변경됨에 기초하여 시작될 수 있다. 폴링 타임은 신호가 하이 레벨 전압에서 로우 레벨 전압으로 바뀌는 시점일 수 있다.
실시예에서, 이니셜 구간(502)이 종료되는 시점 또는 n-1번째 화소 행의 수평 구간(HT)가 종료되는 시점과 n번째 화소 행의 발광 신호(EM(n))의 라이징 타임(rising time)은 대응할 수 있다. 여기서, 라이징 타임은 신호가 로우 레벨에서 하이 레벨로 바뀌는 시점에 대응할 수 있다.
실시예에서, 샘플링 구간(503)은 화소 회로에 데이터 전압(Vdata)이 공급되는 동안에 수행될 수 있다. 예를 들어, 데이터 전압(Vdata)은 수평 주기(HT) 마다 서로 다른 화소 열에 공급될 수 있다. 이러한 경우 도 5의 샘플링 구간(503)은 화소 회로가 배치된 열에 데이터 전압(Vdata)이 공급되는 수평 주기(HT)에 대응하여 수행될 수 있다.
실시예에서, 샘플링 구간(503)에서, n번째 화소 행의 제1 스캔 신호(Scan1(n))는 하이 레벨 및/또는 로우 레벨로 입력될 수 있다. 예를 들어, 샘플링 구간(503)의 시작 시점에서 n번째 화소 행의 제1 스캔 신호(Scan1(n))는 하이 레벨로 입력될 수 있다. 샘플링 구간(503) 내에서 소정 시간이 지난 후 n번째 화소 행의 제1 스캔 신호(Scan1(n))는 로우 레벨로 변경될 수 있다. 샘플링 구간(503) 내에서 n번째 화소 행의 제1 스캔 신호(Scan1(n))는 미리 지정된 시간 구간 동안 로우 레벨로 입력되다가 다시 하이 레벨로 변경될 수 있다.
샘플링 구간(503)에서, n번째 화소 행의 제2 스캔 신호(Scan2(n))는 로우 레벨로 입력될 수 있다. n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))는 로우 레벨로 입력될 수 있다. n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))는 로우 레벨로 입력되다가 특정 시간이 지난 후 하이 레벨로 입력될 수 있다. n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))가 하이 레벨로 변경되면 샘플링 구간(503)이 종료되는 시점까지 유지될 수 있다. n-1번째 화소 행의 발광 신호(EM(n-1))와 n번째 화소 행의 발광 신호(EM(n))는 하이 레벨로 입력될 수 있다.
실시예에서, 샘플링 구간(503)은 n번째 화소 행의 발광 신호(EM(n))의 라이징 타임에 대응하여 시작될 수 있다. 예를 들어, 샘플링 구간(503)은 n번째 화소 행의 발광 신호(EM(n))가 로우 레벨에서 하이 레벨로 변경됨에 기초하여 시작될 수 있다. 샘플링 구간(503)은 n번째 화소 행의 제2 스캔 신호(Scan2(n))의 라이징 타임에 대응하여 종료될 수 있다. 예를 들어, 샘플링 구간(503)은 n번째 화소 행의 제2 스캔 신호(Scan2(n))가 로우 레벨에서 하이 레벨로 변경됨에 기초하여 종료될 수 있다.
실시예에서, 에미션 구간(504)은 샘플링 구간(503) 후에 수행될 수 있다. 에미션 구간(504)에서 n번째 화소 행의 제1 스캔 신호(Scan1(n)), n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1)) 및 n번째 화소 행의 제2 스캔 신호(Scan2(n))는 하이 레벨로 입력될 수 있다. n번째 화소 행의 발광 신호(EM(n)) 및 n-1번째 화소 행의 발광 신호(EM(n-1))는 로우 레벨로 입력될 수 있다.
실시예에서, 샘플링 구간(503)과 에미션 구간(504)사이에 홀딩 구간이 존재할 수 있다. 홀딩 구간은 n번째 화소 행의 제2 스캔 신호(Scan2(n))의 라이징 타임에 대응하여 시작될 수 있다. 예를 들어, 홀딩 구간 n번째 화소 행의 제2 스캔 신호(Scan2(n))가 로우 레벨에서 하이 레벨로 변경되는 시점부터 시작될 수 있다. 홀딩 구간은 n번째 화소 행의 발광 신호(EM(n))의 폴링 타임에 대응하여 종료될 수 있다. 예를 들어, 홀딩 구간은 n번째 화소 행의 발광 신호(EM(n))가 하이 레벨에서 로우 레벨로 변경되는 시점에 종료될 수 있다.
실시예에 의하면, 홀딩 구간에는 화소 회로의 동작에 변화가 없을 수 있다. 예를 들어 홀딩 구간에는 화소 회로에 전압이 입력되지 않고 잠시 멈춘 것과 같은, 샘플링 구간(503)의 종료 시점 또는 홀딩 구간의 시작 시점의 상태가 일정하게 유지될 수 있다.
실시예에서, 도 5의 실선 펄스는 신호가 입력되는 예를 나타내고, 점선 펄스는 화소 회로에 입력되는 과정에서 신호의 딜레이가 발생되는 예를 나타낸다. 일 예로, 게이트 구동회로는 도 5의 실선 펄스와 같은 형태로 신호들, 예를 들어 제1 스캔 신호(Scanl(n)), 제2 스캔 신호(S2(n-1), S2(n)) 및 발광 신호(EM(n-1), EM(n))를 화소 회로에게 제공하지만 이러한 신호들의 제공 과정에서 딜레이가 발생할 수 있다. 이에 따라 화소 회로에는 점선 펄스와 같은 형태로 신호들이 입력될 수 있다. 이는 화소 회로의 구동과 관련된 오차 범위로 볼 수 있으며, 이와 관련된 내용은 본 명세서의 실시예의 범주에 포함된다고 볼 수 있다. 예를 들어 신호가 로우 레벨 전압에서 하이 레벨 전압으로 변경되는 동안 딜레이가 발생하여 점선과 같은 형태로 신호가 나타나더라도 본 실시예의 범주에 포함될 수 있다.
프리 차징 구간(501), 이니셜 구간(502), 샘플링 구간(503) 및 에미션 구간(504)과 관련된 보다 구체적인 내용은 후술되는 도 6 내지 도 9를 참고할 수 있다. 이하 도면에서는 상술한 내용과 중복되는 내용이 생략될 수 있다.
도 6은 본 명세서의 일 실시예에 따른 표시 장치의 프리 차징 구간에서 화소 회로의 구동을 설명하기 위한 도면이다. 예를 들어 도 6은 도 5의 프리 차징 구간(501)에서 화소 회로의 동작을 타낸다.
도 6을 참조하면, 프리 차징 구간에서 제4 TFT(T4)는 턴-온될 수 있다. 제4 TFT(T4)가 턴-온됨에 기초하여 제4 노드(n4)는 기준 전압(Vref)으로 차징(또는 프리 차징)될 수 있다. 제4 노드(n4)에는 발광 소자(ED)의 애노드 전극이 연결될 수 있는데, 이러한 경우 발광 소자(ED)의 애노드 전극은 기준 전압(Vref)으로 차징될 수 있다.
실시예에 따라, 프리 차징 구간에서 제3 TFT(T3) 및/또는 제5 TFT(T5)는 턴-온될 수 있다. 제3 TFT(T3)가 턴-온됨에 기초하여 제3 노드(n3)는 기준 전압(Vref)으로 차징될 수 있다. 제5 TFT(T5)가 턴-온됨에 기초하여 제1 노드(n1)는 기준 전압(Vref)으로 차징될 수 있다.
실시예에서, 제3 TFT(T3)의 게이트 전극 및 제5 TFT(T5)의 게이트 전극은 n번째 화소 행의 발광 신호(EM(n))를 입력받을 수 있다. 이러한 경우 프리 차징 구간에서 제3 TFT(T3) 및 제5 TFT(T5)는 턴-온될 수 있다. 예를 들어, 제3 TFT(T3)는 제5 TFT(T5)가 턴-온 되면서 함께 턴-온될 수 있다.
실시예에서, 제3 TFT(T3), 제4 TFT(T4) 및 제5 TFT(T5)는 p 타입 트랜지스터를 포함할 수 있다. 제4 TFT(T4)는 n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))가 로우 레벨로 입력됨에 대응하여 턴-온될 수 있다. 제5 TFT(T5)는 n번째 화소 행의 발광 신호(EM(n))가 로우 레벨로 입력됨에 대응하여 턴-온될 수 있다. 제3 TFT(T3)는 n번째 화소 행의 발광 신호(EM(n))가 로우 레벨로 입력됨에 대응하여 턴-온될 수 있다.
다른 실시예에서, 제4 TFT(T4)는 n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))를 입력받고, 제3 TFT(T3)의 게이트 전극 및 제5 TFT(T5)의 게이트 전극은 n번째 화소 행의 발광 신호(EM(n))와는 다른 신호를 입력받을 수 있다. 예를 들어, 제4 TFT(T4)는 로우 레벨의 n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))를 입력받고, 제3 TFT(T3) 및 제5 TFT(T5) 는 하이 레벨의 다른 신호를 입력받을 수 있다. 이러한 경우 제4 TFT(T4)는 턴-온 되고, 제3 TFT(T3) 및 제5 TFT(T5)는 턴-오프될 수 있다. 제4 TFT(T4)가 턴-온됨에 따라 제4 노드(n4)는 기준 전압(Vref)로 프리 차징될 수 있다. 이에 따라 프리 차징 구간이 동작할 수 있다.
도 7은 본 명세서의 일 실시예에 따른 표시 장치의 이니셜 구간에서 화소 회로의 구동을 설명하기 위한 도면이다. 예를 들어 도 7은 도 5의 이니셜 구간(502)에서 화소 회로의 동작을 나타낸다.
도 7을 참조하면, 이니셜 구간에서 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4) 및 제5 TFT(T5)는 턴-온될 수 있다. 제2 TFT(T2) 내지 제5 TFT(T5)가 턴-온됨에 기초하여 제1 노드(n1), 제2 노드(n2), 제3 노드(n3) 및 제4 노드(n4)는 기준 전압(Vref)이 입력될 수 있다. 이러한 경우, 제2 노드(n2) 및 제3 노드(n3)가 기준 전압(Vref)으로 초기화될 수 있다. 제4 노드(n4)에는 기준 전압(Vref)의 차징이 유지될 수 있다. 예를 들어, 제4 노드(n4)에는 기준 전압(Vref)이 지속적으로 입력되어 차징 상태가 유지될 수 있다.
실시예에서, 이니셜 구간에서, 제2 TFT(T2)가 턴-온되어 구동 TFT(DT)의 게이트 전극에는 기준 전압(Vref)가 입력될 수 있다. 기준 전압(Vref)은 구동 TFT(DT)를 초기화 시키는 초기화 전압으로서 작동할 수 있다. 구동 TFT(DT)의 제1 전극(또는 소스 전극)에는 고전위 전압(또는 제1 전압)(Vdd)이 입력될 수 있다. 이러한 경우, 구동 TFT(DT)의 게이트-소스 전압은 "기준 전압(Vref)-고전위 전압(Vdd)"에 대응할 수 있다.
실시예에서, 저전위 전압(Vss)을 공급하는 저전위 전압 공급 라인은 발광 소자(ED), 예를 들어 발광 소자(ED)의 캐소드 전극과 연결될 수 있다. 저전위 전압 공급 라인은 발광 소자(ED)의 상단에 배치되어 캐소드 전극의 적어도 일부와 연결될 수 있다. 실시예에 따라, 저전위 전압 공급 라인은 데이터 전압 공급 라인, 기준 전압 공급 라인 및/또는 고전위 전압 공급 라인과 평행하게 또는 동일 평면 상에서 배치될 수 있으나, 이에 제한되는 것은 아니다.
실시예에서, 데이터 전압 공급 라인, 기준 전압 공급 라인 및 고전위 전압 공급 라인 중 적어도 일부는 평행하게 배치될 수 있다. 예를 들어, 데이터 전압 공급 라인, 기준 전압 공급 라인 및 고전위 전압 공급 라인은 평면 상에서 서로 평행하게 배치될 수 있다.
실시예에서, n번째 화소 행의 화소 회로가 이니셜 구간에서 동작하는 경우 n-1번째 화소 행의 화소 회로는 n번째 화소 행의 화소 회로보다 1HT만큼 앞선 단계의 동작을 수행할 수 있다. 예를 들어, n번째 화소 행의 화소 회로가 이니셜 구간에서 동작하는 경우 n-1번째 화소 행의 화소 회로는 샘플링 구간의 동작을 수행할 수 있다. 샘플링 구간의 동작과 관련하여서는 후술하는 도 8을 참고할 수 있다.
도 8은 본 명세서의 일 실시예에 따른 표시 장치의 샘플링 구간에서 화소 회로의 구동을 설명하기 위한 도면이다. 예를 들어 도 8은 도 5의 샘플링 구간(503)에서 화소 회로의 동작을 나타낸다.
도 8을 참조하면, 샘플링 구간에서 제1 TFT(T1) 및 제2 TFT(T2)는 턴-온될 수 있다. 샘플링 구간에서 제3 TFT(T3), 제4 TFT(T4) 및 제5 TFT(T5)는 턴-오프될 수 있다. 제1 TFT(T1)가 턴-온됨에 기초하여 데이터 전압(Vdata)은 제1 노드(n1)에 입력될 수 있다. 데이터 전압(Vdata)은 커패시터(Cst)에 충전될 수 있다.
실시예에서, 샘플링 구간에서 n번째 화소 행의 제1 스캔 신호(Scan1(n)) 및 n번째 화소 행의 제2 스캔 신호(Scan2(n))는 로우 레벨로 입력될 수 있다. n번째 화소 행의 발광 신호(EM(n)) 및 n-1번째 화소 행의 제2 스캔 신호(Scan2(n-1))는 하이 레벨로 입력될 수 있다.
일 실시예에서, 샘플링 구간은 n번째 화소 행의 발광 신호(EM(n))가 하이 레벨로 입력됨에 대응하여 시작될 수 있다. 예를 들어, n번째 화소 행의 발광 신호(EM(n))가 하이 레벨로 입력됨에 기초하여 제1 노드(n1)와 제3 노드(n3)에 대한 기준 전압(Vref)의 입력이 중단될 수 있다. 이 때, n번째 화소 행의 제1 스캔 신호(Scan1(n)) 및 n번째 화소 행의 제2 스캔 신호(Scan2(n))가 로우 레벨로 입력됨에 대응하여 제1 노드(n1)에는 데이터 전압(Vdata)가 입력되고 제3 노드(n3)에는 고전위 전압(Vdd)가 입력될 수 있다. 이에 따라 샘플링 동작이 수행될 수 있다.
실시예에서, 샘플링 구간 동안 제2 TFT(T2)에 의해 고전위 전압(Vdd)과 구동 TFT(DT)의 문턱 전압(Vth)의 합에 해당하는 "Vdd+Vth" 레벨의 전압이 제2 노드(n2)에 충전될 수 있다.
실시예에서, 샘플링 구간에서, 구동 TFT(DT)의 게이트 전극에는 "고전위 전압(Vdd)과 문턱 전압(Vth)의 합"만큼의 전압, 즉 문턱 전압(Vth)의 보상이 완료된 전압(Vdd+Vth)이 입력될 수 있다. 구동 TFT(DT)의 소스 전극에는 고전위 전압(Vdd)이 입력될 수 있다. 이러한 경우, 구동 TFT(DT)의 게이트-소스 전압은 문턱 전압(Vth)에 대응할 수 있다. 화소 회로에서 전류는 구동 TFT(DT)의 게이트-소스 전압이 문턱 전압(Vth)에 대응할 때까지 흐를 수 있다
샘플링 구간에서 제1 노드(n1)에 데이터 전압(Vdata)이 입력되고, 제2 노드(n2)에서 구동 TFT(DT)의 문턱 전압(Vth)의 보상이 완료되면, 구동 TFT(DT)의 게이트 전극에는 문턱 전압(Vth)의 보상이 완료된 데이터 전압(Vdd+Vth-Vdata)이 입력될 수 있다.
실시예에서, 샘플링 구간이 종료되면 홀딩 구간이 시작될 수 있다. 홀딩 구간은 화소 회로의 상태, 예를 들어 샘플링 동작 후에 설정된 각 노드에서의 전압이 유지되는 구간일 수 있다. 다른 예를 들면 홀딩 구간은 샘플링 동작에 의해 설정된 구동 TFT(DT)의 게이트-소스 전압(Vgs)이 유지되는 구간일 수 있다.
일 실시예에서, 화소 회로에 입력되는 제1 스캔 신호, 제2 스캔 신호 및 발광 신호가 하이 레벨임에 대응하여 샘플링 구간이 종료되고 홀딩 구간이 시작될 수 있다. 홀딩 구간에서 픽셀 회로는 일정한 상태를 유지할 수 있다. 예를 들어 제1 TFT(T1) 내지 제5 TFT(T5)는 모두 오프 상태를 유지할 수 있다. 홀딩 구간은 샘플링 구간이 종료된 시점부터 에미션 구간이 시작되는 시점까지 유지될 수 있다.
도 9는 본 명세서의 일 실시예에 따른 표시 장치의 에미션 구간에서 신호 흐름을 설명하기 위한 도면이다. 예를 들어 도 9는 도 5의 에미션 구간(504)에서 화소 회로의 동작을 나타낸다.
도 9를 참조하면, 에미션 구간에서 제3 TFT(T3) 및 제5 TFT(T5)가 턴-온될 수 있다. 에미션 구간에서 제1 TFT(T1), 제2 TFT(T2) 및 제4 TFT(T4)는 턴-오프될 수 있다. 에미션 구간에서 구동 TFT(DT)는 턴-온될 수 있다.
실시예에서, 제3 TFT(T3)가 턴-온됨에 기초하여 커패시터(Cst)에 저장된 전압이 발광 소자(ED)로 될 수 제공될 수 있다. 발광 소자(ED)는 커패시터(Cst)에 저장된 전압이 입력됨에 대응하여 발광할 수 있다.
실시예에서, 에미션 구간에서 제5 TFT(T5)를 통해 제1 노드(n1)에 기준 전압(Vref)이 입력되면 제1 노드(n1)의 전압은 "Vdata-Vref"로 가변될 수 있고, 가변된 전압(Vdata-Vref)은 커패시터(Cst)의 커플링에 의해 제2 노드(n2)에 입력될 수 있다. 이에 따라, 에미션 구간에서 구동 TFT(DT)의 게이트 전극에는 "Vdd+Vth+(Vref-Vdata)"이 입력될 수 있다. 구동 TFT(DT)의 소스 전극(또는 제1 전극)에는 고전위 전압(Vdd)이 입력될 수 있다. 이러한 경우, 구동 TFT(DT)의 게이트-소스 전압(Vgs)은 "Vth+(Vref-Vdata)"으로 결정될 수 있다. 따라서, 구동 TFT(DT)는 문턱전압(Vth)의 영향없이 "Vref-Vdata"에 비례하는 전류를 생성하여 제3 TFT(T3)를 통해 발광 소자(ED)에 공급할 수 있다.
도 10a 및 도 10b은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동에 따른 시뮬레이션 결과의 예를 설명하기 위한 도면이다.
도 10a는 프리 차징 구간 없이 동작하는 화소 회로의 시뮬레이션 결과의 예를 나타낸다. 도 10a를 참조하면, 화소 회로에는 n번째 화소 행의 발광 신호(1001), n번째 화소 행의 제2 스캔 신호(1002), n번째 화소 행의 제1 스캔 신호(1003)가 입력될 수 있다.
도 10b는 본 명세서의 일 실시예에 따라 프리 차징 구간을 포함하도록 동작하는 화소 회로의 시뮬레이션 결과의 예를 나타낸다. 도 10b를 참조하면, 화소 회로에는 n번째 화소 행의 제2 스캔 신호(1006), n-1번째 화소 행의 제2 스캔 신호(1007), n번째 화소 행의 발광 신호(1005), n번째 화소 행의 제1 스캔 신호 (1008)가 입력될 수 있다.
도 10a와 도 10b를 참조하면, 프리 차징 구간에서 동작 가능한 도 10b의 화소 회로에는 n-1번째 화소 행의 제2 스캔 신호(이하, n-1번째 제2 스캔 신호)(1007)가 입력될 수 있다. n-1번째 제2 스캔 신호(1007)의 입력 후 화소 회로는 이니셜 구간(1020)에서 동작할 수 있다.
도 10a에 의하면 프리 차징 구간이 없는 화소 회로의 경우 발광 소자의 애노드 전압(1004)은 이니셜 구간(1010)에서 특정 전압 값 이상 급격하게 값이 상승하는 이니셜 피크 현상이 발생할 수 있다. 반면에, 도 10b에 의하면 프리 차징 구간이 있는 화소 회로의 경우 발광 소자의 애노드 전압(1009)는 특정 전압 값 미만에서 완만하게 값이 변경될 수 있다. 이러한 경우 이니셜 피크 현상이 개선되어 표시 장치의 품질이 향상될 수 있다.
도 11a 및 도 11b은 본 명세서의 일 실시예에 따른 표시 장치의 화소 회로의 구동에 따른 시뮬레이션 결과의 다른 예를 설명하기 위한 도면이다.
도 11a는 프리 차징 구간이 생략된 화소 회로의 애노드 전압(1101)과 본 명세서의 실시예에 따른 프리 차징 구간에서 동작 가능한 화소 회로의 애노드 전압(1102)을 나타낸다.
도 11a를 참조하면, 프리 차징 구간이 생략되는 경우 애노드 전압(1101)은 급격하게 상승하는 형태로 나타날 수 있다. 반면에 프리 차징 구간이 포함되는 경우 애노드 전압(1102)은 애노드 전압(1101)에 비하여 급격한 변화 없이 완만한 변화를 이루는 형태로 나타날 수 있다.
도 11b는 프리 차징 구간이 생략된 화소 회로의 이니셜 피크(1103)와 프리 차징 구간에서 동작 가능한 화소 회로의 이니셜 피크(1104)를 나타낸다.
도 11b를 참조하면, 프리 차징 구간이 생략되는 경우 이니셜 피크(1103)는 급격하게 상승하여 피크 값이 미리 지정된 값보다 큰 형태로 나타날 수 있다. 반면에 프리 차징 구간이 포함되는 경우 이니셜 피크(1104)는 이니셜 피크(1103)에 비하여 완만한 변화를 이루는 형태로 나타날 수 있다.
본 명세서의 실시예에 따른 화소 회로 및 화소 회로를 포함하는 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 제1 커패시터; 제1 노드와 연결되고 제1 스캔 신호가 입력되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제3 노드 사이에 연결되고 제2 스캔 신호가 입력되는 제2 트랜지스터; 제3 노드와 제4 노드 사이에 연결된 제3 트랜지스터; 제4 노드에 연결되고 이전 화소 행의 제2 스캔 신호가 입력되는 제4 트랜지스터; 및 제4 노드에서 제4 트랜지스터 및 제3 트랜지스터와 연결된 발광 소자를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자는 제2 전압 공급 라인과 더 연결되고, 제1 전압 공급 라인에 의해 공급되는 전압은 제2 전압 공급 라인에 의해 공급되는 전압 보다 더 클 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 트랜지스터는 데이터 전압 공급 라인과 더 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 트랜지스터는 발광 신호를 입력받을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 트랜지스터는 복수의 게이트 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 노드와 연결되고, 발광 신호가 입력되는 제5 트랜지스터를 더 포함할 수 있다. 제4 트랜지스터 및 제5 트랜지스터 각각은 기준 전압 공급 라인과 더 연결될 수 있다. 화소 회로가 구동되는 구간은 프리 차징 구간, 초기화 구간, 샘플링 구간, 및 에미션 구간을 포함하고, 프리 차징 구간에서 기준 전압은, 제4 트랜지스터를 통해 제4 노드로 입력되고 제5 트랜지스터를 통해 제1 노드로 입력될 수 있다. 초기화 구간에서, 기준 전압은 제3 트랜지스터 및 제2 트랜지스터를 통해 제2 노드로 입력될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 복수의 서브 화소가 각각 배치된 복수의 화소 행을 포함하고, 프리 차징 구간, 이니셜 구간, 샘플링 구간 및 에미션 구간에서 동작하는 화소 회로; 화소 회로와 연결되는 데이터 구동회로; 및 복수의 화소 행 각각으로 제1 스캔 신호, 제2 스캔 신호, 및 발광 신호를 제공하는 게이트 구동회로를 포함할 수 있다. 프리 차징 구간에서, 복수의 화소 행 중 n번째(n은 자연수) 화소 행에서 제공되는 n번째 제1 스캔 신호 및 n번째 제2 스캔 신호는 제1 레벨이고, n-1번째 제2 스캔 신호 및 n번째 발광 신호는 제1 레벨 보다 낮은 제2 레벨인될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 화소 회로는, 제1 노드와 제2 노드 사이에 연결된 제1 커패시터; 기 제1 노드와 연결되고 n번째 제1 스캔 신호가 입력되는 제1 트랜지스터; 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터; 제2 노드와 제3 노드 사이에 연결되고 n번째 제2 스캔 신호가 입력되는 제2 트랜지스터; 제3 노드와 제4 노드 사이에 연결된 제3 트랜지스터; 제4 노드에 연결되고 n-1번째 제2 스캔 신호가 입력되는 제4 트랜지스터; 및 제4 노드에서 제4 트랜지스터 및 제3 트랜지스터와 연결된 발광 소자를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 발광 소자는 제2 전압 공급 라인과 더 연결되고, 제1 전압 공급 라인에 의해 공급되는 전압은 제2 전압 공급 라인에 의해 공급되는 전압 보다 더 클 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 트랜지스터는 데이터 전압 공급 라인과 더 연결되고, 데이터 구동회로는 데이터 전압 공급 라인을 통해 제1 트랜지스터로 데이터 전압을 공급할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제3 트랜지스터는 n번째 발광 신호를 입력받을 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제2 트랜지스터는 복수의 게이트 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 노드와 연결되고, n번째 발광 신호가 입력되는 제5 트랜지스터를 더 포함할 수 있다. 제4 트랜지스터 및 제5 트랜지스터 각각은 기준 전압 공급 라인과 더 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시 패널 11: 타이밍 콘트롤러
12: 데이터 구동회로 13: 게이트 구동회로
14: 데이터 라인 15: 게이트 라인

Claims (17)

  1. 제1 노드와 제2 노드 사이에 연결된 제1 커패시터;
    상기 제1 노드와 연결되고 제1 스캔 신호가 입력되는 제1 트랜지스터;
    상기 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 제2 스캔 신호가 입력되는 제2 트랜지스터;
    상기 제3 노드와 제4 노드 사이에 연결된 제3 트랜지스터;
    상기 제4 노드에 연결되고 이전 화소 행의 제2 스캔 신호가 입력되는 제4 트랜지스터; 및
    상기 제4 노드에서 상기 제4 트랜지스터 및 상기 제3 트랜지스터와 연결된 발광 소자를 포함하는, 화소 회로.
  2. 제1항에 있어서,
    상기 발광 소자는 제2 전압 공급 라인과 더 연결되고,
    상기 제1 전압 공급 라인에 의해 공급되는 전압은 상기 제2 전압 공급 라인에 의해 공급되는 전압 보다 더 큰, 화소 회로.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 데이터 전압 공급 라인과 더 연결되는, 화소 회로.
  4. 제1항에 있어서,
    상기 제3 트랜지스터는 발광 신호를 입력받는, 화소 회로.
  5. 제1항에 있어서,
    상기 제2 트랜지스터는 복수의 게이트 전극을 포함하는, 화소 회로.
  6. 제1항에 있어서,
    상기 제1 노드와 연결되고, 발광 신호가 입력되는 제5 트랜지스터를 더 포함하는, 화소 회로.
  7. 제6항에 있어서,
    상기 제4 트랜지스터 및 상기 제5 트랜지스터 각각은 기준 전압 공급 라인과 더 연결되는, 화소 회로.
  8. 제7항에 있어서,
    상기 화소 회로가 구동되는 구간은 프리 차징 구간, 초기화 구간, 샘플링 구간 및 에미션 구간을 포함하고,
    상기 프리 차징 구간에서 기준 전압은, 상기 제4 트랜지스터를 통해 상기 제4 노드로 입력되는, 화소 회로.
  9. 제8항에 있어서,
    상기 초기화 구간에서, 상기 기준 전압은 상기 제3 트랜지스터 및 상기 제2 트랜지스터를 통해 상기 제2 노드로 입력되는, 화소 회로.
  10. 복수의 서브 화소가 각각 배치된 복수의 화소 행을 포함하고, 프리 차징 구간, 이니셜 구간, 샘플링 구간 및 에미션 구간에서 동작하는 화소 회로;
    상기 화소 회로와 연결되는 데이터 구동회로; 및
    상기 복수의 화소 행 각각으로 제1 스캔 신호, 제2 스캔 신호, 및 발광 신호를 제공하는 게이트 구동회로를 포함하고,
    상기 프리 차징 구간에서, 상기 복수의 화소 행 중 n번째(n은 자연수) 화소 행에서 제공되는 n번째 제1 스캔 신호 및 n번째 제2 스캔 신호는 제1 레벨이고, n-1번째 제2 스캔 신호 및 n번째 발광 신호는 상기 제1 레벨 보다 낮은 제2 레벨인, 표시 장치.
  11. 제10항에 있어서,
    상기 화소 회로는,
    제1 노드와 제2 노드 사이에 연결된 제1 커패시터;
    상기 제1 노드와 연결되고 상기 n번째 제1 스캔 신호가 입력되는 제1 트랜지스터;
    상기 제2 노드와 연결된 게이트 전극, 제1 전압 공급 라인과 연결되는 제1 전극, 및 제3 노드와 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 상기 n번째 제2 스캔 신호가 입력되는 제2 트랜지스터;
    상기 제3 노드와 제4 노드 사이에 연결된 제3 트랜지스터;
    상기 제4 노드에 연결되고 상기 n-1번째 제2 스캔 신호가 입력되는 제4 트랜지스터; 및
    상기 제4 노드에서 상기 제4 트랜지스터 및 상기 제3 트랜지스터와 연결된 발광 소자를 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 발광 소자는 제2 전압 공급 라인과 더 연결되고,
    상기 제1 전압 공급 라인에 의해 공급되는 전압은 상기 제2 전압 공급 라인에 의해 공급되는 전압 보다 더 큰, 표시 장치.
  13. 제11항에 있어서,
    상기 제1 트랜지스터는 데이터 전압 공급 라인과 더 연결되고,
    상기 데이터 구동회로는 상기 데이터 전압 공급 라인을 통해 상기 제1 트랜지스터로 데이터 전압을 공급하는, 표시 장치.
  14. 제11항에 있어서,
    상기 제3 트랜지스터는 상기 n번째 발광 신호를 입력받는, 표시 장치.
  15. 제11항에 있어서,
    상기 제2 트랜지스터는 복수의 게이트 전극을 포함하는, 표시 장치.
  16. 제11항에 있어서,
    상기 제1 노드와 연결되고, 상기 n번째 발광 신호가 입력되는 제5 트랜지스터를 더 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 제4 트랜지스터 및 상기 제5 트랜지스터 각각은 기준 전압 공급 라인과 더 연결되는, 표시 장치.
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