KR20230172063A - 게이트 드라이버 및 이를 포함하는 표시 장치 - Google Patents

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김보경
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Abstract

표시 장치는 데이터 라인들에 픽셀들을 포함하는 표시 패널, 복수의 스테이지들을 포함하는 게이트 드라이버, 픽셀들에 데이터 전압들을 인가하는 데이터 드라이버, 및 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하고, 스테이지들 각각은 이전 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부, 제1 다음 캐리 신호에 응답하여 제1 노드의 상기 전압을 제어하는 제2 입력부, 제1 노드의 전압에 응답하여 캐리 신호를 출력하는 제1 출력부, 제1 노드의 전압에 응답하여 스캔 신호를 출력하는 제2 출력부, 제1 노드의 전압에 응답하여 센싱 신호를 출력하는 제3 출력부, 및 제1 다음 캐리 신호보다 먼저 펄스가 발생되는 제2 다음 캐리 신호에 응답하여 스캔 신호가 출력되는 제2 출력부의 출력단에 제1 저전원 전압을 인가하는 스캔 신호 제어부를 포함한다.

Description

게이트 드라이버 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 드라이버 및 이를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 스캔 신호의 폴링(falling) 시간을 감소시키는 게이트 드라이버 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널, 게이트 드라이버, 데이터 드라이버, 및 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 게이트 라인들 및 복수의 데이터 라인들에 전기적으로 연결된 복수의 픽셀들을 포함한다. 게이트 드라이버는 게이트 라인들에 게이트 신호들을 제공하고, 데이터 드라이버는 데이터 라인들에 데이터 전압들을 제공하며, 타이밍 컨트롤러는 게이트 드라이버 및 데이터 드라이버를 제어한다.
데이터 전압들은 게이트 신호들에 포함된 스캔 신호들에 응답하여 픽셀들에 기입될 수 있다. 게이트 드라이버는 스캔 신호들을 게이트 라인들에 순차적으로 출력할 수 있다. 이 때, 서로 다른 게이트 라인들에 출력되는 스캔 신호들이 오버랩(overlap)되는 경우, 각각의 게이트 라인들에 연결된 픽셀들에 데이터 전압들이 정확히 기입되지 않는 문제가 발생될 수 있다.
본 발명의 일 목적은 스캔 신호의 폴링(falling) 시간을 감소시키는 게이트 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 스캔 신호의 폴링(falling) 시간을 감소시키는 게이트 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 드라이버는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 이전 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부, 제1 다음 캐리 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 입력부, 상기 제1 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 제1 출력부, 상기 제1 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 제2 출력부, 상기 제1 노드의 상기 전압에 응답하여 센싱 신호를 출력하는 제3 출력부, 및 상기 제1 다음 캐리 신호보다 먼저 펄스가 발생되는 제2 다음 캐리 신호에 응답하여 상기 스캔 신호가 출력되는 상기 제2 출력부의 출력단에 제1 저전원 전압을 인가하는 스캔 신호 제어부를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호 제어부는 상기 제2 다음 캐리 신호를 수신하는 제어 전극, 상기 제1 저전원 전압을 수신하는 제1 전극, 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제1 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 출력부는 상기 제1 노드에 연결된 제어 전극, 캐리 클럭 신호를 수신하는 제1 전극, 및 상기 제1 출력부의 출력단에 연결된 제2 전극을 포함하는 제2-1 트랜지스터, 및 제2 노드에 연결된 제어 전극, 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제1 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하고, 상기 제2 출력부는 상기 제1 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극, 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제3-1 트랜지스터, 및 상기 제2 노드에 연결된 제어 전극, 상기 제1 저전원 전압을 수신하는 제1 전극, 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제3-2 트랜지스터를 포함하며, 상기 제3 출력부는 상기 제1 노드에 연결된 제어 전극, 센싱 클럭 신호를 수신하는 제1 전극, 및 상기 제3 출력부의 출력단에 연결된 제2 전극을 포함하는 제4-1 트랜지스터, 및 상기 제2 노드에 연결된 제어 전극, 상기 제1 저전원 전압을 수신하는 제1 전극, 및 상기 제3 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제4-2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 출력부의 상기 출력단은 상기 제2-1 트랜지스터 및 상기 제2-2 트랜지스터 이외의 트랜지스터가 연결되지 않고, 상기 제3 출력부의 상기 출력단은 상기 제4-1 트랜지스터 및 상기 제4-2 트랜지스터 이외의 트랜지스터가 연결되지 않을 수 있다.
일 실시예에 있어서, 상기 제1 저전원 전압은 상기 제2 저전원 전압보다 클 수 있다.
일 실시예에 있어서, 상기 제2 출력부는 상기 제1 노드에 연결된 제1 전극 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제1 커패시터를 더 포함하고, 상기 제3 출력부는 상기 제1 노드에 연결된 제1 전극 및 상기 제3 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제2 커패시터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 입력부는 상기 이전 캐리 신호를 수신하는 제어 전극, 상기 이전 캐리 신호를 수신하는 제1 전극, 및 제3 노드에 연결된 제5-1 트랜지스터, 및 상기 이전 캐리 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제5-2 트랜지스터를 포함하고, 상기 제2 입력부는 상기 제1 다음 캐리 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제6-1 트랜지스터, 및 상기 제1 다음 캐리 신호를 수신하는 제어 전극, 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제6-2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 상기 제1 노드의 상기 전압에 응답하여 상기 제2 노드의 전압을 제어하는 제1 제어부, 상기 제2 노드의 상기 전압에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 제어부, 및 상기 이전 캐리 신호에 응답하여 상기 제2 노드의 상기 전압을 제어하는 제3 제어부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 스타트 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제4 제어부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 제어부는 제1 스캔 제어 신호를 수신하는 제어 전극, 상기 제1 스캔 제어 신호를 수신하는 제1 전극, 및 제7-2 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제7-1 트랜지스터, 상기 제1 스캔 제어 신호를 수신하는 제어 전극, 상기 제7-1 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 상기 제7-2 트랜지스터, 상기 제4 노드에 연결된 제어 전극, 상기 제1 스캔 제어 신호를 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터, 상기 제1 노드에 연결된 제어 전극, 제3 저전원 전압을 수신하는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제 9 트랜지스터, 및 상기 제1 노드에 연결된 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제10 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제3 저전원 전압은 상기 제1 저전원 전압과 동일할 수 있다.
일 실시예에 있어서, 제1 스캔 제어 신호는 게이트 온 전압일 수 있다.
일 실시예에 있어서, 상기 제2 제어부는 상기 제2 노드에 연결된 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제11-1 트랜지스터, 및 상기 제2 노드에 연결된 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제11-2 트랜지스터를 포함하고, 상기 제3 제어부는 상기 이전 캐리 신호를 수신하는 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제12 트랜지스터를 포함하며, 상기 제4 제어부는 상기 스타트 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제13-1 트랜지스터, 및 상기 스타트 신호를 수신하는 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제13-2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 스테이지들 각각은 상기 제1 노드의 상기 전압에 응답하여 상기 제3 노드에 제2 스캔 제어 신호를 인가하는 누설 제어부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 스캔 제어 신호는 게이트 온 전압일 수 있다.
일 실시예에 있어서, 상기 누설 제어부는 상기 제1 노드에 연결된 제어 전극, 상기 제2 스캔 제어 신호를 수신하는 제1 전극, 및 제14-2 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제14-1 트랜지스터, 및 상기 제1 노드에 연결된 제어 전극, 상기 제14-1 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제14-2 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 스테이지들 중 적어도 하나의 스테이지가 선택되고, 상기 스테이지들 각각은 블랭크 구간에서 상기 선택된 스테이지의 상기 제1 노드에 게이트 온 전압을 인가하는 센싱 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 스캔 신호의 온-듀티비는 상기 센싱 신호의 온-듀티비보다 작을 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 데이터 라인들에 픽셀들을 포함하는 표시 패널, 복수의 스테이지들을 포함하는 게이트 드라이버, 상기 픽셀들에 데이터 전압들을 인가하는 데이터 드라이버, 및 상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하고, 상기 스테이지들 각각은 이전 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부, 제1 다음 캐리 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 입력부, 상기 제1 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 제1 출력부, 상기 제1 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 제2 출력부, 상기 제1 노드의 상기 전압에 응답하여 센싱 신호를 출력하는 제3 출력부, 및 상기 제1 다음 캐리 신호보다 먼저 펄스가 발생되는 제2 다음 캐리 신호에 응답하여 상기 스캔 신호가 출력되는 상기 제2 출력부의 출력단에 제1 저전원 전압을 인가하는 스캔 신호 제어부를 포함할 수 있다.
일 실시예에 있어서, 상기 픽셀들 각각은 제5 노드에 연결된 제어 전극, 제1 전원 전압이 인가되는 제1 전극, 및 제6 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터, 상기 스캔 신호를 수신하는 제어 전극, 상기 데이터 전압들을 수신하는 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 기입 트랜지스터, 센싱 신호를 수신하는 제어 전극, 센싱 라인에 연결된 제1 전극, 및 상기 제6 노드에 연결된 제2 전극을 포함하는 센싱 트랜지스터, 상기 제5 노드에 연결된 제1 전극 및 상기 제6 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 상기 제6 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
본 발명의 실시예들에 따른 게이트 드라이버는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 이전 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부, 제1 다음 캐리 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 입력부, 상기 제1 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 제1 출력부, 상기 제1 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 제2 출력부, 상기 제1 노드의 상기 전압에 응답하여 센싱 신호를 출력하는 제3 출력부, 및 상기 제1 다음 캐리 신호보다 먼저 펄스가 발생되는 제2 다음 캐리 신호에 응답하여 상기 스캔 신호가 출력되는 상기 제2 출력부의 출력단에 제1 저전원 전압을 인가하는 스캔 신호 제어부를 포함함으로써, 스캔 신호의 폴링(falling) 시간을 감소시킬 수 있다.
본 발명의 실시예들에 따른 표시 장치는 스캔 신호의 폴링 시간을 감소시키는 게이트 드라이버를 포함함으로써, 서로 다른 게이트 라인들에 출력되는 스캔 신호가 오버랩(overlap)되는 시간을 감소시킬 수 있다.
본 발명의 실시예들에 따른 게이트 드라이버는 스캔 신호의 폴링 시간을 감소시키기 위한 트랜지스터를 포함하고, 센싱 신호 및/또는 캐리 신호의 폴링 시간을 감소시키기 위한 트랜지스터를 포함하지 않음으로써, 데드 스페이스(dead space) 및 공정 불량을 감소시킬 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 구동 타이밍을 나타내는 개념도이다.
도 3은 도 1의 표시 장치의 게이트 드라이버의 일 예를 나타내는 도면이다.
도 4는 도 1의 표시 장치의 스테이지의 일 예를 나타내는 도면이다.
도 5는 도 1의 표시 장치가 액티브 구간에서 동작하는 일 예를 나타내는 타이밍도이다.
도 6은 도 1의 표시 장치의 스캔 신호 및 센싱 신호의 일 예를 나타내는 도면이다.
도 7은 도 1의 표시 장치가 블랭크 구간에서 동작하는 일 예를 나타내는 타이밍도이다.
도 8은 도 1의 표시 장치의 픽셀의 일 예를 나타내는 도면이다.
도 9는 도 1의 표시 장치가 액티브 구간에서 동작하는 일 예를 나타내는 타이밍도이다.
도 10는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 11은 도 10의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치(1000)를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 드라이버(300), 및 데이터 드라이버(400)를 포함할 수 있다. 일 실시예에서, 타이밍 컨트롤러(200) 및 데이터 드라이버(400)는 하나의 칩에 집적될 수 있다.
표시 패널(100)은 영상을 표시하는 표시부(AA) 및 표시부(AA)에 이웃하여 배치되는 주변부(PA)를 포함할 수 있다. 일 실시예에서, 게이트 드라이버(300)는 주변부(PA)에 실장될 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 센싱 라인들(SL), 및 게이트 라인들(GL), 데이터 라인들(DL), 및 센싱 라인들(SL)에 전기적으로 연결된 복수의 픽셀들(P)을 포함할 수 있다. 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL) 및 센싱 라인들(SL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
타이밍 컨트롤러(200)는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 일 실시예에서, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 및 데이터 신호(DATA)를 생성할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 게이트 드라이버(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 드라이버(300)로 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 데이터 드라이버(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 드라이버(400)로 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신하여 데이터 신호(DATA)를 생성할 수 있다. 타이밍 컨트롤러(200)는 데이터 신호(DATA)를 데이터 드라이버(400)로 출력할 수 있다.
게이트 드라이버(300)는 타이밍 컨트롤러(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)로 출력할 수 있다. 예를 들어, 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
데이터 드라이버(400)는 타이밍 컨트롤러(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력 받을 수 있다. 데이터 드라이버(400)는 데이터 신호(DATA)를 아날로그 형태의 전압으로 변환한 데이터 전압들을 생성할 수 있다. 데이터 드라이버(400)는 데이터 전압들을 데이터 라인(DL)으로 출력할 수 있다.
데이터 드라이버(400)는 픽셀들(P)을 센싱(예를 들어, 픽셀들(P) 각각의 구동 트랜지스터의 문턱 전압, 이동도 특성 등을 센싱)하여 센싱 데이터(SD)를 생성할 수 있다. 데이터 드라이버(400)는 센싱 데이터(SD)를 타이밍 컨트롤러(200)에 출력할 수 있다. 타이밍 컨트롤러(200)는 센싱 데이터(SD)를 기초로 입력 영상 데이터(IMG)를 보상할 수 있다.
도 2는 도 1의 표시 장치(1000)의 구동 타이밍을 나타내는 개념도이다.
도 1 및 도 2를 참조하면, 표시 장치(1000)는 프레임 단위로 구동될 수 있다. 프레임(FR1, FR2, FR3)은 액티브 구간(ACTIVE1, ACTIVE2, ACTIVE3) 및 블랭크 구간(VBL1, VBL2, VBL3)을 포함할 수 있다. 액티브 구간(ACTIVE1, ACTIVE2, ACTIVE3)에는 표시 패널(100)의 픽셀들(P)에 데이터 전압들이 기입될 수 있다. 블랭크 구간(VBL1, VBL2, VBL3)에는 표시 패널(100)의 픽셀들(P)에 데이터 전압들이 기입되지 않을 수 있다.
예를 들어, 센싱 동작(즉, 도 8의 제6 노드(N6)의 신호를 기초로 센싱 데이터(SD)를 생성하는 동작)은 블랭크 구간(VBL1, VBL2, VBL3) 내에서 수행될 수 있다. 예를 들어, 제1 블랭크 구간(VBL1)에서 센싱 데이터(SD)가 생성되고, 제1 블랭크 구간(VBL1)에서 생성된 센싱 데이터(SD)를 기초로 제2 액티브 구간(ACTIVE2)에서 보상된 데이터 전압들이 픽셀들(P)에 기입될 수 있다. 예를 들어, 제2 블랭크 구간(VBL2)에서 센싱 데이터(SD)가 생성되고, 제2 블랭크 구간(VBL2)에서 생성된 센싱 데이터(SD)를 기초로 제3 액티브 구간(ACTIVE3)에서 보상된 데이터 전압들이 픽셀들(P)에 기입될 수 있다.
도 3은 도 1의 표시 장치(1000)의 게이트 드라이버(300)의 일 예를 나타내는 도면이다.
도 3을 참조하면, 게이트 드라이버(300)는 복수의 스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)을 포함할 수 있다. 게이트 신호들은 스캔 신호들(SC[1], SC[2], ..., SC[N], ...) 및 센싱 신호들(SS[1], SS[2], ..., SS[N], ...)을 포함할 수 있다. 여기서, N은 임의의 양의 정수이다.
스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)은 스캔 클럭 신호들(SC_CK[1], SC_CK[2], ..., SC_CK[N], ...)을 기초로 스캔 신호들(SC[1], SC[2], ..., SC[N], ...)을 생성할 수 있다. 예를 들어, 1번째 스테이지(STAGE[1])는 1번째 스캔 클럭 신호(SC_CK[1])를 기초로 1번째 스캔 신호(SC[1])를 생성할 수 있다. 예를 들어, N번째 스테이지(STAGE[N])는 N번째 스캔 클럭 신호(SC_CK[N])를 기초로 N번째 스캔 신호(SC[N])를 생성할 수 있다.
스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)은 센싱 클럭 신호들(SS_CK[1], SS_CK[2], ..., SS_CK[N], ...)을 기초로 센싱 신호들(SS[1], SS[2], ..., SS[N], ...)을 생성할 수 있다. 예를 들어, 1번째 스테이지(STAGE[1])는 1번째 센싱 클럭 신호(SC_CK[1])를 기초로 1번째 센싱 신호(SS[1])를 생성할 수 있다. 예를 들어, N번째 스테이지(STAGE[N])는 N번째 센싱 클럭 신호(SS_CK[N])를 기초로 N번째 센싱 신호(SS[N])를 생성할 수 있다.
스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)은 캐리 클럭 신호들(CR_CK[1], CR_CK[2], ..., CR_CK[N], ...)을 기초로 캐리 신호들(CR[1], CR[2], ..., CR[N], ...)을 생성할 수 있다. 예를 들어, 1번째 스테이지(STAGE[1])는 1번째 캐리 클럭 신호(CR_CK[1])를 기초로 1번째 캐리 신호(CR[1])를 생성할 수 있다. 예를 들어, N번째 스테이지(STAGE[N])는 N번째 캐리 클럭 신호(CR_CK[N])를 기초로 N번째 캐리 신호(CR[N])를 생성할 수 있다.
스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)은 스타트 신호(STV), 제1 스캔 제어 신호(S1), 제2 스캔 제어 신호(S2), 센싱 선택 신호(SSS), 제1 저전원 전압(VSS1), 제2 저전원 전압(VSS2), 및 제3 저전원 전압(VSS3)을 기초로 스캔 신호들(SC[1], SC[2], ..., SC[N], ...), 센싱 신호들(SS[1], SS[2], ..., SS[N], ...), 및 캐리 신호들(CR[1], CR[2], ..., CR[N], ...)을 생성할 수 있다.
스테이지들(STAGE[1], STAGE[2], ..., STAGE[N], ...)은 이전 캐리 신호들(예를 들어, N번째 스테이지(STAGE[N])를 기준으로 CR[N-4])을 기초로 스캔 신호들(SC[1], SC[2], ..., SC[N], ...), 센싱 신호들(SS[1], SS[2], ..., SS[N], ...), 및 캐리 신호들(CR[1], CR[2], ..., CR[N], ...)을 생성할 수 있다. 1번째 스테이지(STAGE[1])는 이전 캐리 신호대신 스타트 신호(STV)를 기초로 1번째 스캔 신호(SC[1]), 1번째 센싱 신호(SS[1]), 및 1번째 캐리 신호(CR[1])를 생성할 수 있다. 다만, 1번째 스테이지(STAGE[1])를 제외한 이전 캐리 신호를 수신할 수 없는 스테이지들(예를 들어, STAGE[2])은 더미 캐리 신호(DCR)를 기초로 스캔 신호(예를 들어, SC[2]), 센싱 신호(예를 들어, SS[2]), 및 캐리 신호(예를 들어, CR[2])를 생성할 수 있다.
도 4는 도 1의 표시 장치(1000)의 스테이지(STAGE[N])의 일 예를 나타내는 도면이다. 도 5는 도 1의 표시 장치(1000)가 액티브 구간(ACTIVE)에서 동작하는 일 예를 나타내는 타이밍도이다. 도 6은 도 1의 표시 장치(1000)의 스캔 신호(SC[N]) 및 센싱 신호(SS[N])의 일 예를 나타내는 도면이다. 도 5 및 도 6은 게이트 온 레벨을 하이 전압 레벨로 나타내고, 게이트 오프 레벨을 로우 전압 레벨로 나타낸다. 이하, N번째 스테이지(STAGE[N])를 기준으로 설명한다.
도 4를 참조하면, 스테이지(STAGE[N])는 이전 캐리 신호(CR[N-4])에 응답하여 제1 노드(N1)의 전압을 제어하는 제1 입력부(311), 제1 다음 캐리 신호(CR[N+4])에 응답하여 제1 노드(N1)의 전압을 제어하는 제2 입력부(312), 제1 노드(N1)의 전압에 응답하여 캐리 신호(CR[N])를 출력하는 제1 출력부(321), 제1 노드(N1)의 전압에 응답하여 스캔 신호(SC[N])를 출력하는 제2 출력부(322), 제1 노드(N1)의 전압에 응답하여 센싱 신호(SS[N])를 출력하는 제3 출력부(323), 및 제1 다음 캐리 신호(CR[N+4])보다 먼저 펄스가 발생되는 제2 다음 캐리 신호(CR[N+2])에 응답하여 스캔 신호(SC[N])가 출력되는 제2 출력부(322)의 출력단에 제1 저전원 전압(VSS1)을 인가하는 스캔 신호 제어부(330)를 포함할 수 있다.
예를 들어, 스캔 신호 제어부(330)는 제2 다음 캐리 신호(CR[N+2])를 수신하는 제어 전극, 제1 저전원 전압(VSS1)을 수신하는 제1 전극, 및 제2 출력부(322)의 출력단에 연결된 제2 전극을 포함하는 제1 트랜지스터(T1)를 포함할 수 있다.
예를 들어, 제1 출력부(321)는 제1 노드(N1)에 연결된 제어 전극, 캐리 클럭 신호(CR_CK[N])를 수신하는 제1 전극, 및 제1 출력부(321)의 출력단에 연결된 제2 전극을 포함하는 제2-1 트랜지스터(T2-1), 및 제2 노드(N2)에 연결된 제어 전극, 제2 저전원 전압(VSS2)을 수신하는 제1 전극, 및 제1 출력부(321)의 출력단에 연결된 제2 전극을 포함하는 제2-2 트랜지스터(T2-2)를 포함할 수 있다.
예를 들어, 제2 출력부(322)는 제1 노드(N1)에 연결된 제어 전극, 스캔 클럭 신호(SC_CK[N])를 수신하는 제1 전극, 및 제2 출력부(322)의 출력단에 연결된 제2 전극을 포함하는 제3-1 트랜지스터(T3-1), 및 제2 노드(N2)에 연결된 제어 전극, 제1 저전원 전압(VSS1)을 수신하는 제1 전극, 및 제2 출력부(322)의 출력단에 연결된 제2 전극을 포함하는 제3-2 트랜지스터(T3-2)를 포함할 수 있다. 일 실시예에서, 제2 출력부(322)는 제1 노드(N1)에 연결된 제1 전극 및 제2 출력부(322)의 출력단에 연결된 제2 전극을 포함하는 제1 커패시터(C1)를 더 포함할 수 있다.
예를 들어, 제3 출력부(323)는 제1 노드(N1)에 연결된 제어 전극, 센싱 클럭 신호(SS_CK[N])를 수신하는 제1 전극, 및 제3 출력부(323)의 출력단에 연결된 제2 전극을 포함하는 제4-1 트랜지스터(T4-1), 및 제2 노드(N2)에 연결된 제어 전극, 제1 저전원 전압(VSS1)을 수신하는 제1 전극, 및 제3 출력부(323)의 출력단에 연결된 제2 전극을 포함하는 제4-2 트랜지스터(T4-2)를 포함할 수 있다. 예를 들어, 제3 출력부(323)는 제1 노드(N1)에 연결된 제1 전극 및 제3 출력부(323)의 출력단에 연결된 제2 전극을 포함하는 제2 커패시터(C2)를 더 포함할 수 있다.
예를 들어, 제1 입력부(311)는 이전 캐리 신호(CR[N-4])를 수신하는 제어 전극, 이전 캐리 신호(CR[N-4])를 수신하는 제1 전극, 및 제3 노드(N3)에 연결된 제5-1 트랜지스터(T5-1), 및 이전 캐리 신호(CR[N-4])를 수신하는 제어 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제5-2 트랜지스터(T5-2)를 포함할 수 있다.
예를 들어, 제2 입력부(312)는 제1 다음 캐리 신호(CR[N+4])를 수신하는 제어 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제6-1 트랜지스터(T6-1), 및 제1 다음 캐리 신호(CR[N+4])를 수신하는 제어 전극, 제2 저전원 전압(VSS2)을 수신하는 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함하는 제6-2 트랜지스터(T6-2)를 포함할 수 있다.
일 실시예에서, 스테이지(STAGE[N])는 제1 노드(N1)의 전압에 응답하여 제2 노드(N2)의 전압을 제어하는 제1 제어부(341), 제2 노드(N2)의 전압에 응답하여 제1 노드(N1)의 전압을 제어하는 제2 제어부(342), 및 이전 캐리 신호(CR[N-4])에 응답하여 제2 노드(N2)의 전압을 제어하는 제3 제어부(343)를 포함할 수 있다. 일 실시예에서, 스테이지(STAGE[N])는 스타트 신호(STV)에 응답하여 제1 노드(N1)의 전압을 제어하는 제4 제어부(344)를 더 포함할 수 있다.
예를 들어, 제1 제어부(341)는 제1 스캔 제어 신호(S1)를 수신하는 제어 전극, 제1 스캔 제어 신호(S1)를 수신하는 제1 전극, 및 제7-2 트랜지스터(T7-2)의 제1 전극에 연결된 제2 전극을 포함하는 제7-1 트랜지스터(T7-1), 제1 스캔 제어 신호(S1)를 수신하는 제어 전극, 제7-1 트랜지스터(T7-1)의 제2 전극에 연결된 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함하는 제7-2 트랜지스터(T7-2), 제4 노드(N4)에 연결된 제어 전극, 제1 스캔 제어 신호(S1)를 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제8 트랜지스터(T8), 제1 노드(N1)에 연결된 제어 전극, 제3 저전원 전압(VSS3)을 수신하는 제1 전극, 및 제4 노드(N4)에 연결된 제2 전극을 포함하는 제 9 트랜지스터(T9), 및 제1 노드(N1)에 연결된 제어 전극, 제2 저전원 전압(VSS2)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제10 트랜지스터(T1)를 포함할 수 있다.
예를 들어, 제2 제어부(342)는 제2 노드(N2)에 연결된 제어 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제11-1 트랜지스터(T11-1), 제2 노드(N2)에 연결된 제어 전극, 제2 저전원 전압(VSS2)을 수신하는 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함하는 제11-2 트랜지스터(T11-2)를 포함할 수 있다.
예를 들어, 제3 제어부(343)는 이전 캐리 신호(CR[N-4])를 수신하는 제어 전극, 제2 저전원 전압(VSS2)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제12 트랜지스터(T12)를 포함할 수 있다.
예를 들어, 제4 제어부(344)는 스타트 신호(STV)를 수신하는 제어 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제13-1 트랜지스터(T13-1), 및 스타트 신호(STV)를 수신하는 제어 전극, 제2 저전원 전압(VSS2)을 수신하는 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함하는 제13-2 트랜지스터(T13-2)를 포함할 수 있다.
일 실시예에서, 스테이지(STAGE[N])는 제1 노드(N1)의 전압에 응답하여 제3 노드(N3)에 제2 스캔 제어 신호(S2)를 인가하는 누설 제어부(350)를 더 포함할 수 있다.
예를 들어, 누설 제어부(350)는 제1 노드(N1)에 연결된 제어 전극, 제2 스캔 제어 신호(S2)를 수신하는 제1 전극, 및 제14-2 트랜지스터(T14-2)의 제1 전극에 연결된 제2 전극을 포함하는 제14-1 트랜지스터(T14-1), 및 제1 노드(N1)에 연결된 제어 전극, 제14-1 트랜지스터(T14-1)의 제2 전극에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함하는 제14-2 트랜지스터(T14-2)를 포함할 수 있다.
일 실시예에서, 스테이지(STAGE[N])에 포함된 트랜지스터들은 n-타입 트랜지스터들일 수 있다. 따라서, 게이트 온 레벨은 하이 전압 레벨이고, 게이트 오프 레벨은 로우 전압 레벨일 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 스테이지(STAGE[N])에 포함된 트랜지스터들은 p-타입 트랜지스터들일 수 있다.
일 실시예에서, 스테이지들 중 적어도 하나의 스테이지가 선택되고, 스테이지들 각각은 블랭크 구간(도 7의 VBL)에서 선택된 스테이지의 제1 노드(N1)에 게이트 온 전압을 인가하는 센싱 회로(360)를 포함할 수 있다. 센싱 회로(360)에 대한 구체적인 설명은 후술한다.
도 1, 도 4 및 5를 참조하면, 하나의 픽셀 행을 구동하기 위한 게이트 신호들이 일 프레임동안 1 수평 시간(1H)마다 순차적으로 게이트 라인들(GL)에 인가될 수 있다. 예를 들어, 게이트 드라이버(300)는 1 수평 시간(1H)마다 게이트 신호들(즉, 스캔 신호(SC[N]) 및 센싱 신호(SS[N]))을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
스캔 신호(SC[N])의 온-듀티비는 센싱 신호(SS[N])의 온-듀티비보다 작을 수 있다. 예를 들어, 캐리 클럭 신호(CR_CK[N]) 및 센싱 클럭 신호(SS_CK[N])는 6 수평 시간마다 2 수평 시간의 펄스를 가질 수 있다. 예를 들어, 스캔 클럭 신호(SC_CK[N])는 6 수평 시간마다 2 수평 시간보다 작은 수평 시간의 펄스를 가질 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 캐리 클럭 신호(CR_CK[N]) 및 센싱 클럭 신호(SS_CK[N])는 1 수평 시간(1H)의 펄스(즉, 스캔 클럭 신호(SC_CK[N])는 1 수평 시간보다 작은 수평 시간의 펄스)를 가질 수 있다. 예를 들어, 캐리 클럭 신호(CR_CK[N]), 센싱 클럭 신호(SS_CK[N]), 및 스캔 클럭 신호(SC_CK[N])는 4 수평 시간마다 펄스를 가질 수 있다.
이전 캐리 신호(CR[N-4])는 캐리 신호(CR[N])보다 4번째 이전 스테이지에서 생성된 캐리 신호일 수 있다. 즉, 이전 캐리 신호(CR[N-4])의 위상은 캐리 신호(CR[N])의 위상과 4 수평 시간 차이가 날 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 이전 캐리 신호(CR[N-4])의 위상은 캐리 신호(CR[N])의 위상과 2 수평 시간 차이가 날 수 있다.
제1 다음 캐리 신호(CR[N+4])는 캐리 신호(CR[N])보다 4번째 다음 스테이지에서 생성된 캐리 신호일 수 있다. 즉, 제1 다음 캐리 신호(CR[N+4])의 위상은 캐리 신호(CR[N])의 위상과 4 수평 시간 차이가 날 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 다음 캐리 신호(CR[N+4])의 위상은 캐리 신호(CR[N])의 위상과 2 수평 시간 차이가 날 수 있다.
제2 다음 캐리 신호(CR[N+2])는 제1 다음 캐리 신호(CR[N+4])보다 2번째 이전 스테이지에서 생성된 캐리 신호일 수 있다. 즉, 제2 다음 캐리 신호(CR[N+2])의 위상은 제1 다음 캐리 신호(CR[N+4])의 위상과 2 수평 시간 차이가 날 수 있다. 다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 다음 캐리 신호(CR[N+2])의 위상은 제1 다음 캐리 신호(CR[N+4])의 위상과 1 수평 시간 차이가 날 수 있다.
예를 들어, 스타트 신호(STV)는 일 프레임에서 스캔 동작(즉, 픽셀들(P)에 게이트 신호들을 인가하는 동작)이 시작될 때 게이트 온 레벨을 가질 수 있다. 따라서, 스타트 신호(STV)는 1번째 스테이지(도 3의 STAGE[1])의 이전 캐리 신호(CR[N-4])로 사용될 수 있다. 또한, 제4 제어부(244)가 스타트 신호(STV)에 응답하여 제1 노드(N1)에 제2 저전원 전압(VSS2)을 인가할 수 있다. 이에 따라, 스캔 동작이 시작될 때, 게이트 드라이버(300)는 모든 스테이지들의 제1 노드(N1)의 전압을 방전시킬 수 있다.
이하, 스테이지(STAGE[N])의 동작을 살펴본다.
제1 시점(t1)에서, 이전 캐리 신호(CR[N-4])가 게이트 온 레벨을 가지고, 제1 입력부(311)가 제1 노드(N1)에 게이트 온 레벨의 이전 캐리 신호(CR[N-4])를 인가할 수 있다. 따라서, 제1 노드(N1)의 전압이 상승할 수 있다. 그리고, 제1 제어부(341), 제2 제어부(342), 및 제3 제어부(343)에 의하여, 제2 노드(N2)의 전압이 하강할 수 있다.
제2 시점(t2)에서, 캐리 클럭 신호(CR_CK[N]), 스캔 클럭 신호(SC_CK[N]), 및 센싱 클럭 신호(SS_CK[N])가 게이트 온 레벨을 가질 수 있다. 스캔 클럭 신호(SC_CK[N]), 및 센싱 클럭 신호(SS_CK[N])가 게이트 오프 레벨에서 게이트 온 레벨로 상승함에 따라, 제1 커패시터(C1)의 제2 전극 및 제2 커패시터(C2)의 제2 전극의 전압이 상승할 수 있다. 이에 따라, 제1 노드(N1)의 전압이 더 상승할 수 있다. 그리고, 스테이지(STAGE[N])는 게이트 온 레벨을 갖는 캐리 클럭 신호(CR_CK[N]), 스캔 클럭 신호(SC_CK[N]), 및 센싱 클럭 신호(SS_CK[N])를 캐리 신호(CR[N]), 스캔 신호(SC[N]), 및 센싱 신호(SS[N])로 출력할 수 있다.
제3 시점(t3)에서, 제2 다음 캐리 신호(CR[N+2])가 게이트 온 레벨을 가지고, 스캔 신호 제어부(330)가 제2 출력부(322)의 출력단에 제1 저전원 전압(VSS1)을 인가할 수 있다. 이에 따라, 스캔 신호(SC[N])의 폴링(falling) 시간이 감소될 수 있다. 다만, 도 5는 신호들의 폴링 시간을 나타내지 않았다.
제4 시점(t4)에서, 제1 다음 캐리 신호(CR[N+4])가 게이트 온 레벨을 가지고, 제1 노드(N1)에 제2 저전원 전압(VSS2)이 인가될 수 있다. 이에 따라, 제1 노드(N1)의 전압이 하강할 수 있다.
일 실시예에서, 제1 스캔 제어 신호(S1)는 게이트 온 전압일 수 있다. 제1 스캔 제어 신호(S1)는 제1 노드(N1)의 전압이 게이트 오프 레벨일 때 제2 노드(N2)에 인가될 수 있다. 이에 따라, 제1 노드(N1)의 전압이 게이트 오프 레벨일 때, 제2 노드(N2)의 전압은 게이트 온 레벨이 될 수 있다.
일 실시예에서, 제2 스캔 제어 신호(S2)는 게이트 온 전압일 수 있다. 제2 스캔 제어 신호(S2)는 제1 노드(N1)의 전압이 게이트 온 레벨일 때 제2 입력부(312), 제2 제어부(342), 및 제4 제어부(244)의 누설 전류를 감소시킬 수 있다.
예를 들어, 제6-1 트랜지스터(T6-1)의 제어 전극의 전압이 게이트 온 레벨일 때, 제6-1 트랜지스터(T6-1)의 게이트-소스 전압을 감소시킬 수 있다. 이에 따라, 제6-1 트랜지스터(T6-1)를 통한 누설 전류가 감소될 수 있다. 이는 제11-1 트랜지스터(T11-1) 및 제13-1 트랜지스터(T13-1)에서도 동일할 수 있다.
일 실시예에서, 제1 저전원 전압(VSS1)은 제2 저전원 전압(VSS2)보다 클 수 있다. 일 실시예에서, 제3 저전원 전압(VSS3)은 제1 저전원 전압(VSS1)과 동일할 수 있다.
상술하였듯이, 제1 출력부(321)의 출력단은 제2-1 트랜지스터(T2-1) 및 제2-2 트랜지스터(T2-2) 이외의 트랜지스터가 연결되지 않고, 제3 출력부(323)의 출력단은 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2) 이외의 트랜지스터가 연결되지 않을 수 있다. 따라서, 게이트 드라이버(300)는 스캔 신호(SC[N])의 폴링 시간을 감소시킬 수 있다. 그리고, 게이트 드라이버(300)는 폴링 시간을 감소시킬 필요성이 상대적으로 낮은(이에 대한 구체적인 설명은 후술한다.) 센싱 신호(SS[N]) 및 캐리 신호(CR[N])의 폴링 시간을 감소시키기 위한 트랜지스터들을 포함하지 않을 수 있다. 이에 따라, 표시 장치(1000)의 데드 스페이스(dead space) 및 공정 불량을 감소시킬 수 있다.
도 4 및 도 6을 참조하면, 스캔 신호 제어부(330)는 스캔 신호(SC[N])의 폴링 시간(P1)을 감소시킬 수 있다. 따라서, 스캔 신호(SC[N])의 폴링 시간(P1)은 센싱 신호(SS[N])의 폴링 시간(P2)보다 작을 수 있다. 예를 들어, 폴링 시간은 신호가 게이트 온 레벨에서 게이트 오프 레벨이 되기까지의 시간일 수 있다.
도 7은 도 1의 표시 장치(1000)가 블랭크 구간(VBP)에서 동작하는 일 예를 나타내는 타이밍도이다. 도 7은 선택된 스테이지(STAGE[N])에 대한 도면이다.
도 1, 도 4 및 도 7을 참조하면, 센싱 선택 신호(SSS)는 매 프레임에서 센싱되는 픽셀들(P)(또는, 픽셀 행)을 선택할 수 있다. 예를 들어, 매 프레임 적어도 하나의 스테이지(STAGE[N])가 선택될 수 있다. 그리고, 표시 장치(1000)는 선택된 스테이지(STAGE[N])로부터 신호들을 수신하는 픽셀들(P)을 센싱할 수 있다.
센싱 회로(360)는 선택된 스테이지(STAGE[N])의 제1 노드(N1)에 게이트 온 전압을 인가할 수 있다. 이에 따라, 제1 노드(N1)의 전압은 상승할 수 있다.
센싱 클럭 신호(SS_CK[N]) 및 스캔 클럭 신호(SC_CK[N])는 게이트 온 레벨을 가질 수 있다. 이에 따라, 스테이지(STAGE[N])는 게이트 온 레벨을 갖는 스캔 클럭 신호(SC_CK[N]) 및 센싱 클럭 신호(SS_CK[N])를 스캔 신호(SC[N]) 및 센싱 신호(SS[N])로 출력할 수 있다.
블랭크 구간(VBP)에서, 캐리 클럭 신호(CR_CK[N])는 게이트 오프 레벨을 가질 수 있다. 블랭크 구간(VBP)에서, 스캔 신호(SC[N]) 및 센싱 신호(SS[N])는 동일할 수 있다.
도 8은 도 1의 표시 장치(1000)의 픽셀(P)의 일 예를 나타내는 도면이다. 도 9는 도 1의 표시 장치(1000)가 액티브 구간(ACTIVE)에서 동작하는 일 예를 나타내는 타이밍도이다.
도 1, 도 8, 및 도 9를 참조하면, 픽셀들(P) 각각은 스캔 신호(SC[N])가 인가되는 제어 전극, 데이터 라인(DL)과 연결된 제1 전극, 및 제5 노드(N5)와 연결된 제2 전극을 포함하는 기입 트랜지스터(WT), 제5 노드(N5)와 연결된 제1 전극 및 제6 노드(N6)와 연결된 제2 전극을 포함하는 스토리지 커패시터(CST), 제5 노드(N5)에 연결된 제어 전극, 제1 전원 전압(ELVDD)이 인가되는 제1 전극, 및 제6 노드(N6)에 연결된 제2 전극을 포함하는 구동 트랜지스터(DT), 센싱 신호(SS[N])가 인가되는 제어 전극, 제6 노드(N6)에 연결된 제1 전극, 및 센싱 라인(SL)에 연결된 제2 전극을 포함하는 센싱 트랜지스터(ST), 및 제6 노드(N6)에 연결된 제1 전극 및 제2 전원 전압(ELVSS)이 인가되는 제2 전극을 포함하는 발광 소자(EE)를 포함할 수 있다.
도 8에 나타난 바와 같이, 기입 트랜지스터(WT), 구동 트랜지스터(DT), 및 센싱 트랜지스터(ST)는 n-타입 트랜지스터일 수 있다. 다만, 본 발명의 실시예들에 따른 픽셀(P)은 이에 한정되지 않는다. 예를 들어, 기입 트랜지스터(WT), 구동 트랜지스터(DT), 및 제2 트랜지스터(T2)는 p-타입 트랜지스터일 수 있다.
예를 들어, 액티브 구간(ACTIVE)에서, 스캔 신호(SC[N]) 및 센싱 신호(SS[N])가 게이트 온 레벨을 가지고, 제5 노드(N5)에 데이터 전압(VDATA)이 인가되며, 제6 노드(N6)에 초기화 전압이 인가될 수 있다(즉, 데이터 기입 동작). 그리고, 스캔 신호(SC[N]) 및 센싱 신호(SS[N])가 게이트 오프 레벨을 가지고, 구동 트랜지스터(DT)의 제어 전극(즉, 제5 노드(N5))의 전압에 상응하는 구동 전류가 발광 소자(EE)에 인가될 수 있다 (즉, 발광 동작).
데이터 전압(VDATA)이 스토리지 커패시터(CST)에 기입되는 동안 제6 노드(N6)의 전압이 초기화 전압으로 유지되기 위해, 스캔 신호(SC[N])는 센싱 신호(SS[N])보다 먼저 게이트 오프 레벨이 될 수 있다. 따라서, 센싱 신호(SS[N])는 스캔 신호(SC[N])보다 폴링 시간을 감소시킬 필요성이 낮을 수 있다.
일 실시예에서, 블랭크 구간(도 7의 VBL)에서, 스캔 신호(SC[N])및 센싱 신호(SS[N])가 게이트 온 레벨을 가지고, 제5 노드(N5)에 기준 전압이 인가되며, 제6 노드(N6)에 초기화 전압이 인가될 수 있다. 그리고, 구동 트랜지스터(DT)의 제어 전극(즉, 제5 노드(N5))의 전압에 상응하는 구동 전류가 센싱 라인(SL)을 통하여 데이터 드라이버(400)에 인가될 수 있다(즉, 센싱 동작). 데이터 드라이버(400)는 센싱 라인(SL)을 통하여 인가된 전류 값에 상응하는 센싱 데이터(SD)를 생성하고, 센싱 데이터(SD)를 타이밍 컨트롤러(200)에 인가할 수 있다. 타이밍 컨트롤러(200)는 센싱 데이터(SD)를 기초로 입력 영상 데이터(IMG)를 보상할 수 있다.
도 10은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 11은 도 10의 전자 기기가 텔레비전으로 구현된 일 예를 나타내는 도면이다.
도 10 및 도 11을 참조하면, 전자 기기(2000)는 프로세서(2010), 메모리 장치(2020), 스토리지 장치(2030), 입출력 장치(2040), 파워 서플라이(2050) 및 표시 장치(2060)를 포함할 수 있다. 이 때, 표시 장치(2060)는 도 1의 표시 장치(1000)일 수 있다. 또한, 전자 기기(2000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11에 도시된 바와 같이, 전자 기기(2000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(2000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(2000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.
프로세서(2010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(2010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(2010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2020)는 전자 기기(2000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(2020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(2030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(2060)가 입출력 장치(2040)에 포함될 수도 있다.
파워 서플라이(2050)는 전자 기기(2000)의 동작에 필요한 파워를 공급할 수 있다. 예를 들어, 파워 서플라이(2050)는 전력 관리 집적 회로(power management integrated circuit; PMIC)일 수 있다.
표시 장치(2060)는 전자 기기(2000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 이 때, 표시 장치(2060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지 않는다. 표시 장치(2060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 이 때, 표시 장치(2060)는 스캔 신호의 폴링(falling) 시간을 감소시킬 수 있다. 이에 따라, 서로 다른 게이트 라인들에 출력되는 스캔 신호가 오버랩(overlap)되는 시간을 감소시킬 수 있다. 그리고, 표시 장치(2060)는 센싱 신호 및/또는 캐리 신호의 폴링 시간을 감소시키기 위한 트랜지스터를 포함하지 않음으로써, 데드 스페이스(dead space) 및 공정 불량을 감소시킬 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 TV, 3D TV, 휴대폰, 스마트 폰, 태블릿 컴퓨터, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
2000: 전자기기 2010: 프로세서
2020: 메모리 장치 2030: 스토리지 장치
2040: 입출력 장치 2050: 파워 서플라이 장치
2060, 1000: 표시 장치 100: 표시 패널
200: 타이밍 컨트롤러 300: 게이트 드라이버
311: 제1 입력부 312: 제2 입력부
321: 제1 출력부 322: 제2 출력부
323: 제3 출력부 330: 스캔 신호 제어부
341: 제1 제어부 342: 제2 제어부
343: 제3 제어부 344: 제4 제어부
350: 누설 제어부 360: 센싱 회로
400: 데이터 드라이버

Claims (20)

  1. 복수의 스테이지들을 포함하고,
    상기 스테이지들 각각은
    이전 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제1 다음 캐리 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 입력부;
    상기 제1 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 제1 출력부;
    상기 제1 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 제2 출력부;
    상기 제1 노드의 상기 전압에 응답하여 센싱 신호를 출력하는 제3 출력부; 및
    상기 제1 다음 캐리 신호보다 먼저 펄스가 발생되는 제2 다음 캐리 신호에 응답하여 상기 스캔 신호가 출력되는 상기 제2 출력부의 출력단에 제1 저전원 전압을 인가하는 스캔 신호 제어부를 포함하는 것을 특징으로 하는 게이트 드라이버.
  2. 제 1 항에 있어서, 상기 스캔 신호 제어부는
    상기 제2 다음 캐리 신호를 수신하는 제어 전극, 상기 제1 저전원 전압을 수신하는 제1 전극, 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  3. 제 2 항에 있어서, 상기 제1 출력부는
    상기 제1 노드에 연결된 제어 전극, 캐리 클럭 신호를 수신하는 제1 전극, 및 상기 제1 출력부의 출력단에 연결된 제2 전극을 포함하는 제2-1 트랜지스터; 및
    제2 노드에 연결된 제어 전극, 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제1 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제2-2 트랜지스터를 포함하고,
    상기 제2 출력부는
    상기 제1 노드에 연결된 제어 전극, 스캔 클럭 신호를 수신하는 제1 전극, 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제3-1 트랜지스터; 및
    상기 제2 노드에 연결된 제어 전극, 상기 제1 저전원 전압을 수신하는 제1 전극, 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제3-2 트랜지스터를 포함하며,
    상기 제3 출력부는
    상기 제1 노드에 연결된 제어 전극, 센싱 클럭 신호를 수신하는 제1 전극, 및 상기 제3 출력부의 출력단에 연결된 제2 전극을 포함하는 제4-1 트랜지스터; 및
    상기 제2 노드에 연결된 제어 전극, 상기 제1 저전원 전압을 수신하는 제1 전극, 및 상기 제3 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제4-2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  4. 제 3 항에 있어서, 상기 제1 출력부의 상기 출력단은 상기 제2-1 트랜지스터 및 상기 제2-2 트랜지스터 이외의 트랜지스터가 연결되지 않고,
    상기 제3 출력부의 상기 출력단은 상기 제4-1 트랜지스터 및 상기 제4-2 트랜지스터 이외의 트랜지스터가 연결되지 않는 것을 특징으로 하는 게이트 드라이버.
  5. 제 3 항에 있어서, 상기 제1 저전원 전압은 상기 제2 저전원 전압보다 큰 것을 특징으로 하는 게이트 드라이버.
  6. 제 3 항에 있어서, 상기 제2 출력부는
    상기 제1 노드에 연결된 제1 전극 및 상기 제2 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제1 커패시터를 더 포함하고,
    상기 제3 출력부는
    상기 제1 노드에 연결된 제1 전극 및 상기 제3 출력부의 상기 출력단에 연결된 제2 전극을 포함하는 제2 커패시터를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  7. 제 3 항에 있어서, 상기 제1 입력부는
    상기 이전 캐리 신호를 수신하는 제어 전극, 상기 이전 캐리 신호를 수신하는 제1 전극, 및 제3 노드에 연결된 제5-1 트랜지스터; 및
    상기 이전 캐리 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제5-2 트랜지스터를 포함하고,
    상기 제2 입력부는
    상기 제1 다음 캐리 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제6-1 트랜지스터; 및
    상기 제1 다음 캐리 신호를 수신하는 제어 전극, 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제6-2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  8. 제 7 항에 있어서, 상기 스테이지들 각각은
    상기 제1 노드의 상기 전압에 응답하여 상기 제2 노드의 전압을 제어하는 제1 제어부;
    상기 제2 노드의 상기 전압에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 제어부; 및
    상기 이전 캐리 신호에 응답하여 상기 제2 노드의 상기 전압을 제어하는 제3 제어부를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  9. 제 8 항에 있어서, 상기 스테이지들 각각은
    스타트 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제4 제어부를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  10. 제 9 항에 있어서, 상기 제1 제어부는
    제1 스캔 제어 신호를 수신하는 제어 전극, 상기 제1 스캔 제어 신호를 수신하는 제1 전극, 및 제7-2 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제7-1 트랜지스터;
    상기 제1 스캔 제어 신호를 수신하는 제어 전극, 상기 제7-1 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 상기 제7-2 트랜지스터;
    상기 제4 노드에 연결된 제어 전극, 상기 제1 스캔 제어 신호를 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터;
    상기 제1 노드에 연결된 제어 전극, 제3 저전원 전압을 수신하는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 제 9 트랜지스터; 및
    상기 제1 노드에 연결된 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제10 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  11. 제 10 항에 있어서, 상기 제3 저전원 전압은 상기 제1 저전원 전압과 동일한 것을 특징으로 하는 게이트 드라이버.
  12. 제 10 항에 있어서, 상기 제1 스캔 제어 신호는 게이트 온 전압인 것을 특징으로 하는 게이트 드라이버.
  13. 제 10 항에 있어서, 상기 제2 제어부는
    상기 제2 노드에 연결된 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제11-1 트랜지스터; 및
    상기 제2 노드에 연결된 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제11-2 트랜지스터를 포함하고,
    상기 제3 제어부는
    상기 이전 캐리 신호를 수신하는 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제12 트랜지스터를 포함하며,
    상기 제4 제어부는
    상기 스타트 신호를 수신하는 제어 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제13-1 트랜지스터; 및
    상기 스타트 신호를 수신하는 제어 전극, 상기 제2 저전원 전압을 수신하는 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제13-2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  14. 제 13 항에 있어서, 상기 스테이지들 각각은
    상기 제1 노드의 상기 전압에 응답하여 상기 제3 노드에 제2 스캔 제어 신호를 인가하는 누설 제어부를 더 포함하는 것을 특징으로 하는 게이트 드라이버.
  15. 제 14 항에 있어서, 상기 제2 스캔 제어 신호는 게이트 온 전압인 것을 특징으로 하는 게이트 드라이버.
  16. 제 14 항에 있어서, 상기 누설 제어부는
    상기 제1 노드에 연결된 제어 전극, 상기 제2 스캔 제어 신호를 수신하는 제1 전극, 및 제14-2 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제14-1 트랜지스터; 및
    상기 제1 노드에 연결된 제어 전극, 상기 제14-1 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제14-2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  17. 제 1 항에 있어서, 상기 스테이지들 중 적어도 하나의 스테이지가 선택되고,
    상기 스테이지들 각각은 블랭크 구간에서 상기 선택된 스테이지의 상기 제1 노드에 게이트 온 전압을 인가하는 센싱 회로를 포함하는 것을 특징으로 하는 게이트 드라이버.
  18. 제 1 항에 있어서, 상기 스캔 신호의 온-듀티비는 상기 센싱 신호의 온-듀티비보다 작은 것을 특징으로 하는 게이트 드라이버.
  19. 데이터 라인들에 픽셀들을 포함하는 표시 패널;
    복수의 스테이지들을 포함하는 게이트 드라이버;
    상기 픽셀들에 데이터 전압들을 인가하는 데이터 드라이버; 및
    상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 스테이지들 각각은
    이전 캐리 신호에 응답하여 제1 노드의 전압을 제어하는 제1 입력부;
    제1 다음 캐리 신호에 응답하여 상기 제1 노드의 상기 전압을 제어하는 제2 입력부;
    상기 제1 노드의 상기 전압에 응답하여 캐리 신호를 출력하는 제1 출력부;
    상기 제1 노드의 상기 전압에 응답하여 스캔 신호를 출력하는 제2 출력부;
    상기 제1 노드의 상기 전압에 응답하여 센싱 신호를 출력하는 제3 출력부; 및
    상기 제1 다음 캐리 신호보다 먼저 펄스가 발생되는 제2 다음 캐리 신호에 응답하여 상기 스캔 신호가 출력되는 상기 제2 출력부의 출력단에 제1 저전원 전압을 인가하는 스캔 신호 제어부를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 상기 픽셀들 각각은
    제5 노드에 연결된 제어 전극, 제1 전원 전압이 인가되는 제1 전극, 및 제6 노드에 연결된 제2 전극을 포함하는 구동 트랜지스터;
    상기 스캔 신호를 수신하는 제어 전극, 상기 데이터 전압들을 수신하는 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 기입 트랜지스터;
    센싱 신호를 수신하는 제어 전극, 센싱 라인에 연결된 제1 전극, 및 상기 제6 노드에 연결된 제2 전극을 포함하는 센싱 트랜지스터;
    상기 제5 노드에 연결된 제1 전극 및 상기 제6 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터; 및
    상기 제6 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
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