KR20240131520A - 픽셀 회로 및 이를 포함하는 표시 장치 - Google Patents

픽셀 회로 및 이를 포함하는 표시 장치 Download PDF

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이세현
김귀현
하진주
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삼성디스플레이 주식회사
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Abstract

픽셀 회로는 발광 소자, 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터, 제1 트랜지스터의 제어 전극에 연결되는 제1 전극 및 제1 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하는 제1 커패시터, 제1 트랜지스터의 제어 전극에 연결되는 제1 전극 및 제2 전극을 포함하는 제2 커패시터, 기입 게이트 신호에 응답하여 제1 트랜지스터의 제어 전극에 데이터 전압을 제공하는 제2 트랜지스터, 및 기입 게이트 신호에 응답하여 제2 커패시터의 제2 전극에 데이터 전압을 제공하는 제3 트랜지스터를 포함한다.

Description

픽셀 회로 및 이를 포함하는 표시 장치{PIXEL CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 픽셀 회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널, 게이트 드라이버, 데이터 드라이버, 및 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 게이트 라인들 및 복수의 데이터 라인들에 전기적으로 연결된 복수의 픽셀 회로들을 포함한다. 게이트 드라이버는 게이트 라인들에 게이트 신호들을 제공하고, 데이터 드라이버는 데이터 라인들에 데이터 전압들을 제공하며, 타이밍 컨트롤러는 게이트 드라이버 및 데이터 드라이버를 제어한다.
최근에는 가상 현실(virtual reality; VR) 또는 증강 현실(augmented reality; AR)을 제공하는 표시 장치가 부각되고 있다. 이를 위해, 표시 장치는 저 면적 및 고 ppi(pixels per inch)가 요구된다. 이 경우, 픽셀 회로가 차지하는 피치(pitch)가 좁아지므로, 픽셀 회로를 구성하는 트랜지스터의 수 및 픽셀 회로에 인가되는 신호의 수에 제약이 있을 수 있다.
또한, ppi가 높아질수록 데이터 전압의 데이터 레인지(data range)는 줄어들 수 있다. 즉, ppi가 높아질수록 데이터 전압의 변화에 따른 휘도 정확성이 상대적으로 떨어질 수 있다.
본 발명의 일 목적은 저 면적 및 고 ppi를 위한 픽셀 회로를 제공하는 것이다.
본 발명의 다른 목적은 픽셀 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 픽셀 회로는 발광 소자, 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터, 상기 제1 트랜지스터의 제어 전극에 연결되는 제1 전극 및 상기 제1 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하는 제1 커패시터, 상기 제1 트랜지스터의 상기 제어 전극에 연결되는 제1 전극 및 제2 전극을 포함하는 제2 커패시터, 기입 게이트 신호에 응답하여 상기 제1 트랜지스터의 상기 제어 전극에 데이터 전압을 제공하는 제2 트랜지스터, 및 상기 기입 게이트 신호에 응답하여 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 픽셀 회로는 에미션 신호에 응답하여 상기 제1 트랜지스터에 제1 전원 전압을 제공하는 제4 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 픽셀 회로는 초기화 게이트 신호에 응답하여 바이어스 전압을 상기 발광 소자의 제1 전극에 제공하는 제5 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 제1 구간에 후속하는 제2 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 제2 구간에 후속하는 제3 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호는 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고, 상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공할 수 있다.
일 실시예에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖고, 상기 제1 구간에 후속하는 제2 구간 및 상기 제2 구간에 후속하는 제3 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가지며, 상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖고, 상기 제4 구간에 후속하는 제5 구간에서, 상기 에미션 신호는 활성화 구간을 가지며, 상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고, 상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 백 게이트 전극은 상기 제1 트랜지스터의 상기 제1 전극에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 백 게이트 전극은 제1 전원 전압을 수신할 수 있다.
일 실시예에 있어서, 상기 제3 트랜지스터의 백 게이트 전극은 제1 전원 전압을 수신할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 픽셀 회로를 포함하는 표시 패널, 상기 픽셀 회로에 데이터 전압을 인가하는 데이터 드라이버, 상기 픽셀 회로에 기입 게이트 신호를 인가하는 게이트 드라이버, 및 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하고, 상기 픽셀 회로는 발광 소자, 상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터, 상기 제1 트랜지스터의 제어 전극에 연결되는 제1 전극 및 상기 제1 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하는 제1 커패시터, 상기 제1 트랜지스터의 상기 제어 전극에 연결되는 제1 전극 및 제2 전극을 포함하는 제2 커패시터, 상기 기입 게이트 신호에 응답하여 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하는 제2 트랜지스터, 및 상기 기입 게이트 신호에 응답하여 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 제3 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 표시 장치는 상기 픽셀 회로에 에미션 신호를 인가하는 에미션 드라이버를 더 포함하고, 상기 픽셀 회로는 상기 에미션 신호에 응답하여 상기 제1 트랜지스터에 제1 전원 전압을 제공하는 제4 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 드라이버는 상기 픽셀 회로에 초기화 게이트 신호를 인가하고, 상기 초기화 게이트 신호에 응답하여 바이어스 전압을 상기 발광 소자의 제1 전극에 제공하는 제5 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖고, 상기 제1 구간에 후속하는 제2 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가지며, 상기 제2 구간에 후속하는 제3 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖고, 상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호는 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고, 상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공할 수 있다.
일 실시예에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖고, 상기 제1 구간에 후속하는 제2 구간 및 상기 제2 구간에 후속하는 제3 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가지며, 상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖고, 상기 제4 구간에 후속하는 제5 구간에서, 상기 에미션 신호는 활성화 구간을 가지며, 상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고, 상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 백 게이트 전극은 상기 제1 트랜지스터의 상기 제1 전극에 연결될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터의 백 게이트 전극은 제1 전원 전압을 수신할 수 있다.
본 발명의 실시예들에 따른 픽셀 회로는 제1 커패시터 및 제2 커패시터의 커패시턴스 분배를 통하여 데이터 레인지를 확장시킬 수 있다.
본 발명의 실시예들에 따른 픽셀 회로는 발광하는 동안 제2 커패시터의 제2 전극이 플로팅(floating) 상태가 됨으로써, 데이터 레인지를 확장시킬 수 있다.
본 발명의 실시예들에 따른 픽셀 회로는 제1 트랜지스터에 대한 바디 이펙트(body effect)를 최소화할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 데이터 레인지가 확장되고, 적은 수의 트랜지스터들로 구성된 픽셀 회로를 포함함으로써, 저 면적 고 ppi를 달성할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 픽셀 회로의 일 예를 나타내는 회로도이다.
도 3은 도 2의 픽셀 회로를 구동하는 일 예를 나타내는 타이밍도이다.
도 4는 도 2의 픽셀 회로가 제1 구간에서 동작하는 일 예를 나타내는 회로도이다.
도 5는 도 2의 픽셀 회로가 제2 구간에서 동작하는 일 예를 나타내는 회로도이다.
도 6은 도 2의 픽셀 회로가 제3 구간에서 동작하는 일 예를 나타내는 회로도이다.
도 7은 도 2의 픽셀 회로가 제4 구간에서 동작하는 일 예를 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 픽셀 회로를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 픽셀 회로를 구동하는 일 예를 나타내는 타이밍도이다.
도 10는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 11은 도 10의 전자 기기가 VR 기기로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 드라이버(300), 데이터 드라이버(400), 및 에미션 드라이버(500)를 포함할 수 있다. 일 실시예에서, 타이밍 컨트롤러(200) 및 데이터 드라이버(400)는 하나의 칩에 집적될 수 있다.
표시 패널(100)은 영상을 표시하는 표시부(AA) 및 표시부(AA)에 이웃하여 배치되는 주변부(PA)를 포함할 수 있다. 일 실시예에서, 게이트 드라이버(300) 및 에미션 드라이버(500)는 주변부(PA)에 실장될 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 에미션 라인들(EL), 및 게이트 라인들(GL), 데이터 라인들(DL), 및 에미션 라인들(EL)에 전기적으로 연결된 복수의 픽셀 회로들(P)을 포함할 수 있다. 게이트 라인들(GL) 및 에미션 라인들(EL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
타이밍 컨트롤러(200)는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 일 실시예에서, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호 및 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3), 및 데이터 신호(DATA)를 생성할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 게이트 드라이버(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 드라이버(300)로 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 데이터 드라이버(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 드라이버(400)로 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신하여 데이터 신호(DATA)를 생성할 수 있다. 타이밍 컨트롤러(200)는 데이터 신호(DATA)를 데이터 드라이버(400)로 출력할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 에미션 드라이버(500)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 생성하여 에미션 드라이버(500)로 출력할 수 있다. 제3 제어 신호(CONT3)는 수직 개시 신호 및 에미션 클럭 신호를 포함할 수 있다.
게이트 드라이버(300)는 타이밍 컨트롤러(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)로 출력할 수 있다. 예를 들어, 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
데이터 드라이버(400)는 타이밍 컨트롤러(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력 받을 수 있다. 데이터 드라이버(400)는 데이터 신호(DATA)를 아날로그 형태의 전압으로 변환한 데이터 전압들을 생성할 수 있다. 데이터 드라이버(400)는 데이터 전압들을 데이터 라인(DL)으로 출력할 수 있다.
에미션 드라이버(500)는 타이밍 컨트롤러(200)로부터 입력 받은 제3 제어 신호(CONT3)에 응답하여 에미션 라인들(EL)을 구동하기 위한 에미션 신호들을 생성할 수 있다. 에미션 드라이버(500)는 에미션 신호들을 에미션 라인들(EL)로 출력할 수 있다. 예를 들어, 에미션 드라이버(500)는 에미션 신호들을 에미션 라인들(EL)에 순차적으로 출력할 수 있다.
도 2는 도 1의 픽셀 회로(P)의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 픽셀 회로(P)는 발광 소자(EE), 발광 소자(EE)에 구동 전류를 제공하는 제1 트랜지스터(T1), 제1 트랜지스터(T1)의 제어 전극에 연결되는 제1 전극 및 제1 트랜지스터(T1)의 제1 전극에 연결되는 제2 전극을 포함하는 제1 커패시터(C1), 제1 트랜지스터(T1)의 제어 전극에 연결되는 제1 전극 및 제2 전극을 포함하는 제2 커패시터(C2), 기입 게이트 신호(GW)에 응답하여 제1 트랜지스터(T1)의 제어 전극에 데이터 전압을 제공하는 제2 트랜지스터(T2), 및 기입 게이트 신호(GW)에 응답하여 제2 커패시터(C2)의 제2 전극에 데이터 전압을 제공하는 제3 트랜지스터(T3)를 포함할 수 있다. 픽셀 회로(P)는 에미션 신호(EM)에 응답하여 제1 트랜지스터(T1)에 제1 전원 전압(ELVDD)(예를 들어, 고 전원 전압)을 제공하는 제4 트랜지스터(T4)를 더 포함할 수 있다. 픽셀 회로(P)는 초기화 게이트 신호(GI)에 응답하여 바이어스 전압(VBIAS)을 발광 소자(EE)의 제1 전극(즉, 애노드 전극)에 제공하는 제5 트랜지스터(T5)를 더 포함할 수 있다.
예를 들어, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 제어 전극, 제2 노드(N2)에 연결되는 제1 전극, 및 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 기입 게이트 신호(GW)를 수신하는 제어 전극, 데이터 라인(DL)에 연결되는 제1 전극, 및 제1 노드(N1)에 연결되는 제2 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 기입 게이트 신호(GW)를 수신하는 제어 전극, 데이터 라인(DL)에 연결되는 제1 전극, 및 제2 커패시터(C2)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 에미션 신호(EM)를 수신하는 제어 전극, 제1 전원 전압(ELVDD)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 제5 트랜지스터(T5)는 초기화 게이트 신호(GI)를 수신하는 제어 전극, 바이어스 전압(VBIAS)을 수신하는 제1 전극, 및 제3 노드(N3)에 연결되는 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 제1 노드(N1)에 연결되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 제2 커패시터(C2)는 제1 노드(N1)에 연결되는 제1 전극 및 제3 트랜지스터(T3)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다. 발광 소자(EE)는 제3 노드(N3)에 연결되는 제1 전극 및 제2 전원 전압(ELVSS)(예를 들어, 저 전원 전압)을 수신하는 제2 전극을 포함할 수 있다.
제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5)은 피모스(p-channel metal oxide semiconductor; PMOS) 트랜지스터로 구현될 수 있다. 이 경우, 로우 전압 레벨은 활성화 레벨이고, 하이 전압 레벨은 비활성화 레벨일 수 있다. 예를 들어, 피모스 트랜지스터의 제어 전극에 인가되는 신호가 로우 전압 레벨을 가질 때, 피모스 트랜지스터는 턴-온될 수 있다. 예를 들어, 피모스 트랜지스터의 제어 전극에 인가되는 신호가 하이 전압 레벨을 가질 때, 피모스 트랜지스터는 턴-오프될 수 있다.
다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5)은 엔모스(n-channel metal oxide semiconductor; NMOS) 트랜지스터로 구현될 수 있다. 이 경우, 로우 전압 레벨은 비활성화 레벨이고, 하이 전압 레벨은 활성화 레벨일 수 있다. 예를 들어, 엔모스 트랜지스터의 제어 전극에 인가되는 신호가 로우 전압 레벨을 가질 때, 엔모스 트랜지스터는 턴-오프될 수 있다. 예를 들어, 엔모스 트랜지스터의 제어 전극에 인가되는 신호가 하이 전압 레벨을 가질 때, 엔모스 트랜지스터는 턴-온될 수 있다. 즉, 활성화 레벨 및 비활성화 레벨은 트랜지스터의 종류에 따라 결정될 수 있다.
일 실시예에서, 제1 트랜지스터(T1)의 백 게이트 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 백 게이트 전극과 제1 전극 사이의 전압 차이가 0이 되므로, 제1 트랜지스터(T1)에 대한 바디 이펙트가 최소화될 수 있다.
일 실시예에서, 제2 트랜지스터(T2)의 백 게이트 전극은 제1 전원 전압(ELVDD)을 수신할 수 있다. 제3 트랜지스터(T3)의 백 게이트 전극은 제1 전원 전압(ELVDD)을 수신할 수 있다. 제4 트랜지스터(T4)의 백 게이트 전극은 제1 전원 전압(ELVDD)을 수신할 수 있다. 제5 트랜지스터(T5)의 백 게이트 전극은 제1 전원 전압(ELVDD)을 수신할 수 있다.
도 3은 도 2의 픽셀 회로(P)를 구동하는 일 예를 나타내는 타이밍도이고, 도 4는 도 2의 픽셀 회로(P)가 제1 구간(P1)에서 동작하는 일 예를 나타내는 회로도이며, 도 5는 도 2의 픽셀 회로(P)가 제2 구간(P2)에서 동작하는 일 예를 나타내는 회로도이고, 도 6은 도 2의 픽셀 회로(P)가 제3 구간(P3)에서 동작하는 일 예를 나타내는 회로도이며, 도 7은 도 2의 픽셀 회로(P)가 제4 구간(P4)에서 동작하는 일 예를 나타내는 회로도이다.
도 3 및 도 4를 참조하면, 제1 구간(P)에서, 에미션 신호(EM), 기입 게이트 신호(GW), 및 초기화 게이트 신호(GI)는 활성화 구간을 가질 수 있다. 즉, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 턴-온될 수 있다. 따라서, 제2 트랜지스터(T2)가 제1 노드(N1)에 데이터 전압(VDATA)을 제공하므로, 제1 커패시터(C1)에 데이터 전압(VDATA)이 기입될 수 있다. 또한, 제4 트랜지스터(T4), 제1 트랜지스터(T1), 및 제5 트랜지스터(T5)를 통하는 패스(path)가 형성되어, 제1 트랜지스터(T1)의 제1 전극 및 발광 소자(EE)의 제1 전극이 초기화될 수 있다. 그리고, 제3 트랜지스터(T3)는 제2 커패시터(C2)의 제2 전극에 데이터 전압(VDATA)을 제공할 수 있다.
도 3 및 도 5를 참조하면, 제1 구간(P1)에 후속하는 제2 구간(P2)에서, 기입 게이트 신호(GW) 및 초기화 게이트 신호(GI)는 활성화 구간을 갖고, 에미션 신호(EM)는 비활성화 구간을 가질 수 있다. 즉, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 턴-온되고, 제4 트랜지스터(T4)는 턴-오프될 수 있다. 따라서, 제2 트랜지스터(T2)가 제1 노드(N1)에 데이터 전압(VDATA)을 제공하므로, 제1 노드(N1)의 전압은 데이터 전압(VDATA)이고, 제2 노드(N2)의 전압은 VDATA-VTH일 수 있다. 또한, 제3 트랜지스터(T3)는 제2 커패시터(C2)의 제2 전극에 데이터 전압(VDATA)을 제공할 수 있다. 여기서, VDATA는 데이터 전압이고, VTH는 제1 트랜지스터(T1)의 문턱전압일 수 있다. 그리고, 상술하였듯이, 제1 트랜지스터(T1)에 대한 바디 이펙트가 최소화됨에 따라, 픽셀 회로(P)의 문턱 전압 보상 능력이 향상될 수 있다.
도 3 및 도 6을 참조하면, 제2 구간(P2)에 후속하는 제3 구간(P3)에서, 에미션 신호(EM) 및 초기화 게이트 신호(GI)는 활성화 구간을 갖고, 기입 게이트 신호(GW)는 비활성화 구간을 가질 수 있다. 즉, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴-온되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 턴-오프될 수 있다. 따라서, 발광 소자(EE)의 제1 전극이 바이어스 전압(VBIAS)으로 초기화되므로, 블랙(black)을 표시하는 픽셀 회로(P)에서 리키지(leakage) 전류로 인한 발광 소자(EE)의 발광을 최소화할 수 있다.
도 3 및 도 7을 참조하면, 제3 구간(P3)에 후속하는 제4 구간(P4)에서, 에미션 신호(EM)는 활성화 구간을 갖고, 기입 게이트 신호(GW) 및 초기화 게이트 신호(GI)는 비활성화 구간을 가질 수 있다. 즉, 제4 트랜지스터(T4)는 턴-온되고, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 턴-오프될 수 있다. 따라서, 제1 트랜지스터(T1)에 제1 전원 전압(ELVDD)이 인가되어 구동 전류가 생성되고, 구동 전류가 발광 소자(EE)에 인가될 수 있다. 즉, 발광 소자(EE)는 구동 전류에 상응하는 휘도로 발광할 수 있다.
제4 구간(P4)에서, 제2 노드(N2)의 전압은 ELVDD가 될 수 있다. 그리고, 제1 노드(N1)의 전압은 제1 커패시터(C1)의 커플링으로 인하여 (ELVDD-(VDATA-VTH))*((C_C1)/(C_C1+C_C2))만큼 증가되므로, 제1 노드(N1)의 전압은 VDATA+(ELVDD-(VDATA-VTH))*((C_C1)/(C_C1+C_C2))일 수 있다. 구동 전류는 제1 트랜지스터(T1)의 게이트-소스 전압에 따라 결정되고, 제1 트랜지스터(T1)의 게이트-소스 전압은 VDATA+(ELVDD-(VDATA-VTH))*((C_C1)/(C_C1+C_C2))-ELVDD일 수 있다. 상기 게이트-소스 전압에서 VDATA의 성분은 VDATA*(1-((C_C1)/(C_C1+C_C2)))이고, 1-((C_C1)/(C_C1+C_C2))는 1보다 작으므로, 데이터 전압(VDATA)의 데이터 레인지가 확장될 수 있다. 그리고, 제3 트랜지스터(T3)가 턴-오프됨에 따라, 제2 커패시터(C2)의 제2 전극이 플로팅(floating) 상태가 될 수 있다. 이에 따라, 제2 커패시터(C2)의 커패시턴스의 영향은 0에 가까워지므로, VDATA의 성분이 더 작아지고, 데이터 전압(VDATA)의 데이터 레인지가 더 확장될 수 있다. 여기서, ELVDD는 제1 전원 전압이고, VDATA는 데이터 전압이며, VTH는 제1 트랜지스터(T1)의 문턱 전압이고, C_C1은 제1 커패시터의 커패시턴스이며, C_C2는 제2 커패시터의 커패시턴스이다.
여기서, 활성화 구간은 활성화 레벨을 갖는 구간이고, 비활성화 구간은 비활성화 레벨을 갖는 구간일 수 있다.
도 8은 본 발명의 실시예들에 따른 픽셀 회로(P)를 나타내는 회로도이다.
본 실시예들에 따른 픽셀 회로(P)는 구동 트랜지스터(T1)의 백 게이트 전극을 제외하고, 도 2의 픽셀 회로(P)의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.
도 8을 참조하면, 제1 트랜지스터(T1)의 백 게이트 전극은 제1 전원 전압(ELVDD)을 수신할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 문턱 전압이 보상되는 동안(예를 들어, 도 3의 제2 구간(P2)), 제1 트랜지스터(T1)의 백 게이트 전극과 제1 전극 사이의 전압 차이가 0이 되므로, 제1 트랜지스터(T1)에 대한 바디 이펙트가 최소화될 수 있다. 따라서, 제1 트랜지스터(T1)에 대한 바디 이펙트가 최소화됨에 따라, 픽셀 회로(P)의 문턱 전압 보상 능력이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 픽셀 회로(P)를 구동하는 일 예를 나타내는 타이밍도이다.
본 실시예들에 따른 픽셀 회로(P)의 구동은 데이터 라인(DL)에 인가되는 전압을 제외하고, 도 3의 픽셀 회로(P)의 구동과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.
도 2 및 도 9를 참조하면, 제2 트랜지스터(T2)는 제1 구간(P1) 및 제2 구간(P2)에서 제1 트랜지스터(T1)의 제어 전극에 기준 전압(VREF)을 제공하고, 제3 구간(P3)에서 제1 트랜지스터(T1)의 제어 전극에 데이터 전압(VDATA)을 제공하고, 제2 트랜지스터(T2)는 제1 구간(P1) 및 제2 구간(P2)에서 제1 트랜지스터(T1)의 제어 전극에 기준 전압(VREF)을 제공하고, 제3 구간(P3)에서 제1 트랜지스터(T1)의 제어 전극에 데이터 전압(VDATA)을 제공할 수 있다.
제1 구간(P)에서, 에미션 신호(EM), 기입 게이트 신호(GW), 및 초기화 게이트 신호(GI)는 활성화 구간을 가질 수 있다. 즉, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 턴-온될 수 있다. 따라서, 제2 트랜지스터(T2)가 제1 노드(N1)에 기준 전압(VREF)을 제공하고, 제3 트랜지스터(T3)가 제2 커패시터(C2)의 제2 전극에 기준 전압(VREF)을 제공할 수 있다. 또한, 제4 트랜지스터(T4), 제1 트랜지스터(T1), 및 제5 트랜지스터(T5)를 통하는 패스(path)가 형성되어, 제1 트랜지스터(T1)의 제1 전극 및 발광 소자(EE)의 제1 전극이 초기화될 수 있다. 그리고, 제3 트랜지스터(T3)는 제2 커패시터(C2)의 제2 전극에 기준 전압(VREF)을 제공할 수 있다.
제1 구간(P1)에 후속하는 제2 구간(P2)에서, 기입 게이트 신호(GW) 및 초기화 게이트 신호(GI)는 활성화 구간을 갖고, 에미션 신호(EM)는 비활성화 구간을 가질 수 있다. 즉, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5)는 턴-온되고, 제4 트랜지스터(T4)는 턴-오프될 수 있다. 따라서, 제2 트랜지스터(T2)가 제1 노드(N1)에 기준 전압(VREF)을 제공하므로, 제1 노드(N1)의 전압은 기준 전압(VREF)이고, 제2 노드(N2)의 전압은 VREF-VTH일 수 있다. 또한, 제3 트랜지스터(T3)는 제2 커패시터(C2)의 제2 전극에 기준 전압(VREF)을 제공할 수 있다. 여기서, VREF는 기준 전압이고, VTH는 제1 트랜지스터(T1)의 문턱전압일 수 있다.
일 실시예에서, 기준 전압(VREF)은 저계조에 대한 데이터 전압(VDATA)과 동일할 수 있다. 일 실시예에서, 기준 전압(VREF)은 가장 낮은 계조에 대한 데이터 전압(VDATA)과 동일할 수 있다.
예를 들어, 제1 노드(N1)에 데이터 전압(VDATA)이 인가되는 경우 보다 제1 노드(N1)에 기준 전압(VREF)이 인가되는 경우 제1 트랜지스터(T1)가 생성하는 전류가 작을 수 있다.
따라서, 제1 구간(P1) 및 제2 구간(P2) 동안 제1 노드(N1)에 기준 전압(VREF)이 인가됨으로써, 전류로 인한 제1 전원 전압(ELVDD)의 흔들림이 최소화될 수 있다.
제2 구간(P2)에 후속하는 제3 구간(P3)에서, 기입 게이트 신호(GW) 및 초기화 게이트 신호(GI)는 활성화 구간을 갖고, 에미션 신호(EM)는 비활성화 구간을 가질 수 있다. 즉, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5)는 턴-온되고, 제4 트랜지스터(T4)는 턴-오프될 수 있다. 따라서, 제2 트랜지스터(T2)가 제1 노드(N1)에 데이터 전압(VDATA)을 제공하므로, 제1 노드(N1)의 전압은 데이터 전압(VDATA)이고, 제2 노드(N2)의 전압은 VDATA-VTH일 수 있다. 또한, 제3 트랜지스터(T3)는 제2 커패시터(C2)의 제2 전극에 데이터 전압(VDATA)을 제공할 수 있다. 여기서, VDATA는 데이터 전압이고, VTH는 제1 트랜지스터(T1)의 문턱전압일 수 있다. 그리고, 상술하였듯이, 제1 트랜지스터(T1)에 대한 바디 이펙트가 최소화됨에 따라, 픽셀 회로(P)의 문턱 전압 보상 능력이 향상될 수 있다.
제3 구간(P3)에 후속하는 제4 구간(P4)에서, 에미션 신호(EM) 및 초기화 게이트 신호(GI)는 활성화 구간을 갖고, 기입 게이트 신호(GW)는 비활성화 구간을 가질 수 있다. 즉, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴-온되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 턴-오프될 수 있다. 따라서, 발광 소자(EE)의 제1 전극이 바이어스 전압(VBIAS)으로 초기화되므로, 블랙(black)을 표시하는 픽셀 회로(P)에서 리키지(leakage) 전류로 인한 발광 소자(EE)의 발광을 최소화할 수 있다.
제4 구간(P4)에 후속하는 제5 구간(P5)에서, 에미션 신호(EM)는 활성화 구간을 갖고, 기입 게이트 신호(GW) 및 초기화 게이트 신호(GI)는 비활성화 구간을 가질 수 있다. 즉, 제4 트랜지스터(T4)는 턴-온되고, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 턴-오프될 수 있다. 따라서, 제1 트랜지스터(T1)에 제1 전원 전압(ELVDD)이 인가되어 구동 전류가 생성되고, 구동 전류가 발광 소자(EE)에 인가될 수 있다. 즉, 발광 소자(EE)는 구동 전류에 상응하는 휘도로 발광할 수 있다.
여기서, 활성화 구간은 활성화 레벨을 갖는 구간이고, 비활성화 구간은 비활성화 레벨을 갖는 구간일 수 있다.
도 10은 본 발명의 실시예들에 따른 전자 기기(1000)를 나타내는 블록도이고, 도 11은 도 10의 전자 기기(1000)가 VR 기기로 구현된 일 예를 나타내는 도면이다.
도 10 및 도 11을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 이 때, 표시 장치(1060)는 도 1의 표시 장치일 수 있다. 또한, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11에 도시된 바와 같이, 전자 기기(1000)는 VR 기기로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(1000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(1060)가 입출력 장치(1040)에 포함될 수도 있다.
파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 예를 들어, 파워 서플라이(1050)는 전력 관리 집적 회로(power management integrated circuit; PMIC)일 수 있다.
표시 장치(1060)는 전자 기기(1000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 이 때, 표시 장치(1060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지 않는다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 TV, 3D TV, 휴대폰, 스마트 폰, 태블릿 컴퓨터, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 전자기기 1010: 프로세서
1020: 메모리 장치 1030: 스토리지 장치
1040: 입출력 장치 1050: 파워 서플라이 장치
1060: 표시 장치 100: 표시 패널
200: 타이밍 컨트롤러 300: 게이트 드라이버
400: 데이터 드라이버 500: 에미션 드라이버

Claims (20)

  1. 발광 소자;
    상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제어 전극에 연결되는 제1 전극 및 상기 제1 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하는 제1 커패시터;
    상기 제1 트랜지스터의 상기 제어 전극에 연결되는 제1 전극 및 제2 전극을 포함하는 제2 커패시터;
    기입 게이트 신호에 응답하여 상기 제1 트랜지스터의 상기 제어 전극에 데이터 전압을 제공하는 제2 트랜지스터; 및
    상기 기입 게이트 신호에 응답하여 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 제3 트랜지스터를 포함하는 픽셀 회로.
  2. 제 1 항에 있어서,
    에미션 신호에 응답하여 상기 제1 트랜지스터에 제1 전원 전압을 제공하는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 픽셀 회로.
  3. 제 2 항에 있어서,
    초기화 게이트 신호에 응답하여 바이어스 전압을 상기 발광 소자의 제1 전극에 제공하는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 픽셀 회로.
  4. 제 3 항에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖는 것을 특징으로 하는 픽셀 회로.
  5. 제 4 항에 있어서, 상기 제1 구간에 후속하는 제2 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖는 것을 특징으로 하는 픽셀 회로.
  6. 제 5 항에 있어서, 상기 제2 구간에 후속하는 제3 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖는 것을 특징으로 하는 픽셀 회로.
  7. 제 6 항에 있어서, 상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호는 활성화 구간을 갖는 것을 특징으로 하는 픽셀 회로.
  8. 제 7 항에 있어서, 상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고,
    상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 것을 특징으로 하는 픽셀 회로.
  9. 제 3 항에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖고,
    상기 제1 구간에 후속하는 제2 구간 및 상기 제2 구간에 후속하는 제3 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가지며,
    상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖고,
    상기 제4 구간에 후속하는 제5 구간에서, 상기 에미션 신호는 활성화 구간을 가지며,
    상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고,
    상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 것을 특징으로 하는 픽셀 회로.
  10. 제 1 항에 있어서, 상기 제1 트랜지스터의 백 게이트 전극은 상기 제1 트랜지스터의 상기 제1 전극에 연결되는 것을 특징으로 하는 픽셀 회로.
  11. 제 1 항에 있어서, 상기 제1 트랜지스터의 백 게이트 전극은 제1 전원 전압을 수신하는 것을 특징으로 하는 픽셀 회로.
  12. 제 1 항에 있어서, 상기 제3 트랜지스터의 백 게이트 전극은 제1 전원 전압을 수신하는 것을 특징으로 하는 픽셀 회로.
  13. 픽셀 회로를 포함하는 표시 패널;
    상기 픽셀 회로에 데이터 전압을 인가하는 데이터 드라이버;
    상기 픽셀 회로에 기입 게이트 신호를 인가하는 게이트 드라이버; 및
    상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 픽셀 회로는
    발광 소자;
    상기 발광 소자에 구동 전류를 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터의 제어 전극에 연결되는 제1 전극 및 상기 제1 트랜지스터의 제1 전극에 연결되는 제2 전극을 포함하는 제1 커패시터;
    상기 제1 트랜지스터의 상기 제어 전극에 연결되는 제1 전극 및 제2 전극을 포함하는 제2 커패시터;
    상기 기입 게이트 신호에 응답하여 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하는 제2 트랜지스터; 및
    상기 기입 게이트 신호에 응답하여 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 픽셀 회로에 에미션 신호를 인가하는 에미션 드라이버를 더 포함하고,
    상기 픽셀 회로는
    상기 에미션 신호에 응답하여 상기 제1 트랜지스터에 제1 전원 전압을 제공하는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 게이트 드라이버는 상기 픽셀 회로에 초기화 게이트 신호를 인가하고,
    상기 초기화 게이트 신호에 응답하여 바이어스 전압을 상기 발광 소자의 제1 전극에 제공하는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖고,
    상기 제1 구간에 후속하는 제2 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가지며,
    상기 제2 구간에 후속하는 제3 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖고,
    상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호는 활성화 구간을 갖는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고,
    상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 것을 특징으로 하는 표시 장치.
  18. 제 15 항에 있어서, 제1 구간에서, 상기 에미션 신호, 상기 기입 게이트 신호, 및 상기 초기화 게이트 신호는 활성화 구간을 갖고,
    상기 제1 구간에 후속하는 제2 구간 및 상기 제2 구간에 후속하는 제3 구간에서, 상기 기입 게이트 신호 및 상기 초기화 게이트 신호는 활성화 구간을 가지며,
    상기 제3 구간에 후속하는 제4 구간에서, 상기 에미션 신호 및 상기 초기화 게이트 신호는 활성화 구간을 갖고,
    상기 제4 구간에 후속하는 제5 구간에서, 상기 에미션 신호는 활성화 구간을 가지며,
    상기 제2 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제1 트랜지스터의 상기 제어 전극에 상기 데이터 전압을 제공하고,
    상기 제3 트랜지스터는 상기 제1 구간 및 상기 제2 구간에서 상기 제2 커패시터의 상기 제2 전극에 기준 전압을 제공하고, 상기 제3 구간에서 상기 제2 커패시터의 상기 제2 전극에 상기 데이터 전압을 제공하는 것을 특징으로 하는 표시 장치.
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