KR20230116991A

KR20230116991A - 화소 회로

Info

Publication number: KR20230116991A
Application number: KR1020220013233A
Authority: KR
Inventors: 김근우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2022-01-28
Filing date: 2022-01-28
Publication date: 2023-08-07
Also published as: CN116524865A; US20230245616A1; EP4220620A1

Abstract

화소 회로는 발광 소자, 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 기입 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 제1 보상 트랜지스터의 제2 전극에 연결된 제1 전극, 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 기입 게이트 신호가 인가되는 제어 전극, 제1 보상 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 전극을 포함하는 노드 제어 트랜지스터를 포함한다.

Description

화소 회로{PIXEL CIRCUIT}

본 발명은 화소 회로에 관한 것이다. 보다 상세하게는, 구동 트랜지스터, 기입 트랜지스터, 보상 트랜지스터, 게이트 초기화 트랜지스터 등을 포함하는 화소 회로에 관한 것이다.

일반적으로, 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부, 및 구동 제어부를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 게이트 라인들 및 복수의 데이터 라인들에 전기적으로 연결된 복수의 화소 회로들을 포함한다. 게이트 구동부는 복수의 게이트 라인들에 게이트 신호들을 제공하고, 데이터 구동부는 데이터 라인들에 데이터 전압들을 제공하며, 구동 제어부는 게이트 구동부 및 데이터 구동부를 제어한다.

일반적으로, 표시 장치에 구비되는 화소 회로는 발광 소자, 스토리지 커패시터, 구동 트랜지스터, 기입 트랜지스터, 보상 트랜지스터, 게이트 초기화 트랜지스터 등을 포함할 수 있다. 이 때, 상기 트랜지스터들이 저온 다결정 실리콘(low temperature poly silicon; LTPS) 트랜지스터들인 경우, 표시 장치가 소정의 구동 주파수 미만으로(예를 들어, 30헤르츠(hertz; Hz) 미만으로) 구동되면 플리커(flicker)가 발생할 수 있다. 다시 말하면, 상기 트랜지스터들이 턴오프되더라도 상기 트랜지스터들을 통해 누설 전류가 흐르기 때문에, 유기 발광 표시 장치가 소정의 구동 주파수 미만으로 동작하는 경우 상기 누설 전류에 의해 스토리지 커패시터에 저장된 전압(즉, 구동 트랜지스터의 제어 전극의 전압)가 변하고, 그에 따라, 사용자가 휘도 변화를 감지하게 되는 것이다. 특히, 화소 회로가 게이트 초기화 동작, 데이터 기입 동작 및 발광 동작을 순차적으로 수행하는 구조(예를 들어, 소정의 노드에 구동 트랜지스터의 제어 전극, 스토리지 커패시터의 일 전극, 게이트 초기화 트랜지스터의 일 전극, 보상 트랜지스터의 일 전극이 연결된 구조)를 갖는 경우, 보상 트랜지스터가 오프-상태임에도 불구하고 누설 전류가 보상 트랜지스터를 통해 흘러 스토리지 커패시터에 저장된 전압(즉, 구동 트랜지스터의 제어 전극의 전압)이 변할 수 있다.

이에, 종래의 화소 회로는 보상 트랜지스터를 듀얼(dual) 구조로 구성함으로써 보상 트랜지스터를 통해 흐르는 누설 전류를 감소시키고 있으나, 표시 장치가 소정의 구동 주파수 미만으로 동작하는 경우에는 상기 누설 전류의 감소 효과가 미미하다는 한계가 있다.

본 발명의 일 목적은 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화시키는 화소 회로를 제공하는 것이다.

본 발명의 다른 목적은 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화시키는 화소 회로를 포함하여 사용자가 인지 가능한 플리커를 방지할 수 있는 표시 장치를 제공하는 것이다.

다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 발광 소자, 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 상기 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 상기 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 상기 기입 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 제2 전극을 포함하는 노드 제어 트랜지스터를 포함한다.

일 실시예에 있어서, 상기 노드 제어 트랜지스터의 상기 제2 전극에 제1 초기화 전압이 인가될 수 있다.

일 실시예에 있어서, 초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터를 더 포함하고, 상기 노드 제어 트랜지스터의 상기 제2 전극은 상기 게이트 초기화 트랜지스터의 상기 제1 전극에 연결될 수 있다.

일 실시예에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 기입 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 상기 게이트 초기화 트랜지스터가 온-상태일 때 오프-상태에서 상기 온-상태로 턴온될 수 있다.

일 실시예에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간의 제1 데이터 기입 구간에서, 상기 노드 제어 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 온-상태이고, 상기 제1 데이터 기입 구간 이후의 상기 비발광 구간의 제2 데이터 기입 구간에서, 상기 노드 제어 트랜지스터는 오프-상태이고 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터는 상기 온-상태일 수 있다.

일 실시예에 있어서, 바이어스 신호가 인가되는 제어 전극, 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 및 상기 제1 초기화 전압이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터, 초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터, 에미션 신호가 인가되는 제어 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터, 상기 에미션 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 발광 소자의 상기 애노드 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터, 및 상기 바이어스 신호가 인가되는 제어 전극, 바이어스 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 바이어스 트랜지스터를 더 포함할 수 있다.

일 실시예에 있어서, 상기 게이트 초기화 트랜지스터는 듀얼(dual)로 구성될 수 있다.

일 실시예에 있어서, 상기 바이어스 신호의 주파수는 상기 기입 게이트 신호의 주파수보다 클 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 발광 소자, 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 바이어스 신호가 인가되는 제어 전극, 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 및 제1 초기화 전압이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 상기 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 상기 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 상기 바이어스 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 트랜지스터를 포함할 수 있다.

일 실시예에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 노드 제어 트랜지스터는 상기 게이트 초기화 동작 및 상기 데이터 기입 동작이 수행된 후 오프-상태에서 온-상태로 턴온될 수 있다.

일 실시예에 있어서, 기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터, 초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터, 에미션 신호가 인가되는 제어 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터, 상기 에미션 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 발광 소자의 상기 애노드 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터, 및 상기 바이어스 신호가 인가되는 제어 전극, 바이어스 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 바이어스 트랜지스터를 더 포함할 수 있다.

일 실시예에 있어서, 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 기입 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 상기 초기화 게이트 신호가 온-상태일 때 오프-상태에서 상기 온-상태로 턴온될 수 있다.

본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 발광 소자, 상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터, 상기 기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 상기 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 상기 제1 전원 전압이 인가되는 제1 전극 및 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 커패시터를 포함한다.

일 실시예에 있어서, 상기 스토리지 커패시터의 커패시턴스는 상기 노드 제어 커패시터의 커패시턴스보다 클 수 있다.

일 실시예에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간의 제1 데이터 기입 구간에서, 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터는 온-상태이고, 상기 제1 데이터 기입 구간 이후의 상기 비발광 구간의 제2 데이터 기입 구간에서, 상기 제1 보상 트랜지스터는 오프-상태이고 상기 제2 보상 트랜지스터는 상기 온-상태일 수 있다.

일 실시예에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 기입 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 상기 초기화 게이트 신호가 온-상태일 때 오프-상태에서 상기 온-상태로 턴온될 수 있다.

본 발명의 실시예들에 따른 화소 회로는 발광 소자, 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 기입 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 제1 보상 트랜지스터의 제2 전극에 연결된 제1 전극, 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 기입 게이트 신호가 인가되는 제어 전극, 제1 보상 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 전극을 포함하는 노드 제어 트랜지스터를 포함함으로써, 제1 보상 트랜지스터와 제2 보상 트랜지스터 사이의 노드의 전압을 낮출 수 있다. 이에 따라, 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화할 수 있다.

본 발명의 실시예들에 따른 화소 회로는 발광 소자 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 바이어스 신호가 인가되는 제어 전극, 발광 소자의 애노드 전극에 연결된 제1 전극, 및 제1 초기화 전압이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 바이어스 신호가 인가되는 제어 전극, 구동 트랜지스터의 제어 전극에 연결된 제1 전극, 및 제1 보상 트랜지스터의 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 트랜지스터를 포함함으로써, 제1 보상 트랜지스터와 제2 보상 트랜지스터 사이의 노드의 전압을 구동 트랜지스터의 제어 전극의 전압으로 낮출 수 있다. 이에 따라, 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화할 수 있다.

본 발명의 실시예들에 따른 화소 회로는 발광 소자, 발광 소자에 구동 전류를 인가하는 구동 트랜지스터, 기입 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터, 보상 게이트 신호가 인가되는 제어 전극, 제1 보상 트랜지스터의 제2 전극에 연결된 제1 전극, 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 제2 보상 트랜지스터, 제1 전원 전압이 인가되는 제1 전극 및 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 제1 전원 전압이 인가되는 제1 전극 및 제1 보상 트랜지스터의 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 커패시터를 포함함으로써, 킥백 전압으로 인한 제1 보상 트랜지스터와 제2 보상 트랜지스터 사이의 노드의 전압 상승을 낮출 수 있다. 이에 따라, 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화할 수 있다.

본 발명의 실시예들에 따른 화소 회로는 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화시켜 사용자가 인지 가능한 플리커를 방지할 수 있다.

다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 화소 회로를 포함하는 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 화소 회로의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소 회로가 구동되는 일 예를 나타내는 타이밍도이다.
도 4는 도 2의 화소 회로가 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서 구동되는 일 예를 나타내는 타이밍도이다.
도 5는 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 화소 회로를 나타내는 회로도이다.
도 9는 도 8의 화소 회로가 제1 데이터 기입 구간에서 동작하는 일 예를 나타내는 회로도이다.
도 10은 도 8의 화소 회로가 제2 데이터 기입 구간에서 동작하는 일 예를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 12는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예들에 따른 화소 회로(P)를 포함하는 표시 장치(1000)를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 표시 패널 구동부(10)를 포함할 수 있다. 표시 패널 구동부(10)는 구동 제어부(200), 게이트 구동부(300), 및 데이터 구동부(400)를 포함할 수 있다. 일 실시예에서, 구동 제어부(200) 및 데이터 구동부(400)는 하나의 칩에 집적될 수 있다.

표시 패널(100)은 영상을 표시하는 표시부(AA) 및 표시부(AA)에 이웃하여 배치되는 주변부(PA)를 포함할 수 있다. 일 실시예에서, 게이트 구동부(300)는 주변부(PA)에 실장될 수 있다.

표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 게이트 라인들(GL)과 데이터 라인들(DL)에 전기적으로 연결된 복수의 화소 회로들(P)을 포함할 수 있다. 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.

구동 제어부(200)는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 일 실시예에서, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

구동 제어부(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 및 출력 영상 데이터(OIMG)를 생성할 수 있다.

구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 게이트 구동부(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 구동부(300)로 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 데이터 구동부(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 구동부(400)로 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

구동 제어부(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신하여 출력 영상 데이터(OIMG)를 생성할 수 있다. 구동 제어부(200)는 출력 영상 데이터(OIMG)를 데이터 구동부(400)로 출력할 수 있다.

게이트 구동부(300)는 구동 제어부(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 구동부(300)는 게이트 신호들을 게이트 라인들(GL)로 출력할 수 있다. 예를 들어, 게이트 구동부(300)는 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.

데이터 구동부(400)는 구동 제어부(200)로부터 제2 제어 신호(CONT2) 및 출력 영상 데이터(OIMG)를 입력 받을 수 있다. 데이터 구동부(400)는 출력 영상 데이터(OIMG)를 아날로그 형태의 전압으로 변환한 데이터 전압들을 생성할 수 있다. 데이터 구동부(400)는 데이터 전압들을 데이터 라인(DL)로 출력할 수 있다.

도 2는 본 발명의 실시예들에 따른 화소 회로(P)의 일 예를 나타내는 회로도이고, 도 3은 도 2의 화소 회로(P)가 구동되는 일 예를 나타내는 타이밍도이며, 도 4는 도 2의 화소 회로(P)가 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서 구동되는 일 예를 나타내는 타이밍도이다. 도 3 및 도 4에서 활성화 레벨은 하이 전압 레벨이고, 비활성화 레벨은 로우 전압 레벨인 것으로 가정한다.

도 2를 참조하면, 화소 회로(P)는 발광 소자(EE), 발광 소자(EE)에 구동 전류를 인가하는 구동 트랜지스터(T1), 기입 게이트 신호(GW)가 인가되는 제어 전극, 구동 트랜지스터(T1)의 제1 전극(즉, 제1 노드(N1))에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터(T2), 보상 게이트 신호(GC)가 인가되는 제어 전극, 구동 트랜지스터(T1)의 제2 전극(즉, 제2 노드(N2))에 연결된 제1 전극, 및 제2 보상 트랜지스터(T3_2)의 제1 전극(즉, 제3 노드(N3))에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터(T3_1), 보상 게이트 신호(GC)가 인가되는 제어 전극, 제1 보상 트랜지스터(T3_1)의 제2 전극에 연결된 제1 전극, 및 구동 트랜지스터(T1)의 제어 전극(즉, 제4 노드(N4))에 연결된 제2 전극을 포함하는 제2 보상 트랜지스터(T3_2), 제1 전원 전압(ELVDD)이 인가되는 제1 전극 및 구동 트랜지스터(T1)의 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터(CST), 및 기입 게이트 신호(GW)가 인가되는 제어 전극, 제1 보상 트랜지스터(T3_1)의 제2 전극에 연결된 제1 전극, 및 제2 전극을 포함하는 노드 제어 트랜지스터(T9_1)를 포함할 수 있다. 노드 제어 트랜지스터(T9_1)의 제2 전극에 제1 초기화 전압(Vaint)이 인가될 수 있다. 바이어스 신호(EB)가 인가되는 제어 전극, 발광 소자(EE)의 애노드 전극에 연결된 제1 전극, 및 제1 초기화 전압(Vaint)이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터(T7), 초기화 게이트 신호(GI)가 인가되는 제어 전극, 구동 트랜지스터(T1)의 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압(Vint)이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터(T4), 에미션 신호(EM)가 인가되는 제어 전극, 제1 전원 전압이 인가되는 제1 전극, 및 구동 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터(T5), 에미션 신호(EM)가 인가되는 제어 전극, 구동 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 및 발광 소자(EE)의 애노드 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터(T6), 및 바이어스 신호(EB)가 인가되는 제어 전극, 바이어스 전압(Vbias)이 인가되는 제1 전극, 및 구동 트랜지스터(T1)의 제1 전극에 연결된 제2 전극을 포함하는 바이어스 트랜지스터(T8)를 더 포함할 수 있다. 발광 소자(EE)는 구동 트랜지스터(T1)의 제2 전극에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함할 수 있다. 구동 트랜지스터(T1)는 스토리지 커패시터(CST)의 제2 전극에 연결된 제어 전극, 기입 트랜지스터(T2)의 제1 전극에 연결된 제1 전극, 및 제1 보상 트랜지스터(T3_1)의 제1 전극에 연결된 제2 전극을 포함할 수 있다. 일 실시예에서, 제1 초기화 전압(Vaint)은 제2 초기화 전압(Vint)보다 작을 수 있다.

도 1 내지 도 3을 참조하면, 표시 패널(100)은 가변하는 구동 주파수로 구동 될 수 있다. 예를 들어, 표시 패널(100)은 최대 120Hz로 구동될 수 있다.

표시 패널(100)이 120Hz로 구동될 때, 제1 구간(P1) 및 제5 구간(P5)에서 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)가 액티브 펄스를 가지며, 데이터 기입 동작이 수행될 수 있다. 즉, 표시 패널(100)이 120Hz로 구동될 때, 데이터 기입 동작은 120Hz로 수행될 수 있다.

표시 패널(100)이 120Hz로 구동될 때, 제1 구간(P1) 및 제5 구간(P5)에서 초기화 게이트 신호(GI)가 액티브 펄스를 가지며, 게이트 초기화 동작이 수행될 수 있다. 즉, 표시 패널(100)이 120Hz로 구동될 때, 게이트 초기화 동작은 120Hz로 수행될 수 있다.

바이어스 신호(EB)의 주파수는 기입 게이트 신호(GW)의 주파수보다 클 수 있다. 표시 패널(100)이 120Hz로 구동될 때, 모든 구간(P1, P2, ..., P8)에서 에미션 신호(EM) 및 바이어스 신호(EB)가 액티브 펄스를 가지며, 발광 동작 및 바이어스 동작이 수행될 수 있다. 표시 패널(100)이 120Hz로 구동될 때, 발광 소자(EE)의 발광 동작 및 구동 스위칭 소자(T1)의 바이어스 동작은 480Hz로 수행될 수 있다.

표시 장치(1000)는 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간과 게이트 초기화 동작 및 데이터 기입 동작이 수행되지 않는 비발광 구간을 포함할 수 있다. 예를 들어, 표시 패널(100)이 120Hz로 구동될 때, 제1 구간(P1) 및 제5 구간(P5)의 비발광 구간(도 3에서, 에미션 신호(EM)가 비활성화 레벨인 구간)은 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간이고, 제2 구간(P2), 제3 구간(P3), 제4 구간(P4), 제6 구간(P6), 제7 구간(P7), 제8 구간(P8)의 비발광 구간(도 3에서, 에미션 신호(EM)가 비활성화 레벨인 구간)은 게이트 초기화 동작 및 데이터 기입 동작이 수행되지 않는 비발광 구간일 수 있다.

게이트 초기화 동작 및 데이터 기입 동작이 수행되지 않는 비발광 구간이 길어질수록(즉, 구동 주파수가 낮아질수록), 데이터 기입 동작이 수행되는 주기가 길어질 수 있다. 데이터 기입 동작이 수행되는 주기가 길어짐에 따라, 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압에 미치는 영향이 커질 수 있다. 제3 노드(N3)의 전압이 제4 노드(N4)의 전압보다 클수록 구동 트랜지스터(T1)의 제어 전극으로 흐르는 누설 전류가 커질 수 있다. 보상 트랜지스터들(T3_1, T3_2)을 통해 흐르는 누설 전류에 의해 구동 트랜지스터(T1)의 제어 전극의 전압이 변하고, 그에 따라, 표시되는 영상의 휘도가 변해 사용자가 인지 가능한 플리커가 발생될 수 있다.

도 1 내지 도 4를 참조하면, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 초기화 구간(IP)에서 게이트 초기화 동작이 수행될 수 있다. 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 데이터 기입 구간(DWP1, DWP2)에서 데이터 기입 동작이 수행될 수 있다. 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 바이어스 구간(BP)에서 바이어스 동작이 수행될 수 있다.

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 초기화 구간(IP)에서, 초기화 게이트 신호(GI)는 활성화 레벨을 가지고, 게이트 초기화 트랜지스터(T4)는 온-상태(즉, 트랜지스터를 통해서 전류가 흐르는 상태)일 수 있다. 따라서, 구동 트랜지스터(T1)의 제어 전극에 제2 초기화 전압(Vint)이 인가될 수 있다. 구동 트랜지스터(T1)의 제어 전극에 제2 초기화 전압(Vint)이 인가됨에 따라, 구동 트랜지스터(T1)의 제어 전극의 전압이 초기화 될 수 있다(즉, 게이트 초기화 동작이 수행될 수 있다.).

일 실시예에서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)에서, 기입 트랜지스터(T2), 제1 보상 트랜지스터(T3_1), 및 제2 보상 트랜지스터(T3_2)는 게이트 초기화 트랜지스터(T4)가 온-상태일 때 오프-상태에서 온-상태로 턴온될 수 있다. 예를 들어, 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)가 초기화 구간(IP)에서 활성화 레벨을 가짐으로써, 스토리지 커패시터(CST)에 데이터 전압(DATA)을 기입하는 시간을 더 확보할 수 있다.

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 제1 데이터 기입 구간(DWP1)에서, 노드 제어 트랜지스터(T9_1), 제1 보상 트랜지스터(T3_1), 및 제2 보상 트랜지스터(T3_2)는 온-상태일 수 있다. 제1 데이터 기입 구간(DWP1) 이후의 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 제2 데이터 기입 구간(DWP2)에서, 노드 제어 트랜지스터(T9_1)는 오프-상태(즉, 트랜지스터를 통해서 전류가 흐르지 않는 상태)이고 제1 보상 트랜지스터(T3_1) 및 제2 보상 트랜지스터(T3_2)는 온-상태일 수 있다.

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 제1 데이터 기입 구간(DWP1)에서, 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)는 활성화 레벨을 가지고, 기입 트랜지스터(T2), 노드 제어 트랜지스터(T9_1), 제1 보상 트랜지스터(T3_1), 및 제2 보상 트랜지스터(T3_2)는 온-상태일 수 있다. 따라서, 스토리지 커패시터(CST)에 데이터 전압(DATA)에서 구동 트랜지스터(T1)의 문턱 전압이 보상된 전압이 저장될 수 있다(즉, 데이터 기입 동작이 수행될 수 있다.).

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 제2 데이터 기입 구간(DWP2)에서, 기입 게이트 신호(GW)는 비활성화 레벨을 갖고, 보상 게이트 신호(GC)는 활성화 레벨을 가지며, 기입 트랜지스터(T2), 노드 제어 트랜지스터(T9_1)는 오프-상태이고, 제1 보상 트랜지스터(T3_1), 및 제2 보상 트랜지스터(T3_2)는 온-상태일 수 있다. 따라서, 스토리지 커패시터(CST)에 데이터 전압(DATA)을 기입하는 시간을 더 확보할 수 있다.

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 바이어스 구간(BP) 및 게이트 초기화 동작 및 데이터 기입 동작이 수행되지 않는 비발광 구간의 바이어스 구간에서, 바이어스 신호(EB)는 활성화 레벨을 가지고, 바이어스 트랜지스터(T8)는 온-상태일 수 있다. 따라서, 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(Vbias)이 인가되고, 바이어스 전압(Vbias)에 의해 구동 트랜지스터(T1)의 히스테리시스 특성이 초기화될 수 있다(즉, 바이어스 동작이 수행될 수 있다.).

도 3 및 도 4의 바이어스 신호(EB)는 하나의 비발광 구간에서 하나의 액티브 펄스를 포함하지만 이에 한정되지 않는다. 예를 들어, 바이어스 신호(EB)는 하나의 비발광 구간에서 2개 이상의 액티브 펄스를 포함할 수 있다.

발광 구간에서, 에미션 신호(EM)는 활성화 레벨을 가지고, 제1 에미션 트랜지스터(T5) 및 제2 에미션 트랜지스터(T6)는 온-상태일 수 있다. 따라서, 구동 트랜지스터(T1)의 제1 전극에 제1 전원 전압(ELVDD)이 인가되고, 구동 트랜지스터(T1)에 의해 생성된 구동 전류가 발광 소자(EE)로 인가되며, 발광 소자(EE)가 발광할 수 있다(즉, 발광 동작이 수행될 수 있다.).

보상 게이트 신호(GC)가 턴온될 때(즉, 로우 전압 레벨에서 하이 전압 레벨로 라이징(rising)될 때) 킥백(kick back) 전압에 의해 제3 노드(N3)의 전압이 증가할 수 있다. 기입 게이트 신호(GW)가 활성화 레벨을 가지면 노드 제어 트랜지스터(T9_1)가 온-상태가되고, 노드 제어 트랜지스터(T9_1)가 온-상태가 됨에 따라 제3 노드(N3)에 제1 초기화 전압(Vaint)이 인가될 수 있다. 제3 노드(N3)의 전압은 제1 초기화 전압(Vaint)에 의해 더 낮아질 수 있다. 이에 따라, 제3 노드(N3)와 제4 노드(N4)의 전압 차가 줄어들고, 보상 트랜지스터들(T3_1, T3_2)을 통해 흐르는 누설 전류는 줄어들 수 있다.

도 5는 본 발명의 실시예들에 따른 화소 회로(P)를 나타내는 회로도이다.

본 실시예들에 따른 화소 회로(P)는 게이트 초기화 트랜지스터를 제외하고, 도 2의 화소 회로(P)의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.

도 5를 참조하면, 게이트 초기화 트랜지스터는 듀얼(dual)로 구성될 수 있다. 예를 들어, 게이트 초기화 트랜지스터는 직렬로 연결된 두 개의 트랜지스터들(T4_1, T4_2)로 구성될 수 있다. 예를 들어, 게이트 초기화 트랜지스터는 초기화 게이트 신호(GI)가 인가되는 제어 전극, 제2 보상 트랜지스터(T3_2)의 제2 전극에 연결된 제1 전극, 및 제2 게이트 초기화 트랜지스터(T4_2)의 제1 전극에 연결된 제2 전극을 포함하는 제1 게이트 초기화 트랜지스터(T4_1) 및 초기화 게이트 신호(GI)가 인가되는 제어 전극, 제1 게이트 초기화 트랜지스터(T4_1)의 제2 전극에 연결된 제1 전극, 및 제2 초기화 전압(Vint)이 인가되는 제2 전극을 포함하는 제2 게이트 초기화 트랜지스터(T4_2)를 포함할 수 있다.

도 6은 본 발명의 실시예들에 따른 화소 회로(P)를 나타내는 회로도이다.

본 실시예들에 따른 화소 회로(P)는 노드 제어 트랜지스터(T9_2)를 제외하고, 도 2의 화소 회로(P)의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.

도 4 및 도 6을 참조하면, 화소 회로(P)는 기입 게이트 신호(GW)가 인가되는 제어 전극, 제1 보상 트랜지스터(T3_1)의 제2 전극에 연결된 제1 전극, 및 게이트 초기화 트랜지스터(T4)의 제1 전극에 연결된 제2 전극을 포함하는 노드 제어 트랜지스터(T9_2)를 포함할 수 있다.

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)에서, 기입 트랜지스터(T2), 제1 보상 트랜지스터(T3_1), 및 제2 보상 트랜지스터(T3_2)는 게이트 초기화 트랜지스터(T4)가 온-상태일 때 오프-상태에서 온-상태로 턴온될 수 있다. 예를 들어, 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)가 초기화 구간(IP)에서 활성화 레벨을 가짐으로써, 스토리지 커패시터(CST)에 데이터 전압(DATA)을 기입하는 시간을 더 확보할 수 있다.

기입 게이트 신호(GW)와 초기화 게이트 신호(GI)가 활성화 레벨을 가지면 게이트 초기화 트랜지스터(T4) 및 노드 제어 트랜지스터(T9_2)가 온-상태가되고, 게이트 초기화 트랜지스터(T4) 및 노드 제어 트랜지스터(T9_2)가 온-상태가 됨에 따라 제3 노드(N3)에 제2 초기화 전압(Vint)이 인가될 수 있다. 제3 노드(N3)의 전압은 제2 초기화 전압(Vint)에 의해 더 낮아질 수 있다. 이에 따라, 제3 노드(N3)와 제4 노드(N4)의 전압 차가 줄어들고, 보상 트랜지스터들(T3_1, T3_2)을 통해 흐르는 누설 전류는 줄어들 수 있다.

일 실시예에서, 도 4와는 달리, 초기화 구간(IP)동안 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)는 비활성화 레벨을 가질 수 있다. 제1 데이터 기입 구간(DWP1)에서 기입 게이트 신호(GW)가 활성화 레벨을 가지면 노드 제어 트랜지스터(T9_2)가 온-상태가되고, 노드 제어 트랜지스터(T9_2)가 온-상태가 됨에 따라 제3 노드(N3)에 초기화 동작이 수행된 제4 노드(N4)의 전압이 인가될 수 있다. 제3 노드(N3)의 전압은 초기화 동작이 수행된 제4 노드(N4)의 전압에 의해 더 낮아질 수 있다.

도 7은 본 발명의 실시예들에 따른 화소 회로(P)를 나타내는 회로도이다.

본 실시예들에 따른 화소 회로(P)는 노드 제어 트랜지스터(T9_3)를 제외하고, 도 2의 화소 회로(P)의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.

도 4 및 도 7을 참조하면, 화소 회로(P)는 바이어스 신호(EB)가 인가되는 제어 전극, 구동 트랜지스터(T1)의 제어 전극에 연결된 제1 전극, 및 제1 보상 트랜지스터(T3_1)의 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 트랜지스터(T9_3)를 포함할 수 있다.

바이어스 신호(EB)가 활성화 레벨을 가지면 노드 제어 트랜지스터(T9_3)가 온-상태가되고, 노드 제어 트랜지스터(T9_3)가 온-상태가 됨에 따라 제3 노드(N3)와 구동 트랜지스터(T1)의 제어 전극이 연결될 수 있다. 즉, 제3 노드(N3)의 전압과 구동 트랜지스터(T1)의 제어 전극(즉, 제4 노드(N4))의 전압이 동일해질 때까지 제3 노드(N3)의 전압이 작아질 수 있다. 이에 따라, 제3 노드(N3)와 제4 노드(N4)의 전압 차가 줄어들고, 보상 트랜지스터들(T3_1, T3_2)을 통해 흐르는 누설 전류는 줄어들 수 있다.

도 8은 본 발명의 실시예들에 따른 화소 회로(P)를 나타내는 회로도이고, 도 9는 도 8의 화소 회로(P)가 제1 데이터 기입 구간(DWP1)에서 동작하는 일 예를 나타내는 회로도이며, 도 10은 도 8의 화소 회로(P)가 제2 데이터 기입 구간(DWP2)에서 동작하는 일 예를 나타내는 회로도이다.

본 실시예들에 따른 화소 회로(P)는 노드 제어 커패시터(CN3), 제1 보상 트랜지스터(T3_3), 및 도 1의 노드 제어 트랜지스터(T9_1)를 제외하고, 도 2의 화소 회로(P)의 구성과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호 및 참조 기호를 사용하고, 중복되는 설명은 생략한다.

도 4 및 도 8을 참조하면, 화소 회로(P)는 기입 게이트 신호(GW)가 인가되는 제어 전극, 구동 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터(T3_1)의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터(T3_3) 및 제1 전원 전압(ELVDD)이 인가되는 제1 전극 및 제1 보상 트랜지스터(T3_1)의 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 커패시터(CN3)를 포함할 수 있다. 스토리지 커패시터(CST)의 커패시턴스는 노드 제어 커패시터(CN3)의 커패시턴스보다 클 수 있다.

도 4, 도 8 내지 도 10을 참조하면, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 제1 데이터 기입 구간(DWP1)에서, 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)는 활성화 레벨을 가지고, 기입 트랜지스터(T2), 제1 보상 트랜지스터(T3_3), 및 제2 보상 트랜지스터(T3_2)는 온-상태일 수 있다. 따라서, 스토리지 커패시터(CST)와 노드 제어 커패시터(CN3)에 전압이 충전될 수 있다. 다만, 제1 데이터 기입 구간(DWP1)동안, 데이터 전압(DATA)에서 구동 트랜지스터(T1)의 문턱 전압이 보상된 전압이 완전히 충전되지 않을 수 있다(스토리지 커패시터(CST)의 커패시턴스가 크므로).

게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간(NEP)의 제2 데이터 기입 구간(DWP2)에서, 기입 게이트 신호(GW)는 비활성화 레벨을 갖고, 보상 게이트 신호(GC)는 활성화 레벨을 가질 수 있다. 기입 트랜지스터(T2) 및 제1 보상 트랜지스터(T3_3)는 오프-상태이고, 제2 보상 트랜지스터(T3_2)는 온-상태일 수 있다. 제2 데이터 기입 구간(DWP2)동안, 노드 제어 커패시터(CN3)에 충전된 전압으로 인하여 스토리지 커패시터(CST)에 구동 트랜지스터(T1)의 문턱 전압이 보상된 전압이 완전히 충전될 수 있다.

따라서, 제2 데이터 기입 구간(DWP)이 끝날 때, 제2 보상 트랜지스터(T3_2)만 오프-상태에서 온-상태로 턴오프(제1 보상 트랜지스터(T3_3)는 이미 오프-상태)되므로, 킥백 전압에 의한 제3 노드(N3)의 전압 상승을 감소시킬 수 있다. 이에 따라, 제3 노드(N3)와 제4 노드(N4)의 전압 차가 줄어들고, 보상 트랜지스터들(T3_2, T3_3)을 통해 흐르는 누설 전류는 줄어들 수 있다.

도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 12는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.

도 11 및 도 12를 참조하면, 전자 기기(2000)는 프로세서(2010), 메모리 장치(2020), 스토리지 장치(2030), 입출력 장치(2040), 파워 서플라이(2050) 및 표시 장치(2060)를 포함할 수 있다. 이 때, 표시 장치(2060)는 도 1의 표시 장치(1000)일 수 있다. 또한, 전자 기기(2000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 13에 도시된 바와 같이, 전자 기기(2000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(2000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(2000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.

프로세서(2010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(2010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(2010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(2020)는 전자 기기(2000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(2020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

스토리지 장치(2030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(2040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(2060)가 입출력 장치(2040)에 포함될 수도 있다. 파워 서플라이(2050)는 전자 기기(2000)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(2060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.

표시 장치(2060)는 전자 기기(2000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 이 때, 표시 장치(2060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지 않는다. 표시 장치(2060)는 제1 보상 트랜지스터와 제2 보상 트랜지스터 사이의 노드의 전압을 낮출 수 있다. 이에 따라, 누설 전류에 의해 구동 트랜지스터의 제어 전극의 전압이 변하는 것을 최소화할 수 있다.

본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 TV, 3D TV, 휴대폰, 스마트 폰, 태블릿 컴퓨터, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

1000: 표시 장치 10: 표시 패널 구동부
100: 표시 패널 200: 구동 제어부
300: 게이트 구동부 400: 데이터 구동부

Claims

발광 소자;
상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터;
기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터;
보상 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터;
상기 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 상기 제2 보상 트랜지스터;
제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터; 및
상기 기입 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 제2 전극을 포함하는 노드 제어 트랜지스터를 포함하는 화소 회로.
제 1 항에 있어서, 상기 노드 제어 트랜지스터의 상기 제2 전극에 제1 초기화 전압이 인가되는 것을 특징으로 하는 화소 회로.
제 1 항에 있어서,
초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터를 더 포함하고,
상기 노드 제어 트랜지스터의 상기 제2 전극은 상기 게이트 초기화 트랜지스터의 상기 제1 전극에 연결되는 것을 특징으로 하는 화소 회로.
제 3 항에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 기입 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 상기 게이트 초기화 트랜지스터가 온-상태일 때 오프-상태에서 상기 온-상태로 턴온되는 것을 특징으로 하는 화소 회로.
제 1 항에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간의 제1 데이터 기입 구간에서, 상기 노드 제어 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 온-상태이고,
상기 제1 데이터 기입 구간 이후의 상기 비발광 구간의 제2 데이터 기입 구간에서, 상기 노드 제어 트랜지스터는 오프-상태이고 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터는 상기 온-상태인 것을 특징으로 하는 화소 회로.
제 1 항에 있어서,
바이어스 신호가 인가되는 제어 전극, 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 및 상기 제1 초기화 전압이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터;
초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터;
에미션 신호가 인가되는 제어 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터;
상기 에미션 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 발광 소자의 상기 애노드 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터; 및
상기 바이어스 신호가 인가되는 제어 전극, 바이어스 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 바이어스 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
제 6 항에 있어서, 상기 게이트 초기화 트랜지스터는 듀얼(dual)로 구성되는 것을 특징으로 하는 화소 회로.
제 6 항에 있어서, 상기 바이어스 신호의 주파수는 상기 기입 게이트 신호의 주파수보다 큰 것을 특징으로 하는 화소 회로.
발광 소자;
상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터;
바이어스 신호가 인가되는 제어 전극, 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 및 제1 초기화 전압이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터;
보상 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터;
상기 보상 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 상기 제2 보상 트랜지스터;
제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터; 및
상기 바이어스 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 트랜지스터를 포함하는 화소 회로.
제 9 항에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 노드 제어 트랜지스터는 상기 게이트 초기화 동작 및 상기 데이터 기입 동작이 수행된 후 오프-상태에서 온-상태로 턴온되는 것을 특징으로 하는 화소 회로.
제 9 항에 있어서,
기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터;
초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터;
에미션 신호가 인가되는 제어 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터;
상기 에미션 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 발광 소자의 상기 애노드 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터; 및
상기 바이어스 신호가 인가되는 제어 전극, 바이어스 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 바이어스 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
제 11 항에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 기입 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 상기 초기화 게이트 신호가 온-상태일 때 오프-상태에서 상기 온-상태로 턴온되는 것을 특징으로 하는 화소 회로.
제 11 항에 있어서, 상기 게이트 초기화 트랜지스터는 듀얼(dual)로 구성되는 것을 특징으로 하는 화소 회로.
제 11 항에 있어서, 상기 바이어스 신호의 주파수는 상기 기입 게이트 신호의 주파수보다 큰 것을 특징으로 하는 화소 회로.
발광 소자;
상기 발광 소자에 구동 전류를 인가하는 구동 트랜지스터;
기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제1 전극에 연결된 제1 전극, 및 데이터 전압이 인가되는 제2 전극을 포함하는 기입 트랜지스터;
상기 기입 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제2 보상 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제1 보상 트랜지스터;
보상 게이트 신호가 인가되는 제어 전극, 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 구동 트랜지스터의 제어 전극에 연결된 제2 전극을 포함하는 상기 제2 보상 트랜지스터;
제1 전원 전압이 인가되는 제1 전극 및 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제2 전극을 포함하는 스토리지 커패시터; 및
상기 제1 전원 전압이 인가되는 제1 전극 및 상기 제1 보상 트랜지스터의 상기 제2 전극에 연결된 제2 전극을 포함하는 노드 제어 커패시터를 포함하는 화소 회로.
제 15 항에 있어서, 상기 스토리지 커패시터의 커패시턴스는 상기 노드 제어 커패시터의 커패시턴스보다 큰 것을 특징으로 하는 화소 회로.
제 15 항에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간의 제1 데이터 기입 구간에서, 상기 제1 보상 트랜지스터 및 상기 제2 보상 트랜지스터는 온-상태이고,
상기 제1 데이터 기입 구간 이후의 상기 비발광 구간의 제2 데이터 기입 구간에서, 상기 제1 보상 트랜지스터는 오프-상태이고 상기 제2 보상 트랜지스터는 상기 온-상태인 것을 특징으로 하는 화소 회로.
제 15 항에 있어서,
바이어스 신호가 인가되는 제어 전극, 상기 발광 소자의 애노드 전극에 연결된 제1 전극, 및 상기 제1 초기화 전압이 인가되는 제2 전극을 포함하는 애노드 초기화 트랜지스터;
초기화 게이트 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제어 전극에 연결된 제1 전극, 및 제2 초기화 전압이 인가되는 제2 전극을 포함하는 게이트 초기화 트랜지스터;
에미션 신호가 인가되는 제어 전극, 상기 제1 전원 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 제1 에미션 트랜지스터;
상기 에미션 신호가 인가되는 제어 전극, 상기 구동 트랜지스터의 상기 제2 전극에 연결된 제1 전극, 및 상기 발광 소자의 상기 애노드 전극에 연결된 제2 전극을 포함하는 제2 에미션 트랜지스터; 및
상기 바이어스 신호가 인가되는 제어 전극, 바이어스 전압이 인가되는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제2 전극을 포함하는 바이어스 트랜지스터를 더 포함하는 것을 특징으로 하는 화소 회로.
제 18 항에 있어서, 게이트 초기화 동작 및 데이터 기입 동작이 수행되는 비발광 구간에서, 상기 기입 트랜지스터, 상기 제1 보상 트랜지스터, 및 상기 제2 보상 트랜지스터는 상기 초기화 게이트 신호가 온-상태일 때 오프-상태에서 상기 온-상태로 턴온되는 것을 특징으로 하는 화소 회로.
제 18 항에 있어서, 상기 게이트 초기화 트랜지스터는 듀얼(dual)로 구성되는 것을 특징으로 하는 화소 회로.