CN215182990U - 像素电路及显示面板 - Google Patents

Abstract

本实用新型提供一种像素电路及显示面板，该像素电路包括驱动晶体管和漏电抑制模块；漏电抑制模块包括至少一个与驱动晶体管的栅极电连接的双栅晶体管，以及与至少一个双栅晶体管的中间节点电连接的控制单元，控制单元用于至少在发光阶段将预设电压传输至对应连接的中间节点以减小双栅晶体管的源漏极之间的压差；驱动晶体管用于在发光阶段产生驱动电流并输出。本实用新型实施例提供的像素电路及显示面板，可以减轻因开关晶体管漏电流而产生显示画面不均的现象。

Description

像素电路及显示面板

技术领域

本实用新型实施例涉及显示技术领域，尤其涉及一种像素电路及显示面板。

背景技术

随着显示技术的发展，人们对画面显示质量的要求也越来越高。

现有显示面板中通常包括像素电路，像素电路包括驱动晶体管和开关晶体管，开关晶体管漏电流过大时，使得显示面板显示画面不均匀。

实用新型内容

本实用新型实施例提供一种像素电路和显示面板，以减轻因开关晶体管漏电流而产生显示画面不均的现象。

第一方面，本实用新型提供一种像素电路，包括：驱动晶体管和漏电抑制模块；

漏电抑制模块包括至少一个与驱动晶体管的栅极电连接的双栅晶体管，以及与至少一个双栅晶体管的中间节点电连接的控制单元，控制单元用于至少在发光阶段将预设电压传输至对应连接的中间节点以减小双栅晶体管的源漏极之间的压差；

驱动晶体管用于在发光阶段产生驱动电流并输出。

可选的，本实用新型像素电路还包括数据写入晶体管，数据写入晶体管用于在数据写入阶段将数据电压写入至驱动晶体管的栅极；数据写入晶体管包括第一双栅晶体管，第一双栅晶体管与驱动晶体管的栅极电连接；漏电抑制模块包括数据写入晶体管以及第一控制单元，第一控制单元的控制端与第一控制信号输入端电连接，第一控制单元的第一端与第一预设电压输入端电连接，第一控制单元的第二端与第一双栅晶体管的中间节点电连接，第一预设电压输入端用于输入预设电压。

可选的，本实用新型像素电路还包括初始化晶体管，初始化晶体管与驱动晶体管的栅极电连接，用于在初始化阶段将初始化电压传输至驱动晶体管的栅极；

初始化晶体管包括第三双栅晶体管，漏电抑制模块包括初始化晶体管和第三控制单元，第三控制单元的控制端与第三控制信号输入端电连接，第三控制单元的第一端与第三预设电压输入端电连接，第三控制单元的第二端与第三双栅晶体管的中间节点电连接，第三预设电压输入端用于输入预设电压。

可选的，第三控制单元与第一控制单元为同一控制单元，第三预设电压输入端与第一预设电压输入端为同一预设电压输入端，第三控制信号输入端与第一控制信号输入端为同一控制端；

或者第三控制单元与第二控制单元为同一控制单元，第三预设电压输入端与第二预设电压输入端为同一预设电压输入端，第三控制信号输入端与第二控制信号输入端为同一控制端。

可选的，第二控制单元用于在第二控制信号输入端的控制下在发光阶段导通；

可选的，第二控制单元还用于在第二控制信号输入端的控制下，在初始化阶段导通。

可选的，第三控制单元用于在第三控制信号输入端的控制下在发光阶段导通；

可选的，第三控制单元还用于在第二控制信号输入端的控制下，在数据写入阶段导通。

可选的，本实用新型像素电路还包括发光控制模块，发光控制模块包括至少一个发光控制晶体管，发光控制模块连接在驱动晶体管的第一极与第一电源电压输入端之间，和/或连接在驱动晶体管和发光模块之间，发光控制晶体管用于在发光阶段导通。

可选的，控制单元所包括的晶体管与发光控制晶体管的沟道类型相同；控制单元所包括的晶体管与发光控制晶体管的栅极均连接发光控制信号输入端。

可选的，控制单元传输的预设电压的绝对值在控制单元连接的双栅晶体管的源极接入电压的绝对值与双栅晶体管的漏极接入电压的绝对值之间。

第二方面，本实用新型还提供一种显示面板，包括第一方面提供的像素电路。

本实用新型实施例提供的像素电路和显示面板，通过设置像素电路的漏电抑制模块包括至少一个与驱动晶体管的栅极电连接的双栅晶体管，以及与至少一个双栅晶体管的中间节点电连接的控制单元，其中与驱动晶体管的栅极连接的双栅晶体管在发光阶段关断，控制单元至少在发光阶段导通，控制单元在导通后将预设电压传输到对应连接的双栅晶体管的中间节点上以减小双栅晶体管的源漏极之间的压差。因晶体管的漏电流与源漏极之间的压差正相关，因此，双栅晶体管的源漏极之间的压差减小，可以使得双栅晶体管的源漏极之间漏电流减小，从而使得在发光阶段驱动晶体管的栅极电位可以更好地被保持，从而避免因漏电流而产生显示画面不均的现象。

附图说明

图1是本实用新型实施例提供的一种像素电路的结构示意图；

图2是本实用新型实施例提供的又一种像素电路的结构示意图；

图3是本实用新型实施例提供的一种像素电路的驱动时序图；

图4是本实用新型实施例提供的又一种像素电路的结构示意图；

图5是本实用新型实施例提供的又一种像素电路的驱动时序图；

图6是本实用新型实施例提供的又一种像素电路的结构示意图；

图7是本实用新型实施例提供的又一种像素电路的驱动时序图；

图8是本实用新型实施例提供的又一种像素电路的驱动时序图；

图9是本实用新型实施例提供的又一种像素电路的结构示意图；

图10是本实用新型实施例提供的又一种像素电路的驱动时序图；

图11是本实用新型实施例提供的又一种像素电路的结构示意图；

图12是本实用新型实施例提供的又一种像素电路的结构示意图；

图13是本实用新型实施例提供的又一种像素电路的结构示意图；

图14是本实用新型实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型实施例作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型实施例，而非对本实用新型实施例的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型实施例相关的部分而非全部结构。

正如背景技术所述，现有显示面板中通常包括像素电路，像素电路包括驱动晶体管和开关晶体管，开关晶体管漏电流过大时，使得显示面板显示画面不均匀。经发明人研究发现，出现上述问题的原因在于，通常情况下，驱动晶体管的栅极会连接开关晶体管，开关晶体管的在关态通常都具有漏电流，并且该漏电流大小通常与开关晶体管的源漏极压差正相关。目前为了减小漏电流带来的不良效应，通常在驱动晶体管的栅极节点处连接双栅晶体管，双栅晶体管虽然能够对漏电流起到一定的抑制作用，但是双栅晶体管的源漏极之间压差过大时，漏电流仍然较大，使得在发光阶段驱动晶体管的栅极电位不能被稳定保持而影响驱动晶体管产生的驱动电流，使得显示面板不同像素电路中驱动晶体管产生的驱动电流大小不同，导致显示面板显示不均。

基于上述原因，本实用新型实施例提供了一种像素电路。图1是本实用新型实施例提供的一种像素电路的结构示意图，如图1所示，该像素电路包括驱动晶体管DTFT和漏电抑制模块110；漏电抑制模块110包括至少一个与驱动晶体管DTFT的栅极电连接的双栅晶体管T0，以及与至少一个双栅晶体管T0的中间节点N电连接的控制单元111，控制单元111用于至少在发光阶段将预设电压传输至对应连接的中间节点N以减小双栅晶体管111的源漏极之间的压差；驱动晶体管DTFT用于在发光阶段产生驱动电流并输出。

其中，双栅晶体管的源漏极压差可以指双栅晶体管的源极电压与漏极电压的差值的绝对值。

具体的，像素电路的工作过程至少包括数据写入阶段和发光阶段。像素电路的漏电抑制模块110中与驱动晶体管DTFT栅极电连接的双栅晶体管在发光阶段关断，在关断时双栅晶体管通常会存在关态漏电流。本实施例的像素电路中，控制单元111可以在发光阶段导通，将控制单元111连接的预设电压输入端 Vpre输入的预设电压传输到双栅晶体管T0中间节点N上，以使双栅晶体管T0 的源漏极的压差减小，因晶体管的漏电流与源漏极之间的压差正相关，因此双栅晶体管T0的漏电流减小，进而可以使得驱动晶体管DTFT的栅极电位可以得到更好保持，避免显示画面显示不均的问题。

可选的，继续参考图1，双栅晶体管T0包括第一子晶体管T01和第二子晶体管T02，其中，第一子晶体管T01的第一极与第二子晶体管T02的第二极连接，第一子晶体管T01的第二极与驱动晶体管DTFT的栅极连接，第一子晶体管T01的第二极为双栅晶体管T0的漏极，第二子晶体管T02的第一极为双栅晶体管T0的源极，第二子晶体管T02的栅极与第一子晶体管T01的栅极连接，并作为双栅晶体管T0的栅极。

可选的，本实用新型实施例提供的像素电路还包括存储电容Cst，存储电容 Cst用于存储数据电压信号。

需要说明的是，图1所示像素电路仅是本实用新型实施例的一种示意结构，并示例性地示出了该像素电路中的漏电抑制模块包括一个双栅晶体管及其对应的控制单元的情况，在实际应用中，本实用新型实施例的像素电路还可能是其他结构，可以根据实际需求设置漏电抑制模块中双栅晶体管及其对应的控制单元的数量，本实用新型实施例对此不进行限制。

本实用新型实施例提供的像素电路，通过设置像素电路的漏电抑制模块包括至少一个与驱动晶体管的栅极电连接的双栅晶体管，以及与至少一个双栅晶体管的中间节点电连接的控制单元，其中与驱动晶体管的栅极连接的双栅晶体管在发光阶段关断，控制单元至少在发光阶段导通，控制单元在导通后将预设电压传输到对应连接的双栅晶体管的中间节点上以减小双栅晶体管的源漏极之间的压差。因晶体管的漏电流与源漏极之间的压差正相关，因此，双栅晶体管的源漏极之间的压差减小，可以保证双栅晶体管的源漏极之间漏电流减小，从而使得在发光阶段驱动晶体管的栅极电位可以更好地被保持，从而避免因漏电流而产生显示画面不均的现象。

以上是本实用新型的核心思想，下面将继续结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本实用新型保护的范围。

在上述技术方案的基础上，可选的，控制单元传输的预设电压的绝对值在控制单元连接的双栅晶体管的源极接入电压的绝对值与双栅晶体管的漏极接入电压的绝对值之间。

具体的，双栅晶体管的源漏极压差为双栅晶体管的源极与漏极之间的电压差值的绝对值。在未设置控制单元时，在发光阶段，双栅晶体管的源极接入电压和漏极接入电压的正负相同，且在发光阶段双栅晶体管处于关断状态。在设置控制单元后，在发光阶段，控制单元导通，控制单元连接的双栅晶体管的中间节点电位为预设电压，双栅晶体管的源极和漏极中的一者电压等于预设电压，另一者电压不变，因控制单元传输的预设电压的绝对值在控制单元连接的双栅晶体管的源极接入电压的绝对值与双栅晶体管的漏极接入电压的绝对值之间，使得在发光阶段，双栅晶体管的源漏极之间的压差减小，因双栅晶体管的关态漏电流与双栅晶体管的源漏极压差正相关，进而使得双栅晶体管的关态漏电流减小。

图2是本实用新型实施例提供的又一种像素电路的结构示意图，参考图2，可选的，该像素电路还包括数据写入晶体管，数据写入晶体管用于在数据写入阶段将数据电压写入至驱动晶体管DTFT的栅极。

具体的，数据写入晶体管可以为双栅晶体管。

可选的，继续参考图2，数据写入晶体管包括第一双栅晶体管T1，第一双栅晶体管T1与驱动晶体管DTFT的栅极电连接；漏电抑制模块110包括数据写入晶体管以及第一控制单元10，第一控制单元10的控制端与第一控制信号输入端Ctrl1电连接，第一控制单元10的第一端与第一预设电压输入端Vpre1电连接，第一控制单元10的第二端与第一双栅晶体管T1的中间节点M电连接，第一预设电压输入端Vpre1用于输入预设电压。

具体的，第一双栅晶体管T1包括第三子晶体管T11和第四子晶体管T12，第四子晶体管T12的第一极为第一双栅晶体管T1的源极，第三子晶体管T11 的第二极作为第一双栅晶体管T1的漏极，第三子晶体管T11和第四子晶体管 T12的栅极连接作为第一双栅晶体管T1的栅极。第一控制单元10包括第二晶体管T2。

图3是本实用新型实施例提供的一种像素电路的驱动时序图，该驱动时序可用于驱动图2所示像素电路，其中像素电路所包括的各晶体管可以是P型晶体管，也可以是N型晶体管，以各晶体管均为P型晶体管为例进行说明，结合图2和图3，该像素电路的工作过程包括数据写入阶段t1和发光阶段t2，具体工作过程如下：

在数据写入阶段t1，第一扫描信号输入端Scan1输入低电平信号，第一双栅晶体管T1导通，第一控制信号输入端Ctrl1输入高电平信号，第二晶体管T2 关断，数据电压输入端Vdata的数据电压信号通过第一双栅晶体管T1写入驱动晶体管DTFT的栅极。

在发光阶段t2，第一扫描信号输入端Scan1输入高电平信号，第一双栅晶体管T1关断，驱动晶体管DTFT根据自身栅极电位和第一极电位产生驱动电流，并驱动有机发光器件OLED发光。第一控制信号输入端Ctrl1输入低电平信号，第二晶体管T2导通，第一预设电压输入端Vpre1输入的预设电压通过第二晶体管T2输入到第一双栅晶体管T1的中间节点M上，第一双栅晶体管T1的中间节点M电压与第二晶体管T2的第一极输入的预设电压相等，在第一双栅晶体管T1关断的情况下，使第一双栅晶体管T1的源极与漏极之间的电压差降低，从而减小第一双栅晶体管T1中通过的漏电流，进而使得驱动晶体管DTFT栅极电位被良好保持，进而提高显示均匀性。

可选的，图4是本实用新型实施例提供的又一种像素电路的结构示意图，参考图4，数据写入晶体管T10与驱动晶体管DTFT的第一极电连接，像素电路还包括补偿晶体管，补偿晶体管连接在驱动晶体管DTFT的第二极和栅极之间；补偿晶体管包括第二双栅晶体管T3，漏电抑制模块110包括补偿晶体管和第二控制单元20，第二控制单元20的控制端与第二控制信号输入端Ctrl2电连接，第二控制单元20的第一端与第二预设电压输入端Vpre2电连接，第二控制单元 20的第二端与第二双栅晶体管T3的中间节点Q电连接，第二预设电压输入端 Vpre2用于输入预设电压。

具体的，第二双栅晶体管T3包括第五子晶体管T31和第六子晶体管T32，第六子晶体管T32的第二极为第二双栅晶体管T3的源极，第五子晶体管T31 的第一极作为第二双栅晶体管T3的漏极，第五子晶体管T31和第六子晶体管 T32的栅极连接并作为第二双栅晶体管T3的栅极。第二控制单元20包括第四晶体管T4。

可选的，继续参考图4，本实用新型提供的像素电路还包括发光控制模块 120，发光控制模块120包括至少一个发光控制晶体管，发光控制模块120连接在驱动晶体管DTFT的第一极与第一电源电压输入端Vdd之间，和/或连接在驱动晶体管DTFT和发光模块130之间，发光控制晶体管用于在发光阶段导通。

示例性的，继续参考图4，发光控制模块120包括两个发光控制晶体管，第五发光晶体T5管连接在驱动晶体管DTFT的第一极与第一电源电压输入端Vdd 之间，第六发光晶体管T6连接在驱动晶体管DTFT和发光模块130之间。

图5是本实用新型实施例提供的又一种像素电路的驱动时序图，该驱动时序可用于驱动图4所示像素电路，其中像素电路所包括的各晶体管可以是P型晶体管，也可以是N型晶体管，以各晶体管均为P型晶体管为例进行说明，结合图4和图5，该像素电路的工作过程包括数据写入阶段t1、发光阶段t2，具体工作过程如下：

在数据写入阶段t1，第一扫描信号输入端Scan1输入低电平信号，数据写入晶体管T10和第二双栅晶体管T3导通，数据电压输入端Vdata的数据电压信号通过数据写入晶体管T10、驱动晶体管DTFT和第二双栅晶体管T3写入驱动晶体管DTFT的栅极。

发光阶段t2，第一扫描信号输入端Scan1输入高电平信号，数据写入晶体管T10和第二双栅晶体管T3关断，发光控制信号输入端EM输入低电平信号，第六晶体管T6和第五晶体管T5导通，驱动晶体管DTFT驱动有机发光器件 OLED发光。第二控制信号输入端Ctrl2输入低电平信号，第四晶体管T4导通，第四晶体管T4的第一极输入的预设电压传输到第二双栅晶体管T3的中间节点 Q上，使得第二双栅晶体管T3的源极与漏极之间的电压差降低，从而减小第二双栅晶体管T3中通过的漏电流，进而使得驱动晶体管DTFT栅极电位被良好保持，进而提高显示均匀性。

图6是本实用新型实施例提供的又一种像素电路的结构示意图，参考图6，可选的，本实用新型提供的像素电路初始化晶体管，图6示意性示出了像素电路在包括数据写入晶体管和第一控制单元10的同时还包括初始化晶体管的结构，初始化晶体管与驱动晶体管DTFT的栅极电连接，用于在初始化阶段将初始化电压传输至驱动晶体管DTFT的栅极；初始化晶体管包括第三双栅晶体管T7，漏电抑制模块110包括初始化晶体管和第三控制单元30，第三控制单元30的控制端与第三控制信号输入端Ctrl3电连接，第三控制单元30的第一端与第三预设电压输入端Vpre3电连接，第三控制单元30的第二端与第三双栅晶体管T7 的中间节点H电连接，第三预设电压输入端Vpre3用于输入预设电压。第三控制单元30用于在第三控制信号输入端Ctrl3的控制下在发光阶段导通。

具体的，继续参考图6，漏电抑制模块110包括第一双栅晶体管T1、第一控制单元10、第三双栅晶体管T7和第三控制单元30，第三控制单元30包括第八晶体管T8。第三双栅晶体管T7包括第七子晶体管T71和第八子晶体管T72，第七子晶体管T71的第一极为第三双栅晶体管T7的源极，第八子晶体管T72 的第二极为第三双栅晶体管T7的漏极。图7是本实用新型实施例提供的又一种像素电路的驱动时序图，该驱动时序可用于驱动图6所示像素电路，其中像素电路所包括的各晶体管可以是P型晶体管，也可以是N型晶体管，以各晶体管均为P型晶体管为例进行说明，结合图6和图7，该像素电路的工作过程包括初始化阶段t0、数据写入阶段t1、发光阶段t2，具体工作过程如下：

在初始化阶段t0，第二信号扫描输入端Scan2输入低电平信号，第三双栅晶体管T7导通，初始化电压通过初始化电压输入端Vref输入到驱动晶体管 DTFT的栅极。第一信号扫描输入端Scan1输入高电平信号，第一双栅晶体管 T1关断，第一控制信号输入端Ctrl1输入高电平信号，第二晶体管T2关断，第三控制信号输入端Ctrl3输入高电平信号，第八晶体管T8关断。

在数据写入阶段t1，第二信号扫描输入端Scan2输入高电平信号，第三双栅晶体管T7关断，第一信号扫描输入端Scan1输入低电平信号，第一双栅晶体管T1导通，数据电压信号通过第一双栅晶体管T1写入驱动晶体管DTFT的栅极。第一控制信号输入端Ctrl1输入高电平信号，第二晶体管T2关断，第三控制信号输入端Ctrl3输入高电平信号，第八晶体管T8关断。

在发光阶段t2，第二信号扫描输入端Scan2输入高电平信号，第三双栅晶体管T7关断，第一信号扫描输入端Scan1输入高电平信号，第一双栅晶体管T1 关断，驱动晶体管DTFT根据自身栅极电位和第一极电位产生驱动电流，并驱动有机发光器件OLED发光。第一控制信号输入端Ctrl1输入低电平信号，第二晶体管T2导通，第一预设电压输入端Vpre1输入的预设电压通过第二晶体管 T2输入到第一双栅晶体管T1的中间节点M上，第一双栅晶体管T1的中间节点M电压与第二晶体管T2的第一极输入的预设电压相等，从而使第一双栅晶体管T1的源极与漏极之间的电压差降低。第三控制信号控制端Ctrl3输入低电平信号，第八晶体管T8导通。第三预设电压输入端Vpre3输入的预设电压通过第八晶体管T8输入到第三双栅晶体管T7的中间节点H上，第三双栅晶体管T7 的中间节点H电压与第八晶体管T8的第一极输入的预设电压相等，从而使第三双栅晶体管T7的源极与漏极之间的电压差降低。第二晶体管T2和第八晶体管 T8导通保证第一双栅晶体管T1和第三双栅晶体管T7在关断的情况下漏电流减小，进而使得驱动晶体管DTFT栅极电位被良好保持，进而提高显示均匀性。

继续参考图6，可选的，第一控制单元10还用于在第一控制信号输入端Ctrl1 的控制下，在初始化阶段导通。

可选的，第三控制单元30还用于在第三控制信号输入端Ctrl3的控制下，在数据写入阶段导通。

图8是本实用新型实施例提供的又一种像素电路的驱动时序图，该驱动时序可用于驱动图6所示像素电路。其中像素电路所包括的各晶体管可以是P型晶体管，也可以是N型晶体管，以各晶体管均为P型晶体管为例进行说明，结合图6和图8，该像素电路的工作过程包括初始化阶段t0、数据写入阶段t1、发光阶段t2，具体工作过程如下：

在初始化阶段t0，与图7不同的是第一控制信号输入端Ctrl1输入低电平信号，第二晶体管T2导通，初始化电压通过初始化电压输入端Vref输入到驱动晶体管DTFT的栅极，第一预设电压输入端Vpre1输入的预设电压通过第二晶体管T2输入到第一双栅晶体管T1的中间节点M上，第一双栅晶体管T1的中间节点M上的电压与第二晶体管T2的第一极输入的预设电压相等，从而使第一双栅晶体管T1的源极与漏极之间的电压差降低，第二晶体管T2导通保证第一双栅晶体管T1关断的情况下减少第一双栅晶体管T1中通过的漏电流，使得初始化电压在写入时，不会因第一双栅晶体管T1的漏电流过大而受到影响。

在数据写入阶段t1，与图7不同的是，第三控制信号输入端Ctrl3输入低电平信号，第八晶体管T8导通，数据电压信号通过第一双栅晶体管T1写入驱动晶体管DTFT的栅极，第三预设电压输入端Vpre3输入的预设电压通过第八晶体管T8输入到第三双栅晶体管T7的中间节点H上，第三双栅晶体管T7的中间节点H上的电压与第八晶体管T8的第一极输入的预设电压相等，从而使第三双栅晶体管T7的源极与漏极之间的电压差降低，第八晶体管T8导通保证第三双栅晶体管T7关断的情况下减少第三双栅晶体管T7中通过的漏电流，使得数据电压在写入时，不会因第三双栅晶体管T7的漏电流过大而受到影响。

在发光阶段t2，与图7的工作过程相同，在此不作赘述。

图9是本实用新型实施例提供的又一种像素电路的结构示意图，参考图9，本实用新型实施例提供的像素电路在包括数据写入晶体管、补偿晶体管和第二控制单元20的基础上还包括初始化晶体管和第三控制单元30。

具体的，漏电抑制模块包括第二双栅晶体管T3、第三双栅晶体管T7、第二控制单元20和第三控制单元30。

图10是本实用新型实施例提供的又一种像素电路的驱动时序图，该驱动时序可用于驱动图9所示像素电路。其中像素电路所包括的各晶体管可以是P型晶体管，也可以是N型晶体管，以各晶体管均为P型晶体管为例进行说明，参考图9和图10，该像素电路的工作过程包括初始化阶段t0、数据写入阶段t1、发光阶段t2，具体工作过程如下：

在初始化阶段t0，第二信号扫描输入端Scan2输入低电平信号，第三双栅晶体管T7导通，初始化电压通过初始化电压输入端Vref输入到驱动晶体管 DTFT的栅极。

在数据写入阶段t1，第二信号扫描输入端Scan2输入高电平信号，第三双栅晶体管T7关断，第一信号扫描输入端Scan1输入低电平信号，第二双栅晶体管T3和数据写入晶体管T10导通，数据电压信号输入端Vdata输入的数据电压信号通过数据写入晶体管T10、驱动晶体管DTFT和第二双栅晶体管T3写入驱动晶体管DTFT的栅极。发光控制信号输入端EM输入高电平信号，第六晶体管T6和第五晶体管T5关断，第二控制信号输入端Ctrl2输入高电平信号，第四晶体管T4关断。第三控制信号输入端Ctrl3输入高电平信号，第八晶体管T8关断。

在发光阶段t2，第二信号扫描输入端Scan2输入高电平信号，第三双栅晶体管T7关断，第一信号扫描输入端Scan1输入高电平信号，第二双栅晶体管T3 和数据写入晶体管T10关断，发光控制信号输入端EM输入低电平信号，第六晶体管T6和第五晶体管T5导通，驱动晶体管DTFT驱动发光二极管OLED发光，第二控制信号输入端Ctrl2输入低电平信号，第四晶体管T4导通，第二预设电压输入端Vpre2输入的预设电压传输到在第二双栅晶体管T3的中间节点Q 上，从而使第二双栅晶体管T3的中间节点Q上的电压与第四晶体管T4的第一极电压相等，防止第二双栅晶体管T3的源极与漏极之间的压差过大，进而使得驱动晶体管DTFT栅极电位被良好保持，进而提高显示均匀性。第三控制信号输入端Ctrl3输入低电平信号，第八晶体管T8导通。第三预设电压输入端Vpre3 输入的预设电压传输到在第三双栅晶体管T7的中间节点H上，从而使第三双栅晶体管T7的中间节点H上的电压与第八晶体管T8的第一极电压相等，防止第三双栅晶体管T7的源极与漏极之间的压差过大。在第二双栅晶体管T3和第三双栅晶体管T7不导通的情况下减少第二双栅晶体管T3和第三双栅晶体管T7 中通过的漏电流。

在上述技术方案的基础上，对于图9所示像素电路，可选的，第二控制单元20还用于在第二控制信号输入端Ctrl2的控制下，在初始化阶段导通。

图11为本实用新型实施例提供的又一种像素电路的结构示意图，参考图11，在图6所示出像素电路结构的基础上，可选的，第三控制单元与第一控制单元为同一控制单元，记为第四控制单元40，第三预设电压输入端与第一预设电压输入端为同一预设电压输入端，记为第四预设电压输入端Vpre4，第三控制信号输入端与第一控制信号输入端为同一控制端，记为第四控制信号输入端Ctrl4。

具体的，漏电抑制模块110包括第一双栅晶体T1、第三双栅晶体管T7和第四控制单元40，第四控制单元40包括第九晶体管T9，第四控制单元40的第一端可以接入预设电压，第二端分别与第一双栅晶体T1的中间节点M和第三双栅晶体管T7的中间节点H连接，第四控制单元40的控制端连接的第四控制信号输入端Ctrl4的时序可以与图7中第一控制信号输入端Ctrl1和第三控制信号输入端Ctrl3时序相同，其他输入端的时序与图7时序相同，在此不再赘述。本实施例的像素电路，通过设置第三控制单元与第一控制单元为同一控制单元，使得第三控制单元与第一控制单元可以通过一个晶体管的结构来实现，可以使得像素电路中晶体管的数量减少；并且，通过设置第三预设电压输入端与第一预设电压输入端为同一预设电压输入端，第三控制信号输入端与第一控制信号输入端为同一控制端，使得像素电路的端口减少，有利于提高像素密度。

图12是本实用新型实施例提供的又一种像素电路的结构示意图，参考图12，在图9所示出像素电路的基础上，可选的，第三控制单元与第二控制单元为同一控制单元，记为第五控制单元50，第三预设电压输入端与第二预设电压输入端为同一预设电压输入端，记为第五预设电压输入端Vpre5，第三控制信号输入端与第二控制信号输入端为同一控制端，记为第五控制信号输入端Ctrl5。

具体的，继续参考图12，漏电抑制模块110包括第二双栅晶体T3、第三双栅晶体管T7和第五控制单元50。第五控制单元包括第十一晶体管T11。第五控制单元50的第一端可以接入预设电压，第五控制单元50的第二端分别与第二双栅晶体T3的中间节点Q和第三双栅晶体管T7的中间节点H连接，第五控制单元50的控制端连接的第五控制信号输入端Ctrl5的时序可以与图10中第二控制信号输入端Ctrl2和第三控制信号输入端Ctrl3时序相同，其他端口的时序与图10相同，像素电路的工作过程在此不再赘述。本实施例的像素电路，通过设置第三控制单元与第二控制单元为同一控制单元，使得第三控制单元与第二控制单元可以通过一个晶体管的结构来实现，可以使得像素电路中晶体管的数量减少；并且，通过设置第三预设电压输入端与第二预设电压输入端为同一预设电压输入端，第三控制信号输入端与第二控制信号输入端为同一控制端，使得像素电路的端口减少，有利于提高像素密度。可选的，控制单元所包括的晶体管与发光控制晶体管的沟道类型相同；控制单元所包括的晶体管与发光控制晶体管(包括第一发光控制晶体管和第二发光控制晶体管)的栅极均连接发光控制信号输入端。图13为本实用新型实施例提供的又一种像素电路的结构示意图，参考图13，与图4所示像素电路不同的是，第二控制单元20的控制端(即第四晶体管T4的栅极)与发光控制信号输入端EM连接。

可选的，本实用新型上述任意实施例的像素电路中各控制单元的控制端均可与发光控制信号输入端EM连接。具体的，控制单元所包括的晶体管与发光控制晶体管的沟道类型相同，并且控制单元所包括的晶体管与发光控制晶体管均与发光控制信号输入端EM电连接，使得控制单元所包括的晶体管在发光阶段可以导通，进而保证在发光阶段预设电压可以写入到控制单元所连接的双栅晶体管的中间节点，可保证在发光阶段双栅晶体管中漏电流将会减小，从而避免显示不均的现象。

本实用新型实施例还提供了一种显示面板，图14是本实用新型实施例提供的一种显示面板的结构示意图。如图14所示，本实用新型实施例所提供的显示面板200包括本实用新型任意实施例提供的像素电路。显示面板200还包括扫描驱动电路210、数据驱动电路220和驱动芯片230，数据驱动电路220集成在驱动芯片230中，以及多条数据线(D1，D2，D3……)、多条扫描线(S1，S2， S3……)；扫描驱动电路210的端口与扫描线电连接，数据驱动电路220的端口与数据线电连接。本实用新型实施例提供的显示面板，包括本实用新型任意实施例提供的像素电路，因此具备上述有益效果，这里不再赘述。

注意，上述仅为本实用新型实施例的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型实施例不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型实施例的保护范围。因此，虽然通过以上实施例对本实用新型实施例进行了较为详细的说明，但是本实用新型实施例不仅仅限于以上实施例，在不脱离本实用新型实施例构思的情况下，还可以包括更多其他等效实施例，而本实用新型实施例的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：驱动晶体管和漏电抑制模块；

所述漏电抑制模块包括至少一个与所述驱动晶体管的栅极电连接的双栅晶体管，以及与至少一个所述双栅晶体管的中间节点电连接的控制单元，所述控制单元用于至少在发光阶段将预设电压传输至对应连接的所述中间节点以减小所述双栅晶体管的源漏极之间的压差；

所述驱动晶体管用于在所述发光阶段产生驱动电流并输出；

还包括数据写入晶体管，所述数据写入晶体管用于在数据写入阶段将数据电压写入至所述驱动晶体管的栅极；所述数据写入晶体管包括第一双栅晶体管，所述第一双栅晶体管与所述驱动晶体管的栅极电连接；所述漏电抑制模块包括所述数据写入晶体管以及第一控制单元，所述第一控制单元的控制端与第一控制信号输入端电连接，所述第一控制单元的第一端与第一预设电压输入端电连接，所述第一控制单元的第二端与所述第一双栅晶体管的中间节点电连接，所述第一预设电压输入端用于输入预设电压。

2.根据权利要求1所述的像素电路，其特征在于，所述数据写入晶体管与所述驱动晶体管的第一极电连接，所述像素电路还包括补偿晶体管，所述补偿晶体管连接在所述驱动晶体管的第二极和栅极之间；所述补偿晶体管包括第二双栅晶体管，所述漏电抑制模块包括所述补偿晶体管和第二控制单元，所述第二控制单元的控制端与第二控制信号输入端电连接，所述第二控制单元的第一端与第二预设电压输入端电连接，所述第二控制单元的第二端与所述第二双栅晶体管的中间节点电连接，所述第二预设电压输入端用于输入预设电压。

3.根据权利要求2所述的像素电路，其特征在于，还包括初始化晶体管，所述初始化晶体管与所述驱动晶体管的栅极电连接，用于在初始化阶段将初始化电压传输至所述驱动晶体管的栅极；

所述初始化晶体管包括第三双栅晶体管，所述漏电抑制模块包括所述初始化晶体管和第三控制单元，所述第三控制单元的控制端与第三控制信号输入端电连接，所述第三控制单元的第一端与第三预设电压输入端电连接，所述第三控制单元的第二端与所述第三双栅晶体管的中间节点电连接，所述第三预设电压输入端用于输入预设电压。

4.根据权利要求3所述的像素电路，其特征在于，所述第三控制单元与所述第一控制单元为同一控制单元，所述第三预设电压输入端与所述第一预设电压输入端为同一预设电压输入端，所述第三控制信号输入端与所述第一控制信号输入端为同一控制端；

或者所述第三控制单元与所述第二控制单元为同一控制单元，所述第三预设电压输入端与所述第二预设电压输入端为同一预设电压输入端，所述第三控制信号输入端与所述第二控制信号输入端为同一控制端。

5.根据权利要求3所述的像素电路，其特征在于，所述第二控制单元用于在所述第二控制信号输入端的控制下在所述发光阶段导通。

6.根据权利要求3所述的像素电路，其特征在于，所述第三控制单元用于在所述第三控制信号输入端的控制下在所述发光阶段导通。

7.根据权利要求2所述的像素电路，其特征在于，还包括发光控制模块，所述发光控制模块包括至少一个发光控制晶体管，所述发光控制模块连接在所述驱动晶体管的第一极与第一电源电压输入端之间，和/或连接在所述驱动晶体管和发光模块之间，所述发光控制晶体管用于在发光阶段导通。

8.根据权利要求7所述的像素电路，其特征在于，所述控制单元所包括的晶体管与所述发光控制晶体管的沟道类型相同；所述控制单元所包括的晶体管与所述发光控制晶体管的栅极均连接发光控制信号输入端。

9.根据权利要求1所述的像素电路，其特征在于，所述控制单元传输的所述预设电压的绝对值在所述控制单元连接的所述双栅晶体管的源极接入电压的绝对值与所述双栅晶体管的漏极接入电压的绝对值之间。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的像素电路。

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