KR20230034469A - 표시 장치의 화소, 및 표시 장치 - Google Patents

표시 장치의 화소, 및 표시 장치 Download PDF

Info

Publication number
KR20230034469A
KR20230034469A KR1020210117014A KR20210117014A KR20230034469A KR 20230034469 A KR20230034469 A KR 20230034469A KR 1020210117014 A KR1020210117014 A KR 1020210117014A KR 20210117014 A KR20210117014 A KR 20210117014A KR 20230034469 A KR20230034469 A KR 20230034469A
Authority
KR
South Korea
Prior art keywords
transistor
node
signal
voltage
initialization
Prior art date
Application number
KR1020210117014A
Other languages
English (en)
Inventor
정민재
강장미
김형석
박준현
전무경
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210117014A priority Critical patent/KR20230034469A/ko
Priority to US17/674,107 priority patent/US11756480B2/en
Priority to CN202210650701.4A priority patent/CN115762412A/zh
Publication of KR20230034469A publication Critical patent/KR20230034469A/ko
Priority to US18/224,079 priority patent/US12106706B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

표시 장치의 화소는 제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하고, 구동 전류를 생성하는 제1 트랜지스터, 기입 신호에 응답하여 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터, 제1 노드와 제2 노드 사이에 연결된 저장 커패시터, 초기화 신호에 응답하여 제2 노드에 초기화 전압을 인가하는 제4 트랜지스터, 발광 신호에 응답하여 구동 전류의 경로를 선택적으로 형성하는 제5 트랜지스터, 제2 노드의 전압을 유지하기 위한 홀딩 커패시터, 구동 전류에 기초하여 발광하는 발광 소자, 발광 신호에 응답하여 제1 트랜지스터의 하부 게이트와 제2 노드를 선택적으로 연결하는 제6 트랜지스터, 및 초기화 신호에 응답하여 제1 트랜지스터의 하부 게이트에 바이어스 전압을 인가하는 제7 트랜지스터를 포함한다.

Description

표시 장치의 화소, 및 표시 장치{PIXEL OF A DISPLAY DEVICE, AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치의 화소, 및 상기 화소를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 60Hz, 120Hz 또는 240Hz 등의 일정한 프레임 레이트(또는 일정한 프레임 주파수)로 영상을 표시한다. 그러나, 표시 장치에 프레임 데이터를 제공하는 호스트 프로세서(예를 들어, 그래픽 처리부(Graphics Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 또는 그래픽 카드(Graphics Card))에 의한 렌더링의 프레임 레이트가 표시 장치의 프레임 레이트와 일치하지 않을 수 있고, 특히 호스트 프로세서가 복잡한 렌더링을 수행하는 게임 영상에 대한 프레임 데이터를 상기 표시 장치에 제공할 때 이러한 프레임 레이트 불일치가 심화될 수 있고, 프레임 레이트 불일치에 의해 표시 장치에서 표시되는 영상에 경계선이 발생되는 티어링(Tearing) 현상 등이 발생될 수 있다.
이러한 티어링 현상을 방지하도록, 호스트 프로세서가 매 프레임마다 프레임 구간의 시간 길이를 변경하여 가변 프레임 레이트(또는 가변 프레임 주파수)로 프레임 데이터를 표시 장치에 제공하는 가변 프레임 모드(예를 들어, 프리-싱크(Free-Sync) 모드, 쥐-싱크(G-Sync) 모드, 큐-싱크(Q-Sync) 모드 등)가 개발되었다. 상기 가변 프레임 모드를 지원하는 표시 장치는 상기 가변 프레임 레이트에 동기시켜 영상을 표시함으로써 티어링 현상을 방지할 수 있다.
상기 가변 프레임 모드로 동작하는 표시 장치에서, 표시 패널이 가변 프레임 레이트, 즉 가변 구동 주파수로 구동될 수 있다. 다만, 상기 표시 패널의 휘도가 상기 가변 구동 주파수 또는 서로 다른 구동 주파수들에서 균일하지 않을 수 있다.
본 발명의 일 목적은 가변 구동 주파수에서 일정한 휘도를 가질 수 있는 표시 장치의 화소를 제공하는 것이다.
본 발명의 다른 목적은 가변 구동 주파수에서 일정한 휘도를 가질 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 화소는 제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하는 제1 트랜지스터, 기입 신호에 응답하여 상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 저장 커패시터, 초기화 신호에 응답하여 상기 제2 노드에 초기화 전압을 인가하는 제4 트랜지스터, 발광 신호에 응답하여 제1 전원 전압의 라인과 상기 제1 트랜지스터의 상기 제1 단자를 연결하는 제5 트랜지스터, 상기 제2 노드의 전압을 유지하기 위한 홀딩 커패시터, 발광 소자, 상기 발광 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 제2 노드를 선택적으로 연결하는 제6 트랜지스터, 및 상기 초기화 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 제7 트랜지스터를 포함한다.
일 실시예에서, 상기 제6 트랜지스터는 상기 발광 신호를 수신하는 게이트, 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하고, 상기 제7 트랜지스터는 상기 초기화 신호를 수신하는 게이트, 상기 바이어스 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 상기 제2 트랜지스터는 상기 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하고, 상기 저장 커패시터는 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고, 상기 제4 트랜지스터는 상기 초기화 신호를 수신하는 게이트, 상기 초기화 전압의 라인에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하고, 상기 제5 트랜지스터는 상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하고, 상기 홀딩 커패시터는 상기 제1 전원 전압의 라인에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 하부 게이트 및 상기 제6 트랜지스터의 제1 단자에 연결된 제2 전극을 포함하고, 상기 발광 소자는 상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함할 수 있다.
일 실시예에서, 상기 홀딩 커패시터는, DC 전압의 라인에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 하부 게이트 및 상기 제6 트랜지스터의 제1 단자에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩 커패시터는, 상기 제2 노드에 연결된 제1 전극, 및 제2 전원 전압의 라인에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩 커패시터는, 상기 제2 노드에 연결된 제1 전극, 및 DC 전압의 라인에 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 화소는 리셋 신호에 응답하여 상기 제1 노드에 기준 전압을 인가하는 제3 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제3 트랜지스터는, 상기 리셋 신호를 수신하는 게이트, 상기 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제7 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다.
일 실시예에서, 상기 제1 내지 제7 트랜지스터들은 더블 게이트 구조를 가질 수 있다.
일 실시예에서, 상기 화소에 대한 각 프레임 구간은, 상기 제1 노드 및 상기 제2 노드가 초기화되는 초기화 구간, 상기 제1 트랜지스터의 문턱 전압이 보상되는 보상 구간, 상기 데이터 전압이 기입되는 데이터 기입 구간, 상기 제2 노드가 초기화되고, 상기 제1 트랜지스터의 상기 하부 게이트에 상기 바이어스 전압이 인가되는 적어도 하나의 바이어스 구간, 및 상기 발광 소자가 발광하는 적어도 하나의 발광 구간을 포함할 수 있다.
일 실시예에서, 상기 초기화 구간에서, 상기 발광 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 초기화 신호 및 상기 리셋 신호는 하이 레벨을 가지며, 상기 제3 트랜지스터는 상기 하이 레벨을 가지는 상기 리셋 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고, 상기 제4 트랜지스터는 상기 하이 레벨을 가지는 상기 초기화 신호에 응답하여 턴-온되어 상기 제2 노드에 상기 초기화 전압을 인가할 수 있다.
일 실시예에서, 상기 보상 구간에서, 상기 초기화 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 발광 신호 및 상기 리셋 신호는 하이 레벨을 가지며, 상기 제3 트랜지스터는 상기 하이 레벨을 가지는 상기 리셋 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고, 상기 제5 트랜지스터는 상기 하이 레벨을 가지는 상기 발광 신호에 응답하여 턴-온되며, 상기 제2 노드의 전압은 상기 기준 전압으로부터 상기 제1 트랜지스터의 상기 문턱 전압이 감산된 전압으로 포화될 수 있다.
일 실시예에서, 상기 데이터 기입 구간에서, 상기 발광 신호, 상기 초기화 신호 및 상기 리셋 신호는 로우 레벨을 가지고, 상기 기입 신호는 하이 레벨을 가지며, 상기 제2 트랜지스터는 상기 하이 레벨을 가지는 상기 기입 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 데이터 전압을 인가할 수 있다.
일 실시예에서, 상기 바이어스 구간에서, 상기 발광 신호, 상기 리셋 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 초기화 신호는 하이 레벨을 가지며, 상기 제4 트랜지스터는 상기 하이 레벨을 가지는 상기 초기화 신호에 응답하여 턴-온되어 상기 제2 노드에 상기 초기화 전압을 인가하고, 상기 제6 트랜지스터는 상기 로우 레벨을 가지는 상기 발광 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 제2 노드를 분리하고, 상기 제7 트랜지스터는 상기 하이 레벨을 가지는 상기 초기화 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 하부 게이트에 상기 바이어스 전압을 인가할 수 있다.
일 실시예에서, 상기 발광 구간에서, 상기 초기화 신호, 상기 리셋 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 발광 신호는 하이 레벨을 가지며, 상기 제1 트랜지스터는 상기 데이터 전압에 기초하여 턴-온되고, 상기 제5 트랜지스터는 상기 하이 레벨을 가지는 상기 발광 신호에 응답하여 턴-온되며, 상기 발광 소자는 발광할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 화소는 제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하는 제1 트랜지스터, 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 저장 커패시터, 리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 초기화 신호를 수신하는 게이트, 초기화 전압의 라인에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터, 발광 신호를 수신하는 게이트, 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 제1 전원 전압의 라인에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제2 전극을 포함하는 홀딩 커패시터, 상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자, 상기 발광 신호를 수신하는 게이트, 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터, 및 상기 초기화 신호를 수신하는 게이트, 바이어스 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함한다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 복수의 화소들 각각에 데이터 전압을 제공하는 데이터 드라이버, 상기 복수의 화소들 각각에 기입 신호, 리셋 신호 및 초기화 신호를 제공하는 스캔 드라이버, 상기 복수의 화소들 각각에 발광 신호를 제공하는 발광 드라이버, 및 상기 데이터 드라이버, 상기 스캔 드라이버 및 상기 발광 드라이버를 제어하는 컨트롤러를 포함한다. 상기 복수의 화소들 각각은, 제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하는 제1 트랜지스터, 상기 기입 신호에 응답하여 상기 제1 노드에 상기 데이터 전압을 인가하는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 저장 커패시터, 상기 초기화 신호에 응답하여 상기 제2 노드에 초기화 전압을 인가하는 제4 트랜지스터, 상기 발광 신호에 응답하여 제1 전원 전압의 라인과 상기 제1 트랜지스터의 상기 제1 단자를 연결하는 제5 트랜지스터, 상기 제2 노드의 전압을 유지하기 위한 홀딩 커패시터, 발광 소자, 상기 발광 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 제2 노드를 선택적으로 연결하는 제6 트랜지스터, 및 상기 초기화 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 제7 트랜지스터를 포함한다.
일 실시예에서, 상기 스캔 드라이버는 상기 복수의 화소들 각각에 상기 리셋 신호 및 상기 기입 신호를 제1 주파수로 제공하고, 상기 복수의 화소들 각각에 상기 초기화 신호를 상기 제1 주파수와 다른 제2 주파수로 제공하며, 상기 발광 드라이버는 상기 복수의 화소들 각각에 상기 발광 신호를 상기 제2 주파수로 제공할 수 있다.
일 실시예에서, 상기 제1 주파수는 가변 주파수이고, 상기 제2 주파수는 고정 주파수일 수 있다.
본 발명의 실시예들에 따른 표시 장치의 화소 및 상기 표시 장치에서, 제6 트랜지스터는 제2 노드(예를 들어, 소스 노드)로부터 제1 트랜지스터의 하부 게이트를 분리하고, 제7 트랜지스터는 상기 제1 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 상기 화소에서, 상기 제2 노드에 대한 영향 없이 상기 제1 트랜지스터의 히스테리시스가 보상될 수 있다. 또한, 상기 제1 트랜지스터의 상기 히스테리시스가 주기적으로 보상됨으로써, 상기 화소를 포함하는 표시 패널의 휘도가 서로 다른 구동 주파수들에서 균일할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2는 약 240Hz의 구동 주파수로 구동되는 표시 패널에 포함된 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3은 초기화 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 4는 보상 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 5는 데이터 기입 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 6은 각 바이어스 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 7은 제1 트랜지스터의 구동 특성의 일 예를 나타내는 도면이다.
도 8은 각 발광 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 9는 약 120Hz의 구동 주파수로 구동되는 표시 패널에 포함된 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 표시 장치에 제공되는 입력 영상 데이터의 일 예를 설명하기 위한 타이밍도이다.
도 16은 표시 패널의 구동 주파수들에 따른 발광 신호, 초기화 신호, 리셋 신호 및 기입 신호의 예들을 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 화소(100)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 저장 커패시터(CST), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 홀딩 커패시터(CHOLD), 발광 소자(EL), 다이오드 커패시터(CEL), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다. 일 실시예에서, 화소(100)는 제3 트랜지스터(T3)를 더 포함할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압, 즉 커패시터(CST)에 저장된 전압에 기초하여 구동 전류를 생성할 수 있다. 일 실시예에서, 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트에 연결된 게이트 노드일 수 있다. 또한, 일 실시예에서, 제2 노드(N2)는 제1 트랜지스터(T1)의 소스에 연결된 제2 노드일 수 있다. 제1 트랜지스터(T1)는 상기 구동 전류를 생성하기 위한 구동 트랜지스터로 불릴 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 상부 게이트, 제5 트랜지스터(T5)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자, 및 홀딩 커패시터(CHOLD), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)에 연결된 하부 게이트(BML)를 포함할 수 있다. 즉, 제1 트랜지스터(T1)는 상기 상부 게이트 및 하부 게이트(BML)를 포함하는 더블 게이트 구조를 가질 수 있다. 일 실시예에서, 제1 트랜지스터(T1)의 하부 게이트(BML)는 하부 금속층(Bottom Metal Layer)으로 불릴 수 있다. 한편, 제1 트랜지스터(T1)이 하부 게이트(BML)를 포함하고, 홀딩 커패시터(CHOLD)에 의해 하부 게이트(BML)가 일정한 전압으로 유지됨으로써, 제1 트랜지스터(T1)의 구동 특성이 향상될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 드레인-소스 전압에 따른 제1 트랜지스터(T1)의 드레인-소스 전류가 보다 평평하게 될 수 있다.
제2 트랜지스터(T2)는 기입 신호(GW)에 응답하여 제1 노드(N1)에 데이터 라인(DL)의 데이터 전압을 인가할 수 있다. 제2 트랜지스터(T2)는 데이터 라인(DL)의 전압을 전달하기 위한 스캔 트랜지스터로 불릴 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 기입 신호(GW)를 수신하는 게이트, 데이터 라인(DL)에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
제3 트랜지스터(T3)는 리셋 신호(GR)에 응답하여 제1 노드(N1)에 기준 전압(VREF)을 인가할 수 있다. 제3 트랜지스터(T3)는 제1 노드(N1)에 기준 전압(VREF)을 인가하기 위한 리셋 트랜지스터로 불릴 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 리셋 신호(GR)를 수신하는 게이트, 기준 전압(VREF)의 라인에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
저장 커패시터(CST)는 데이터 라인(DL)으로부터 제2 트랜지스터(T2)를 통하여 전송된 상기 데이터 전압을 저장할 수 있다. 저장 커패시터(CST)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 일 실시예에서, 저장 커패시터(CST)는 제1 노드(N1)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 초기화 신호(GI)에 응답하여 제2 노드(N2)에 초기화 전압(VINT)을 인가할 수 있다. 제4 트랜지스터(T4)는 제2 노드(N2)를 초기화하기 위한 초기화 트랜지스터로 불릴 수 있다. 일 실시예에서, 제4 트랜지스터(T4)는 초기화 신호(GI)를 수신하는 게이트, 초기화 전압(VINT)의 라인에 연결된 제1 단자, 및 제2 노드(N2)에 연결된 제2 단자를 포함할 수 있다.
제5 트랜지스터(T5)는 발광 신호(EM)에 응답하여 제1 전원 전압(ELVDD)의 라인을 제1 트랜지스터(T1)의 상기 제1 단자에 선택적으로 형성할 수 있다. 제5 트랜지스터(T5)는 제1 전원 전압(ELVDD)의 라인으로부터 제2 전원 전압(ELVSS)의 라인으로의 상기 구동 전류의 경로를 형성하기 위한 발광 트랜지스터로 불릴 수 있다. 일 실시예에서, 제5 트랜지스터(T5)는 발광 신호(EM)를 수신하는 게이트, 제1 전원 전압(ELVDD)의 라인에 연결된 제1 단자, 및 제1 트랜지스터(T1)의 상기 제1 단자에 연결된 제2 단자를 포함할 수 있다.
홀딩 커패시터(CHOLD)는 제2 노드(N2)의 전압을 유지하기 위한 커패시터일 수 있다. 홀딩 커패시터(CHOLD)는 제6 트랜지스터(T6)를 통하여 제2 노드(N2)에 연결될 수 있다. 예를 들어, 홀딩 커패시터(CHOLD)는 제1 전원 전압(ELVDD)의 라인과 제6 트랜지스터(T6) 사이에 연결될 수 있다. 일 실시예에서, 제1 전원 전압(ELVDD)의 라인에 연결된 제1 전극, 및 제1 트랜지스터(T1)의 하부 게이트(BML) 및 제6 트랜지스터(T6)의 제1 단자에 연결된 제2 전극을 포함할 수 있다.
발광 소자(EL)는 제1 트랜지스터(T1)에 의해 생성된 상기 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 발광 소자(EL)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED)일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 발광 소자(EL)는 임의의 적합한 발광 다이오드일 수 있다. 예를 들어, 발광 소자(EL)는 나노 발광 다이오드(Nano light Emitting Diode; NED), 퀀텀 닷(Quantum Dot; QD) 발광 다이오드, 마이크로 발광 다이오드, 무기 발광 다이오드, 또는 다른 임의의 적합한 발광 소자일 수 있다. 일 실시예에서, 발광 소자(EL)는 제2 노드(N2)에 연결된 애노드, 및 제2 전원 전압(ELVSS)의 라인에 연결된 캐소드를 포함할 수 있다.
다이오드 커패시터(CEL)는 제2 노드(N2)와 제2 전원 전압(ELVSS)의 라인의 사이에 연결될 수 있다. 일 실시예에서, 다이오드 커패시터(CEL)는 발광 소자(EL)의 기생 커패시터일 수 있다.
제6 트랜지스터(T6)는 발광 신호(EM)에 응답하여 제1 트랜지스터(T1)의 하부 게이트(BML)와 제2 노드(N2)를 선택적으로 연결할 수 있다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 하부 게이트(BML)와 제2 노드(N2)를 선택적으로 연결하기 위한 스위칭 트랜지스터라 불릴 수 있다. 예를 들어, 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)이 인가되는 동안 턴-오프되어 제2 노드(N2)로부터 제1 트랜지스터(T1)의 하부 게이트(BML)를 분리시킬 수 있다. 이에 따라, 제2 노드(N2)에 대한 영향 없이 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)이 인가될 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 발광 신호(EM)를 수신하는 게이트, 제1 트랜지스터(T1)의 하부 게이트(BML)에 연결된 제1 단자, 및 제2 노드(N2)에 연결된 제2 단자를 포함할 수 있다.
제7 트랜지스터(T7)는 초기화 신호(GI)에 응답하여 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)을 인가할 수 있다. 제7 트랜지스터(T7)는 제1 트랜지스터(T1)에 바이어스를 인가하기 위한 바이어스 트랜지스터라 불릴 수 있다. 일 실시예에서, 화소(100)를 포함하는 표시 패널이 가변 구동 주파수로 구동되더라도, 화소(100)에 초기화 신호(GI)가 일정한 주파수(예를 들어, 약 480Hz)로 인가될 수 있고, 따라서 제7 트랜지스터(T7)는 상기 일정한 주파수로 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)을 주기적으로 인가할 수 있다. 즉, 상기 표시 패널이 상기 가변 구동 주파수로 구동되더라도, 제1 트랜지스터(T1)에 상기 바이어스가 상기 일정한 주파수로 인가될 수 있다. 일 실시예에서, 제7 트랜지스터(T7)는 초기화 신호(GI)를 수신하는 게이트, 바이어스 전압(VBIAS)의 라인에 연결된 제1 단자, 및 제1 트랜지스터(T1)의 하부 게이트(BML)에 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 바이어스 전압(VBIAS)은 제1 트랜지스터(T1)를 턴-온시키기 위한 온-바이어스에 상응하는 전압 레벨을 가질 수 있다. 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS), 즉 상기 온-바이어스가 인가되면, 제1 트랜지스터(T1)이 턴-온 상태에 상응하는 일정한 구동 특성을 가질 수 있고, 제1 트랜지스터(T1)의 히스테리시스가 리셋 또는 보상될 수 있다.
다른 실시예에서, 바이어스 전압(VBIAS)은 제1 트랜지스터(T1)를 턴-오프시키기 위한 오프-바이어스에 상응하는 전압 레벨을 가질 수 있다. 이 경우, 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS), 즉 상기 오프-바이어스가 인가되면, 제1 트랜지스터(T1)이 턴-오프 상태에 상응하는 일정한 구동 특성을 가질 수 있고, 제1 트랜지스터(T1)의 히스테리시스가 리셋 또는 보상될 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 제1 내지 제7 트랜지스터들(T1 내지 T7)의 일부 또는 전부가 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있다.
한편, 제1 트랜지스터(T1)의 구동 특성은 제1 트랜지스터(T1)의 이전 상태에 따라 변경될 수 있고, 화소(100)가 발광하는 동안 변경될 수 있다. 따라서, 종래의 표시 장치에서는, 표시 패널이 가변 구동 주파수로 구동되는 경우, 상기 표시 패널의 구동 주파수에 따라 화소의 휘도가 변경될 수 있다. 즉, 상기 표시 패널이 상대적으로 높은 구동 주파수로 구동되고, 각 프레임 구간이 상대적으로 짧은 경우에서의 화소의 휘도와, 상기 표시 패널이 상대적으로 낮은 구동 주파수로 구동되고, 각 프레임 구간이 상대적으로 긴 경우에서의 화소의 휘도가 서로 다를 수 있다. 이러한 휘도 차이에 의해 상기 종래의 표시 장치에서 플리커가 발생될 수 있다.
그러나, 본 발명의 실시예들에 따른 화소(100)에서는, 화소(100)를 포함하는 표시 패널이 가변 구동 주파수로 구동되더라도, 제7 트랜지스터(T7)가 상기 일정한 주파수로 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)을 주기적으로 인가할 수 있다. 이에 따라, 제1 트랜지스터(T1)에 상기 바이어스가 주기적으로 인가되고, 제1 트랜지스터(T1)의 히스테리시스가 주기적으로 보상되므로, 상기 표시 패널의 구동 주파수가 변경되더라도 화소(100) 및 상기 표시 패널이 균일한 휘도를 가질 수 있다.
도 2는 약 240Hz의 구동 주파수로 구동되는 표시 패널에 포함된 화소의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 3은 초기화 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 4는 보상 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 5는 데이터 기입 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 6은 각 바이어스 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 7은 제1 트랜지스터의 구동 특성의 일 예를 나타내는 도면이고, 도 8은 각 발광 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 9는 약 120Hz의 구동 주파수로 구동되는 표시 패널에 포함된 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하면, 화소(100)에 대한 각 프레임 구간(FP)은 초기화 구간(IP), 보상 구간(CP), 데이터 기입 구간(WP), 적어도 하나의 바이어스 구간(BP1, BP2) 및 적어도 하나의 발광 구간(EP1, EP2)을 포함할 수 있다. 한편, 도 2에는 각 프레임 구간(FP)이 두 개의 바이어스 구간들(BP1, BP2) 및 두 개의 발광 구간들(EP1, EP2)을 포함하는 예가 도시되어 있으나, 본 발명의 실시예들에 따른 화소(100)에 대한 각 프레임 구간(FP)은 도 2의 예에 한정되지 않는다. 예를 들어, 각 프레임 구간(FP)이 하나의 바이어스 구간 및 하나의 발광 구간을 포함하거나, 세 개 이상의 바이어스 구간들 및 세 개 이상의 발광 구간들을 포함할 수 있다.
초기화 구간(IP)에서, 제1 노드(N1) 및 제2 노드(N2)가 초기화될 수 있다. 도 2 및 도 3에 도시된 바와 같이, 초기화 구간(IP)에서, 발광 신호(EM) 및 기입 신호(GW)는 로우 레벨을 가지고, 초기화 신호(GI) 및 리셋 신호(GR)는 하이 레벨(H)을 가질 수 있다. 제3 트랜지스터(T3)는 하이 레벨(H)을 가지는 리셋 신호(GR)에 응답하여 턴-온되어 제1 노드(N1)에 기준 전압(VREF)을 인가하고, 제4 트랜지스터(T4)는 하이 레벨(H)을 가지는 초기화 신호(GI)에 응답하여 턴-온되어 제2 노드(N2)에 초기화 전압(VINT)을 인가할 수 있다. 이에 따라, 제1 노드(N1)가 기준 전압(VREF)에 기초하여 초기화되고, 제2 노드(N2)가 초기화 전압(VINT)에 기초하여 초기화될 수 있다. 또한, 제7 트랜지스터(T7)는 하이 레벨(H)을 가지는 초기화 신호(GI)에 응답하여 턴-온될 수 있다.
보상 구간(CP)에서, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 도 2 및 도 4에 도시된 바와 같이, 보상 구간(CP)에서, 초기화 신호(GI) 및 기입 신호(GW)는 상기 로우 레벨을 가지고, 발광 신호(EM) 및 리셋 신호(GR)는 하이 레벨(H)을 가질 수 있다. 제3 트랜지스터(T3)는 하이 레벨(H)을 가지는 리셋 신호(GR)에 응답하여 턴-온되어 제1 노드(N1)에 기준 전압(VREF)을 인가하고, 제5 트랜지스터(T5)는 하이 레벨(H)을 가지는 발광 신호(EM)에 응답하여 턴-온될 수 있다. 제1 노드(N1), 즉 제1 트랜지스터(T1)의 게이트에 기준 전압(VREF)을 인가되고, 제5 트랜지스터(T5)가 턴-온되면, 제1 트랜지스터(T1)는 온 조건(On Condition)을 가지고 턴-온될 수 있다. 또한, 제1 트랜지스터(T1)는 제2 노드(N2)의 전압이 기준 전압(VREF)으로부터 제1 트랜지스터(T1)의 문턱 전압(VTH)이 감산된 전압이 될 때까지 턴-온될 수 있다. 이에 따라, 보상 구간(CP)에서, 제2 노드(N2)의 전압은 초기화 전압(VINT)으로부터 기준 전압 마이너스 문턱 전압(VREF-VTH)으로 변경되고, 즉 기준 전압(VREF)으로부터 제1 트랜지스터(T1)의 문턱 전압(VTH)이 감산된 전압으로 포화되고, 저장 커패시터(CST)의 양단 사이에 제1 트랜지스터(T1)의 문턱 전압(VTH)이 저장될 수 있다. 저장 커패시터(CST)에 제1 트랜지스터(T1)의 문턱 전압(VTH)이 저장되는 동작은 제1 트랜지스터(T1)의 문턱 전압(VTH)을 보상하기 위한 보상 동작이라 불릴 수 있다. 또한, 제6 트랜지스터(T6)는 하이 레벨(H)을 가지는 발광 신호(EM)에 응답하여 턴-온될 수 있다.
데이터 기입 구간(WP)에서, 화소(100)에 데이터 라인(DL)의 데이터 전압이 기입될 수 있다. 도 2 및 도 5에 도시된 바와 같이, 데이터 기입 구간(WP)에서, 발광 신호(EM), 초기화 신호(GI) 및 리셋 신호(GR)는 상기 로우 레벨을 가지고, 기입 신호(GW)는 하이 레벨(H)을 가질 수 있다. 제2 트랜지스터(T2)는 하이 레벨(H)을 가지는 기입 신호(GW)에 응답하여 턴-온되어 제1 노드(N1)에 데이터 라인(DL)의 데이터 전압(VDAT)을 인가할 수 있다. 이에 따라, 저장 커패시터(CST)는 제1 노드(N1)에서, 즉 저장 커패시터(CST)의 제1 전극에서 데이터 전압(VDAT)을 저장할 수 있다. 한편, 제1 노드(N1)의 전압, 즉 저장 커패시터(CST)의 상기 제1 전극의 전압이 기준 전압(VREF)으로부터 데이터 전압(VDAT)으로 "VDAT-VREF"만큼 변경되면, 저장 커패시터(CST)의 제2 전극의 전압, 즉 제2 노드(N2)의 전압은 제1 노드(N1)의 전압 변화와 화소(PX)의 커패시터들(CST, CHOLD, CEL)에 의해 결정된 전압 변경량(ΔVg')만큼 변경될 수 있다. 예를 들어, 제2 노드(N2)의 전압 변경량(ΔVg')은 "(VDAT-VREF)*(CHOLD+CEL)/(CST+CHOLD+CEL)"으로 결정될 수 있으나, 이에 한정되지 않을 수 있다. 이와 같이 제1 노드(N1)의 전압이 데이터 전압(VDAT)이 되고, 제2 노드(N2)의 전압이 "VREF-VTH+ΔVg'"가 되면, 제1 트랜지스터(T1)의 게이트-소스 전압은 "VDAT-VREF+VTH-ΔVg'"가 될 수 있다. 한편, 제1 트랜지스터(T1)의 상기 게이트-소스 전압이 제1 트랜지스터(T1)의 문턱 전압(VTH)을 포함하고, 제1 트랜지스터(T1)의 구동 전류가 상기 게이트-소스 전압으로부터 문턱 전압(VTH)이 감산된 전압에 기초하여 결정되므로, 제1 트랜지스터(T1)의 상기 구동 전류는 제1 트랜지스터(T1)의 문턱 전압(VTH)과 무관하게 결정될 수 있다. 또한, 제2 노드(N2)의 전압 변경량(ΔVg')은 데이터 전압(VDAT), 기준 전압(VREF) 및 커패시터들(CST, CHOLD, CEL)의 커패시턴스들에 의해 결정되고, 기준 전압(VREF) 및 커패시터들(CST, CHOLD, CEL)의 커패시턴스들은 알고 있는 값들을 가지므로, 제2 노드(N2)의 전압 변경량(ΔVg')은 각 계조에 대하여 미리 계산될 수 있다. 따라서, 데이터 전압(VDAT)이 기준 전압(VREF) 및 미리 계산된 제2 노드(N2)의 전압 변경량(ΔVg')을 고려하여 설정됨으로써, 제1 트랜지스터(T1)의 상기 게이트-소스 전압이 각 계조에 상응하는 원하는 전압과 문턱 전압(VTH)의 합에 상응할 수 있다.
각 바이어스 구간(BP1, BP2)에서, 제2 노드(N2)가 초기화되고, 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)이 인가될 수 있다. 도 2 및 도 6에 도시된 바와 같이, 바이어스 구간(BP1, BP2)에서, 발광 신호(EM), 리셋 신호(GR) 및 기입 신호(GW)는 로우 레벨(L)을 가지고, 초기화 신호(GI)는 하이 레벨(H)을 가질 수 있다. 제4 트랜지스터(T4)는 하이 레벨(H)을 가지는 초기화 신호(GI)에 응답하여 턴-온되어 제2 노드(N2)에 초기화 전압(VINT)을 인가할 수 있다. 따라서, 제2 노드(N2)가 초기화 전압(VINT)에 기초하여 초기화될 수 있다. 한편, 제2 노드(N2)에 초기화 전압(VINT)이 인가되는 동안 제1 노드(N1)가 플로팅되므로, 저장 커패시터(CST)의 양단 사이의 전압, 즉 제1 트랜지스터(T1)의 상기 게이트-소스 전압은 "VDAT-VREF+VTH-ΔVg'"으로 유지될 수 있다. 또한, 제6 트랜지스터(T6)는 로우 레벨(L)을 가지는 발광 신호(EM)에 응답하여 제1 트랜지스터(T1)의 하부 게이트(BML)와 제2 노드(N2)를 분리하고, 제7 트랜지스터(T7)는 하이 레벨(H)을 가지는 초기화 신호(GI)에 응답하여 턴-온되어 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)을 인가할 수 있다. 따라서, 바이어스 구간(BP1, BP2)에서, 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)이 인가되므로, 즉 제1 트랜지스터(T1)에 바이어스가 인가되므로, 제1 트랜지스터(T1)의 히스테리시스가 보상될 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 제1 트랜지스터(T1)가 턴-온될 때, 제1 트랜지스터(T1)는 게이트-소스 전압(VGS)에 따른 드레인-소스 전류(IDS)에 대한 제1 구동 특성(120)을 가질 수 있다. 이후, 제1 트랜지스터(T1)의 구동 특성은 제1 구동 특성(120)로부터 제2 구동 특성(140)로 점진적으로 변경될 수 있다. 이러한 제1 트랜지스터(T1)의 구동 특성의 변경에 의해, 표시 패널의 구동 주파수에 따라 화소(100) 및 상기 표시 패널의 휘도가 변경될 수 있다. 그러나, 본 발명의 실시예들에 따른 화소(100)에서는, 바이어스 구간(BP1, BP2)에서, 제1 트랜지스터(T1)의 하부 게이트(BML)에 바이어스 전압(VBIAS)이 인가되므로, 즉 제1 트랜지스터(T1)에 바이어스가 인가되므로, 제1 트랜지스터(T1)가 제1 구동 특성(120)으로 복원될 수 있고, 즉 제1 트랜지스터(T1)의 히스테리시스가 보상될 수 있고, 화소(100) 및 상기 표시 패널이 서로 다른 구동 주파수들에서 균일한 휘도를 가질 수 있다.
또한, 바이어스 구간(BP1, BP2)에서, 제2 노드(N2)가 제1 트랜지스터(T1)의 하부 게이트(BML)로부터 분리되므로, 제2 노드(N2)에 대한 영향 없이 제1 트랜지스터(T1)의 상기 히스테리시스가 보상될 수 있다. 한편, 제1 트랜지스터(T1)에 상기 바이어스를 인가하는 동작은 바이어스 동작이라 불릴 수 있다.
각 발광 구간(EP1, EP2)에서, 발광 소자(EL)가 발광할 수 있다. 도 2 및 도 8에 도시된 바와 같이, 발광 구간(EP1, EP2)에서, 초기화 신호(GI), 리셋 신호(GR) 및 기입 신호(GW)는 상기 로우 레벨을 가지고, 발광 신호(EM)는 하이 레벨(H)을 가질 수 있다. 제1 트랜지스터(T1)는 저장 커패시터(CST)에 저장된 전압(VDAT-VREF+VTH-ΔVg')에 기초하여 구동 전류(IDR)를 생성하고, 제5 트랜지스터(T5)는 하이 레벨(H)을 가지는 발광 신호(EM)에 응답하여 턴-온되어 제1 전원 전압(ELVDD)의 라인으로부터 제2 전원 전압(ELVSS)의 라인으로의 구동 전류(IDR)의 경로를 형성할 수 있다. 한편, 저장 커패시터(CST)에 저장된 전압(VDAT-VREF+VTH-ΔVg')이 제1 트랜지스터(T1)의 문턱 전압(VTH)을 포함하므로, 제1 트랜지스터(T1)에 의해 생성된 구동 전류(IDR)는 제1 트랜지스터(T1)의 문턱 전압(VTH)과 무관하게 결정될 수 있다. 발광 소자(EL)는 제1 트랜지스터(T1)에 의해 생성된 구동 전류(IDR)에 기초하여 발광할 수 있다. 또한, 제6 트랜지스터(T6)는 하이 레벨(H)을 가지는 발광 신호(EM)에 응답하여 턴-온될 수 있다.
한편, 도 2에는 프레임 구간(FP)이 약 240Hz의 주파수에 상응하는 예, 즉 약 4.2ms의 주기를 가지는 예가 도시되어 있으나, 본 발명의 실시예들에 따른 화소(PX)에 대한 프레임 구간(FP)의 주파수 또는 주기는 도 2의 예에 한정되지 않는다. 예를 들어, 프레임 구간(FP)이 약 160Hz, 약 120Hz, 약 96Hz, 약 80Hz, 약 68Hz, 약 60Hz 등등의 주파수에 상응할 수 있다.
일 실시예에서, 화소(PX)를 포함하는 표시 패널이 가변 구동 주파수로 구동될 수 있다. 예를 들어, 화소(PX)를 포함하는 표시 장치가 호스트 프로세서(예를 들어, 그래픽 처리부(Graphics Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 또는 그래픽 카드(Graphics Card))로부터 가변 입력 프레임 주파수로 입력 영상 데이터를 수신할 수 있다. 이 경우, 상기 표시 장치는 상기 가변 입력 프레임 주파수에 상응하는 상기 가변 구동 주파수로 상기 표시 패널을 구동할 수 있다. 또한, 일 실시예에서, 상기 표시 패널의 상기 가변 구동 주파수는 매 프레임 구간(FP)마다 상기 바이어스 동작의 주파수의 약수들로 중 하나로 결정될 수 있다. 예를 들어, 상기 바이어스 동작의 주파수가 도 2에 도시된 바와 같이 약 480Hz인 경우, 상기 표시 패널의 각 프레임 구간(FP)의 시간 길이가 약 240Hz에 상응하는 약 4.2ms, 약 160H에 상응하는 약 6.3ms, 약 120Hz에 상응하는 약 8.3ms, 약 96Hz에 상응하는 약 10.4ms, 약 80Hz에 상응하는 약 12.5ms, 약 68Hz에 상응하는 약 14.7ms, 약 60Hz에 상응하는 약 16.7ms 등등의 약 480Hz의 약수들에 상응하는 시간 길이로 결정될 수 있고, 프레임 구간(FP)의 상기 시간 길이는 매 프레임 구간(FP)마다 변경될 수 있다.
이와 같이 상기 표시 패널의 상기 구동 주파수가 매 프레임 구간(FP)마다 변경되더라도, 각 화소(PX)에 대한 상기 바이어스 동작은 실질적으로 일정한 주파수로 수행될 수 있다. 예를 들어, 상기 표시 패널의 상기 구동 주파수가 도 2에 도시된 약 240Hz로부터 도 9에 도시된 약 120Hz로 변경된 경우, 프레임 구간(FP)의 상기 시간 길이는 약 240Hz에 상응하는 약 4.2ms로부터 약 120Hz에 상응하는 약 8.3ms로 변경되나, 각 프레임 구간(FP)에 포함된 바이어스 구간들(BP1, BP2, BP3, BP4)의 개수가 도 2에 도시된 두 개로부터 도 9에 도시된 네 개로 변경될 수 있다. 따라서, 상기 표시 패널의 상기 구동 주파수가 약 240Hz로부터 약 120Hz로 변경되더라도, 각 화소(PX)에 대한 상기 바이어스 동작은 실질적으로 일정한 주파수, 예를 들어 약 480Hz로 수행될 수 있다. 다른 예들에서, 약 160Hz의 구동 주파수에 상응하는 프레임 구간(FP)은 세 개의 바이어스 구간들을 포함하고, 약 96Hz의 구동 주파수에 상응하는 프레임 구간(FP)은 다섯 개의 바이어스 구간들을 포함하고, 약 80Hz의 구동 주파수에 상응하는 프레임 구간(FP)은 여섯 개의 바이어스 구간들을 포함하고, 약 68Hz의 구동 주파수에 상응하는 프레임 구간(FP)은 일곱 개의 바이어스 구간들을 포함하고, 약 60Hz에 상응하는 프레임 구간(FP)은 여덟 개의 바이어스 구간들을 포함할 수 있다. 이에 따라, 상기 표시 패널이 상기 가변 상기 가변 구동 주파수로 구동되더라도, 각 화소(PX)에 대한 상기 바이어스 동작은 실질적으로 일정한 주파수(예를 들어, 약 480Hz)로 수행될 수 있고, 각 화소(PX)의 제1 트랜지스터(T1)에 상기 바이어스가 상기 실질적으로 일정한 주파수로 인가될 수 있다. 이에 따라, 상기 표시 패널이 상기 가변 구동 주파수로 구동되더라도, 제1 트랜지스터(T1)에 상기 바이어스가 상기 실질적으로 일정한 주파수로 주기적으로 인가되고, 제1 트랜지스터(T1)의 상기 히스테리시스가 상기 실질적으로 일정한 주파수로 주기적으로 보상되므로, 화소(100) 및 상기 표시 패널이 균일한 휘도를 가질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 화소(200)는 제1 트랜지스터(T1), 제2 트랜지스터(T2'), 제3 트랜지스터(T3'), 제4 트랜지스터(T4'), 제5 트랜지스터(T5'), 제6 트랜지스터(T6'), 제7 트랜지스터(T7'), 저장 커패시터(CST), 홀딩 커패시터(CHOLD), 발광 소자(EL) 및 다이오드 커패시터(CEL)를 포함할 수 있다. 도 10의 화소(200)는, 제1 트랜지스터(T1)뿐만 아니라, 제2 내지 제7 트랜지스터들(T2' 내지 T7') 또한 더블 게이트 구조를 가지는 것을 제외하고, 도 1의 화소(100)와 실질적으로 동일한 구조 및 실질적으로 동일한 동작을 가질 수 있다.
제2 내지 제7 트랜지스터들(T2' 내지 T7') 각각은 상부 게이트 및 하부 게이트를 가지는 상기 더블 게이트 구조를 가질 수 있다. 또한, 제2 내지 제7 트랜지스터들(T2' 내지 T7') 각각의 상기 상부 게이트 및 상기 하부 게이트는 동일한 신호를 수신할 수 있다. 예를 들어, 제2 트랜지스터(T2')의 상기 상부 게이트 및 상기 하부 게이트는 동일한 기입 신호(GW)를 수신하고, 제3 트랜지스터(T3')의 상기 상부 게이트 및 상기 하부 게이트는 동일한 리셋 신호(GR)를 수신하고, 제4 트랜지스터(T4') 또는 제7 트랜지스터(T7')의 상기 상부 게이트 및 상기 하부 게이트는 동일한 초기화 신호(GI)를 수신하고, 제5 트랜지스터(T5') 또는 제6 트랜지스터(T6')의 상기 상부 게이트 및 상기 하부 게이트는 동일한 발광 신호(EM)를 수신할 수 있다. 이와 같이 제2 내지 제7 트랜지스터들(T2' 내지 T7') 각각이 상기 더블 게이트 구조를 가지고, 제2 내지 제7 트랜지스터들(T2' 내지 T7') 각각의 상기 상부 게이트 및 상기 하부 게이트가 동일한 신호를 수신하는 경우, 제2 내지 제7 트랜지스터들(T2' 내지 T7') 각각의 이동도(Mobility)가 향상될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 화소(300)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 저장 커패시터(CST), 홀딩 커패시터(CHOLD'), 발광 소자(EL) 및 다이오드 커패시터(CEL)를 포함할 수 있다. 도 11의 화소(300)는, 홀딩 커패시터(CHOLD')가 DC 전압(VDC)의 라인과 제1 트랜지스터(T1)의 하부 전극(BML) 사이에 연결된 것을 제외하고, 도 1의 화소(100)와 실질적으로 동일한 구조 및 실질적으로 동일한 동작을 가질 수 있다. 한편, 도 11에는 제1 트랜지스터(T1)만이 더블 게이트 구조를 가지는 예가 도시되어 있으나, 실시예에 따라, 일 실시예에서, 제1 트랜지스터(T1)뿐만 아니라, 제2 내지 제7 트랜지스터들(T2 내지 T7) 또한 더블 게이트 구조를 가질 수 있다.
홀딩 커패시터(CHOLD')는 DC 전압(VDC)의 상기 라인에 연결된 제1 전극, 및 제1 트랜지스터(T1)의 하부 게이트(BML) 및 제6 트랜지스터(T6)의 제1 단자에 연결된 제2 전극을 포함할 수 있다. DC 전압(VDC)은 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)과 다르고, 일정한 전압 레벨을 가지는 임의의 전압일 수 있다. 일 실시예에서, DC 전압(VDC)은 기준 전압(VREF) 또는 초기화 전압(VINT)이고, DC 전압(VDC)의 상기 라인은 기준 전압(VREF)의 라인 또는 초기화 전압(VINT)의 라인일 수 있다. 다른 실시예에서, DC 전압(VDC)은 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 기준 전압(VREF) 및 초기화 전압(VINT)과 다른 전압일 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 화소(400)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 저장 커패시터(CST), 홀딩 커패시터(CHOLD''), 발광 소자(EL) 및 다이오드 커패시터(CEL)를 포함할 수 있다. 도 12의 화소(400)는, 홀딩 커패시터(CHOLD'')가 제2 노드(N2)와 제2 전원 전압(ELVSS)의 라인 사이에 연결된 것을 제외하고, 도 1의 화소(100)와 실질적으로 동일한 구조 및 실질적으로 동일한 동작을 가질 수 있다. 홀딩 커패시터(CHOLD'')는 제2 노드(N2)에 연결된 제1 전극, 및 제2 전원 전압(ELVSS)의 라인에 연결된 제2 전극을 포함할 수 있다. 한편, 도 12에는 제1 트랜지스터(T1)만이 더블 게이트 구조를 가지는 예가 도시되어 있으나, 실시예에 따라, 일 실시예에서, 제1 트랜지스터(T1)뿐만 아니라, 제2 내지 제7 트랜지스터들(T2 내지 T7) 또한 더블 게이트 구조를 가질 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 화소(500)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 저장 커패시터(CST), 홀딩 커패시터(CHOLD'''), 발광 소자(EL) 및 다이오드 커패시터(CEL)를 포함할 수 있다. 도 13의 화소(500)는, 홀딩 커패시터(CHOLD''')가 제2 노드(N2)와 DC 전압(VDC)의 라인 사이에 연결된 것을 제외하고, 도 1의 화소(100)와 실질적으로 동일한 구조 및 실질적으로 동일한 동작을 가질 수 있다. 홀딩 커패시터(CHOLD''')는 제2 노드(N2)에 연결된 제1 전극, 및 DC 전압(VDC)의 라인에 연결된 제2 전극을 포함할 수 있다. DC 전압(VDC)은 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)과 다르고, 일정한 전압 레벨을 가지는 임의의 전압일 수 있다. 한편, 도 13에는 제1 트랜지스터(T1)만이 더블 게이트 구조를 가지는 예가 도시되어 있으나, 실시예에 따라, 일 실시예에서, 제1 트랜지스터(T1)뿐만 아니라, 제2 내지 제7 트랜지스터들(T2 내지 T7) 또한 더블 게이트 구조를 가질 수 있다.
도 14는 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 15는 본 발명의 실시예들에 따른 표시 장치에 제공되는 입력 영상 데이터의 일 예를 설명하기 위한 타이밍도이고, 도 16은 표시 패널의 구동 주파수들에 따른 발광 신호, 초기화 신호, 리셋 신호 및 기입 신호의 예들을 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 표시 장치(600)는 표시 패널(610), 데이터 드라이버(620), 스캔 드라이버(630), 발광 드라이버(640) 및 컨트롤러(650)를 포함할 수 있다.
표시 패널(610)은 복수의 화소들(PX)을 포함할 수 있다. 실시예에 따라, 표시 패널(610)의 각 화소(PX)는 도 1의 화소(100), 도 10의 화소(200), 도 11의 화소(300), 도 12의 화소(400), 도 13의 화소(500) 또는 이들과 유사한 구조를 가진 화소일 수 있다. 표시 패널(610)의 구동 주파수(또는 제1 주파수(FF1))가 변경되더라도, 각 화소(PX)는 고정된 주파수(또는 제2 주파수(FF2))로 화소(PX)의 제1 트랜지스터의 하부 게이트에 바이어스 전압을 인가하는 바이어스 동작을 수행할 수 있다.
데이터 드라이버(620)는 컨트롤러(650)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 복수의 화소들(PX)에 데이터 전압들(VDAT)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 데이터 드라이버(620)는 컨트롤러(650)로부터, 출력 영상 데이터(ODAT)로서, 제1 주파수(FF1)(또는 표시 패널(610)의 구동 주파수)로 프레임 데이터를 수신할 수 있다. 일 실시예에서, 데이터 드라이버(620) 및 컨트롤러(650)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(620) 및 컨트롤러(650)는 별개의 집적 회로들로 구현될 수 있다.
스캔 드라이버(630)는 컨트롤러(650)로부터 수신된 스캔 제어 신호(SCTRL)에 기초하여 복수의 화소들(PX)에 기입 신호들(GW), 리셋 신호들(GR) 및 초기화 신호들(GI)을 제공할 수 있다. 스캔 제어 신호(SCTRL)는 스캔 시작 신호 및 스캔 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 스캔 드라이버(630)는 복수의 화소들(PX) 각각에 리셋 신호(GR) 및 기입 신호(GW)를 제1 주파수(FF1)로 제공하고, 복수의 화소들(PX) 각각에 초기화 신호(GI)를 제1 주파수(FF1)와 다른 제2 주파수(FF2)로 제공할 수 있다. 또한, 일 실시예에서, 제1 주파수(FF1)는 표시 패널(610)의 구동 주파수로서 가변 주파수이고, 제2 주파수(FF2)는 표시 패널(610)의 상기 구동 주파수가 변경되더라도 변경되지 않는 고정 주파수일 수 있다. 일 실시예에서, 스캔 드라이버(630)는 표시 패널(610)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(630)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
발광 드라이버(640)는 컨트롤러(650)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 복수의 화소들(PX)에 발광 신호들(EM)을 제공할 수 있다. 발광 제어 신호(EMCTRL)는 발광 시작 신호 및 발광 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 발광 드라이버(640)는 복수의 화소들(PX) 각각에 발광 신호(EM)를 제2 주파수(FF2)로 제공할 수 있다. 일 실시예에서, 발광 드라이버(640)는 표시 패널(610)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 발광 드라이버(640)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))(650)는 외부의 호스트 프로세서(예를 들어, 그래픽 처리부(Graphics Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 또는 그래픽 카드(Graphics Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(650)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 스캔 제어 신호(SCTRL) 및 발광 제어 신호(EMCTRL)를 생성하고, 데이터 드라이버(620)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(620)를 제어하고, 스캔 드라이버(630)에 스캔 제어 신호(SCTRL)를 제공하여 스캔 드라이버(630)를 제어하고, 발광 드라이버(640)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(640)를 제어할 수 있다.
일 실시예에서, 표시 장치(600)의 컨트롤러(650)는, 가변 프레임 모드(예를 들어, 프리-싱크(Free-Sync) 모드, 쥐-싱크(G-Sync) 모드, 큐-싱크(Q-Sync) 모드 등)에서, 상기 호스트 프로세서로부터 가변 입력 프레임 주파수(VIFF)로 입력 영상 데이터(IDAT)를 수신할 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 상기 호스트 프로세서의 렌더링(410, 420, 430)의 주기 또는 주파수가 (특히, 게임 영상 데이터를 렌더링할 때) 일정하지 않을 수 있고, 상기 호스트 프로세서는 상기 가변 프레임 모드에서 이러한 렌더링(410, 420, 430)의 불일정한 주기 또는 주파수에 동기시켜 입력 영상 데이터(IDAT), 즉 프레임 데이터(FD1, FD2, FD3)를 표시 장치(600)에 제공할 수 있다. 예를 들어, 상기 가변 프레임 모드에서, 각 프레임 구간(FP1, FP2, FP3)은 일정한 시간을 가지는 일정한 액티브 구간(AP1, AP2, AP3)을 가지나, 상기 호스트 프로세서는 각 프레임 구간(FP1, FP2, FP3)의 가변 블랭크 구간(BP1, BP2, BP3)의 시간을 변경시켜 가변 입력 프레임 주파수(VIFF)로 프레임 데이터(FD1, FD2, FD3)를 표시 장치(600)에 제공할 수 있다. 일 예에서, 가변 입력 프레임 주파수(VIFF)는 약 1Hz 내지 약 240Hz의 범위 내에서 매 프레임 구간(FP1, FP2, FP3)마다 변경될 수 있다.
또한, 상기 가변 프레임 모드에서, 표시 패널(610)의 상기 구동 주파수, 즉 제1 주파수(FF1)는 가변 입력 프레임 주파수(VIFF)에 기초하여 상기 바이어스 동작의 주파수, 즉 제2 주파수(FF2)의 약수들 중 하나로 결정될 수 있다. 예를 들어, 도 16에 도시된 바와 같이, 상기 바이어스 동작의 주파수, 즉 제2 주파수(FF2)가 약 480Hz인 경우, 표시 패널(610)의 상기 구동 주파수, 즉 제1 주파수(FF1)는 약 480Hz의 약수들, 예를 들어 약 240Hz, 약 160Hz, 약 120Hz, 약 96Hz, 약 80Hz, 약 68Hz, 약 60Hz 등등의 주파수들 중 하나로 결정될 수 있다. 즉, 표시 패널(610)의 상기 구동 주파수, 즉 제1 주파수(FF1)는 가변 입력 프레임 주파수(VIFF)에 따라 약 240Hz, 약 160Hz, 약 120Hz, 약 96Hz, 약 80Hz, 약 68Hz, 약 60Hz 등등의 주파수들 중 하나로 결정되고, 스캔 드라이버(630)는 각 화소(PX)에 리셋 신호(GR) 및 기입 신호(GW)를 약 240Hz, 약 160Hz, 약 120Hz, 약 96Hz, 약 80Hz, 약 68Hz, 약 60Hz 등등의 주파수들 중 하나로 결정된 제1 주파수(FF1)로 제공할 수 있다. 즉, 스캔 드라이버(630)는 제1 주파수(FF1)에 상응하는 각 프레임 구간(FP)에서 각 화소(PX)에 리셋 신호(GR) 및 기입 신호(GW)를 한번만 제공할 수 있다. 그러나, 표시 패널(610)의 상기 구동 주파수, 즉 제1 주파수(FF1)가 매 프레임 구간(FP)마다 약 240Hz, 약 160Hz, 약 120Hz, 약 96Hz, 약 80Hz, 약 68Hz, 약 60Hz 등등의 주파수들 중 하나로 변경되더라도, 스캔 드라이버(630)는 각 화소(PX)에 초기화 신호(GI)를 상기 고정된 주파수인 제2 주파수(FF2)로 제공하고, 발광 드라이버(640)는 각 화소(PX)에 발광 신호(EM)를 상기 고정된 주파수인 제2 주파수(FF2)로 제공할 수 있다. 이에 따라, 표시 패널(610)의 상기 구동 주파수, 즉 제1 주파수(FF1)가 변경되더라도, 각 화소(PX)는 발광 신호(EM) 및 초기화 신호(GI)를 상기 고정된 주파수인 제2 주파수(FF2)로 수신하고, 발광 신호(EM) 및 초기화 신호(GI)에 응답하여 상기 바이어스 동작을 상기 고정된 주파수인 제2 주파수(FF2)로 수행할 수 있다. 따라서, 각 화소(PX)의 상기 제1 트랜지스터의 히스테리시스가 상기 고정된 주파수인 제2 주파수(FF2)로 주기적으로 보상됨으로써, 표시 패널(610)의 휘도가 제1 주파수(FF1), 즉 가변 구동 주파수에서 균일할 수 있다. 한편, 도 16에는 상기 바이어스 동작의 주파수, 즉 제2 주파수(FF2)가 약 480Hz인 예가 도시되어 있으나, 본 발명의 실시예들에 따른 표시 장치(600)에서의 상기 바이어스 동작의 주파수는 도 16의 예에 한정되지 않는다. 또한, 도 16에는 발광 신호(EM), 초기화 신호(GI), 리셋 신호(GR) 및 기입 신호(GW)가 설명의 편의 상 간략하게 도시되어 있으나, 일 실시예에서, 발광 신호(EM), 초기화 신호(GI), 리셋 신호(GR) 및 기입 신호(GW)는 도 2 또는 도 9에 도시된 타이밍을 가질 수 있다.
일 실시예에서, 스캔 드라이버(630) 및 발광 드라이버(640)는, 상기 호스트 프로세서로부터 상기 수직 동기 신호를 수신하지 않더라도, 복수의 화소들(PX)에 초기화 신호들(GI) 및 발광 신호들(EM)을 화소 행 단위로 제공하는 동작을 상기 고정된 주파수인 제2 주파수(FF2)로 개시할 수 있다. 예를 들어, 제1 주파수(FF1)가 약 240Hz인 경우, 표시 장치(600)는 각 프레임 구간(FP)에서 상기 수직 동기 신호를 한 번 수신하고, 상기 수직 동기 신호에 응답하여 각 화소(PX)에 발광 신호(EM), 기입 신호(GW), 리셋 신호(GR) 및 초기화 신호(GI)를 제공할 수 있다. 또한, 표시 장치(600)는, 예를 들어, 약 2.1ms 후, 상기 수직 동기 신호와 무관하게 각 화소(PX)에 발광 신호(EM) 및 초기화 신호(GI)를 추가적으로 제공할 수 있다. 이와 같이, 스캔 드라이버(630) 및 발광 드라이버(640)는 상기 수직 동기 신호와 무관하게 각 화소(PX)에 초기화 신호(GI) 및 발광 신호(EM)를 제공할 수 있고, 상기 수직 동기 신호와 무관한 스캔 드라이버(630)에 의한 초기화 신호(GI)의 제공(및/또는 발광 드라이버(640)에 의한 발광 신호(EM)의 제공)은 셀프 스캔 동작이라 불릴 수 있다.
도 17은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 17을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)에서, 각 화소의 제6 트랜지스터는 제2 노드로부터 제1 트랜지스터의 하부 게이트를 분리하고, 상기 화소의 제7 트랜지스터는 상기 제1 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 표시 장치(1160)의 각 화소에서, 상기 제2 노드에 대한 영향 없이 상기 제1 트랜지스터의 히스테리시스가 보상될 수 있다. 또한, 상기 제1 트랜지스터의 상기 히스테리시스가 주기적으로 보상될 수 있고, 이에 따라 표시 장치(1160)의 표시 패널의 휘도가 가변 구동 주파수에서, 즉 서로 다른 구동 주파수들에서 균일할 수 있다.
실시예에 따라, 전자 기기(1100)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 유기 발광 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300, 400, 500, PX: 화소
T1, T2, T3, T4, T5, T6, T7: 트랜지스터
BML: 하부 게이트
VBIAS: 바이어스 전압
CST: 저장 커패시터
CHOLD: 홀딩 커패시터
CEL: 다이오드 커패시터
EL: 발광 소자
EM: 발광 신호
GI: 초기화 신호
GR: 리셋 신호
GW: 기입 신호
600: 표시 장치
610: 표시 패널
620: 데이터 드라이버
630: 스캔 드라이버
640: 발광 드라이버
650: 컨트롤러

Claims (20)

  1. 제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하는 제1 트랜지스터;
    기입 신호에 응답하여 상기 제1 노드에 데이터 전압을 인가하는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 저장 커패시터;
    초기화 신호에 응답하여 상기 제2 노드에 초기화 전압을 인가하는 제4 트랜지스터;
    발광 신호에 응답하여 제1 전원 전압의 라인과 상기 제1 트랜지스터의 상기 제1 단자를 연결하는 제5 트랜지스터;
    상기 제2 노드의 전압을 유지하기 위한 홀딩 커패시터;
    발광 소자;
    상기 발광 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 제2 노드를 선택적으로 연결하는 제6 트랜지스터; 및
    상기 초기화 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 제7 트랜지스터를 포함하는 표시 장치의 화소.
  2. 제1 항에 있어서,
    상기 제6 트랜지스터는 상기 발광 신호를 수신하는 게이트, 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하고,
    상기 제7 트랜지스터는 상기 초기화 신호를 수신하는 게이트, 상기 바이어스 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제2 단자를 포함하는 것을 특징으로 하는 표시 장치의 화소.
  3. 제1 항에 있어서,
    상기 제2 트랜지스터는 상기 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하고,
    상기 저장 커패시터는 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제4 트랜지스터는 상기 초기화 신호를 수신하는 게이트, 상기 초기화 전압의 라인에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하고,
    상기 제5 트랜지스터는 상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하고,
    상기 홀딩 커패시터는 상기 제1 전원 전압의 라인에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 하부 게이트 및 상기 제6 트랜지스터의 제1 단자에 연결된 제2 전극을 포함하고,
    상기 발광 소자는 상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 것을 특징으로 하는 표시 장치의 화소.
  4. 제1 항에 있어서, 상기 홀딩 커패시터는,
    DC 전압의 라인에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 하부 게이트 및 상기 제6 트랜지스터의 제1 단자에 연결된 제2 전극을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  5. 제1 항에 있어서, 상기 홀딩 커패시터는,
    상기 제2 노드에 연결된 제1 전극, 및 제2 전원 전압의 라인에 연결된 제2 전극을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  6. 제1 항에 있어서, 상기 홀딩 커패시터는,
    상기 제2 노드에 연결된 제1 전극, 및 DC 전압의 라인에 연결된 제2 전극을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  7. 제1 항에 있어서,
    리셋 신호에 응답하여 상기 제1 노드에 기준 전압을 인가하는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  8. 제7 항에 있어서, 상기 제3 트랜지스터는,
    상기 리셋 신호를 수신하는 게이트, 상기 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 것을 특징으로 하는 표시 장치의 화소.
  9. 제7 항에 있어서, 상기 제1 내지 제7 트랜지스터들은 NMOS 트랜지스터들로 구현된 것을 특징으로 하는 표시 장치의 화소.
  10. 제7 항에 있어서, 상기 제1 내지 제7 트랜지스터들은 더블 게이트 구조를 가지는 것을 특징으로 하는 표시 장치의 화소.
  11. 제7 항에 있어서, 상기 화소에 대한 각 프레임 구간은,
    상기 제1 노드 및 상기 제2 노드가 초기화되는 초기화 구간;
    상기 제1 트랜지스터의 문턱 전압이 보상되는 보상 구간;
    상기 데이터 전압이 기입되는 데이터 기입 구간;
    상기 제2 노드가 초기화되고, 상기 제1 트랜지스터의 상기 하부 게이트에 상기 바이어스 전압이 인가되는 적어도 하나의 바이어스 구간; 및
    상기 발광 소자가 발광하는 적어도 하나의 발광 구간을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  12. 제11 항에 있어서, 상기 초기화 구간에서,
    상기 발광 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 초기화 신호 및 상기 리셋 신호는 하이 레벨을 가지며,
    상기 제3 트랜지스터는 상기 하이 레벨을 가지는 상기 리셋 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고,
    상기 제4 트랜지스터는 상기 하이 레벨을 가지는 상기 초기화 신호에 응답하여 턴-온되어 상기 제2 노드에 상기 초기화 전압을 인가하는 것을 특징으로 하는 표시 장치의 화소.
  13. 제11 항에 있어서, 상기 보상 구간에서,
    상기 초기화 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 발광 신호 및 상기 리셋 신호는 하이 레벨을 가지며,
    상기 제3 트랜지스터는 상기 하이 레벨을 가지는 상기 리셋 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고,
    상기 제5 트랜지스터는 상기 하이 레벨을 가지는 상기 발광 신호에 응답하여 턴-온되며,
    상기 제2 노드의 전압은 상기 기준 전압으로부터 상기 제1 트랜지스터의 상기 문턱 전압이 감산된 전압으로 포화되는 것을 특징으로 하는 표시 장치의 화소.
  14. 제11 항에 있어서, 상기 데이터 기입 구간에서,
    상기 발광 신호, 상기 초기화 신호 및 상기 리셋 신호는 로우 레벨을 가지고, 상기 기입 신호는 하이 레벨을 가지며,
    상기 제2 트랜지스터는 상기 하이 레벨을 가지는 상기 기입 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 데이터 전압을 인가하는 것을 특징으로 하는 표시 장치의 화소.
  15. 제11 항에 있어서, 상기 바이어스 구간에서,
    상기 발광 신호, 상기 리셋 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 초기화 신호는 하이 레벨을 가지며,
    상기 제4 트랜지스터는 상기 하이 레벨을 가지는 상기 초기화 신호에 응답하여 턴-온되어 상기 제2 노드에 상기 초기화 전압을 인가하고,
    상기 제6 트랜지스터는 상기 로우 레벨을 가지는 상기 발광 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 제2 노드를 분리하고,
    상기 제7 트랜지스터는 상기 하이 레벨을 가지는 상기 초기화 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 하부 게이트에 상기 바이어스 전압을 인가하는 것을 특징으로 하는 표시 장치의 화소.
  16. 제11 항에 있어서, 상기 발광 구간에서,
    상기 초기화 신호, 상기 리셋 신호 및 상기 기입 신호는 로우 레벨을 가지고, 상기 발광 신호는 하이 레벨을 가지며,
    상기 제1 트랜지스터는 상기 데이터 전압에 기초하여 턴-온되고, 상기 제5 트랜지스터는 상기 하이 레벨을 가지는 상기 발광 신호에 응답하여 턴-온되며, 상기 발광 소자는 발광하는 것을 특징으로 하는 표시 장치의 화소.
  17. 제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하는 제1 트랜지스터;
    기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 저장 커패시터;
    리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
    초기화 신호를 수신하는 게이트, 초기화 전압의 라인에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터;
    발광 신호를 수신하는 게이트, 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제5 트랜지스터;
    상기 제1 전원 전압의 라인에 연결된 제1 전극, 및 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제2 전극을 포함하는 홀딩 커패시터;
    상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자;
    상기 발광 신호를 수신하는 게이트, 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제1 단자, 및 상기 제2 노드에 연결된 제2 단자를 포함하는 제6 트랜지스터; 및
    상기 초기화 신호를 수신하는 게이트, 바이어스 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 하부 게이트에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함하는 표시 장치의 화소.
  18. 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 화소들 각각에 데이터 전압을 제공하는 데이터 드라이버;
    상기 복수의 화소들 각각에 기입 신호, 리셋 신호 및 초기화 신호를 제공하는 스캔 드라이버;
    상기 복수의 화소들 각각에 발광 신호를 제공하는 발광 드라이버; 및
    상기 데이터 드라이버, 상기 스캔 드라이버 및 상기 발광 드라이버를 제어하는 컨트롤러를 포함하고,
    상기 복수의 화소들 각각은,
    제1 노드에 연결된 상부 게이트, 제1 단자, 제2 노드에 연결된 제2 단자, 및 하부 게이트를 포함하는 제1 트랜지스터;
    상기 기입 신호에 응답하여 상기 제1 노드에 상기 데이터 전압을 인가하는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 저장 커패시터;
    상기 초기화 신호에 응답하여 상기 제2 노드에 초기화 전압을 인가하는 제4 트랜지스터;
    상기 발광 신호에 응답하여 제1 전원 전압의 라인과 상기 제1 트랜지스터의 상기 제1 단자를 연결하는 제5 트랜지스터;
    상기 제2 노드의 전압을 유지하기 위한 홀딩 커패시터;
    발광 소자;
    상기 발광 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트와 상기 제2 노드를 선택적으로 연결하는 제6 트랜지스터; 및
    상기 초기화 신호에 응답하여 상기 제1 트랜지스터의 상기 하부 게이트에 바이어스 전압을 인가하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 스캔 드라이버는 상기 복수의 화소들 각각에 상기 리셋 신호 및 상기 기입 신호를 제1 주파수로 제공하고, 상기 복수의 화소들 각각에 상기 초기화 신호를 상기 제1 주파수와 다른 제2 주파수로 제공하며,
    상기 발광 드라이버는 상기 복수의 화소들 각각에 상기 발광 신호를 상기 제2 주파수로 제공하는 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서, 상기 제1 주파수는 가변 주파수이고, 상기 제2 주파수는 고정 주파수인 것을 특징으로 하는 표시 장치.
KR1020210117014A 2021-09-02 2021-09-02 표시 장치의 화소, 및 표시 장치 KR20230034469A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210117014A KR20230034469A (ko) 2021-09-02 2021-09-02 표시 장치의 화소, 및 표시 장치
US17/674,107 US11756480B2 (en) 2021-09-02 2022-02-17 Pixel of a display device, and display device
CN202210650701.4A CN115762412A (zh) 2021-09-02 2022-06-09 显示装置的像素和显示装置
US18/224,079 US12106706B2 (en) 2021-09-02 2023-07-20 Pixel of a display device, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210117014A KR20230034469A (ko) 2021-09-02 2021-09-02 표시 장치의 화소, 및 표시 장치

Publications (1)

Publication Number Publication Date
KR20230034469A true KR20230034469A (ko) 2023-03-10

Family

ID=85288134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210117014A KR20230034469A (ko) 2021-09-02 2021-09-02 표시 장치의 화소, 및 표시 장치

Country Status (3)

Country Link
US (2) US11756480B2 (ko)
KR (1) KR20230034469A (ko)
CN (1) CN115762412A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024196029A1 (ko) * 2023-03-23 2024-09-26 삼성디스플레이주식회사 화소 및 게이트구동회로
WO2024205133A1 (ko) * 2023-03-24 2024-10-03 삼성디스플레이주식회사 표시 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115101004B (zh) * 2022-06-30 2024-09-24 厦门天马微电子有限公司 一种像素驱动电路及其驱动方法、发光面板、显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560780B1 (ko) 2003-07-07 2006-03-13 삼성에스디아이 주식회사 유기전계 발광표시장치의 화소회로 및 그의 구동방법
TW200926106A (en) * 2007-12-06 2009-06-16 Univ Nat Cheng Kung A driving circuit and a pixel circuit having the same
KR102122517B1 (ko) * 2012-12-17 2020-06-12 엘지디스플레이 주식회사 유기발광 표시장치
WO2015136588A1 (ja) * 2014-03-13 2015-09-17 株式会社Ｊｏｌｅｄ Ｅｌ表示装置
KR102221761B1 (ko) * 2014-10-14 2021-03-03 삼성디스플레이 주식회사 화소, 이를 포함하는 표시 장치용 기판 및 표시 장치
US10410571B2 (en) * 2016-08-03 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11127350B2 (en) * 2017-08-02 2021-09-21 Boe Technology Group Co., Ltd. Pixel circuit, active matrix organic light emitting diode display panel, display apparatus, and method of compensating threshold voltage of driving transistor
KR102699490B1 (ko) * 2018-06-22 2024-08-27 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102616771B1 (ko) * 2019-01-17 2023-12-22 삼성디스플레이 주식회사 화소 회로
CN111179850A (zh) * 2020-01-13 2020-05-19 深圳市华星光电半导体显示技术有限公司 像素补偿电路、阵列基板及显示面板
KR102718076B1 (ko) * 2020-12-15 2024-10-15 엘지디스플레이 주식회사 표시장치 및 그 구동방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024196029A1 (ko) * 2023-03-23 2024-09-26 삼성디스플레이주식회사 화소 및 게이트구동회로
WO2024205133A1 (ko) * 2023-03-24 2024-10-03 삼성디스플레이주식회사 표시 장치

Also Published As

Publication number Publication date
CN115762412A (zh) 2023-03-07
US12106706B2 (en) 2024-10-01
US11756480B2 (en) 2023-09-12
US20230360590A1 (en) 2023-11-09
US20230066949A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US11017723B2 (en) Pixel and related organic light emitting diode display device
KR102715248B1 (ko) 유기 발광 표시 장치의 화소, 및 유기 발광 표시 장치
US11727867B2 (en) Pixel of an organic light emitting diode display device, and organic light emitting diode display device
US11257437B2 (en) Light-emitting display device and pixel thereof
US11678542B2 (en) Pixel of an organic light emitting diode display device, and organic light emitting diode display device
KR20230034469A (ko) 표시 장치의 화소, 및 표시 장치
KR102555805B1 (ko) 표시 패널의 화소 및 표시 장치
EP3968315B1 (en) Pixel of an organic light emitting diode display device and organic light emitting diode display device
US20220148507A1 (en) Pixel of an organic light emitting diode display device, and organic light emitting diode display device
US11817056B2 (en) Display device and pixel of a display device
US20230103495A1 (en) Pixel and display device including pixel
KR20190083691A (ko) 화소 회로 및 이를 포함하는 유기 발광 표시 장치
KR20220126323A (ko) 유기 발광 표시 장치의 화소, 및 유기 발광 표시 장치
KR20230123556A (ko) 표시 장치의 화소, 및 표시 장치
KR20240116610A (ko) 표시 장치의 화소, 및 표시 장치
KR20240147911A (ko) 표시 장치
KR20230001075A (ko) 화소 및 유기 발광 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination