CN115762412A - 显示装置的像素和显示装置 - Google Patents

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姜章美
金亨锡
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Abstract

提供一种显示装置的像素和一种显示装置。所述像素包括：第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；第二晶体管，包括耦接到写入信号线的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；存储电容器，耦接在所述第一节点与所述第二节点之间；发光元件，耦接在所述第二节点与第二电源电压线之间；以及第七晶体管，包括耦接到初始化信号线的栅极、耦接到偏置电压线的第一端子和耦接到所述底栅极的第二端子。

Description

显示装置的像素和显示装置
技术领域
本发明构思的实施例涉及显示装置，并且更具体地，涉及显示装置的像素和显示装置。
背景技术
显示装置通常可以以大约60Hz、大约120Hz或大约240Hz等的恒定帧率(或恒定帧频)显示图像。然而，通过将帧数据提供到显示装置的主处理器(例如，图形处理单元(GPU)、应用处理器(AP)或图形卡)进行渲染的帧率可能不同于显示装置的帧率(或刷新率)。特别地，当主处理器将用于游戏图像的需要复杂渲染的帧数据提供到显示装置时，可能加剧帧率失配，并且在显示装置的图像中可能在由帧率失配引起的边界线处出现撕裂现象。
为了防止或减少撕裂现象，已经开发了主处理器通过改变每个帧周期中的消隐周期的时间长度(或持续时间)以可变帧率(或可变帧频)将帧数据提供到显示装置的可变帧模式(例如，自由同步模式、G同步模式、Q同步模式等)。支持可变帧模式的显示装置可以与可变帧率同步地显示图像，从而减少或防止撕裂现象。
在以可变帧模式操作的显示装置中，可以以可变帧率或可变驱动频率驱动显示面板。然而，显示面板的亮度在可变驱动频率或不同驱动频率下可能不均匀。
发明内容
一些实施例提供一种能够在可变驱动频率下具有基本上恒定的亮度的显示装置的像素。
一些实施例提供一种能够在可变驱动频率下具有基本上恒定的亮度的显示装置。
根据实施例，提供一种显示装置的像素，所述像素包括：第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；第二晶体管，包括耦接到写入信号线的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；存储电容器，耦接在所述第一节点与所述第二节点之间；发光元件，耦接在所述第二节点与第二电源电压线之间；以及第七晶体管，包括耦接到初始化信号线的栅极、耦接到偏置电压线的第一端子和耦接到所述第一晶体管的所述底栅极的第二端子。
在实施例中，所述像素还可以包括：第四晶体管，包括耦接到所述初始化信号线的栅极、耦接到初始化电压线的第一端子和耦接到所述第二节点的第二端子；第五晶体管，包括耦接到发射信号线的栅极、耦接到第一电源电压线的第一端子和耦接到所述第一晶体管的所述第一端子的第二端子；以及第六晶体管，包括耦接到所述发射信号线的栅极、耦接到所述第一晶体管的所述底栅极的第一端子和耦接到所述第二节点的第二端子。
在实施例中，所述像素还可以包括：保持电容器，被配置为保持所述第二节点的电压。
在实施例中，所述保持电容器可以包括耦接到所述第一电源电压线的第一电极和耦接到所述第一晶体管的所述底栅极的第二电极，并且所述发光元件可以包括耦接到所述第二节点的阳极和耦接到所述第二电源电压线的阴极。
在实施例中，所述保持电容器可以包括耦接到直流(DC)电压线的第一电极和耦接到所述第一晶体管的所述底栅极的第二电极。
在实施例中，所述保持电容器可以包括耦接到所述第二节点的第一电极和耦接到所述第二电源电压线的第二电极。
在实施例中，所述保持电容器可以包括耦接到所述第二节点的第一电极和耦接到DC电压线的第二电极。
在实施例中，所述像素还可以包括第三晶体管，包括耦接到复位信号线的栅极、耦接到参考电压线的第一端子和耦接到所述第一节点的第二端子。
在实施例中，所述第一晶体管至所述第七晶体管可以被实现为n型金属氧化物半导体(NMOS)晶体管。
在实施例中，所述第一晶体管至所述第七晶体管可以具有双栅极结构。
在实施例中，用于所述像素的每个帧周期可以包括：初始化周期，在所述初始化周期中，使所述第一节点和所述第二节点初始化；补偿周期，在所述补偿周期中，补偿所述第一晶体管的阈值电压；数据写入周期，在所述数据写入周期中，写入所述数据线的数据电压；至少一个偏置周期，在所述至少一个偏置周期中，使所述第二节点初始化并且将所述偏置电压线的偏置电压施加到所述第一晶体管的所述底栅极；以及至少一个发射周期，在所述至少一个发射周期中，所述发光元件发射光。
在实施例中，在所述初始化周期中，所述发射信号线和所述写入信号线具有截止电平，所述复位信号线具有导通电平以将参考电压施加到所述第一节点，并且所述初始化信号线具有所述导通电平以将所述初始化电压线的初始化电压施加到所述第二节点。
在实施例中，在所述补偿周期中，所述初始化信号线和所述写入信号线具有截止电平，所述复位信号线具有导通电平以将参考电压施加到所述第一节点，所述发射信号线具有所述导通电平，并且所述第二节点的所述电压饱和到与从所述参考电压中减去所述阈值电压相对应的电压。
在实施例中，在所述数据写入周期中，所述发射信号线、所述初始化信号线和所述复位信号线具有截止电平，并且所述写入信号线具有导通电平以将所述数据电压施加到所述第一节点。
在实施例中，在所述至少一个偏置周期中，所述发射信号线、所述复位信号线和所述写入信号线具有截止电平，所述初始化信号线具有导通电平，所述第四晶体管响应于具有所述导通电平的所述初始化信号线的初始化信号而导通以将所述初始化电压施加到所述第二节点，所述第六晶体管响应于具有所述截止电平的所述发射信号线的发射信号而截止以将所述第一晶体管的所述底栅极与所述第二节点分开，并且所述第七晶体管响应于所述初始化信号而导通以将所述偏置电压施加到所述第一晶体管的所述底栅极。
在实施例中，在所述至少一个发射周期中，所述初始化信号线、所述复位信号线和所述写入信号线具有截止电平，所述发射信号线具有导通电平，所述第一晶体管基于所述数据电压而导通，所述第五晶体管响应于具有所述导通电平的所述发射信号线的发射信号而导通，并且所述发光元件发射所述光。
根据实施例，提供一种显示装置的像素，所述像素包括：第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；第二晶体管，包括接收写入信号的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；存储电容器，包括耦接到所述第一节点的第一电极和耦接到所述第二节点的第二电极；第三晶体管，包括接收复位信号的栅极、耦接到参考电压线的第一端子和耦接到所述第一节点的第二端子；第四晶体管，包括接收初始化信号的栅极、耦接到初始化电压线的第一端子和耦接到所述第二节点的第二端子；第五晶体管，包括接收发射信号的栅极、耦接到第一电源电压线的第一端子和耦接到所述第一晶体管的所述第一端子的第二端子；保持电容器，包括耦接到所述第一电源电压线的第一电极和耦接到所述第一晶体管的所述底栅极的第二电极；发光元件，包括耦接到所述第二节点的阳极和耦接到第二电源电压线的阴极；第六晶体管，包括接收所述发射信号的栅极、耦接到所述第一晶体管的所述底栅极的第一端子和耦接到所述第二节点的第二端子；以及第七晶体管，包括耦接到初始化信号线的栅极、耦接到偏置电压线的第一端子和耦接到所述第一晶体管的所述底栅极的第二端子。
根据实施例，提供一种显示装置，所述显示装置包括：显示面板，包括多个像素；数据驱动器，被配置为将数据电压提供到所述多个像素中的每一个；扫描驱动器，被配置为将写入信号、复位信号和初始化信号提供到所述多个像素中的每一个；发射驱动器，被配置为将发射信号提供到所述多个像素中的每一个；以及控制器，被配置为控制所述数据驱动器、所述扫描驱动器和所述发射驱动器。所述多个像素中的每一个包括：第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；第二晶体管，包括耦接到写入信号线的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；存储电容器，耦接在所述第一节点与所述第二节点之间；第四晶体管，被配置为响应于所述初始化信号将初始化电压施加到所述第二节点；第五晶体管，被配置为响应于所述发射信号耦接第一电源电压线和所述第一晶体管的所述第一端子；保持电容器，被配置为保持所述第二节点的电压；发光元件，耦接在所述第二节点与第二电源电压线之间；第六晶体管，被配置为响应于所述发射信号选择性地耦接所述第一晶体管的所述底栅极和所述第二节点；以及第七晶体管，被配置为响应于所述初始化信号将偏置电压施加到所述第一晶体管的所述底栅极。
在实施例中，所述扫描驱动器可以以第一频率将所述写入信号和所述复位信号提供到所述多个像素中的每一个，并且可以以不同于所述第一频率的第二频率将所述初始化信号提供到所述多个像素中的每一个。所述发射驱动器可以以所述第二频率将所述发射信号提供到所述多个像素中的每一个像素。
在实施例中，所述第一频率可以是可变频率，并且所述第二频率可以是固定频率。
如上所述，在根据实施例的显示装置的像素和显示装置中，第六晶体管可以将第一晶体管的底栅极与第二节点(例如，源极节点)分开，并且第七晶体管可以将偏置电压施加到第一晶体管的底栅极。因此，在根据实施例的像素中，可以补偿第一晶体管的滞后而不影响第二节点。此外，可以周期性地补偿第一晶体管的滞后，并且因此包括所述像素的显示面板的亮度在不同的驱动频率下可以是均匀的。
附图说明
根据以下结合附图的详细描述，将更清楚地理解说明性的、非限制性的实施例。
图1是示出根据实施例的显示装置的像素的电路图。
图2是用于描述包括在以大约240Hz的驱动频率驱动的显示面板中的像素的操作的示例的时序图。
图3是用于描述初始化周期中的像素的操作的示例的电路图。
图4是用于描述补偿周期中的像素的操作的示例的电路图。
图5是用于描述数据写入周期中的像素的操作的示例的电路图。
图6是用于描述每个偏置周期中的像素的操作的示例的电路图。
图7是示出第一晶体管的驱动特性的示例的图。
图8是用于描述每个发射周期中的像素的操作的示例的电路图。
图9是用于描述包括在以大约120Hz的驱动频率驱动的显示面板中的像素的操作的示例的时序图。
图10是示出根据实施例的显示装置的像素的电路图。
图11是示出根据实施例的显示装置的像素的电路图。
图12是示出根据实施例的显示装置的像素的电路图。
图13是示出根据实施例的显示装置的像素的电路图。
图14是示出根据实施例的显示装置的框图。
图15是用于描述提供到根据实施例的显示装置的输入图像数据的示例的时序图。
图16是用于描述根据显示面板的驱动频率的发射信号、初始化信号、复位信号和写入信号的示例的图。
图17是示出包括根据实施例的显示装置的电子装置的框图。
具体实施方式
在下文中，将参照附图详细说明本发明构思的实施例。
图1是示出根据实施例的显示装置的像素的电路图。
参照图1，根据实施例的像素100可以包括第一晶体管T1、第二晶体管T2、存储电容器CST、第四晶体管T4、第五晶体管T5、保持电容器CHOLD、发光元件EL、二极管电容器CEL、第六晶体管T6和第七晶体管T7。在一些实施例中，像素100还可以包括第三晶体管T3。
第一晶体管T1可以基于第一节点N1与第二节点N2之间的电压或者存储在存储电容器CST中的电压来产生驱动电流。在一些实施例中，第一节点N1可以是耦接到第一晶体管T1的栅极的栅极节点。此外，在一些实施例中，第二节点N2可以是耦接到第一晶体管T1的源极的源极节点。第一晶体管T1可以被称为用于产生驱动电流的驱动晶体管。在一些实施例中，第一晶体管T1可以包括耦接到第一节点N1的顶栅极、耦接到第五晶体管T5的第一端子、耦接到第二节点N2的第二端子以及耦接到保持电容器CHOLD、第六晶体管T6和第七晶体管T7的底栅极BML。因此，第一晶体管T1可以具有包括顶栅极和底栅极BML的双栅极结构。在一些实施例中，第一晶体管T1的底栅极BML可以被称为底部金属层。由于第一晶体管T1包括底栅极BML，并且底栅极BML可以通过保持电容器CHOLD被维持为具有基本上恒定的电压，因此可以改善第一晶体管T1的驱动特性。例如，根据第一晶体管T1的栅极-源极电压VGS(参见图7)的第一晶体管T1的漏极-源极电流IDS(参见图7)可以变得基本上均匀。
第二晶体管T2可以响应于写入信号GW将数据线DL的数据电压施加到第一节点N1。第二晶体管T2可以被称为用于将数据线DL的数据电压传送到第一节点N1的扫描晶体管。在一些实施例中，第二晶体管T2可以包括接收写入信号GW的栅极、耦接到数据线DL的第一端子以及耦接到第一节点N1的第二端子。
第三晶体管T3可以响应于复位信号GR将参考电压VREF施加到第一节点N1。第三晶体管T3可以被称为用于将参考电压VREF施加到第一节点N1的复位晶体管。在一些实施例中，第三晶体管T3可以包括接收复位信号GR的栅极、耦接到参考电压VREF的线的第一端子以及耦接到第一节点N1的第二端子。
存储电容器CST可以存储从数据线DL通过第二晶体管T2传送的数据电压。存储电容器CST可以耦接在第一节点N1与第二节点N2之间。在一些实施例中，存储电容器CST可以包括耦接到第一节点N1的第一电极和耦接到第二节点N2的第二电极。
第四晶体管T4可以响应于初始化信号GI将初始化电压VINT施加到第二节点N2。第四晶体管T4可以被称为用于使第二节点N2初始化的初始化晶体管。在一些实施例中，第四晶体管T4可以包括接收初始化信号GI的栅极、耦接到初始化电压VINT的线的第一端子以及耦接到第二节点N2的第二端子。
第五晶体管T5可以响应于发射信号EM选择性地将第一电源电压ELVDD的线耦接到第一晶体管T1的第一端子。第五晶体管T5可以被称为用于产生从第一电源电压ELVDD的线到第二电源电压ELVSS的线的电流路径的发射晶体管。在一些实施例中，第五晶体管T5可以包括接收发射信号EM的栅极、耦接到第一电源电压ELVDD的线的第一端子以及耦接到第一晶体管T1的第一端子的第二端子。
保持电容器CHOLD可以是用于保持第二节点N2的电压的电容器。保持电容器CHOLD可以通过第六晶体管T6耦接到第二节点N2。例如，保持电容器CHOLD可以耦接在第一电源电压ELVDD的线与第六晶体管T6之间。在一些实施例中，保持电容器CHOLD可以包括耦接到第一电源电压ELVDD的线的第一电极和耦接到第一晶体管T1的底栅极BML和第六晶体管T6的第一端子的第二电极。
发光元件EL可以基于由第一晶体管T1产生的驱动电流而发射光。在一些实施例中，发光元件EL可以是但不限于有机发光二极管(OLED)。在其它实施例中，发光元件EL可以是任何合适的发光二极管。例如，发光元件EL可以是纳米发光二极管(Nano-LED)、量子点(QD)发光二极管、微型发光二极管、无机发光二极管或任何其它合适的发光元件。在一些实施例中，发光元件EL可以包括耦接到第二节点N2的阳极和耦接到第二电源电压ELVSS的线的阴极。
二极管电容器CEL可以耦接在第二节点N2与第二电源电压ELVSS的线之间。在一些实施例中，二极管电容器CEL可以是发光元件EL的寄生电容器。
第六晶体管T6可以响应于发射信号EM选择性地将第一晶体管T1的底栅极BML与第二节点N2耦接。第六晶体管T6可以被称为用于选择性地将第一晶体管T1的底栅极BML与第二节点N2耦接的开关晶体管。例如，在将偏置电压VBIAS施加到第一晶体管T1的底栅极BML的同时，第六晶体管T6可以截止以将第一晶体管T1的底栅极BML与第二节点N2分开。因此，可以将偏置电压VBIAS施加到第一晶体管T1的底栅极BML而不影响第二节点N2。在一些实施例中，第六晶体管T6可以包括接收发射信号EM的栅极、耦接到第一晶体管T1的底栅极BML的第一端子以及耦接到第二节点N2的第二端子。
第七晶体管T7可以响应于初始化信号GI将偏置电压VBIAS施加到第一晶体管T1的底栅极BML。第七晶体管T7可以被称为用于将偏置电压VBIAS施加到第一晶体管T1的底栅极BML的偏置晶体管。在一些实施例中，即使以可变驱动频率驱动包括像素100的显示面板，也可以以基本上恒定(或固定)的频率(例如，大约480Hz)将初始化信号GI施加到像素100，并且因此，第七晶体管T7可以以基本上恒定的频率将偏置电压VBIAS周期性地施加到第一晶体管T1的底栅极BML。也就是说，即使以可变驱动频率驱动显示面板，也可以以基本上恒定的频率将偏置施加到第一晶体管T1。在一些实施例中，第七晶体管T7可以包括接收初始化信号GI的栅极、耦接到偏置电压VBIAS的线的第一端子以及耦接到第一晶体管T1的底栅极BML的第二端子。
在一些实施例中，偏置电压VBIAS可以具有与用于使第一晶体管T1导通的导通偏置相对应的电压电平。如果将偏置电压VBIAS或导通偏置施加到第一晶体管T1的底栅极BML，则第一晶体管T1可以导通以具有基本上恒定的驱动特性，并且可以使第一晶体管T1的滞后复位或补偿第一晶体管T1的滞后。
在其它实施例中，偏置电压VBIAS可以具有与用于使第一晶体管T1截止的截止偏置相对应的电压电平。在这种情况下，如果将偏置电压VBIAS或截止偏置施加到第一晶体管T1的底栅极BML，则第一晶体管T1可以截止以具有基本上恒定的驱动特性，并且可以使第一晶体管T1的滞后复位或补偿第一晶体管T1的滞后。
在一些实施例中，如图1中所示，第一晶体管T1至第七晶体管T7可以被实现为但不限于n型金属氧化物半导体(NMOS)晶体管。在其它实施例中，第一晶体管T1至第七晶体管T7中的一些或全部可以被实现为p型金属氧化物半导体(PMOS)晶体管。
第一晶体管T1的驱动特性可以根据第一晶体管T1的前一级而改变，并且可以在像素100发射光的同时改变。因此，在传统的显示装置中，当以可变驱动频率驱动显示面板时，像素的亮度可能根据显示面板的驱动频率而改变。也就是说，在以相对高的驱动频率驱动显示面板并且每个帧周期相对短的第一种情况下的像素的亮度可能与在以相对低的驱动频率驱动显示面板并且每个帧周期相对长的第二种情况下的像素的亮度不同。由于这种亮度差异，在传统的显示装置中可能出现闪烁。
然而，在根据实施例的像素100中，即使以可变驱动频率驱动包括像素100的显示面板，第七晶体管T7也可以以基本上恒定的频率将偏置电压VBIAS周期性地施加到第一晶体管T1的底栅极BML。因此，可以将偏置周期性地施加到第一晶体管T1，可以周期性地补偿第一晶体管T1的滞后，并且因此，即使显示面板的驱动频率改变，像素100和显示面板也可以具有基本上均匀的亮度。
图2是用于描述包括在以大约240Hz的驱动频率驱动的显示面板中的像素的操作的示例的时序图，图3是用于描述初始化周期中的像素的操作的示例的电路图，图4是用于描述补偿周期中的像素的操作的示例的电路图，图5是用于描述数据写入周期中的像素的操作的示例的电路图，图6是用于描述每个偏置周期中的像素的操作的示例的电路图，图7是示出第一晶体管的驱动特性的示例的图，图8是用于描述每个发射周期中的像素的操作的示例的电路图，并且图9是用于描述包括在以大约120Hz的驱动频率驱动的显示面板中的像素的操作的示例的时序图。
参照图1和图2，用于像素100的每个帧周期FP可以包括初始化周期IP、补偿周期CP、数据写入周期WP、至少一个偏置周期BP1和BP2以及至少一个发射周期EP1和EP2。尽管图2示出了每个帧周期FP包括两个偏置周期BP1和BP2以及两个发射周期EP1和EP2的示例，但是用于根据实施例的像素100的帧周期FP不限于图2的示例。例如，每个帧周期FP可以包括一个偏置周期和一个发射周期，或者可以包括三个或更多个偏置周期以及三个或更多个发射周期。
在初始化周期IP中，可以使第一节点N1和第二节点N2初始化。如图2和图3中所示，在初始化周期IP中，发射信号EM和写入信号GW可以具有低电平，并且初始化信号GI和复位信号GR可以具有高电平H。第三晶体管T3可以响应于具有高电平H的复位信号GR而导通，以将参考电压VREF施加到第一节点N1，并且第四晶体管T4可以响应于具有高电平H的初始化信号GI而导通，以将初始化电压VINT施加到第二节点N2。因此，可以使第一节点N1初始化为具有参考电压VREF，并且可以使第二节点N2初始化为具有初始化电压VINT。此外，第七晶体管T7可以响应于具有高电平H的初始化信号GI而导通，以将偏置电压VBIAS施加到第一晶体管T1的底栅极BML。
在补偿周期CP中，可以补偿第一晶体管T1的阈值电压VTH(参见图4)。如图2和图4中所示，在补偿周期CP中，初始化信号GI和写入信号GW可以具有低电平，并且发射信号EM和复位信号GR可以具有高电平H。第三晶体管T3可以响应于具有高电平H的复位信号GR而导通，以将参考电压VREF施加到第一节点N1，并且第五晶体管T5可以响应于具有高电平H的发射信号EM而导通。如果将参考电压VREF施加到第一节点N1或第一晶体管T1的栅极并且第五晶体管T5导通，则第一晶体管T1可以导通。此外，第一晶体管T1可以导通，直到第二节点N2的电压变为与从参考电压VREF中减去第一晶体管T1的阈值电压VTH相对应的电压为止。因此，在补偿周期CP中，第二节点N2的电压可以从初始化电压VINT变为电压VREF-VTH，或者可以饱和到电压VREF-VTH。因此，第一晶体管T1的阈值电压VTH可以被存储在存储电容器CST中。将第一晶体管T1的阈值电压VTH存储在存储电容器CST中的操作可以被称为用于补偿第一晶体管T1的阈值电压VTH的补偿操作。此外，第六晶体管T6可以响应于具有高电平H的发射信号EM而导通。
在数据写入周期WP中，数据线DL的数据电压可以被写入到像素100。如图2和图5中所示，在数据写入周期WP中，发射信号EM、初始化信号GI和复位信号GR可以具有低电平，并且写入信号GW可以具有高电平H。第二晶体管T2可以响应于具有高电平H的写入信号GW而导通，以将数据线DL的数据电压VDAT施加到第一节点N1。因此，存储电容器CST可以存储数据电压VDAT。如果第一节点N1的电压或存储电容器CST的第一电极的电压从参考电压VREF改变“VDAT-VREF”至数据电压VDAT，则存储电容器CST的第二电极的电压或第二节点N2的电压可以改变电压变化量ΔVg'，电压变化量ΔVg'基于第一节点N1的电压变化量和像素100的电容器CST、CHOLD和CEL来确定。例如，第二节点N2的电压变化量ΔVg'可以被确定为但不限于“(VDAT-VREF)×(CHOLD+CEL)/(CST+CHOLD+CEL)”。如上所述，如果第一节点N1的电压变为数据电压VDAT，并且第二节点N2的电压变为“VREF-VTH+ΔVg'”，则第一晶体管T1的栅极-源极电压VGS(参见图7)可以变为“VDAT-VREF+VTH-ΔVg'”。由于第一晶体管T1的栅极-源极电压VGS包括第一晶体管T1的阈值电压VTH，并且第一晶体管T1的驱动电流基于栅极-源极电压VGS减去阈值电压VTH来确定，因此无论第一晶体管T1的阈值电压VTH如何，都可以确定第一晶体管T1的驱动电流。此外，由于第二节点N2的电压变化量ΔVg'由数据电压VDAT、参考电压VREF以及电容器CST、CHOLD和CEL确定，并且参考电压VREF以及电容器CST、CHOLD和CEL的电容具有预先已知的值，则可以针对各个灰度级预先计算第二节点N2的电压变化量ΔVg'。因此，可以通过考虑参考电压VREF和预先计算的第二节点N2的电压变化量ΔVg'来设定数据电压VDAT，并且因此第一晶体管T1的栅极-源极电压VGS可以对应于与每个灰度级相对应的电压和阈值电压VTH之和。
在每个偏置周期BP1和BP2中，可以使第二节点N2初始化并且可以将偏置电压VBIAS施加到第一晶体管T1的底栅极BML。如图2和图6中所示，在偏置周期BP1和BP2中，发射信号EM、复位信号GR和写入信号GW可以具有低电平，并且初始化信号GI可以具有高电平H。第四晶体管T4可以响应于具有高电平H的初始化信号GI而导通，以将初始化电压VINT施加到第二节点N2。因此，可以使第二节点N2初始化为初始化电压VINT。在将初始化电压VINT施加到第二节点N2的同时，可以使第一节点N1浮置，并且因此存储电容器CST的第一电极和第二电极之间的电压或第一晶体管T1的栅极-源极电压VGS(参见图7)可以被维持为“VDAT-VREF+VTH-ΔVg'”。此外，第六晶体管T6可以响应于具有低电平的发射信号EM而截止，以将第一晶体管T1的底栅极BML与第二节点N2分开，并且第七晶体管T7可以响应于具有高电平H的初始化信号GI而导通，以将偏置电压VBIAS施加到第一晶体管T1的底栅极BML。因此，在偏置周期BP1和BP2中，由于将偏置电压VBIAS施加到第一晶体管T1的底栅极BML或者将偏置施加到第一晶体管T1，因此可以补偿第一晶体管T1的滞后。
例如，如图1、图2和图7中所示，当第一晶体管T1导通时，第一晶体管T1可以具有根据栅极-源极电压VGS的用于漏极-源极电流IDS的第一驱动特性120。此后，第一晶体管T1的驱动特性可能从第一驱动特性120逐渐变化到第二驱动特性140。由于第一晶体管T1的驱动特性的这种变化，像素100的亮度和显示面板的亮度可能根据显示面板的驱动频率而改变。然而，在根据实施例的像素100中，由于在偏置周期BP1和BP2中将偏置电压VBIAS施加到第一晶体管T1的底栅极BML，或者在偏置周期BP1和BP2中将偏置施加到第一晶体管T1，因此第一晶体管T1的驱动特性可以恢复到第一驱动特性120，并且可以补偿第一晶体管T1的滞后。因此，像素100和包括像素100的显示面板可以在不同的驱动频率下具有基本上均匀的亮度。
此外，在偏置周期BP1和BP2中，由于第二节点N2与第一晶体管T1的底栅极BML分开，因此可以在不影响第二节点N2的情况下补偿第一晶体管T1的滞后。在一些实施例中，将偏置施加到第一晶体管T1的操作可以被称为偏置操作。
在每个发射周期EP1和EP2中，发光元件EL可以发射光。如图2和图8中所示，在发射周期EP1和EP2中，初始化信号GI、复位信号GR和写入信号GW可以具有低电平，并且发射信号EM可以具有高电平H。第一晶体管T1可以基于存储在存储电容器CST中的电压VDAT-VREF+VTH-ΔVg'而导通，以产生驱动电流IDR，并且第五晶体管T5可以响应于具有高电平H的发射信号EM而导通，以形成驱动电流IDR的从第一电源电压ELVDD的线到第二电源电压ELVSS的线的路径。由于存储在存储电容器CST中的电压VDAT-VREF+VTH-ΔVg'包括第一晶体管T1的阈值电压VTH，因此无论第一晶体管T1的阈值电压VTH如何，都可以确定由第一晶体管T1产生的驱动电流IDR。发光元件EL可以基于由第一晶体管T1产生的驱动电流IDR发射光。此外，第六晶体管T6可以响应于具有高电平H的发射信号EM而导通。
尽管图2示出了帧周期FP对应于大约240Hz的频率或具有大约4.2ms的时间长度的示例，但是根据实施例的像素100(参见图1)的帧周期FP的频率或时间长度不限于图2的示例。例如，帧周期FP可以对应于大约160Hz、大约120Hz、大约96Hz、大约80Hz、大约68Hz或大约60Hz等的频率。
在一些实施例中，可以以可变驱动频率驱动包括像素100(参见图1)的显示面板。例如，包括像素100的显示装置可以以可变输入帧频从主处理器(例如，图形处理单元(GPU)、应用处理器(AP)或图形卡)接收输入图像数据。在这种情况下，显示装置可以以与可变输入帧频相对应的可变驱动频率来驱动显示面板。此外，在一些实施例中，显示面板的可变驱动频率可以被确定为每个帧周期FP中的偏置操作的频率的除数(divisor)中的一个。例如，在偏置操作的频率为如图2中所示的大约480Hz的情况下，显示面板的每个帧周期FP的时间长度可以被确定为大约480Hz的除数的时间长度中的一个，例如，与大约240Hz相对应的大约4.2ms，与大约160Hz相对应的大约6.3ms，与大约120Hz相对应的大约8.3ms，与大约96Hz相对应的大约10.4ms，与大约80Hz相对应的大约12.5ms，与大约68Hz相对应的大约14.7ms或与大约60Hz相对应的大约16.7ms等。此外，可以在每个帧周期FP中改变帧周期FP的时间长度。
即使在每个帧周期FP中改变显示面板的驱动频率，也可以以基本上恒定的频率执行用于像素100(参见图1)的偏置操作。例如，在显示面板的驱动频率从如图2中所示的大约240Hz改变为如图9中所示的大约120Hz的情况下，帧周期FP的时间长度可以从与大约240Hz相对应的大约4.2ms改变为与大约120Hz相对应的大约8.3ms，并且包括在每个帧周期FP中的偏置周期BP1、BP2、BP3和BP4的数量可以从如图2中所示的两个改变为如图9中所示的四个。因此，即使显示面板的驱动频率从大约240Hz改变为大约120Hz，也可以以基本上恒定的频率(例如，大约480Hz)执行像素100的偏置操作。在其它示例中，与大约160Hz的驱动频率相对应的帧周期FP可以包括三个偏置周期，与大约96Hz的驱动频率相对应的帧周期FP可以包括五个偏置周期，与大约80Hz的驱动频率相对应的帧周期FP可以包括六个偏置周期，与大约68Hz的驱动频率相对应的帧周期FP可以包括七个偏置周期，并且与大约60Hz的驱动频率相对应的帧周期FP可以包括八个偏置周期。因此，即使以可变驱动频率驱动显示面板，也可以以基本上恒定的频率(例如，大约480Hz)执行用于每个像素100的偏置操作，并且可以以基本上恒定的频率将偏置施加到每个像素100的第一晶体管T1(参见图1)。因此，由于以基本上恒定的频率将偏置周期性地施加到第一晶体管T1，并且以基本上恒定的频率周期性地补偿第一晶体管T1的滞后，因此像素100和显示面板可以具有基本上均匀的亮度。
图10是示出根据实施例的显示装置的像素的电路图。
参照图10，根据实施例的像素200可以包括第一晶体管T1、第二晶体管T2'、第三晶体管T3'、第四晶体管T4'、第五晶体管T5'、第六晶体管T6'、第七晶体管T7'、存储电容器CST、保持电容器CHOLD、发光元件EL和二极管电容器CEL。除了不仅第一晶体管T1具有双栅极结构而且第二晶体管T2'至第七晶体管T7'也具有双栅极结构之外，图10的像素200可以与图1的像素100具有基本上相同的结构和基本上相同的操作。
第二晶体管T2'至第七晶体管T7'中的每一者可以具有具备顶栅极和底栅极的双栅极结构。此外，第二晶体管T2'至第七晶体管T7'中的每一者的顶栅极和底栅极可以接收基本上相同的信号。例如，第二晶体管T2'的顶栅极和底栅极可以接收基本上相同的写入信号GW，第三晶体管T3'的顶栅极和底栅极可以接收基本上相同的复位信号GR，第四晶体管T4'和/或第七晶体管T7'的顶栅极和底栅极可以接收基本上相同的初始化信号GI，并且第五晶体管T5'和/或第六晶体管T6'的顶栅极和底栅极可以接收基本上相同的发射信号EM。在第二晶体管T2'至第七晶体管T7'中的每一者具有双栅极结构并且第二晶体管T2'至第七晶体管T7'中的每一者的顶栅极和底栅极接收基本上相同的信号的情况下，可以改善第二晶体管T2'至第七晶体管T7'中的每一者的迁移率。
图11是示出根据实施例的显示装置的像素的电路图。
参照图11，根据实施例的像素300可以包括第一晶体管T1至第七晶体管T7、存储电容器CST、保持电容器CHOLD'、发光元件EL和二极管电容器CEL。除了保持电容器CHOLD'耦接在直流(DC)电压VDC的线与第一晶体管T1的底栅极BML之间之外，图11的像素300可以与图1的像素100具有基本上相同的结构和基本上相同的操作。尽管图11示出了仅第一晶体管T1具有双栅极结构的示例，但是在其它实施例中，不仅第一晶体管T1可以具有双栅极结构而且第二晶体管T2至第七晶体管T7也可以具有双栅极结构。
保持电容器CHOLD'可以包括耦接到DC电压VDC的线的第一电极以及耦接到第一晶体管T1的底栅极BML和第六晶体管T6的第一端子的第二电极。DC电压VDC可以不同于第一电源电压ELVDD和第二电源电压ELVSS，并且可以是具有基本上恒定(或固定)的电压电平的任何电压。在一些实施例中，DC电压VDC可以是参考电压VREF或者初始化电压VINT，并且DC电压VDC的线可以是参考电压VREF的线或者初始化电压VINT的线。在其它实施例中，DC电压VDC可以不同于所有的第一电源电压ELVDD、第二电源电压ELVSS、参考电压VREF和初始化电压VINT。
图12是示出根据实施例的显示装置的像素的电路图。
参照图12，根据实施例的像素400可以包括第一晶体管T1至第七晶体管T7、存储电容器CST、保持电容器CHOLD”、发光元件EL和二极管电容器CEL。除了保持电容器CHOLD”耦接在第二节点N2与第二电源电压ELVSS的线之间之外，图12的像素400可以与图1的像素100具有基本上相同的结构和基本上相同的操作。保持电容器CHOLD”可以包括耦接到第二节点N2的第一电极和耦接到第二电源电压ELVSS的线的第二电极。尽管图12示出了仅第一晶体管T1具有双栅极结构的示例，但是在其它实施例中，不仅第一晶体管T1可以具有双栅极结构而且第二晶体管T2至第七晶体管T7也可以具有双栅极结构。
图13是示出根据实施例的显示装置的像素的电路图。
参照图13，根据实施例的像素500可以包括第一晶体管T1至第七晶体管T7、存储电容器CST、保持电容器CHOLD”'、发光元件EL和二极管电容器CEL。除了保持电容器CHOLD”'耦接在第二节点N2与DC电压VDC的线之间之外，图13的像素500可以与图1的像素100具有基本上相同的结构和基本上相同的操作。保持电容器CHOLD”'可以包括耦接到第二节点N2的第一电极和耦接到DC电压VDC的线的第二电极。DC电压VDC可以不同于第一电源电压ELVDD和第二电源电压ELVSS，并且可以是具有基本上恒定(或固定)电压电平的任何电压。尽管图13示出了仅第一晶体管T1具有双栅极结构的示例，但是在其它实施例中，不仅第一晶体管T1可以具有双栅极结构而且第二晶体管T2至第七晶体管T7也可以具有双栅极结构。
图14是示出根据实施例的显示装置的框图，图15是用于描述提供到根据实施例的显示装置的输入图像数据的示例的时序图，并且图16是用于描述根据显示面板的驱动频率的发射信号、初始化信号、复位信号和写入信号的示例的图。
参照图14、图15和图16，根据实施例的显示装置600可以包括显示面板610、数据驱动器620、扫描驱动器630、发射驱动器640和控制器650。
显示面板610可以包括多个像素PX。根据实施例，显示面板610的每个像素PX可以是图1的像素100、图10的像素200、图11的像素300、图12的像素400、图13的像素500或具有类似结构的像素。即使显示面板610的驱动频率(或第一频率FF1)改变，每个像素PX也可以执行以恒定(或固定)频率(或第二频率FF2)将偏置施加到像素PX的第一晶体管的底栅极的偏置操作。
数据驱动器620可以基于从控制器650接收的输出图像数据ODAT和数据控制信号DCTRL将数据电压VDAT提供到多个像素PX中的每一个。在一些实施例中，数据控制信号DCTRL可以包括但不限于输出数据使能信号、水平起始信号和加载信号。数据驱动器620可以以第一频率FF1(或显示面板610的驱动频率)接收帧数据作为输出图像数据ODAT。在一些实施例中，数据驱动器620和控制器650可以被实现为单个集成电路，并且该单个集成电路可以被称为时序控制器嵌入式数据驱动器(TED)集成电路。在其它实施例中，数据驱动器620和控制器650可以分别被实现为单独的集成电路。
扫描驱动器630可以基于从控制器650接收的扫描控制信号SCTRL将写入信号GW、复位信号GR和初始化信号GI提供到多个像素PX中的每一个。在一些实施例中，扫描控制信号SCTRL可以包括但不限于扫描开始信号和扫描时钟信号。在一些实施例中，扫描驱动器630可以以第一频率FF1将写入信号GW和复位信号GR提供到多个像素PX中的每一个，并且可以以不同于第一频率FF1的第二频率FF2将初始化信号GI提供到多个像素PX中的每一个。此外，在一些实施例中，第一频率FF1可以是显示面板610的驱动频率并且可以是可变频率。此外，第二频率FF2可以是即使显示面板610的驱动频率改变也不改变的固定(或恒定)频率。在一些实施例中，扫描驱动器630可以被集成或形成在显示面板610的外围部分中。在其它实施例中，扫描驱动器630可以被实现为一个或多个集成电路。
发射驱动器640可以基于从控制器650接收的发射控制信号EMCTRL将发射信号EM提供到多个像素PX中的每一个。发射控制信号EMCTRL可以包括但不限于发射开始信号和发射时钟信号。在一些实施例中，发射驱动器640可以以第二频率FF2将发射信号EM提供到多个像素PX中的每一个。在一些实施例中，发射驱动器640可以被集成或形成在显示面板610的外围部分中。在其它实施例中，发射驱动器640可以被实现为一个或多个集成电路。
控制器650(例如，时序控制器)可以从外部主处理器(例如，图形处理单元(GPU)、应用处理器(AP)或图形卡)接收输入图像数据IDAT和控制信号CTRL。在一些实施例中，输入图像数据IDAT可以是包括红色图像数据、绿色图像数据和蓝色图像数据的RGB图像数据。在一些实施例中，控制信号CTRL可以包括但不限于垂直同步信号、水平同步信号、输入数据使能信号、主时钟信号等。控制器650可以基于输入图像数据IDAT和控制信号CTRL产生输出图像数据ODAT、数据控制信号DCTRL、扫描控制信号SCTRL和发射控制信号EMCTRL。控制器650可以通过将输出图像数据ODAT和数据控制信号DCTRL提供到数据驱动器620来控制数据驱动器620的操作，可以通过将扫描控制信号SCTRL提供到扫描驱动器630来控制扫描驱动器630的操作，并且可以通过将发射控制信号EMCTRL提供到发射驱动器640来控制发射驱动器640的操作。
在一些实施例中，根据实施例的显示装置600的控制器650可以在可变帧模式(例如，自由同步(Free-Sync)模式、G同步(G-Sync)模式、Q同步(Q-Sync)模式等)下以可变输入帧频VIFF从主处理器接收输入图像数据IDAT。例如，如图15中所示，由主处理器进行的渲染710、720和730中的每一个的周期可以不是恒定的(特别是在渲染游戏图像数据的情况下)，并且主处理器可以在可变帧模式下分别与渲染710、720和730的这些不规则周期同步地将输入图像数据IDAT或帧数据FD1、FD2和FD3提供到显示装置600。例如，在可变帧模式下，帧周期FP1、FP2和FP3可以分别包括具有恒定时间长度的恒定有源周期AP1、AP2和AP3，并且主处理器可以通过改变帧周期FP1、FP2和FP3的可变消隐周期BKP1、BKP2和BKP3的时间长度以可变输入帧频VIFF将帧数据FD1、FD2和FD3提供到显示装置600。例如，可变输入帧频VIFF可以在每个帧周期FP1、FP2和FP3中在从大约1Hz至大约240Hz的范围内改变。
此外，在可变帧模式下，显示面板610的驱动频率或第一频率FF1可以被确定为偏置操作的频率的除数中的一个或第二频率FF2。例如，如图16中所示，在偏置操作的频率或第二频率FF2为大约480Hz的情况下，显示面板610的驱动频率或第一频率FF1可以被确定为大约480Hz的除数中的一个，例如，大约240Hz、大约160Hz、大约120Hz、大约96Hz、大约80Hz、大约68Hz或大约60Hz等。因此，显示面板610的驱动频率或第一频率FF1可以根据可变输入帧频VIFF从大约240Hz、大约160Hz、大约120Hz、大约96Hz、大约80Hz、大约68Hz和大约60Hz等中选择，并且扫描驱动器630可以以第一频率FF1提供复位信号GR和写入信号GW，第一频率FF1被确定为大约240Hz、大约160Hz、大约120Hz、大约96Hz、大约80Hz、大约68Hz和大约60Hz等中的一个。也就是说，扫描驱动器630可以在与第一频率FF1相对应的每个帧周期FP中仅将复位信号GR和写入信号GW提供到每个像素PX一次。然而，即使显示面板610的驱动频率或第一频率FF1改变为大约240Hz、大约160Hz、大约120Hz、大约96Hz、大约80Hz、大约68Hz和大约60Hz等中的一个，扫描驱动器630可以以作为固定频率的第二频率FF2将初始化信号GI提供到每个像素PX，并且发射驱动器640可以以作为固定频率的第二频率FF2将发射信号EM提供到每个像素PX。因此，即使显示面板610的驱动频率或第一频率FF1改变，每个像素PX也可以以作为固定频率的第二频率FF2接收发射信号EM和初始化信号GI，并且可以以作为固定频率的第二频率FF2执行偏置操作。可以以作为固定频率的第二频率FF2周期性地补偿每个像素PX的第一晶体管的滞后，并且因此，显示面板610的亮度在第一频率FF1或可变驱动频率下可以是基本上均匀的。尽管图16示出了偏置操作的频率或第二频率FF2为大约480Hz的示例，但是根据实施例的显示装置600中的偏置操作的频率不限于图16的示例。此外，尽管在图16中简化了发射信号EM、初始化信号GI、复位信号GR和写入信号GW，但是发射信号EM、初始化信号GI、复位信号GR和写入信号GW可以具有在图2或图9中示出的时序。
在一些实施例中，即使未从主处理器接收垂直同步信号，扫描驱动器630和发射驱动器640也可以启动以作为固定频率的第二频率FF2将初始化信号GI和发射信号EM顺序地逐行提供到多个像素PX的操作。例如，在第一频率FF1为大约240Hz的情况下，显示装置600可以在每个帧周期FP中接收垂直同步信号一次，并且可以响应于垂直同步信号而提供发射信号EM、写入信号GW、复位信号GR以及初始化信号GI。此后，例如，在大约2.1ms之后，无论垂直同步信号如何，显示装置600都可以将发射信号EM和初始化信号GI额外地提供到每个像素PX。如上所述，无论垂直同步信号如何，扫描驱动器630和发射驱动器640可以额外地提供发射信号EM和初始化信号GI，并且由扫描驱动器630提供初始化信号GI的操作(和/或由发射驱动器640提供发射信号EM的操作)可以被称为自扫描操作。
图17是示出包括根据实施例的显示装置的电子装置的框图。
参照图17，电子装置1100可以包括处理器1110、存储器装置1120、存储装置1130、输入/输出(I/O)装置1140、电源1150和显示装置1160。电子装置1100还可以包括用于与视频卡、声卡、存储卡、通用串行总线(USB)装置、其它电子装置等进行通信的多个端口。
处理器1110可以执行各种计算功能或任务。处理器1110可以是应用处理器(AP)、微处理器、中央处理单元(CPU)等。处理器1110可以经由地址总线、控制总线、数据总线等耦接到其它组件。此外，在一些实施例中，处理器1110可以进一步耦接到扩展总线，诸如外围组件互连(PCI)总线。
存储器装置1120可以存储用于电子装置1100操作的数据。例如，存储器装置1120可以包括至少一个非易失性存储器装置和/或至少一个易失性存储器装置，所述至少一个非易失性存储器装置诸如可擦除可编程只读存储器(EPROM)装置、电可擦除可编程只读存储器(EEPROM)装置、闪存装置、相变随机存取存储器(PRAM)装置、电阻随机存取存储器(RRAM)装置、纳米浮栅存储器(NFGM)装置、聚合物随机存取存储器(PoRAM)装置、磁性随机存取存储器(MRAM)装置、铁电随机存取存储器(FRAM)装置等，所述至少一个易失性存储器装置诸如动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、移动动态随机存取存储器(移动DRAM)装置等。
存储装置1130可以是固态驱动器(SSD)装置、硬盘驱动器(HDD)装置、CD-ROM装置等。I/O装置1140可以是诸如键盘、小键盘、鼠标、触摸屏等的输入装置以及诸如打印机、扬声器等的输出装置。电源1150可以为电子装置1100的操作提供电力。显示装置1160可以通过总线或其它通信链路耦接到其它组件。
在显示装置1160中，每个像素的第六晶体管可以将第一晶体管的底栅极与第二节点分开，并且每个像素的第七晶体管可以将偏置电压施加到第一晶体管的底栅极。因此，在显示装置1160的每个像素中，可以补偿第一晶体管的滞后而不影响第二节点。此外，可以周期性地补偿第一晶体管的滞后，并且因此显示装置1160的显示面板的亮度在可变驱动频率或不同驱动频率下可以是均匀的。
本发明构思可以应用于任意显示装置1160以及包括显示装置1160的任意电子装置1100。例如，本发明构思可以应用于智能电话、可穿戴电子装置、平板计算机、移动电话、电视机(TV)、数字TV、3D TV、个人计算机(PC)、家用电器、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏机、导航装置等。
前述内容是对实施例的说明并且不应被解释为对实施例进行限制。尽管已经描述了几个实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖性教导和优点的情况下，可以对实施例进行许多修改。因此，所有这些修改旨在被包括在如权利要求中所限定的本发明构思的范围内。因此，将理解的是，前述内容是对各种实施例的说明，并且不应被解释为局限于所公开的特定实施例，并且对所公开的实施例以及其它实施例的修改旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种显示装置的像素，其中，所述像素包括：
第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；
第二晶体管，包括耦接到写入信号线的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；
存储电容器，耦接在所述第一节点与所述第二节点之间；
发光元件，耦接在所述第二节点与第二电源电压线之间；以及
第七晶体管，包括耦接到初始化信号线的栅极、耦接到偏置电压线的第一端子和耦接到所述第一晶体管的所述底栅极的第二端子。
2.根据权利要求1所述的像素，其中，所述像素还包括：
第四晶体管，包括耦接到所述初始化信号线的栅极、耦接到初始化电压线的第一端子和耦接到所述第二节点的第二端子；
第五晶体管，包括耦接到发射信号线的栅极、耦接到第一电源电压线的第一端子和耦接到所述第一晶体管的所述第一端子的第二端子；以及
第六晶体管，包括耦接到所述发射信号线的栅极、耦接到所述第一晶体管的所述底栅极的第一端子和耦接到所述第二节点的第二端子。
3.根据权利要求2所述的像素，其中，所述像素还包括：
保持电容器，被配置为保持所述第二节点的电压。
4.根据权利要求3所述的像素，
其中，所述保持电容器包括耦接到所述第一电源电压线的第一电极和耦接到所述第一晶体管的所述底栅极的第二电极，并且
其中，所述发光元件包括耦接到所述第二节点的阳极和耦接到所述第二电源电压线的阴极。
5.根据权利要求3所述的像素，其中，所述保持电容器包括耦接到直流电压线的第一电极和耦接到所述第一晶体管的所述底栅极的第二电极。
6.根据权利要求3所述的像素，其中，所述保持电容器包括耦接到所述第二节点的第一电极和耦接到所述第二电源电压线的第二电极。
7.根据权利要求3所述的像素，其中，所述保持电容器包括耦接到所述第二节点的第一电极和耦接到直流电压线的第二电极。
8.根据权利要求3所述的像素，其中，所述像素还包括：
第三晶体管，包括耦接到复位信号线的栅极、耦接到参考电压线的第一端子和耦接到所述第一节点的第二端子。
9.根据权利要求8所述的像素，其中，所述第一晶体管至所述第七晶体管被实现为n型金属氧化物半导体晶体管。
10.根据权利要求8所述的像素，其中，所述第一晶体管至所述第七晶体管具有双栅极结构。
11.根据权利要求8所述的像素，其中，用于所述像素的每个帧周期包括：
初始化周期，在所述初始化周期中，使所述第一节点和所述第二节点初始化；
补偿周期，在所述补偿周期中，补偿所述第一晶体管的阈值电压；
数据写入周期，在所述数据写入周期中，写入所述数据线的数据电压；
至少一个偏置周期，在所述至少一个偏置周期中，使所述第二节点初始化并且将所述偏置电压线的偏置电压施加到所述第一晶体管的所述底栅极；以及
至少一个发射周期，在所述至少一个发射周期中，所述发光元件发射光。
12.根据权利要求11所述的像素，其中，在所述初始化周期中，所述发射信号线和所述写入信号线具有截止电平，所述复位信号线具有导通电平以将参考电压施加到所述第一节点，并且所述初始化信号线具有所述导通电平以将所述初始化电压线的初始化电压施加到所述第二节点。
13.根据权利要求11所述的像素，其中，在所述补偿周期中，所述初始化信号线和所述写入信号线具有截止电平，所述复位信号线具有导通电平以将参考电压施加到所述第一节点，所述发射信号线具有所述导通电平，并且所述第二节点的所述电压饱和到与从所述参考电压中减去所述阈值电压相对应的电压。
14.根据权利要求11所述的像素，其中，在所述数据写入周期中，所述发射信号线、所述初始化信号线和所述复位信号线具有截止电平，并且所述写入信号线具有导通电平以将所述数据电压施加到所述第一节点。
15.根据权利要求11所述的像素，其中，在所述至少一个偏置周期中，所述发射信号线、所述复位信号线和所述写入信号线具有截止电平，所述初始化信号线具有导通电平，所述第四晶体管响应于具有所述导通电平的所述初始化信号线的初始化信号而导通以将所述初始化电压施加到所述第二节点，所述第六晶体管响应于具有所述截止电平的所述发射信号线的发射信号而截止以将所述第一晶体管的所述底栅极与所述第二节点分开，并且所述第七晶体管响应于所述初始化信号而导通以将所述偏置电压施加到所述第一晶体管的所述底栅极。
16.根据权利要求11所述的像素，其中，在所述至少一个发射周期中，所述初始化信号线、所述复位信号线和所述写入信号线具有截止电平，所述发射信号线具有导通电平，所述第一晶体管基于所述数据电压而导通，所述第五晶体管响应于具有所述导通电平的所述发射信号线的发射信号而导通，并且所述发光元件发射所述光。
17.一种显示装置的像素，其中，所述像素包括：
第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；
第二晶体管，包括接收写入信号的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；
存储电容器，包括耦接到所述第一节点的第一电极和耦接到所述第二节点的第二电极；
第三晶体管，包括接收复位信号的栅极、耦接到参考电压线的第一端子和耦接到所述第一节点的第二端子；
第四晶体管，包括接收初始化信号的栅极、耦接到初始化电压线的第一端子和耦接到所述第二节点的第二端子；
第五晶体管，包括接收发射信号的栅极、耦接到第一电源电压线的第一端子和耦接到所述第一晶体管的所述第一端子的第二端子；
保持电容器，包括耦接到所述第一电源电压线的第一电极和耦接到所述第一晶体管的所述底栅极的第二电极；
发光元件，包括耦接到所述第二节点的阳极和耦接到第二电源电压线的阴极；
第六晶体管，包括接收所述发射信号的栅极、耦接到所述第一晶体管的所述底栅极的第一端子和耦接到所述第二节点的第二端子；以及
第七晶体管，包括耦接到初始化信号线的栅极、耦接到偏置电压线的第一端子和耦接到所述第一晶体管的所述底栅极的第二端子。
18.一种显示装置，其中，所述显示装置包括：
显示面板，包括多个像素；
数据驱动器，被配置为将数据电压提供到所述多个像素中的每一个；
扫描驱动器，被配置为将写入信号、复位信号和初始化信号提供到所述多个像素中的每一个；
发射驱动器，被配置为将发射信号提供到所述多个像素中的每一个；以及
控制器，被配置为控制所述数据驱动器、所述扫描驱动器和所述发射驱动器，
其中，所述多个像素中的每一个包括：
第一晶体管，包括耦接到第一节点的顶栅极、第一端子、耦接到第二节点的第二端子和底栅极；
第二晶体管，包括耦接到写入信号线的栅极、耦接到数据线的第一端子和耦接到所述第一节点的第二端子；
存储电容器，耦接在所述第一节点与所述第二节点之间；
第四晶体管，被配置为响应于所述初始化信号将初始化电压施加到所述第二节点；
第五晶体管，被配置为响应于所述发射信号耦接第一电源电压线和所述第一晶体管的所述第一端子；
保持电容器，被配置为保持所述第二节点的电压；
发光元件，耦接在所述第二节点与第二电源电压线之间；
第六晶体管，被配置为响应于所述发射信号选择性地耦接所述第一晶体管的所述底栅极和所述第二节点；以及
第七晶体管，被配置为响应于所述初始化信号将偏置电压施加到所述第一晶体管的所述底栅极。
19.根据权利要求18所述的显示装置，其中，所述扫描驱动器以第一频率将所述写入信号和所述复位信号提供到所述多个像素中的每一个，并且以不同于所述第一频率的第二频率将所述初始化信号提供到所述多个像素中的每一个，并且
其中，所述发射驱动器以所述第二频率将所述发射信号提供到所述多个像素中的每一个。
20.根据权利要求19所述的显示装置，其中，所述第一频率是可变频率，并且所述第二频率是固定频率。
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