KR20230123556A - 표시 장치의 화소, 및 표시 장치 - Google Patents

표시 장치의 화소, 및 표시 장치 Download PDF

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Abstract

표시 장치의 화소는 제1 노드에 연결된 게이트, 제1 전원 전압 라인에 연결된 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 제1 노드와 제2 노드 사이에 연결된 제1 커패시터, 제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 제2 신호를 수신하는 게이트, 기준 전압을 수신하는 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 제3 신호를 수신하는 게이트, 제2 노드에 연결된 제1 단자, 및 초기화 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자, 및 제4 신호를 수신하는 게이트, 제2 노드에 연결된 제1 단자, 및 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함한다.

Description

표시 장치의 화소, 및 표시 장치{PIXEL OF A DISPLAY DEVICE, AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치의 화소, 및 상기 화소를 포함하는 표시 장치에 관한 것이다.
표시 장치의 화소는 저장 커패시터, 스캔 신호에 응답하여 상기 저장 커패시터에 데이터 전압을 전송하는 스캔 트랜지스터, 상기 저장 커패시터에 저장된 상기 데이터 전압에 기초하여 발광 전류를 생성하는 구동 트랜지스터, 상기 발광 전류에 기초하여 발광하는 발광 소자를 포함할 수 있다.
한편, 각 화소의 구동 트랜지스터의 문턱 전압이 변경되는 경우, 상기 화소는 원하는 휘도로 발광하지 못할 수 있다. 이러한 문턱 전압의 변경에 의한 휘도 오차를 제거 또는 감소시키도록, 상기 화소는 상기 구동 트랜지스터의 상기 문턱 전압을 보상하는 문턱 전압 보상 동작을 수행할 수 있다. 다만, 각 화소가 상기 문턱 전압 보상 동작을 수행하더라도, 상기 화소의 발광 소자의 기생 커패시터의 커패시턴스가 변경되는 경우, 상기 화소가 원하는 휘도로 발광하지 못할 수 있다.
본 발명의 일 목적은 원하는 휘도로 발광할 수 있는 표시 장치의 화소를 제공하는 것이다.
본 발명의 다른 목적은 원하는 휘도로 발광할 수 있는 화소를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 화소는 제1 노드에 연결된 게이트, 제1 전원 전압 라인에 연결된 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터, 제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 제2 신호를 수신하는 게이트, 기준 전압을 수신하는 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 제3 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자, 및 제4 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함한다.
일 실시예에서, 상기 제3 트랜지스터가 턴-온되고 상기 제4 트랜지스터가 턴-오프되는 구간 동안, 상기 제5 트랜지스터가 턴-오프될 수 있다.
일 실시예에서, 상기 제3 트랜지스터가 턴-온되고 상기 제4 트랜지스터가 턴-오프되는 구간 동안, 상기 제3 트랜지스터는 상기 제1 노드에 상기 기준 전압을 전송하고, 상기 제1 트랜지스터는 상기 제2 노드의 전압을 상기 기준 전압으로부터 상기 제1 트랜지스터의 문턱 전압이 감산된 전압으로 변경할 수 있다.
일 실시예에서, 상기 제2 트랜지스터가 턴-온되는 구간 동안, 상기 제5 트랜지스터는 턴-오프될 수 있다.
일 실시예에서, 상기 제2 트랜지스터가 턴-온되는 구간 동안, 상기 제1 트랜지스터의 상기 게이트는 상기 데이터 전압을 수신하고, 상기 제1 트랜지스터의 상기 제1 단자는 상기 제1 전원 전압 라인의 전원 전압을 수신할 수 있다.
일 실시예에서, 상기 제2 트랜지스터가 턴-온되는 구간 동안, 상기 제1 트랜지스터는 턴-온될 수 있다.
일 실시예에서, 상기 제1 트랜지스터의 전류 특성이 변경된 경우, 상기 제2 노드의 전압이 상기 제1 트랜지스터의 전류에 의해 상기 전류 특성의 변경을 보상하도록 변경될 수 있다.
일 실시예에서, 상기 제2 노드와 데이터 라인 사이의 제2 기생 커패시터가 상기 애노드와 상기 데이터 라인 사이의 제1 기생 커패시터의 커패시턴스보다 작은 커패시턴스를 가지도록, 상기 제1 트랜지스터의 상기 제2 단자의 전극이 상기 데이터 라인과 중첩되지 않을 수 있다.
일 실시예에서, 상기 제2 트랜지스터는 상기 제1 신호에 응답하여 상기 제1 노드에 상기 데이터 라인의 데이터 전압을 전송하고, 상기 제3 트랜지스터는 상기 제2 신호에 응답하여 상기 제1 노드에 상기 기준 전압을 전송하고, 상기 제4 트랜지스터는 상기 제3 신호에 응답하여 상기 제2 노드에 상기 초기화 전압을 전송하고, 상기 제5 트랜지스터는 상기 제4 신호에 응답하여 상기 제2 노드를 상기 애노드에 선택적으로 연결할 수 있다.
일 실시예에서, 상기 제1 내지 제5 트랜지스터들 중 적어도 하나는 NMOS 트랜지스터로 구현될 수 있다.
일 실시예에서, 상기 화소에 대한 각 프레임 구간은, 상기 제1 노드 및 상기 제2 노드가 초기화되는 초기화 구간, 상기 제1 커패시터에 상기 제1 트랜지스터의 문턱 전압이 저장되는 문턱 전압 보상 구간, 상기 제1 노드에 상기 데이터 전압이 전송되는 데이터 기입 구간, 상기 제1 트랜지스터의 전류 특성의 변경이 보상되는 전류 특성 보상 구간, 및 상기 발광 소자가 발광하는 발광 구간을 포함할 수 있다.
일 실시예에서, 상기 초기화 구간에서, 상기 제2 신호 및 상기 제3 신호는 액티브 레벨을 가지고, 상기 제1 신호 및 상기 제4 신호는 인액티브 레벨을 가지며, 상기 제3 트랜지스터는 상기 액티브 레벨을 가지는 상기 제2 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고, 상기 제4 트랜지스터는 상기 액티브 레벨을 가지는 상기 제3 신호에 응답하여 턴-온되어 상기 제2 노드에 상기 초기화 전압을 인가하고, 상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리할 수 있다.
일 실시예에서, 상기 문턱 전압 보상 구간에서, 상기 제2 신호는 액티브 레벨을 가지고, 상기 제1 신호, 상기 제3 신호 및 상기 제4 신호는 인액티브 레벨을 가지며, 상기 제3 트랜지스터는 상기 액티브 레벨을 가지는 상기 제2 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고, 상기 제1 트랜지스터는 상기 제2 노드의 전압을 상기 제1 노드에서의 상기 기준 전압에 근접하게 변경하는 소스 팔로워로서 동작하고, 상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리할 수 있다.
일 실시예에서, 상기 데이터 기입 구간에서, 상기 제1 신호는 액티브 레벨을 가지고, 상기 제2 신호, 상기 제3 신호 및 상기 제4 신호는 인액티브 레벨을 가지며, 상기 제2 트랜지스터는 상기 액티브 레벨을 가지는 상기 제1 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 데이터 전압을 인가하고, 상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리할 수 있다.
일 실시예에서, 상기 전류 특성 보상 구간에서, 상기 제2 신호, 상기 제3 신호 및 상기 제4 신호는 인액티브 레벨을 가지고, 상기 제1 트랜지스터의 상기 제1 단자는 상기 제1 전원 전압 라인의 전원 전압을 수신하고, 상기 제1 트랜지스터는 턴-온되어 상기 제2 노드에 전류를 인가하고, 상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리할 수 있다.
일 실시예에서, 상기 데이터 기입 구간은 상기 전류 특성 보상 구간과 중첩될 수 있다.
일 실시예에서, 상기 데이터 기입 구간은 상기 전류 특성 보상 구간으로부터 분리될 수 있다.
일 실시예에서, 상기 발광 구간에서, 상기 제4 신호는 액티브 레벨을 가지고, 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호는 인액티브 레벨을 가지며, 상기 제5 트랜지스터는 상기 액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-온되어 상기 제2 노드를 상기 애노드에 연결하고, 상기 발광 소자는 발광할 수 있다.
일 실시예에서, 상기 화소는 상기 제1 전원 전압 라인과 상기 제2 노드 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제3 신호에 응답하여 상기 애노드에 상기 초기화 전압을 전송하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제3 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제2 신호에 응답하여 상기 애노드에 상기 초기화 전압을 전송하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제2 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 상기 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제1 전원 전압 라인과 상기 제1 트랜지스터의 상기 제1 단자 사이에 배치되는 제7 트랜지스터를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 화소는 제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터, 제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 제2 신호를 수신하는 게이트, 기준 전압을 수신하는 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 제3 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자, 제4 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터, 및 제5 신호를 수신하는 게이트, 상기 제1 전원 전압 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함한다.
일 실시예에서, 상기 화소는 상기 제1 전원 전압 라인과 상기 제2 노드 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제7 트랜지스터는 제5 신호에 응답하여 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 선택적으로 연결할 수 있다.
일 실시예에서, 상기 제7 트랜지스터는, 초기화 구간에서 인액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-오프되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인으로부터 분리하고, 문턱 전압 보상 구간에서 액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 연결하고, 데이터 기입 구간에서 상기 인액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-오프되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인으로부터 분리하고, 전류 특성 보상 구간에서 상기 액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 연결하고, 발광 구간에서 상기 액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 연결할 수 있다.
일 실시예에서, 상기 화소는 상기 제3 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 제2 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 복수의 화소들 각각에 데이터 전압을 제공하는 데이터 드라이버, 상기 복수의 화소들 각각에 제1 신호, 제2 신호 및 제3 신호를 제공하는 스캔 드라이버, 상기 복수의 화소들 각각에 제4 신호를 제공하는 발광 드라이버, 및 상기 데이터 드라이버, 상기 스캔 드라이버 및 상기 발광 드라이버를 제어하는 컨트롤러를 포함한다. 상기 복수의 화소들 각각은, 제1 노드에 연결된 게이트, 제1 전원 전압 라인에 연결된 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터, 상기 제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 제2 신호를 수신하는 게이트, 기준 전압을 수신하는 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 상기 제3 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자, 및 상기 제4 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함한다.
본 발명의 실시예들에 따른 표시 장치의 화소 및 상기 표시 장치에서, 제5 트랜지스터는 제4 신호(예를 들어, 발광 신호)에 응답하여 제2 노드(예를 들어, 소스 노드)를 발광 소자의 애노드에 선택적으로 연결할 수 있다. 이에 따라, 제1 트랜지스터(예를 들어, 구동 트랜지스터)의 게이트-소스 전압이 상기 발광 소자의 기생 커패시터에 의해 영향을 받지 않을 수 있고, 상기 화소가 원하는 휘도로 발광할 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치의 화소 및 상기 표시 장치에서, 제1 트랜지스터(예를 들어, 구동 트랜지스터)의 제1 단자(예를 들어, 드레인)는 전류 특성 보상 구간에서 제1 전원 전압(예를 들어, 고 전원 전압)을 수신하고, 상기 제1 트랜지스터는 상기 전류 특성 보상 구간에서 턴-온될 수 있다. 이에 따라, 상기 제1 트랜지스터의 전류 특성이 변경되더라도, 제2 노드(예를 들어, 소스 노드)의 전압이 상기 전류 특성의 변경을 보상하도록 변경되고, 상기 화소가 원하는 휘도로 발광할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 4는 초기화 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 5는 문턱 전압 보상 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 6은 제5 트랜지스터를 가지지 않는 화소의 문턱 전압 변경에 따른 발광 전류의 일 예, 및 본 발명의 실시예들에 따른 제5 트랜지스터를 포함하는 화소의 문턱 전압 변경에 따른 발광 전류의 일 예를 나타내는 도면이다.
도 7은 데이터 기입 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 8은 제5 트랜지스터를 가지지 않는 화소의 발광 소자의 기생 커패시터의 커패시턴스 변경에 따른 발광 전류의 일 예, 및 본 발명의 실시예들에 따른 제5 트랜지스터를 포함하는 화소의 발광 소자의 기생 커패시터의 커패시턴스 변경에 따른 발광 전류의 일 예를 설명하기 위한 도면이다.
도 9는 전류 특성 보상 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 10a는 제1 구동 트랜지스터의 전류 특성들의 일 예를 나타내는 도면이고, 도 10b는 제1 구동 트랜지스터의 전류 특성들에 따른 제5 트랜지스터를 가지지 않는 화소 및 본 발명의 실시예들에 따른 제5 트랜지스터를 포함하는 화소의 발광 전류들의 일 예를 설명하기 위한 도면이다.
도 11은 발광 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 12a는 제1 기생 커패시터 및 제2 기생 커패시터를 가지는 화소의 일 예를 나타내는 회로도이고, 도 12b는 데이터 라인과 제1 트랜지스터의 제2 단자의 전극이 중첩되지 않는 화소의 레이아웃의 일 예를 나타내는 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 17은 본 발명의 다른 실시예들에 따른 표시 장치의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 19는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 화소를 포함하는 표시 장치를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 화소(50)는 제1 트랜지스터(T1), 제1 커패시터(Cst), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 발광 소자(EL) 및 제5 트랜지스터(T5)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압, 즉 커패시터(Cst)에 저장된 전압에 기초하여 발광 소자(EL)에 제공되는 발광 전류를 생성할 수 있다. 일 실시예에서, 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트에 연결된 게이트 노드이고, 제2 노드(N2)는 제1 트랜지스터(T1)의 소스에 연결된 소스 노드일 수 있다. 제1 트랜지스터(T1)는 발광 소자(EL)를 구동하기 위한 구동 트랜지스터로 불릴 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트, 제1 전원 전압(ELVDD)(예를 들어, 고 전원 전압)을 전송하는 제1 전원 전압 라인(ELVDDL)에 연결된 제1 단자, 및 제2 노드(N2)에 연결된 제2 단자를 포함 할 수 있다.
제1 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제1 커패시터(Cst)는 데이터 라인(DL)으로부터 제2 트랜지스터(T2)를 통하여 전송된 데이터 전압을 저장하기 위한 저장 커패시터로 불릴 수 있다. 일 실시예에서, 제1 커패시터(Cst)는 제1 노드(N1)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 신호(GW)에 응답하여 제1 노드(N1)에 데이터 라인(DL)의 데이터 전압을 전송할 수 있다. 제1 신호(GW)는 데이터 기입 신호로 불릴 수 있고, 제2 트랜지스터(T2)는 데이터 라인(DL)의 상기 데이터 전압을 전송하기 위한 스캔 트랜지스터로 불릴 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제1 신호(GW)를 수신하는 게이트, 데이터 라인(DL)에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
제3 트랜지스터(T3)는 제2 신호(GR)에 응답하여 제1 노드(N1)에 기준 전압(VREF)을 전송할 수 있다. 제2 신호(GR)는 리셋 신호 또는 제1 초기화 신호로 불릴 수 있고, 제3 트랜지스터(T3)는 제1 노드(N1)에 기준 전압(VREF)을 인가하기 위한 리셋 트랜지스터로 불릴 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 제2 신호(GR)를 수신하는 게이트, 기준 전압(VREF)을 수신하는 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
제4 트랜지스터(T4)는 제3 신호(GI)에 응답하여 제2 노드(N2)에 초기화 전압(VINT)을 전송할 수 있다. 제3 신호(GI)는 제2 초기화 신호로 불릴 수 있고, 제4 트랜지스터(T4)는 제2 노드(N2)를 초기화하기 위한 초기화 트랜지스터로 불릴 수 있다. 일 실시예에서, 제4 트랜지스터(T4)는 제3 신호(GI)를 수신하는 게이트, 제2 노드(N2)에 연결된 제1 단자, 및 초기화 전압(VINT)을 수신하는 제2 단자를 포함할 수 있다.
발광 소자(EL)는 제1 트랜지스터(T1)에 의해 생성된 상기 발광 전류에 기초하여 발광할 수 있다. 일 실시예에서, 발광 소자(EL)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED)일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 발광 소자(EL)는 임의의 적합한 발광 소자일 수 있다. 예를 들어, 발광 소자(EL)는 나노 발광 다이오드(Nano light Emitting Diode; NED), 퀀텀 닷(Quantum Dot; QD) 발광 다이오드, 마이크로 발광 다이오드, 무기 발광 다이오드, 또는 다른 임의의 적합한 발광 소자일 수 있다. 일 실시예에서, 발광 소자(EL)는 제5 트랜지스터(T5)에 연결된 애노드, 및 제2 전원 전압(ELVSS)(예를 들어, 저 전원 전압)을 전송하는 제2 전원 전압 라인(ELVSSL)에 연결된 캐소드를 포함할 수 있다. 또한, 일 실시예에서, 발광 소자(EL)는 발광 소자(EL)의 상기 애노드와 제2 전원 전압 라인(ELVSSL) 사이에 기생 커패시터(Cel)를 가질 수 있다.
제5 트랜지스터(T5)는 제4 신호(EM)에 응답하여 제2 노드(N2)를 발광 소자(EL)의 상기 애노드에 선택적으로 연결할 수 있다. 제4 신호(EM)는 발광 신호로 불릴 수 있고, 제5 트랜지스터(T5)는 제1 전원 전압 라인(ELVDDL)으로부터 제2 전원 전압 라인(ELVSSL)으로 상기 발광 전류의 경로를 형성하기 위한 발광 트랜지스터로 불릴 수 있다. 일 실시예에서, 제5 트랜지스터(T5)는 제4 신호(EM)를 수신하는 게이트, 제2 노드(N2)에 연결된 제1 단자, 및 발광 소자(EL)의 상기 애노드에 연결된 제2 단자를 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 화소(100)는 제1 트랜지스터(T1), 제1 커패시터(Cst), 제2 커패시터(Chold), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 발광 소자(EL), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 더 포함할 수 있다. 도 2의 화소(100)는, 도 1의 화소(50)에 비하여, 제2 커패시터(Chold) 및 제6 트랜지스터(T6)를 더 포함할 수 있다.
제2 커패시터(Chold)는 제1 전원 전압 라인(ELVDDL)과 제2 노드(N2) 사이에 연결될 수 있다. 제2 커패시터(Chold)는 제2 노드(N2)의 전압을 유지하기 위한 홀딩 커패시터로 불릴 수 있다. 일 실시예에서, 제2 커패시터(Chold)는 제1 전원 전압 라인(ELVDDL)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 일 실시예에서, 제2 커패시터(Chold)는 제1 전원 전압 라인(ELVDDL)과 제2 노드(N2)(또는 제1 커패시터(Cst)의 제2 전극) 사이의 기생 커패시터일 수 있으나, 이에 한정되지 않는다.
제6 트랜지스터(T6)는 제3 신호(GI)에 응답하여 발광 소자(EL)의 상기 애노드에 초기화 전압(VINT)을 전송할 수 있다. 제6 트랜지스터(T6)는 발광 소자(EL)의 상기 애노드를 초기화하기 위한 애노드 초기화 트랜지스터로 불릴 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 제3 신호(GI)를 수신하는 게이트, 발광 소자(EL)의 상기 애노드에 연결된 제1 단자, 및 초기화 전압(VINT)을 수신하는 제2 단자를 포함할 수 있다.
일 실시예에서, 제1 내지 제6 트랜지스터들(T1 내지 T6)은 산화물(oxide) 트랜지스터들로 구현될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 제1 내지 제6 트랜지스터들(T1 내지 T6)의 일부 또는 전부가 저온 다결정실리콘(Low-Temperature Polycrystalline Silicon; LTPS) 트랜지스터로 구현될 수 있다. 예를 들어, 제2, 제3, 제4 및 제6 트랜지스터들(T2, T3, T4, T6)는 산화물 트랜지스터들로 구현되고, 제1 및 제5 트랜지스터들(T1, T5)은 LTPS 트랜지스터들로 구현될 수 있다.
또한, 일 실시예에서, 도 2에 도시된 바와 같이, 제1 내지 제6 트랜지스터들(T1 내지 T6)은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 제1 내지 제6 트랜지스터들(T1 내지 T6)의 일부 또는 전부가 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터로 구현될 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 제1, 제2, 제3, 제4 및 제6 트랜지스터들(T1, T2, T3, T4, T6)은 NMOS 트랜지스터들로 구현되고, 제5 트랜지스터(T5)는 PMOS 트랜지스터로 구현될 수 있다.
본 발명의 실시예들에 따른 화소(100)에서, 도 5 및 도 6을 참조하여 후술되는 바와 같이, 제3 트랜지스터(T3)가 턴-온되고 제4 트랜지스터(T4)가 턴-오프되는 구간 동안(예를 들어, 제1 커패시터(Cst)에 제1 트랜지스터(T1)의 문턱 전압이 저장되는 문턱 전압 보상 구간 동안), 제3 트랜지스터(T3)는 제1 노드(N1)에 기준 전압(VREF)을 전송하고, 제1 트랜지스터(T1)는 제2 노드(N2)의 전압을 제1 노드(N1)에서의 기준 전압(VREF)에 근접하게 변경하는 소스 팔로워로서 동작할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 상기 소스 팔로워로서 동작하여 제2 노드(N2)의 전압을 기준 전압(VREF)에서 제1 트랜지스터(T1)의 상기 문턱 전압이 감산된 전압으로 변경하고, 제1 커패시터(Cst)는 제1 커패시터(Cst)의 상기 제1 및 제2 전극들 사이에서 제1 트랜지스터(T1)의 상기 문턱 전압을 저장할 수 있다. 또한, 제3 트랜지스터(T3)가 턴-온되고 제4 트랜지스터(T4)가 턴-오프되는 구간 동안(예를 들어, 상기 문턱 전압 보상 구간 동안), 제5 트랜지스터(T5)는 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리할 수 있다. 이에 따라, 제5 트랜지스터(T5)를 포함하지 않는 화소, 즉 제2 노드(N2)가 발광 소자(EL)의 상기 애노드에 직접 연결된 화소에 비하여, 본 발명의 실시예들에 따른 화소(100)는 제1 트랜지스터(T1)의 상기 문턱 전압을 보다 정확하게 보상할 수 있다.
또한, 본 발명의 실시예들에 따른 화소(100)에서, 도 7 및 도 8을 참조하여 후술되는 바와 같이, 제2 트랜지스터(T2)가 턴-온되는 구간 동안(예를 들어, 제1 노드(N1)에 상기 데이터 전압이 전송되는 데이터 기입 구간 동안), 제5 트랜지스터(T5)는 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 게이트-소스 전압이 발광 소자(EL)의 기생 커패시터(Cel)에 의해 영향을 받지 않을 수 있고, 따라서 제1 트랜지스터(T1)에 의해 생성되는 상기 발광 전류가 발광 소자(EL)의 기생 커패시터(Cel)에 의해 영향을 받지 않을 수 있다. 그러므로, 발광 소자(EL)의 기생 커패시터(Cel)의 커패시턴스가 변경되더라도, 화소(100)는 원하는 휘도로 발광할 수 있다.
게다가, 상술한 바와 같이, 상기 문턱 전압 보상 구간 및 상기 데이터 기입 구간 동안, 제2 노드(N2)가 발광 소자(EL)의 상기 애노드로부터 분리되므로, 제2 노드(N2)의 전압은 발광 소자(EL)의 상기 애노드와 데이터 라인(DL) 사이의 제1 기생 커패시터에 영향을 받지 않고, 따라서 데이터 라인(DL)의 전압 변동에 영향을 받지 않을 수 있다. 다만, 제2 노드(N2)의 전압이 제2 노드(N2)와 데이터 라인(DL) 사이의 제2 기생 커패시터에 의해 영향을 받을 수 있으나, 상기 제2 기생 커패시터의 커패시턴스는 상기 제1 기생 커패시터의 커패시턴스보다 매우 작을 수 있다. 일 실시예에서, 도 12a 및 도 12b를 참조하여 후술되는 바와 같이, 제2 노드(N2)와 데이터 라인(DL) 사이의 상기 제2 기생 커패시터가 발광 소자(EL)의 상기 애노드와 데이터 라인(DL) 사이의 상기 제1 기생 커패시터의 커패시턴스보다 작은 커패시턴스를 가지도록, 제1 트랜지스터(T1)의 상기 제2 단자의 전극(예를 들어, 소스 전극)이 데이터 라인(DL)과 중첩되지 않을 수 있다.
또한, 본 발명의 실시예들에 따른 화소(100)에서, 도 9, 도 10a 및 도 10b를 참조하여 후술되는 바와 같이, 상기 데이터 기입 구간 및/또는 제1 트랜지스터(T1)의 전류 특성이 보상되는 전류 특성 보상 구간 동안, 제1 트랜지스터(T1)의 상기 게이트는 상기 데이터 전압을 수신하고, 제1 트랜지스터(T1)의 상기 제1 단자는 제1 전원 전압(ELVDD)을 수신하며. 따라서 제1 트랜지스터(T1)는 턴-온될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 전류 특성이 변경되더라도, 상기 데이터 기입 구간 및/또는 상기 전류 특성 보상 구간에서, 제2 노드(N2)의 전압이 제1 트랜지스터(T1)의 전류에 의해 상기 전류 특성의 변경을 보상하도록 변경될 수 있다.
이하, 도 2 내지 도 11을 참조하여, 본 발명의 실시예들에 따른 화소(100)의 동작의 일 예가 설명된다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 화소의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 4는 초기화 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 5는 문턱 전압 보상 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 6은 제5 트랜지스터를 가지지 않는 화소의 문턱 전압 변경에 따른 발광 전류의 일 예, 및 본 발명의 실시예들에 따른 제5 트랜지스터를 포함하는 화소의 문턱 전압 변경에 따른 발광 전류의 일 예를 나타내는 도면이고, 도 7은 데이터 기입 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 8은 제5 트랜지스터를 가지지 않는 화소의 발광 소자의 기생 커패시터의 커패시턴스 변경에 따른 발광 전류의 일 예, 및 본 발명의 실시예들에 따른 제5 트랜지스터를 포함하는 화소의 발광 소자의 기생 커패시터의 커패시턴스 변경에 따른 발광 전류의 일 예를 설명하기 위한 도면이고, 도 9는 전류 특성 보상 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 10a는 제1 구동 트랜지스터의 전류 특성들의 일 예를 나타내는 도면이고, 도 10b는 제1 구동 트랜지스터의 전류 특성들에 따른 제5 트랜지스터를 가지지 않는 화소 및 본 발명의 실시예들에 따른 제5 트랜지스터를 포함하는 화소의 발광 전류들의 일 예를 설명하기 위한 도면이고, 도 11은 발광 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, 화소(100)에 대한 각 프레임 구간(FP)은 제1 노드(N1) 및 제2 노드(N2)가 초기화되는 초기화 구간(IP), 제1 커패시터(Cst)에 제1 트랜지스터(T1)의 문턱 전압이 저장되는 문턱 전압 보상 구간(VCP), 제1 노드(N1)에 데이터 전압이 전송되는 데이터 기입 구간(WP), 제1 트랜지스터(T1)의 전류 특성의 변경이 보상되는 전류 특성 보상 구간(CCP), 및 발광 소자(EL)가 발광하는 발광 구간(EP)을 포함할 수 있다. 일 실시예에서, 도 3에 도시된 바 같이, 데이터 기입 구간(WP)은 전류 특성 보상 구간(CCP)과 중첩될 수 있다.
초기화 구간(IP)에서, 제2 신호(GR) 및 제3 신호(GI)는 액티브 레벨(예를 들어, 하이 레벨)을 가지고, 제1 신호(GW) 및 제4 신호(EM)는 인액티브 레벨(예를 들어, 로우 레벨)을 가질 수 있다. 도 4에 도시된 바와 같이, 제3 트랜지스터(T3)는 상기 액티브 레벨을 가지는 제2 신호(GR)에 응답하여 턴-온되어 제1 노드(N1)에 기준 전압(VREF)을 인가하고, 제4 트랜지스터(T4)는 상기 액티브 레벨을 가지는 제3 신호(GI)에 응답하여 턴-온되어 제2 노드(N2)에 초기화 전압(VINT)을 인가할 수 있다. 이에 따라, 제1 노드(N1)가 기준 전압(VREF)에 기초하여 초기화되고, 제2 노드(N2)가 초기화 전압(VINT)에 기초하여 초기화될 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 상기 액티브 레벨을 가지는 제3 신호(GI)에 응답하여 발광 소자(EL)의 애노드에 초기화 전압(VINT)을 전송할 수 있다. 이에 따라, 발광 소자(EL)의 상기 애노드가 초기화 전압(VINT)에 기초하여 초기화될 수 있다. 또한, 초기화 구간(IP) 동안, 제5 트랜지스터(T5)는 상기 인액티브 레벨을 가지는 제4 신호(EM)에 응답하여 턴-오프되어 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리할 수 있다.
문턱 전압 보상 구간(VCP)에서, 제2 신호(GR)는 상기 액티브 레벨을 가지고, 제1 신호(GW), 제3 신호(GI) 및 제4 신호(EM)는 상기 인액티브 레벨을 가질 수 있다. 도 5에 도시된 바와 같이, 제3 트랜지스터(T3)는 상기 액티브 레벨을 가지는 제2 신호(GR)에 기초하여 턴-온되어 제1 노드(N1)에 기준 전압(VREF)을 인가하는 것을 지속할 수 있다. 제1 트랜지스터(T1)의 제1 단자(예를 들어, 드레인)은 제1 전원 전압(ELVDD)을 수신하고, 제1 트랜지스터(T1)의 게이트는 기준 전압(VREF)을 수신하며, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제2 단자(예를 들어, 소스)에 연결된 제2 노드(N2)의 전압을 제1 노드(N1)에서의 기준 전압(VREF)에 근접한 전압 레벨로 변경하는 소스 팔로워로서 동작할 수 있다. 즉, 제1 커패시터(Cst)에 제1 트랜지스터(T1)의 문턱 전압(VTH)이 저장될 때까지, 즉 제2 노드(N2)의 전압이 기준 전압(VREF)으로부터 문턱 전압(VTH)이 감산된 전압이 될 때까지, 제1 트랜지스터(T1)가 턴-온되어 제2 노드(N2)에 전류를 제공할 수 있다.
또한, 문턱 전압 보상 구간(VCP) 동안, 제5 트랜지스터(T5)는 상기 인액티브 레벨을 가지는 제4 신호(EM)에 응답하여 턴-오프되어 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리할 수 있다. 따라서, 본 발명의 실시예들에 따른 화소(100)에서는, 문턱 전압 보상 구간(VCP) 동안 제2 노드(N2)가 발광 소자(EL)의 상기 애노드로부터 분리되고, 제2 노드(N2)의 전압이 발광 소자(EL)의 기생 커패시터(Cel)의 영향을 받지 않을 수 있다. 이에 따라, 제5 트랜지스터(T5)를 가지지 않는 화소, 즉 문턱 전압 보상 구간(VCP) 동안 제2 노드(예를 들어, 구동 트랜지스터의 소스 노드)가 발광 소자의 애노드에 연결된 화소에 비하여, 본 발명의 실시예들에 따른 화소(100)는 제1 트랜지스터(T1)의 문턱 전압(VTH)을 보다 신속하고 정확하게 보상할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 제5 트랜지스터(T5)를 가지지 않는 화소의 상기 구동 트랜지스터의 문턱 전압이 약 -0.3V 내지 +0.3 V만큼 변경되는 경우, 상기 화소가 11-계조(11G)의 영상을 표시할 때 상기 발광 소자에 제공되는 발광 전류(IEL)가 그래프(110)로 도시된 바와 같이 약 +10 % 내지 약 -10 %만큼 변경되고, 상기 화소가 31-계조(31G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(112)로 도시된 바와 같이 약 +5 % 내지 약 -6 %만큼 변경되고, 상기 화소가 87-계조(87G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(114)로 도시된 바와 같이 약 +2.5 % 내지 약 -2.5 %만큼 변경되고, 상기 화소가 127-계조(127G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(116)로 도시된 바와 같이 약 +2 % 내지 약 -2 %만큼 변경되고, 상기 화소가 255-계조(255G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(118)로 도시된 바와 같이 약 +1 % 내지 약 -1 %만큼 변경될 수 있다. 그러나, 제5 트랜지스터(T5)를 포함하는 화소(100)의 제1 트랜지스터(T1)의 문턱 전압(VTH)이 약 -0.3V 내지 +0.3 V만큼 변경되는 경우, 화소(100)가 11-계조(11G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(120)로 도시된 바와 같이 약 +6 % 내지 약 -6 %만큼 변경되고, 화소(100)가 31-계조(31G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(122)로 도시된 바와 같이 약 +4 % 내지 약 -4 %만큼 변경되고, 화소(100)가 87-계조(87G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(124)로 도시된 바와 같이 약 +1 % 내지 약 -1 %만큼 변경되고, 화소(100)가 127-계조(127G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(126)로 도시된 바와 같이 약 +0.5 % 내지 약 -0.5 %만큼 변경되고, 상기 화소(100)가 255-계조(255G)의 영상을 표시할 때 발광 전류(IEL)가 그래프(128)로 도시된 바와 같이 약 +0.3 % 내지 약 -0.3 %만큼 변경될 수 있다. 이와 같이, 제5 트랜지스터(T5)를 가지지 않는 화소에 비하여, 화소(100)는 제1 트랜지스터(T1)의 문턱 전압(VTH)을 보다 신속하고 정확하게 보상하고, 화소(100)의 발광 전류(IEL)의 에러가 감소될 수 있다.
데이터 기입 구간(WP)에서, 제1 신호(GW)는 상기 액티브 레벨을 가지고, 제2 신호(GR), 제3 신호(GI) 및 제4 신호(EM)는 상기 인액티브 레벨을 가질 수 있다. 도 7에 도시된 바와 같이, 제2 트랜지스터(T2)는 상기 액티브 레벨을 가지는 제1 신호(GW)에 응답하여 턴-온되어 제1 노드(N1)에 데이터 전압(VDAT)을 인가할 수 있다. 또한, 데이터 기입 구간(WP) 동안, 제5 트랜지스터(T5)는 상기 인액티브 레벨을 가지는 제4 신호(EM)에 응답하여 턴-오프되어 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리할 수 있다. 따라서, 본 발명의 실시예들에 따른 화소(100)에서는, 데이터 기입 구간(WP) 동안 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리되고, 제2 노드(N2)의 전압, 및 제1 커패시터(Cst)의 제1 및 제2 전극들 사이에 저장되는 전압은 발광 소자(EL)의 기생 커패시터(Cel)의 영향을 거의 받지 않을 수 있다. 예를 들어, 제2 트랜지스터(T2)에 의해 전송되는 데이터 전압(VDAT)에 의해, 제1 노드(N1)의 전압, 즉 제1 커패시터(Cst)의 제1 전극의 전압이 기준 전압(VREF)으로부터 데이터 전압(VDAT)으로 "Δ(VDAT-VREF)"만큼 변경될 수 있다. 제1 노드(N1)의 전압이 "Δ(VDAT-VREF)"만큼 변경되면, 제2 노드(N2)의 전압, 즉 제1 커패시터(Cst)의 제2 전극의 전압이 제1 노드(N1)의 전압 변화와 제1 노드(N1)에 연결된 제1 및 제2 커패시터들(Cst, Chold)에 기초하여 "Cst/(Cst+Chold)*(VDAT-VREF)"만큼 변경될 수 있다. 이에 따라, 제1 커패시터(Cst)의 제1 및 제2 전극들 사이에 저장되는 전압, 즉 제1 트랜지스터(T1)의 게이트-소스 전압은 ""이 될 수 있다. 이와 같이, 본 발명의 실시예들에 따른 화소(100)에서는, 제1 커패시터(Cst)에 저장되는 전압, 즉 제1 트랜지스터(T1)의 상기 게이트-소스 전압이 발광 소자(EL)의 기생 커패시터(Cel)의 영향을 거의 받지 않으므로, 발광 소자(EL)에 제공되는 발광 전류(IEL)가 발광 소자(EL)의 기생 커패시터(Cel)의 변화에 의해 실질적으로 변경되지 않거나, 발광 전류(IEL)의 변경이 제5 트랜지스터(T5)를 가지지 않는 화소에 비하여 감소될 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 제5 트랜지스터(T5)를 가지지 않는 화소, 즉 데이터 기입 구간(WP) 동안 구동 트랜지스터의 소스 노드가 발광 소자의 애노드에 연결된 화소에서는, 상기 구동 트랜지스터에 의해 생성되는 발광 전류(IEL)가 수학식(130), 즉 ""에 의해 결정되고, 여기서, K는 전류 계수이다. 이에 따라, 제5 트랜지스터(T5)를 가지지 않는 화소에서는, 상기 발광 소자의 기생 커패시터(Cel)의 커패시턴스가 약 F에서 F으로 변경되는 경우, 상기 발광 소자에 제공되는 발광 전류(IEL)가 약 A에서 약 A로 변경되고, 상기 발광 소자의 휘도가 원치 않게 증가될 수 있다. 그러나, 본 발명의 실시예들에 따른 제5 트랜지스터(T5)를 포함하는 화소(100)에서는, 제1 트랜지스터(T1)에 의해 생성되는 발광 전류(IEL)가 수학식(140), 즉 ""에 의해 결정되고, 발광 소자(EL)의 기생 커패시터(Cel)의 영향을 거의 받지 않을 수 있다. 이에 따라, 본 발명의 실시예들에 따른 화소(100)에서는, 발광 소자(EL)의 기생 커패시터(Cel)의 커패시턴스가 약 F에서 F으로 변경되더라도, 발광 소자(EL)에 제공되는 발광 전류(IEL)가 약 A에서 약 A로 변경되고, 발광 소자(EL)의 휘도가 실질적으로 일정할 수 있다.
일 실시예에서, 도 3에 도시된 바와 같이 데이터 기입 구간(WP)이 전류 특성 보상 구간(CCP)과 중첩되고, 데이터 기입 구간(WP) 동안, 제1 트랜지스터(T1)의 게이트는 데이터 전압(VDAT)을 수신하고, 제1 트랜지스터(T1)의 제1 단자(예를 들어, 드레인)는 제1 전원 전압(ELVDD)을 수신하고, 따라서 제1 트랜지스터(T1)가 턴-온될 수 있다. 이에 따라, 데이터 기입 구간(WP) 동안, 제1 트랜지스터(T1)는 제2 노드(N2)에 전류를 제공하고, 제2 노드(N2)의 전압이 제1 트랜지스터(T1)의 상기 전류에 의해 제1 트랜지스터(T1)의 전류 특성의 변경을 보상하도록 변경될 수 있다. 제1 트랜지스터(T1)의 이러한 전류 특성 변경 보상 동작은 도 10a 및 도 10b를 참조하여 후술된다.
전류 특성 보상 구간(CCP)에서, 제2 신호(GR), 제3 신호(GI) 및 제4 신호(EM)는 상기 인액티브 레벨을 가질 수 있다. 도 9에 도시된 바와 같이, 전류 특성 보상 구간(CCP) 동안, 제5 트랜지스터(T5)는 상기 인액티브 레벨을 가지는 제4 신호(EM)에 응답하여 턴-오프되어 제2 노드(N2)를 발광 소자(EL)의 상기 애노드로부터 분리할 수 있다. 또한, 전류 특성 보상 구간(CCP)에서, 제1 트랜지스터(T1)의 상기 제1 단자(예를 들어, 드레인)가 제1 전원 전압(ELVDD)을 수신하고, 제1 트랜지스터(T1)의 상기 게이트가 데이터 전압(VDAT)를 수신하며, 제1 트랜지스터(T1)가 턴-온되어 제2 노드(N2)에 보상 전류(ICCP)를 인가할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 전류 특성의 변경을 보상하는 전류 특성 변경 보상 동작을 수행할 수 있다. 예를 들어, 제1 트랜지스터(T1)의 상기 전류 특성이 발광 구간(EP)에서의 발광 전류(IEL)가 증가되도록 변경된 경우, 즉 제1 트랜지스터(T1)의 이동도(Mobility)가 증가된 경우, 제1 트랜지스터(T1)의 상기 전류 특성의 변경에 의해 전류 특성 보상 구간(CCP)에서의 제1 트랜지스터(T1)의 보상 전류(ICCP)가 증가되고, 제1 트랜지스터(T1)의 보상 전류(ICCP)의 증가에 의해 제2 노드(N2)의 전압이 증가되며, 제2 노드(N2)의 전압의 증가에 의해 제1 트랜지스터(T1)의 게이트-소스 전압이 감소되고, 제1 트랜지스터(T1)의 게이트-소스 전압의 감소에 의해 발광 구간(EP)에서의 제1 트랜지스터(T1)의 발광 전류(IEL)가 감소될 수 있다. 다른 예에서, 제1 트랜지스터(T1)의 상기 전류 특성이 발광 구간(EP)에서의 발광 전류(IEL)가 감소되도록 변경된 경우, 즉 제1 트랜지스터(T1)의 이동도(Mobility)가 감소된 경우, 제1 트랜지스터(T1)의 상기 전류 특성의 변경에 의해 전류 특성 보상 구간(CCP)에서의 제1 트랜지스터(T1)의 보상 전류(ICCP)가 감소되고, 제1 트랜지스터(T1)의 보상 전류(ICCP)의 감소에 의해 제2 노드(N2)의 전압이 감소되며, 제2 노드(N2)의 전압의 감소에 의해 제1 트랜지스터(T1)의 게이트-소스 전압이 증가되고, 제1 트랜지스터(T1)의 게이트-소스 전압의 증가에 의해 발광 구간(EP)에서의 제1 트랜지스터(T1)의 발광 전류(IEL)가 증가될 수 있다. 이와 같이, 제1 트랜지스터(T1)의 상기 전류 특성 또는 상기 이동도가 변경되더라도, 발광 구간(EP)에서 발광 소자(EL)에 제공되는 발광 전류(IEL)가 실질적으로 일정하거나, 발광 전류(IEL)의 변경이 감소될 수 있다.
예를 들어, 도 10a 및 도 10b에 도시된 바와 같이, 제5 트랜지스터(T5)를 가지지 않는 화소, 즉 데이터 전압이 기입된 시점으로부터 발광 소자가 발광하는 시점까지 구동 트랜지스터가 턴-온되지 않는 화소에서는, 상기 구동 트랜지스터의 전류 특성이 제1 전류 특성(CC1)으로부터 제2 전류 특성(CC2)으로 변경된 경우, 즉 상기 구동 트랜지스터의 전압(VGS)-전류(IDS) 커브의 기울기가 감소된 경우, 상기 구동 트랜지스터의 발광 전류(IEL)가 약 A로부터 약 A로 증가될 수 있다. 또한, 제5 트랜지스터(T5)를 가지지 않는 화소에서는, 상기 구동 트랜지스터의 전류 특성이 제2 전류 특성(CC2)으로부터 제3 전류 특성(CC3)으로 변경된 경우, 즉 상기 구동 트랜지스터의 전압(VGS)-전류(IDS) 커브의 기울기가 더욱 감소된 경우, 상기 구동 트랜지스터의 발광 전류(IEL)가 약 A로부터 약 A로 증가될 수 있다. 그러나, 본 발명의 실시예들에 따른 전류 특성 보상 구간(CCP)에서 제1 트랜지스터(T1)이 턴-온되는 화소(100)에서는, 제1 트랜지스터(T1)의 전류 특성이 제1 전류 특성(CC1)으로부터 제2 전류 특성(CC2)으로 변경된 경우, 전류 특성 보상 구간(CCP)에서의 제1 트랜지스터(T1)의 보상 전류(ICCP)가 약 A로부터 약 A로 증가되고, 제2 노드(N2)의 전압이 약 2.2076 V로부터 약 2.2101 V으로 증가되며, 이에 따라 발광 구간(EP)에서의 발광 전류(IEL)의 증가량이 약 A이고, 제5 트랜지스터(T5)를 가지지 않는 화소에서의 약 A보다 감소될 수 있다. 또한, 제1 트랜지스터(T1)의 전류 특성이 제2 전류 특성(CC2)으로부터 제3 전류 특성(CC3)으로 변경된 경우, 전류 특성 보상 구간(CCP)에서의 제1 트랜지스터(T1)의 보상 전류(ICCP)가 약 A로부터 약 A로 증가되고, 제2 노드(N2)의 전압이 약 2.2101 V로부터 약 2.2139 V으로 증가되며, 이에 따라 발광 구간(EP)에서의 발광 전류(IEL)의 증가량이 약 A이고, 제5 트랜지스터(T5)를 가지지 않는 화소에서의 약 A보다 감소될 수 있다.
발광 구간(EP)에서, 제4 신호(EM)는 상기 액티브 레벨을 가지고, 제1 신호(GW), 제2 신호(GR) 및 제3 신호(GI)는 상기 인액티브 레벨을 가질 수 있다. 도 11에 도시된 바와 같이, 제5 트랜지스터(T5)는 상기 액티브 레벨을 가지는 제4 신호(EM)에 응답하여 턴-온되어 제2 노드(N2)를 발광 소자(EL)의 상기 애노드에 연결할 수 있다. 또한, 제1 트랜지스터(T1)는 제1 커패시터(Cst)의 상기 제1 및 제2 전극들 사이에 저장된 전압에 기초하여 턴-온되어 발광 소자(EL)에 발광 전류(IEL)를 제공할 수 있다. 발광 소자(EL)는 발광 전류(IEL)에 기초하여 발광할 수 있다.
도 12a는 제1 기생 커패시터 및 제2 기생 커패시터를 가지는 화소의 일 예를 나타내는 회로도이고, 도 12b는 데이터 라인과 제1 트랜지스터의 제2 단자의 전극이 중첩되지 않는 화소의 레이아웃의 일 예를 나타내는 도면이다.
도 12a에 도시된 바와 같이, 본 발명의 실시예들에 따른 화소(100)는 발광 소자(EL)의 애노드와 데이터 라인(DL) 사이의 제1 기생 커패시터(Cpara1)를 가질 수 있다. 또한, 데이터 라인(DL)의 전압이 변경되는 경우, 제1 기생 커패시터(Cpara1)에 의해 발광 소자(EL)의 상기 애노드의 전압 또한 변경될 수 있다. 그러나, 본 발명의 실시예들에 따른 화소(100)는, 문턱 전압 보상 구간 및 데이터 기입 구간 동안 제2 노드(N2)가 제5 트랜지스터(T5)에 의해 발광 소자(EL)의 상기 애노드로부터 분리되므로, 제2 노드(N2)의 전압은 제1 기생 커패시터(Cpara1)에 의한 발광 소자(EL)의 상기 애노드의 전압 변경에 영향을 받지 않을 수 있다.
다만, 데이터 라인(DL)의 전압이 변경되는 경우, 제2 노드(N2)와 데이터 라인(DL) 사이의 제2 기생 커패시터(Cpara2)에 의해 제2 노드(N2)의 전압이 변경될 수 있다. 그러나, 제2 기생 커패시터(Cpara2)의 커패시턴스는 제1 기생 커패시터(Cpara1)의 커패시턴스보다 매우 작을 수 있다. 일 실시예에서, 도 12b에 도시된 바와 같이, 데이터 라인(DL)은 제2 노드(N2)에 배치된 제1 트랜지스터(T1)의 제2 단자 전극(SE)(예를 들어, 소스 전극)과 중첩되지 않을 수 있다. 즉, 본 발명의 실시예들에 따른 화소(100)에서는, 데이터 라인(DL)의 상부에 제1 트랜지스터(T1)의 제2 단자 전극(SE)이 배치되거나, 제1 트랜지스터(T1)의 제2 단자 전극(SE)의 상부에 데이터 라인(DL)이 배치되지 않고, 데이터 라인(DL)과 제1 트랜지스터(T1)의 제2 단자 전극(SE)이 서로 이격될 수 있다. 이에 따라, 제2 노드(N2)와 데이터 라인(DL) 사이의 제2 기생 커패시터(Cpara2)가 발광 소자(EL)의 상기 애노드와 데이터 라인(DL) 사이의 제1 기생 커패시터(Cpara1)의 커패시턴스보다 작은 커패시턴스를 가질 수 있고, 따라서 데이터 라인(DL)의 전압 변경에 의한 제2 노드(N2)의 전압의 변경이 감소 또는 최소화될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 화소(150)는 제1 커패시터(Cst), 제2 커패시터(Chold), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(PT5), 제6 트랜지스터(T6) 및 발광 소자(EL)를 포함할 수 있다. 도 13의 화소(150)는, 제5 트랜지스터(PT5)가 PMOS 트랜지스터로 구현된 것을 제외하고, 도 2의 화소(100)와 유사한 구조 및 유사한 동작을 가질 수 있다.
도 13의 화소(150)에서, 하나의 프레임 구간의 대부분 동안 턴-온되는 제5 트랜지스터(PT5)가 상대적으로 높은 신뢰성을 가지는 LTPS PMOS 트랜지스터로 구현될 수 있으나, 이에 한정되지 않는다. 제5 트랜지스터(PT5)는 도 3에 도시된 제4 신호(EM)로부터 반전된 신호(EMB)를 수신할 수 있다.
한편, 도 13에는 제5 트랜지스터(PT5)가 PMOS 트랜지스터로 구현되고, 다른 트랜지스터들(T1, T2, T3, T4, T6)이 NMOS 트랜지스터들로 구현된 예가 도시되어 있으나, 다른 실시예들에서, 제5 트랜지스터(PT5)가 NMOS 트랜지스터로 구현되거나, 다른 트랜지스터들(T1, T2, T3, T4, T6)의 일부 또는 전부가 PMOS 트랜지스터들로 구현될 수 있다. 예를 들어, 제5 트랜지스터(PT5)뿐만 아니라, 제2, 제3, 제4 및 제6 트랜지스터들(T2, T3, T4, T6)의 적어도 하나가 PMOS 트랜지스터로 구현될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 화소(200)는 제1 커패시터(Cst), 제2 커패시터(Chold), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 발광 소자(EL)를 포함할 수 있다. 도 14의 화소(200)는, 화소(200)가 애노드 초기화 트랜지스터인 제6 트랜지스터(T6)를 가지지 않는 것을 제외하고, 도 2의 화소(100)와 유사한 구조 및 유사한 동작을 가질 수 있다.
도 2의 화소(100)의 제6 트랜지스터(T6)는 초기화 구간에서 발광 소자(EL)의 애노드의 전압을 초기화 전압(VINT)로 감소시키는 역할을 할 수 있다. 한편, 화소(200)가 제6 트랜지스터(T6)를 가지지 않더라도, 초기화 구간의 시작 시점에서 제4 신호(EM)가 하이 레벨로부터 로우 레벨로 감소되면, 발광 소자(EL)의 상기 애노드와 제4 신호 라인(EML) 사이의 기생 커패시터(Cpara)에 의해 발광 소자(EL)의 애노드의 전압 또한 감소될 수 있다. 이에 따라, 화소(200)가 제6 트랜지스터(T6)를 가지지 않더라도, 화소(200)는 정상적으로 동작할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 화소(300)는 제1 커패시터(Cst), 제2 커패시터(Chold), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6') 및 발광 소자(EL)를 포함할 수 있다. 도 15의 화소(300)는, 제6 트랜지스터(T6')가 제3 신호(GI)를 대신하여 제2 신호(GR)를 수신하는 것을 제외하고, 도 2의 화소(100)와 유사한 구조 및 유사한 동작을 가질 수 있다.
제6 트랜지스터(T6')는 제2 신호(GR)에 응답하여 발광 소자(EL)의 애노드에 초기화 전압(VINT)을 전송할 수 있다. 일 실시예에서, 제6 트랜지스터(T6')는 제2 신호(GR)를 수신하는 게이트, 발광 소자(EL)의 상기 애노드에 연결된 제1 단자, 및 초기화 전압(VINT)을 수신하는 제2 단자를 포함할 수 있다. 제2 신호(GR)는 도 3에 도시된 바와 같이 초기화 구간(IP) 및 문턱 전압 보상 구간(VCP) 동안 액티브 레벨을 가질 수 있고, 제6 트랜지스터(T6')는 초기화 구간(IP) 및 문턱 전압 보상 구간(VCP) 동안 상기 액티브 레벨을 가지는 제2 신호(GR)에 응답하여 턴-온되어, 발광 소자(EL)의 상기 애노드를 충분히 초기화할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이고, 도 17은 본 발명의 다른 실시예들에 따른 표시 장치의 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 화소(400)는 제1 커패시터(Cst), 제2 커패시터(Chold), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 발광 소자(EL)를 포함할 수 있다. 도 16의 화소(400)는, 화소(400)가 제1 전원 전압 라인(ELVDDL)과 제1 트랜지스터(T1)의 제1 단자 사이에 배치되는 제7 트랜지스터(T7)를 더 포함하는 것을 제외하고, 도 2의 화소(100)와 유사한 구조 및 유사한 동작을 가질 수 있다.
제7 트랜지스터(T7)는 제5 신호(EM2)에 응답하여 제1 트랜지스터(T1)의 상기 제1 단자(예를 들어, 드레인)를 제1 전원 전압 라인(ELVDDL)에 선택적으로 연결할 수 있다. 일 실시예에서, 제7 트랜지스터(T7)는 제5 신호(EM2)를 수신하는 게이트, 제1 전원 전압 라인(ELVDDL)에 연결된 제1 단자, 및 제1 트랜지스터(T1)의 상기 제1 단자에 연결된 제2 단자를 포함할 수 있다.
도 17에 도시된 바와 같이, 제5 신호(EM2)는 초기화 구간(IP)에서 인액티브 레벨(예를 들어, 로우 레벨)을 가지고, 문턱 전압 보상 구간(VCP)에서 액티브 레벨(예를 들어, 하이 레벨)을 가지고, 데이터 기입 구간(WP)에서 상기 인액티브 레벨을 가지고, 전류 특성 보상 구간(CCP)에서 상기 액티브 레벨을 가지고, 발광 구간(EP)에서 상기 액티브 레벨을 가질 수 있다. 이에 따라, 제7 트랜지스터(T7)는 초기화 구간(IP)에서 상기 인액티브 레벨을 가지는 제5 신호(EM2)에 응답하여 턴-오프되어 제1 트랜지스터(T1)의 상기 제1 단자를 제1 전원 전압 라인(ELVDDL)으로부터 분리하고, 문턱 전압 보상 구간(VCP)에서 상기 액티브 레벨을 가지는 제5 신호(EM2)에 응답하여 턴-온되어 제1 트랜지스터(T1)의 상기 제1 단자를 제1 전원 전압 라인(ELVDDL)에 연결하고, 데이터 기입 구간(WP)에서 상기 인액티브 레벨을 가지는 제5 신호(EM2)에 응답하여 턴-오프되어 제1 트랜지스터(T1)의 상기 제1 단자를 제1 전원 전압 라인(ELVDDL)으로부터 분리하고, 전류 특성 보상 구간(CCP)에서 상기 액티브 레벨을 가지는 제5 신호(EM2)에 응답하여 턴-온되어 제1 트랜지스터(T1)의 상기 제1 단자를 제1 전원 전압 라인(ELVDDL)에 연결하고, 발광 구간(EP)에서 상기 액티브 레벨을 가지는 제5 신호(EM2)에 응답하여 턴-온되어 제1 트랜지스터(T1)의 상기 제1 단자를 제1 전원 전압 라인(ELVDDL)에 연결할 수 있다.
일 실시예에서, 도 17에 도시된 바와 같이, 데이터 기입 구간(WP)과 전류 특성 보상 구간(CCP)이 서로 분리되고, 전류 특성 보상 구간(CCP)의 시간 길이가 용이하게 조절될 수 있다. 제5 신호(EM2)가 데이터 기입 구간(WP)에서 상기 인액티브 레벨을 가지고, 전류 특성 보상 구간(CCP)에서 상기 액티브 레벨을 가지므로, 제7 트랜지스터(T7)는 데이터 기입 구간(WP)에서 턴-온되지 않고, 전류 특성 보상 구간(CCP)에서 턴-온될 수 있다. 이에 따라, 데이터 기입 구간(WP)에서 제1 트랜지스터(T1)의 제1 단자에 제1 전원 전압(ELVDD)이 제공되지 않고, 전류 특성 보상 구간(CCP)에서 제1 트랜지스터(T1)의 제1 단자에 제1 전원 전압(ELVDD)이 제공되므로, 데이터 기입 구간(WP)에서 제1 트랜지스터(T1)가 턴-온되지 않고, 전류 특성 보상 구간(CCP)에서 제1 트랜지스터(T1)가 턴-온되어 전류 특성 변경 보상 동작을 수행할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 화소(500)는 제1 커패시터(Cst), 제2 커패시터(Chold), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제7 트랜지스터(T7) 및 발광 소자(EL)를 포함할 수 있다. 도 18의 화소(500)는, 화소(500)가 애노드 초기화 트랜지스터인 제6 트랜지스터(T6)를 가지지 않는 것을 제외하고, 도 16의 화소(400)와 유사한 구조 및 유사한 동작을 가질 수 있다. 화소(400)가 제6 트랜지스터(T6)를 가지지 않더라도, 초기화 구간의 시작 시점에서 제4 신호(EM)가 하이 레벨로부터 로우 레벨로 감소되면, 발광 소자(EL)의 애노드와 제4 신호 라인(EML) 사이의 기생 커패시터(Cpara)에 의해 발광 소자(EL)의 애노드의 전압 또한 감소될 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 19를 참조하면, 본 발명의 또 다른 실시예에 따른 화소(600)는 제1 커패시터(Cst), 제2 커패시터(Chold), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6'), 제7 트랜지스터(T7) 및 발광 소자(EL)를 포함할 수 있다. 도 19의 화소(600)는, 제6 트랜지스터(T6')가 제3 신호(GI)를 대신하여 제2 신호(GR)를 수신하는 것을 제외하고, 도 16의 화소(400)와 유사한 구조 및 유사한 동작을 가질 수 있다. 제6 트랜지스터(T6')는 초기화 구간 및 문턱 전압 보상 구간 동안 액티브 레벨을 가지는 제2 신호(GR)에 응답하여 턴-온되어, 발광 소자(EL)의 애노드를 충분히 초기화할 수 있다.
도 20은 본 발명의 실시예들에 따른 화소를 포함하는 표시 장치를 나타내는 블록도이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 표시 장치(700)는 표시 패널(710), 데이터 드라이버(720), 스캔 드라이버(730), 발광 드라이버(740) 및 컨트롤러(750)를 포함할 수 있다.
표시 패널(710)은 복수의 화소들(PX)을 포함할 수 있다. 실시예에 따라, 표시 패널(710)의 각 화소(PX)는 도 1의 화소(50), 도 2의 화소(200), 도 13의 화소(150), 도 14의 화소(200), 도 15의 화소(300), 도 16의 화소(400), 도 17의 화소(500), 도 18의 화소(600), 또는 이들과 유사한 구조를 가진 화소일 수 있다. 각 화소(PX)에서, 제5 트랜지스터는 제4 신호(예를 들어, 발광 신호)에 응답하여 제2 노드(예를 들어, 소스 노드)를 발광 소자의 애노드에 선택적으로 연결할 수 있다. 이에 따라, 제1 트랜지스터(예를 들어, 구동 트랜지스터)의 게이트-소스 전압이 상기 발광 소자의 기생 커패시터에 의해 영향을 받지 않을 수 있고, 상기 화소가 원하는 휘도로 발광할 수 있다. 또한, 상기 제1 트랜지스터는 전류 특성 보상 구간에서 턴-온되고, 상기 제2 노드의 전압이 상기 제1 트랜지스터의 전류 특성의 변경을 보상하도록 변경되고, 상기 화소가 원하는 휘도로 발광할 수 있다.
데이터 드라이버(720)는 컨트롤러(750)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 복수의 화소들(PX)에 데이터 전압들(VDAT)을 제공할 수 있다. 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 데이터 드라이버(720) 및 컨트롤러(750)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(720) 및 컨트롤러(750)는 별개의 집적 회로들로 구현될 수 있다.
스캔 드라이버(730)는 컨트롤러(750)로부터 수신된 스캔 제어 신호(SCTRL)에 기초하여 복수의 화소들(PX)에 제1 신호들(GW), 제2 신호들(GR) 및 제3 신호들(GI)을 제공할 수 있다. 스캔 제어 신호(SCTRL)는 스캔 시작 신호 및 스캔 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 스캔 드라이버(730)는 표시 패널(710)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(730)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
발광 드라이버(740)는 컨트롤러(750)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 복수의 화소들(PX)에 제4 신호들(EM) 및/또는 제5 신호들(EM2)을 제공할 수 있다. 발광 제어 신호(EMCTRL)는 발광 시작 신호 및 발광 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 발광 드라이버(740)는 표시 패널(710)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 발광 드라이버(740)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))(750)는 외부의 호스트 프로세서(예를 들어, 그래픽 처리부(Graphics Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 또는 그래픽 카드(Graphics Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(750)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 스캔 제어 신호(SCTRL) 및 발광 제어 신호(EMCTRL)를 생성하고, 데이터 드라이버(720)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(720)를 제어하고, 스캔 드라이버(730)에 스캔 제어 신호(SCTRL)를 제공하여 스캔 드라이버(730)를 제어하고, 발광 드라이버(740)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(740)를 제어할 수 있다.
도 21은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 21을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)의 각 화소에서, 제5 트랜지스터는 제4 신호(예를 들어, 발광 신호)에 응답하여 제2 노드(예를 들어, 소스 노드)를 발광 소자의 애노드에 선택적으로 연결할 수 있다. 이에 따라, 제1 트랜지스터(예를 들어, 구동 트랜지스터)의 게이트-소스 전압이 상기 발광 소자의 기생 커패시터에 의해 영향을 받지 않을 수 있고, 상기 화소가 원하는 휘도로 발광할 수 있다. 또한, 상기 제1 트랜지스터는 전류 특성 보상 구간에서 턴-온되고, 상기 제2 노드의 전압이 상기 제1 트랜지스터의 전류 특성의 변경을 보상하도록 변경되고, 상기 화소가 원하는 휘도로 발광할 수 있다.
실시예에 따라, 전자 기기(1100)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
50, 100, 150, 200, 300, 400, 500, 600, PX: 화소
T1, T2, T3, T4, T5, T6, T7: 제1, 제2, 제3, 제4, 제5, 제6 및 제7 트랜지스터
Cst: 제1 커패시터
Chold: 제2 커패시터
EL: 발광 소자
GW: 제1 신호
GR: 제2 신호
GI: 제3 신호
EM: 제4 신호
EM2: 제5 신호
700: 표시 장치
710: 표시 패널
720: 데이터 드라이버
730: 스캔 드라이버
740: 발광 드라이버
750: 컨트롤러

Claims (31)

  1. 제1 노드에 연결된 게이트, 제1 전원 전압 라인에 연결된 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터;
    제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    제2 신호를 수신하는 게이트, 기준 전압을 수신하는 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
    제3 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터;
    애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자; 및
    제4 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함하는 표시 장치의 화소.
  2. 제1 항에 있어서, 상기 제3 트랜지스터가 턴-온되고 상기 제4 트랜지스터가 턴-오프되는 구간 동안, 상기 제5 트랜지스터가 턴-오프되는 것을 특징으로 하는 표시 장치의 화소.
  3. 제2 항에 있어서, 상기 제3 트랜지스터가 턴-온되고 상기 제4 트랜지스터가 턴-오프되는 구간 동안, 상기 제3 트랜지스터는 상기 제1 노드에 상기 기준 전압을 전송하고, 상기 제1 트랜지스터는 상기 제2 노드의 전압을 상기 기준 전압으로부터 상기 제1 트랜지스터의 문턱 전압이 감산된 전압으로 변경하는 것을 특징으로 하는 표시 장치의 화소.
  4. 제1 항에 있어서, 상기 제2 트랜지스터가 턴-온되는 구간 동안, 상기 제5 트랜지스터는 턴-오프되는 것을 특징으로 하는 표시 장치의 화소.
  5. 제4 항에 있어서, 상기 제2 트랜지스터가 턴-온되는 구간 동안, 상기 제1 트랜지스터의 상기 게이트는 상기 데이터 전압을 수신하고, 상기 제1 트랜지스터의 상기 제1 단자는 상기 제1 전원 전압 라인의 전원 전압을 수신하는 것을 특징으로 하는 표시 장치의 화소.
  6. 제1 항에 있어서, 상기 제2 트랜지스터가 턴-온되는 구간 동안, 상기 제1 트랜지스터는 턴-온되는 것을 특징으로 하는 표시 장치의 화소.
  7. 제1 항에 있어서, 상기 제1 트랜지스터의 전류 특성이 변경된 경우, 상기 제2 노드의 전압이 상기 제1 트랜지스터의 전류에 의해 상기 전류 특성의 변경을 보상하도록 변경되는 것을 특징으로 하는 표시 장치의 화소.
  8. 제1 항에 있어서, 상기 제2 노드와 데이터 라인 사이의 제2 기생 커패시터가 상기 애노드와 상기 데이터 라인 사이의 제1 기생 커패시터의 커패시턴스보다 작은 커패시턴스를 가지도록, 상기 제1 트랜지스터의 상기 제2 단자의 전극이 상기 데이터 라인과 중첩되지 않는 것을 특징으로 하는 표시 장치의 화소.
  9. 제1 항에 있어서,
    상기 제2 트랜지스터는 상기 제1 신호에 응답하여 상기 제1 노드에 상기 데이터 라인의 데이터 전압을 전송하고,
    상기 제3 트랜지스터는 상기 제2 신호에 응답하여 상기 제1 노드에 상기 기준 전압을 전송하고,
    상기 제4 트랜지스터는 상기 제3 신호에 응답하여 상기 제2 노드에 상기 초기화 전압을 전송하고,
    상기 제5 트랜지스터는 상기 제4 신호에 응답하여 상기 제2 노드를 상기 애노드에 선택적으로 연결하는 것을 특징으로 하는 표시 장치의 화소.
  10. 제1 항에 있어서, 상기 제1 내지 제5 트랜지스터들 중 적어도 하나는 NMOS 트랜지스터로 구현된 것을 특징으로 하는 표시 장치의 화소.
  11. 제1 항에 있어서, 상기 화소에 대한 각 프레임 구간은,
    상기 제1 노드 및 상기 제2 노드가 초기화되는 초기화 구간;
    상기 제1 커패시터에 상기 제1 트랜지스터의 문턱 전압이 저장되는 문턱 전압 보상 구간;
    상기 제1 노드에 상기 데이터 전압이 전송되는 데이터 기입 구간;
    상기 제1 트랜지스터의 전류 특성의 변경이 보상되는 전류 특성 보상 구간; 및
    상기 발광 소자가 발광하는 발광 구간을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  12. 제11 항에 있어서, 상기 초기화 구간에서,
    상기 제2 신호 및 상기 제3 신호는 액티브 레벨을 가지고, 상기 제1 신호 및 상기 제4 신호는 인액티브 레벨을 가지며,
    상기 제3 트랜지스터는 상기 액티브 레벨을 가지는 상기 제2 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고,
    상기 제4 트랜지스터는 상기 액티브 레벨을 가지는 상기 제3 신호에 응답하여 턴-온되어 상기 제2 노드에 상기 초기화 전압을 인가하고,
    상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리하는 것을 특징으로 하는 표시 장치의 화소.
  13. 제11 항에 있어서, 상기 문턱 전압 보상 구간에서,
    상기 제2 신호는 액티브 레벨을 가지고, 상기 제1 신호, 상기 제3 신호 및 상기 제4 신호는 인액티브 레벨을 가지며,
    상기 제3 트랜지스터는 상기 액티브 레벨을 가지는 상기 제2 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 기준 전압을 인가하고,
    상기 제1 트랜지스터는 상기 제2 노드의 전압을 상기 제1 노드에서의 상기 기준 전압에 근접하게 변경하는 소스 팔로워로서 동작하고,
    상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리하는 것을 특징으로 하는 표시 장치의 화소.
  14. 제11 항에 있어서, 상기 데이터 기입 구간에서,
    상기 제1 신호는 액티브 레벨을 가지고, 상기 제2 신호, 상기 제3 신호 및 상기 제4 신호는 인액티브 레벨을 가지며,
    상기 제2 트랜지스터는 상기 액티브 레벨을 가지는 상기 제1 신호에 응답하여 턴-온되어 상기 제1 노드에 상기 데이터 전압을 인가하고,
    상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리하는 것을 특징으로 하는 표시 장치의 화소.
  15. 제11 항에 있어서, 상기 전류 특성 보상 구간에서,
    상기 제2 신호, 상기 제3 신호 및 상기 제4 신호는 인액티브 레벨을 가지고,
    상기 제1 트랜지스터의 상기 제1 단자는 상기 제1 전원 전압 라인의 전원 전압을 수신하고, 상기 제1 트랜지스터는 턴-온되어 상기 제2 노드에 전류를 인가하고,
    상기 제5 트랜지스터는 상기 인액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-오프되어 상기 제2 노드를 상기 애노드로부터 분리하는 것을 특징으로 하는 표시 장치의 화소.
  16. 제11 항에 있어서, 상기 데이터 기입 구간은 상기 전류 특성 보상 구간과 중첩되는 것을 특징으로 하는 표시 장치의 화소.
  17. 제11 항에 있어서, 상기 데이터 기입 구간은 상기 전류 특성 보상 구간으로부터 분리되는 것을 특징으로 하는 표시 장치의 화소.
  18. 제11 항에 있어서, 상기 발광 구간에서,
    상기 제4 신호는 액티브 레벨을 가지고, 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호는 인액티브 레벨을 가지며,
    상기 제5 트랜지스터는 상기 액티브 레벨을 가지는 상기 제4 신호에 응답하여 턴-온되어 상기 제2 노드를 상기 애노드에 연결하고,
    상기 발광 소자는 발광하는 것을 특징으로 하는 표시 장치의 화소.
  19. 제1 항에 있어서,
    상기 제1 전원 전압 라인과 상기 제2 노드 사이에 연결된 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  20. 제1 항에 있어서,
    상기 제3 신호에 응답하여 상기 애노드에 상기 초기화 전압을 전송하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  21. 제1 항에 있어서,
    상기 제3 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  22. 제1 항에 있어서,
    상기 제2 신호에 응답하여 상기 애노드에 상기 초기화 전압을 전송하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  23. 제1 항에 있어서,
    상기 제2 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  24. 제1 항에 있어서,
    상기 제1 전원 전압 라인과 상기 제1 트랜지스터의 상기 제1 단자 사이에 배치되는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  25. 제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터;
    제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    제2 신호를 수신하는 게이트, 기준 전압을 수신하는 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
    제3 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터;
    애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자;
    제4 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터; 및
    제5 신호를 수신하는 게이트, 상기 제1 전원 전압 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제7 트랜지스터를 포함하는 표시 장치의 화소.
  26. 제25 항에 있어서,
    상기 제1 전원 전압 라인과 상기 제2 노드 사이에 연결된 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  27. 제25 항에 있어서,
    상기 제7 트랜지스터는 제5 신호에 응답하여 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 선택적으로 연결하는 것을 특징으로 하는 표시 장치의 화소.
  28. 제25 항에 있어서, 상기 제7 트랜지스터는,
    초기화 구간에서 인액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-오프되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인으로부터 분리하고,
    문턱 전압 보상 구간에서 액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 연결하고,
    데이터 기입 구간에서 상기 인액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-오프되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인으로부터 분리하고,
    전류 특성 보상 구간에서 상기 액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 연결하고,
    발광 구간에서 상기 액티브 레벨을 가지는 상기 제5 신호에 응답하여 턴-온되어 상기 제1 트랜지스터의 상기 제1 단자를 상기 제1 전원 전압 라인에 연결하는 것을 특징으로 하는 표시 장치의 화소.
  29. 제25 항에 있어서,
    상기 제3 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  30. 제25 항에 있어서,
    상기 제2 신호를 수신하는 게이트, 상기 애노드에 연결된 제1 단자, 및 상기 초기화 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  31. 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 화소들 각각에 데이터 전압을 제공하는 데이터 드라이버;
    상기 복수의 화소들 각각에 제1 신호, 제2 신호 및 제3 신호를 제공하는 스캔 드라이버;
    상기 복수의 화소들 각각에 제4 신호를 제공하는 발광 드라이버; 및
    상기 데이터 드라이버, 상기 스캔 드라이버 및 상기 발광 드라이버를 제어하는 컨트롤러를 포함하고,
    상기 복수의 화소들 각각은,
    제1 노드에 연결된 게이트, 제1 전원 전압 라인에 연결된 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 커패시터;
    상기 제1 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
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    애노드, 및 제2 전원 전압 라인에 연결된 캐소드를 포함하는 발광 소자; 및
    상기 제4 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 상기 애노드에 연결된 제2 단자를 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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