KR20240116610A - 표시 장치의 화소, 및 표시 장치 - Google Patents

표시 장치의 화소, 및 표시 장치 Download PDF

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Abstract

표시 장치의 화소는 제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 제1 노드와 제2 노드 사이에 연결된 제1 저장 커패시터, 제1 노드와 제2 노드 사이에 연결된 제2 저장 커패시터, 제1 전원 전압의 라인과 제2 노드 사이에 연결된 홀딩 커패시터, 제1 노드에 연결된 게이트, 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 제1 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터, 초기화 신호를 수신하는 게이트, 제2 노드에 연결된 제1 단자, 및 초기화 전압의 라인에 연결된 제2 단자를 포함하는 제5 트랜지스터, 발광 신호를 수신하는 게이트, 제1 전원 전압의 라인에 연결된 제1 단자, 및 제1 트랜지스터의 제1 단자에 연결된 제2 단자를 포함하는 제6 트랜지스터, 및 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자를 포함한다.

Description

표시 장치의 화소, 및 표시 장치{PIXEL OF A DISPLAY DEVICE, AND DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치의 화소, 및 상기 화소를 포함하는 표시 장치에 관한 것이다.
표시 장치의 화소는 저장 커패시터, 스캔 신호(또는 기입 신호)에 응답하여 상기 저장 커패시터에 데이터 전압을 전송하는 스캔 트랜지스터, 상기 저장 커패시터에 저장된 상기 데이터 전압에 기초하여 발광 전류를 생성하는 구동 트랜지스터, 상기 발광 전류에 기초하여 발광하는 발광 소자를 포함할 수 있다.
한편, 상기 스캔 신호가 온 레벨로부터 오프 레벨로 변경되는 상기 스캔 신호의 에지(예를 들어, 하강 에지)에서, 상기 스캔 신호의 라인과 상기 구동 트랜지스터의 게이트 노드 사이의 기생 커패시터에 의해, 상기 구동 트랜지스터의 상기 게이트 노드의 전압이 킥백 전압만큼 변경(예를 들어, 감소)되는 킥백 현상이 발생될 수 있다. 또한, 이러한 킥백 현상에 의해, 표시 패널의 중앙부와 주변부 사이의 휘도 편차가 발생될 수 있다.
본 발명의 일 목적은 향상된 화질을 가지는 표시 장치의 화소를 제공하는 것이다.
본 발명의 다른 목적은 향상된 화질을 가지는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 화소는 제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 저장 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제2 저장 커패시터, 제1 전원 전압의 라인과 상기 제2 노드 사이에 연결된 홀딩 커패시터, 상기 제1 노드에 연결된 게이트, 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터, 초기화 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압의 라인에 연결된 제2 단자를 포함하는 제5 트랜지스터, 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제6 트랜지스터, 및 상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자를 포함한다.
일 실시예에서, 상기 제1 저장 커패시터는 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고, 상기 제2 저장 커패시터는 상기 제1 노드에 연결되고, 상기 제1 전극과 다른 제3 전극, 및 상기 제2 노드에 연결되고, 상기 제2 전극과 다른 제4 전극을 포함할 수 있다.
일 실시예에서, 상기 제1 트랜지스터는, 상기 제2 노드에 연결된 하부 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 기입 신호를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소는 상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제2 트랜지스터의 상기 제1 단자는 상기 제6 트랜지스터의 상기 제2 단자에 연결될 수 있다.
일 실시예에서, 상기 제2 트랜지스터는, 상기 제2 노드에 연결된 하부 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제6 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다.
일 실시예에서, 상기 제1 내지 제6 트랜지스터들은 산화물 트랜지스터들로 구현될 수 있다.
일 실시예에서, 상기 표시 장치의 프레임 구간은, 상기 리셋 신호 및 상기 초기화 신호가 온 레벨을 가지고, 상기 발광 신호 및 상기 기입 신호가 오프 레벨을 가지는 제1 구간, 상기 발광 신호 및 상기 리셋 신호가 상기 온 레벨을 가지고, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제2 구간, 상기 기입 신호가 상기 온 레벨을 가지고, 상기 발광 신호, 상기 리셋 신호 및 상기 초기화 신호가 상기 오프 레벨을 가지는 제3 구간, 및 상기 발광 신호가 상기 온 레벨을 가지고, 상기 리셋 신호, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제4 구간을 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 화소들을 포함하는 표시 패널, 상기 화소들 각각에 데이터 전압을 제공하는 데이터 드라이버, 상기 화소들 각각에 기입 신호, 리셋 신호 및 초기화 신호를 제공하는 스캔 드라이버, 상기 화소들 각각에 발광 신호를 제공하는 발광 드라이버, 및 상기 데이터 드라이버, 상기 스캔 드라이버 및 상기 발광 드라이버를 제어하는 컨트롤러를 포함한다. 상기 화소들 각각은, 제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 저장 커패시터, 상기 제1 노드와 상기 제2 노드 사이에 연결된 제2 저장 커패시터, 제1 전원 전압의 라인과 상기 제2 노드 사이에 연결된 홀딩 커패시터, 상기 제1 노드에 연결된 게이트, 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터, 상기 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터, 상기 리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터, 상기 초기화 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압의 라인에 연결된 제2 단자를 포함하는 제5 트랜지스터, 상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제6 트랜지스터, 및 상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자를 포함한다.
일 실시예에서, 상기 제1 저장 커패시터는 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고, 상기 제2 저장 커패시터는 상기 제1 노드에 연결되고, 상기 제1 전극과 다른 제3 전극, 및 상기 제2 노드에 연결되고, 상기 제2 전극과 다른 제4 전극을 포함할 수 있다.
일 실시예에서, 상기 제1 트랜지스터는, 상기 제2 노드에 연결된 하부 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 화소들 각각은, 상기 기입 신호를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 화소들 각각은, 상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 제2 트랜지스터의 상기 제1 단자는 상기 제6 트랜지스터의 상기 제2 단자에 연결될 수 있다.
일 실시예에서, 상기 제2 트랜지스터는, 상기 제2 노드에 연결된 하부 게이트를 더 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제6 트랜지스터들은 NMOS 트랜지스터들로 구현될 수 있다.
일 실시예에서, 상기 제1 내지 제6 트랜지스터들은 산화물 트랜지스터들로 구현될 수 있다.
일 실시예에서, 상기 표시 장치의 프레임 구간은, 상기 리셋 신호 및 상기 초기화 신호가 온 레벨을 가지고, 상기 발광 신호 및 상기 기입 신호가 오프 레벨을 가지는 제1 구간, 상기 발광 신호 및 상기 리셋 신호가 상기 온 레벨을 가지고, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제2 구간, 상기 기입 신호가 상기 온 레벨을 가지고, 상기 발광 신호, 상기 리셋 신호 및 상기 초기화 신호가 상기 오프 레벨을 가지는 제3 구간, 및 상기 발광 신호가 상기 온 레벨을 가지고, 상기 리셋 신호, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제4 구간을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 화소는, 제1 노드(예를 들어, 게이트 노드)와 제2 노드(예를 들어, 소스 노드) 사이에 병렬 연결된 제1 및 제2 저장 커패시터들, 및 상기 제1 노드에 게이트가 연결된 제2 트랜지스터를 포함할 수 있다. 본 발명의 실시예들에 따른 상기 화소 및 상기 표시 장치에서는, 킥백 현상이 감소되고, 문턱 전압 편차에 의한 휘도 편차가 감소될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 화소의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3은 제1 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 4는 제2 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 5는 제3 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 6은 제4 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 7은 문턱 전압 편차에 따른 휘도 편차의 예들을 나타내는 도면이다.
도 8은 본 발명의 다른 실시예들에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 화소(100)는 제1 트랜지스터(T1), 제1 저장 커패시터(CST1), 제2 저장 커패시터(CST2), 홀딩 커패시터(CHOLD), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 발광 소자(EL)를 포함할 수 있다. 일 실시예에서, 화소(100)는 제7 트랜지스터(T7) 및/또는 제8 트랜지스터(T8)를 더 포함할 수 있다.
제1 트랜지스터(T1)는 데이터 전압에 기초하여 구동 전류를 생성할 수 있다. 제1 트랜지스터(T1)는 상기 구동 전류를 생성하기 위한 구동 트랜지스터로 불릴 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트, 제6 트랜지스터(T6)에 연결된 제1 단자, 및 제2 노드(N2)에 연결된 제2 단자를 포함할 수 있다. 여기서, 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트에 연결된 게이트 노드이고, 제2 노드(N2)는 제1 트랜지스터(T1)의 소스에 연결된 소스 노드일 수 있다.
일 실시예에서, 제1 노드(N1)에 연결된 상기 게이트는 제1 트랜지스터(T1)의 액티브 층의 상부에 위치하는 상부 게이트이고, 제1 트랜지스터(T1)는 상기 액티브 층의 하부에 위치하는 하부 게이트(BML)를 더 포함할 수 있다. 즉, 제1 트랜지스터(T1)는 상기 상부 게이트 및 하부 게이트(BML)를 포함하는 더블 게이트 구조를 가질 수 있다. 일 실시예에서, 제1 트랜지스터(T1)의 하부 게이트(BML)는 하부 금속층(Bottom Metal Layer)으로 불릴 수 있다. 한편, 제1 트랜지스터(T1)의 하부 게이트(BML)가 제2 노드(N2)에 연결되고, 홀딩 커패시터(CHOLD)에 의해 하부 게이트(BML)가 일정한 전압으로 유지됨으로써, 제1 트랜지스터(T1)의 구동 특성이 향상될 수 있다.
제1 및 제2 저장 커패시터들(CST1, CST2)은 데이터 라인(DL)으로부터 제3 트랜지스터(T3)를 통하여 전송된 상기 데이터 전압을 저장할 수 있다. 제1 및 제2 저장 커패시터들(CST1, CST2)은 제1 노드(N1)와 제2 노드(N2) 사이에 병렬로 연결될 수 있다. 일 실시예에서, 제1 저장 커패시터(CST1)는 제1 노드(N1)에 연결된 제1 전극(E1), 및 제2 노드(N2)에 연결된 제2 전극(E2)을 포함하고, 제2 저장 커패시터(CST2)는 제1 노드(N1)에 연결되고, 제1 전극(E1)과 다른 제3 전극(E3), 및 제2 노드(N2)에 연결되고, 제2 전극(E2)과 다른 제4 전극(E4)을 포함할 수 있다. 또한, 일 실시예에서, 제1 전극(E1) 및 제3 전극(E3)은 동일한 제1 노드(N1)에 연결되나, 서로 이격되고, 또한 제2 전극(E2) 및 제4 전극(E4)은 동일한 제2 노드(N2)에 연결되나, 서로 이격될 수 있다. 한편, 화소(PX)가 서로 이격된 제1 및 제2 저장 커패시터들(CST1, CST2)을 포함하는 경우, 화소(PX)가 하나의 저장 커패시터를 포함하는 경우보다, 기입 신호(GW)의 에지(예를 들어, 하강 에지)에서의 킥백 현상이 감소되고, 제1 트랜지스터(T1)의 문턱 전압 보상 동작이 보다 효율적으로 수행될 수 있다.
홀딩 커패시터(CHOLD)는 제2 노드(N2)의 전압을 유지하기 위한 커패시터일 수 있다. 홀딩 커패시터(CHOLD)는 제1 전원 전압(ELVDD)(예를 들어, 고 전원 전압)의 라인과 제2 노드(N2) 사이에 연결될 수 있다. 예를 들어, 홀딩 커패시터(CHOLD)는 제1 전원 전압(ELVDD)의 라인과 제6 트랜지스터(T6) 사이에 연결될 수 있다. 일 실시예에서, 홀딩 커패시터(CHOLD)는 제1 전원 전압(ELVDD)의 라인에 연결된 제5 전극, 및 제2 노드(N2)에 연결된 제6 전극을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1), 즉 상기 구동 트랜지스터에 대한 보조적인 역할을 하는 보조 트랜지스터 또는 보조 구동 트랜지스터일 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제1 노드(N1)에 연결된 게이트, 제7 및 제8 트랜지스터들(T7, T8)에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
제3 트랜지스터(T3)는 기입 신호(GW)에 응답하여 제1 노드(N1)에 데이터 라인(DL)의 상기 데이터 전압을 인가할 수 있다. 제3 트랜지스터(T3)는 상기 데이터 전압을 전송하기 위한 스캔 트랜지스터로 불릴 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 기입 신호(GW)를 수신하는 게이트, 데이터 라인(DL)에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
제4 트랜지스터(T4)는 리셋 신호(GR)에 응답하여 제1 노드(N1)에 기준 전압(VREF)을 인가할 수 있다. 제4 트랜지스터(T4)는 제1 노드(N1)에 기준 전압(VREF)을 인가하기 위한 리셋 트랜지스터로 불릴 수 있다. 일 실시예에서, 제4 트랜지스터(T4)는 리셋 신호(GR)를 수신하는 게이트, 기준 전압(VREF)의 라인에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다.
제5 트랜지스터(T5)는 초기화 신호(GI)에 응답하여 제2 노드(N2)에 초기화 전압(VINT)을 인가할 수 있다. 제5 트랜지스터(T5)는 제2 노드(N2)를 초기화하기 위한 초기화 트랜지스터로 불릴 수 있다. 일 실시예에서, 제5 트랜지스터(T5)는 초기화 신호(GI)를 수신하는 게이트, 제2 노드(N2)에 연결된 제1 단자, 및 초기화 전압(VINT)의 라인에 연결된 제2 단자를 포함할 수 있다.
제6 트랜지스터(T6)는 발광 신호(EM)에 응답하여 제1 전원 전압(ELVDD)의 라인을 제1 트랜지스터(T1)의 상기 제1 단자에 선택적으로 연결할 수 있다. 제6 트랜지스터(T6)는 제1 전원 전압(ELVDD)의 라인으로부터 제2 전원 전압(ELVSS)(예를 들어, 저 전원 전압)의 라인으로의 상기 구동 전류의 경로를 형성하기 위한 발광 트랜지스터로 불릴 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 발광 신호(EM)를 수신하는 게이트, 제1 전원 전압(ELVDD)의 라인에 연결된 제1 단자, 및 제1 트랜지스터(T1)의 상기 제1 단자에 연결된 제2 단자를 포함할 수 있다.
제7 트랜지스터(T7)는 기입 신호(GW)에 응답하여 제2 트랜지스터(T2)를 다이오드-연결시킬 수 있다. 제7 트랜지스터(T7)는 제2 트랜지스터(T2)에 대한 보상 동작을 수행하기 위한 보상 트랜지스터로 불릴 수 있다. 일 실시예에서, 제7 트랜지스터(T7)는 기입 신호(GW)를 수신하는 게이트, 제1 노드(N1)에 연결된 제1 단자, 및 제2 트랜지스터(T2)의 상기 제1 단자에 연결된 제2 단자를 포함할 수 있다.
제8 트랜지스터(T8)는 발광 신호(EM)에 응답하여 제1 전원 전압(ELVDD)의 라인을 제2 트랜지스터(T2)의 상기 제1 단자에 선택적으로 연결할 수 있다. 제8 트랜지스터(T8) 또한 상기 발광 트랜지스터로 불릴 수 있다. 일 실시예에서, 제8 트랜지스터(T8)는 발광 신호(EM)를 수신하는 게이트, 제1 전원 전압(ELVDD)의 라인에 연결된 제1 단자, 및 제2 트랜지스터(T2)의 상기 제1 단자에 연결된 제2 단자를 포함할 수 있다.
발광 소자(EL)는 제1 트랜지스터(T1)에 의해 생성된 상기 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 발광 소자(EL)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED)일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 발광 소자(EL)는 임의의 적합한 발광 다이오드일 수 있다. 예를 들어, 발광 소자(EL)는 나노 발광 다이오드(Nano light Emitting Diode; NED), 퀀텀 닷(Quantum Dot; QD) 발광 다이오드, 마이크로 발광 다이오드, 무기 발광 다이오드, 또는 다른 임의의 적합한 발광 소자일 수 있다. 일 실시예에서, 발광 소자(EL)는 제2 노드(N2)에 연결된 애노드, 및 제2 전원 전압(ELVSS)의 라인에 연결된 캐소드를 포함할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 제1 내지 제8 트랜지스터들(T1 내지 T8)은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 제1 내지 제8 트랜지스터들(T1 내지 T8)의 일부 또는 전부가 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터들로 구현될 수 있다. 또한, 일 실시예에서, 제1 내지 제8 트랜지스터들(T1 내지 T8)은 비정질 실리콘 트랜지스터들에 비하여 높은 이동도(mobility)를 가지는 산화물 트랜지스터들로 구현될 수 있다. 화소(PX)가 상기 산화물 트랜지스터들만을 포함하는 경우, 화소(PX)는 전 산화물 화소(All Oxide Pixel)로 불릴 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치의 화소(100)는 제1 노드(N1)와 제2 노드(N2) 사이에 병렬 연결된 제1 및 제2 저장 커패시터들(CST1, CST2), 및 제1 노드(N1)에 상기 게이트가 연결된 제2 트랜지스터(T2)를 포함할 수 있다. 제1 및 제2 저장 커패시터들(CST1, CST2), 및 제2 트랜지스터(T2)에 의해, 기입 신호(GW)의 라인과 제1 노드(N1) 사이의 기생 커패시터에 의한 킥백 현상이 감소되고, 문턱 전압 편차에 의한 휘도 편차가 감소될 수 있다.
도 2는 본 발명의 실시예들에 따른 화소의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 3은 제1 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 4는 제2 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 5는 제3 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이고, 도 6은 제4 구간에서의 화소의 동작의 일 예를 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, 화소(PX)를 포함하는 표시 장치의 각 프레임 구간(FP)은 제1 구간(P1), 제2 구간(P2), 제3 구간(P3) 및 제4 구간(P4)을 포함할 수 있다.
제1 구간(P1)에서, 제1 노드(N1) 및 제2 노드(N2)가 초기화될 수 있다. 따라서, 제1 구간(P1)은 초기화 구간이라 불릴 수 있다. 도 2 및 도 3에 도시된 바와 같이, 제1 구간(P1)에서, 발광 신호(EM) 및 기입 신호(GW)는 오프 레벨(예를 들어, 로우 레벨)을 가지고, 리셋 신호(GR) 및 초기화 신호(GI)는 온 레벨(예를 들어, 하이 레벨)을 가질 수 있다. 제3 및 제7 트랜지스터들(T3, T7)은 상기 오프 레벨을 가지는 기입 신호(GW)에 응답하여 턴-오프되고, 제6 및 제8 트랜지스터들(T6, T8)은 상기 오프 레벨을 가지는 발광 신호(EM)에 응답하여 턴-오프될 수 있다. 제4 트랜지스터(T4)는 상기 온 레벨을 가지는 리셋 신호(GR)에 응답하여 턴-온되어 제1 노드(N1)에 기준 전압(VREF)을 인가하고, 제5 트랜지스터(T5)는 상기 온 레벨을 가지는 초기화 신호(GI)에 응답하여 턴-온되어 제2 노드(N2)에 초기화 전압(VINT)을 인가할 수 있다. 이에 따라, 제1 노드(N1)가 기준 전압(VREF)에 기초하여 초기화되고, 제2 노드(N2)가 초기화 전압(VINT)에 기초하여 초기화될 수 있다.
제2 구간(P2)에서, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 따라서, 제2 구간(P2)은 보상 구간이라 불릴 수 있다. 도 2 및 도 4에 도시된 바와 같이, 제2 구간(P2)에서, 초기화 신호(GI) 및 기입 신호(GW)는 상기 오프 레벨을 가지고, 발광 신호(EM) 및 리셋 신호(GR)는 상기 온 레벨을 가질 수 있다. 제3 및 제7 트랜지스터들(T3, T7)은 상기 오프 레벨을 가지는 기입 신호(GW)에 응답하여 턴-오프되고, 제5 트랜지스터(T5)는 상기 오프 레벨을 가지는 초기화 신호(GI)에 응답하여 턴-오프될 수 있다. 제4 트랜지스터(T4)는 상기 온 레벨을 가지는 리셋 신호(GR)에 응답하여 턴-온되어 제1 노드(N1)에 기준 전압(VREF)을 인가하고, 제6 및 제8 트랜지스터들(T6, T8)은 상기 온 레벨을 가지는 발광 신호(EM)에 응답하여 턴-온될 수 있다. 제1 노드(N1), 즉 제1 트랜지스터(T1)의 게이트에 기준 전압(VREF)이 인가되고, 제6 트랜지스터(T6)가 턴-온되면, 제1 트랜지스터(T1)는 온 조건(On Condition)을 가지고 턴-온될 수 있다. 또한, 제1 트랜지스터(T1)는 제2 노드(N2)의 전압이 기준 전압(VREF)으로부터 제1 트랜지스터(T1)의 문턱 전압이 감산된 전압이 될 때까지 턴-온될 수 있다. 이에 따라, 제2 구간(P2)에서, 제2 노드(N2)의 전압은 기준 전압(VREF)으로부터 제1 트랜지스터(T1)의 상기 문턱 전압이 감산된 전압으로 포화되고, 제1 및 제2 저장 커패시터들(CST1, CST2) 각각의 양단 사이에 제1 트랜지스터(T1)의 상기 문턱 전압이 저장될 수 있다.
제3 구간(P3)에서, 화소(100)에 데이터 라인(DL)의 데이터 전압이 기입되고, 그리고/또는 제2 트랜지스터(T2)에 대한 보상 동작이 수행될 수 있다. 따라서, 제3 구간(P3)은 기입 구간, 또는 기입 및 보상 구간으로 불릴 수 있다. 도 2 및 도 5에 도시된 바와 같이, 제3 구간(P3)에서, 데이터 기입 구간(WP)에서, 발광 신호(EM), 리셋 신호(GR) 및 초기화 신호(GI)는 상기 오프 레벨을 가지고, 기입 신호(GW)는 상기 온 레벨을 가질 수 있다. 제4 트랜지스터(T4)는 상기 오프 레벨을 가지는 리셋 신호(GR)에 응답하여 턴-오프되고, 제5 트랜지스터(T5)는 상기 오프 레벨을 가지는 초기화 신호(GI)에 응답하여 턴-오프되고, 제6 및 제8 트랜지스터들(T6, T8)은 상기 오프 레벨을 가지는 발광 신호(EM)에 응답하여 턴-오프될 수 있다. 제3 트랜지스터(T3)는 상기 온 레벨을 가지는 기입 신호(GW)에 응답하여 턴-온되어 제1 노드(N1)에 데이터 라인(DL)의 상기 데이터 전압을 인가할 수 있다. 따라서, 제1 및 제2 저장 커패시터들(CST1, CST2)은 제1 노드(N1)에서, 즉 제1 저장 커패시터(CST1)의 제1 전극 및 제2 저장 커패시터(CST2)의 제3 전극에서 상기 데이터 전압을 저장할 수 있다. 또한, 제7 트랜지스터(T7)는 상기 온 레벨을 가지는 기입 신호(GW)에 응답하여 턴-온되어 제2 트랜지스터(T2)를 다이오드-연결시킬 수 있다. 따라서, 제3 구간(P3)에서, 제2 트랜지스터(T2)에 대한 상기 보상 동작이 수행될 수 있다. 한편, 제3 구간(P3)의 종료 시점에서, 즉 기입 신호(GW)가 상기 온 레벨(예를 들어, 상기 하이 레벨)로부터 상기 오프 레벨(예를 들어, 상기 로우 레벨)로 변경되는 상기 스캔 신호의 에지(예를 들어, 하강 에지)에서, 기입 신호(GW)의 라인과 제1 노드(N1) 사이의 기생 커패시터에 의해, 제1 노드(N1)의 전압이 킥백 전압만큼 변경(예를 들어, 감소)되는 킥백 현상이 발생될 수 있다. 그러나, 본 발명의 실시예들에 따른 화소(PX)에서는, 제1 및 제2 저장 커패시터들(CST1, CST2) 및 제2 트랜지스터(T2)에 의해, 상기 킥백 전압이 감소될 수 있다.
제4 구간(P4)에서, 발광 소자(EL)가 발광할 수 있다. 따라서, 제4 구간(P4)은 발광 구간으로 불릴 수 있다. 도 2 및 도 6에 도시된 바와 같이, 제4 구간(P4)에서, 리셋 신호(GR), 초기화 신호(GI) 및 기입 신호(GW)는 상기 오프 레벨을 가지고, 발광 신호(EM)는 상기 온 레벨을 가질 수 있다. 제4 트랜지스터(T4)는 상기 오프 레벨을 가지는 리셋 신호(GR)에 응답하여 턴-오프되고, 제5 트랜지스터(T5)는 상기 오프 레벨을 가지는 초기화 신호(GI)에 응답하여 턴-오프되고, 제3 및 제7 트랜지스터들(T3, T7)은 상기 오프 레벨을 가지는 기입 신호(GW)에 응답하여 턴-오프될 수 있다. 제1 트랜지스터(T1)는 제1 및 제2 저장 커패시터들(CST1, CST2)에 저장된 전압에 기초하여 구동 전류를 생성하고, 제6 트랜지스터(T6)는 상기 온 레벨을 가지는 발광 신호(EM)에 응답하여 턴-온되어 제1 전원 전압(ELVDD)의 라인으로부터 제2 전원 전압(ELVSS)의 라인으로의 상기 구동 전류의 경로를 형성할 수 있다. 따라서, 발광 소자(EL)는 제1 트랜지스터(T1)에 의해 생성된 상기 구동 전류에 기초하여 발광할 수 있다. 한편, 제6 트랜지스터(T6)는 상기 온 레벨을 가지는 발광 신호(EM)에 응답하여 턴-온되어 제2 트랜지스터(T2)에 제1 전원 전압(ELVDD)을 인가할 수 있다. 제1 전원 전압(ELVDD)을 수신하는 제2 트랜지스터(T2)는 (예를 들어, 누설 전류 등으로) 상기 킥백 현상에 의해 변경(예를 들어, 감소)된 제1 노드(N1)의 전압을 보상할 수 있다.
도 7은 하나의 저장 커패시터만을 포함하고, 제2 트랜지스터(T2)를 포함하지 않는 화소의 문턱 전압 변경에 따른 휘도 변경(210), 및 본 발명의 실시예들에 따른 화소(100)의 문턱 전압 변경에 따른 휘도 변경(230)을 나타낸다. 도 7에 도시된 바와 같이, 화소가 하나의 저장 커패시터만을 포함하고, 제2 트랜지스터(T2)를 포함하지 않는 경우, 제1 트랜지스터(T1)의 문턱 전압 변경에 따른 상기 화소의 휘도 변경(210)이 상대적으로 클 수 있다. 그러나, 본 발명의 실시예들에 따른 화소(100)에서는, 제1 및 제2 저장 커패시터들(CST1, CST2) 및 제2 트랜지스터(T2)에 의해, 제1 트랜지스터(T1)의 문턱 전압이 변경되더라도, 상대적으로 작은 휘도 변경(230)을 가질 수 있다.
도 8은 본 발명의 다른 실시예들에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 8을 참조하면, 본 발명의 다른 실시예들에 따른 화소(300)는 제1 트랜지스터(T1), 제1 저장 커패시터(CST1), 제2 저장 커패시터(CST2), 홀딩 커패시터(CHOLD), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 발광 소자(EL)를 포함할 수 있다. 도 8의 화소(300)는, 화소(300)가 도 1에 도시된 제8 트랜지스터(T8) 없이 구현된 것을 제외하고, 도 1의 화소(100)와 실질적으로 동일한 구성 및 동작을 가질 수 있다.
도 9는 본 발명의 또 다른 실시예들에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 9를 참조하면, 본 발명의 또 다른 실시예들에 따른 화소(400)는 제1 트랜지스터(T1), 제1 저장 커패시터(CST1), 제2 저장 커패시터(CST2), 홀딩 커패시터(CHOLD), 제2 트랜지스터(T2'), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 발광 소자(EL)를 포함할 수 있다. 도 9의 화소(400)는, 화소(400)가 도 1에 도시된 제7 및 제8 트랜지스터들(T7, T8) 없이 구현되고, 제2 트랜지스터(T2')의 제1 단자(예를 들어, 드레인)가 제6 트랜지스터(T6)에 연결된 것을 제외하고, 도 1의 화소(100)와 실질적으로 동일한 구성 및 동작을 가질 수 있다.
제2 트랜지스터(T2')는 제1 노드(N1)에 연결된 게이트, 제6 트랜지스터(T6)의 제2 단자에 연결된 제1 단자, 및 제1 노드(N1)에 연결된 제2 단자를 포함할 수 있다. 또한, 일 실시예에서, 제1 및 제2 트랜지스터들(T1, T2') 각각은 더블 게이트 구조를 가질 수 있다. 즉, 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 액티브 층의 하부에 위치하고, 제2 노드(N2)에 연결된 제1 하부 게이트(BML1)를 포함하고, 제2 트랜지스터(T2')는 제2 트랜지스터(T2')의 액티브 층의 하부에 위치하고, 제2 노드(N2)에 연결된 제2 하부 게이트(BML2)를 포함할 수 있다. 이 경우, 제1 트랜지스터(T1)와 같이, 제2 트랜지스터(T2')에 대한 보상 동작이 커패시터들(CST1, CST2, CHOLD)을 이용하여 수행될 수 있다.
도 10은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시 장치(600)는 표시 패널(610), 데이터 드라이버(620), 스캔 드라이버(630), 발광 드라이버(640) 및 컨트롤러(650)를 포함할 수 있다.
표시 패널(610)은 화소들(PX)을 포함할 수 있다. 실시예들에 따라, 표시 패널(610)의 각 화소(PX)는 도 1의 화소(100), 도 8의 화소(300), 도 9의 화소(400) 또는 이들과 유사한 구조를 가진 화소일 수 있다. 각 화소(PX)는 제1 노드와 제2 노드 사이에 병렬 연결된 제1 및 제2 저장 커패시터들, 및 상기 제1 노드에 게이트가 연결된 제2 트랜지스터를 포함할 수 있다. 화소(PX)를 포함하는 표시 장치(600)에서는, 킥백 현상이 감소되고, 문턱 전압 편차에 의한 휘도 편차가 감소될 수 있다.
데이터 드라이버(620)는 컨트롤러(650)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 화소들(PX)에 데이터 전압들(VDAT)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 데이터 드라이버(620) 및 컨트롤러(650)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(620) 및 컨트롤러(650)는 별개의 집적 회로들로 구현될 수 있다.
스캔 드라이버(630)는 컨트롤러(650)로부터 수신된 스캔 제어 신호(SCTRL)에 기초하여 화소들(PX)에 기입 신호들(GW), 리셋 신호들(GR) 및 초기화 신호들(GI)을 제공할 수 있다. 스캔 제어 신호(SCTRL)는 스캔 시작 신호 및 스캔 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 스캔 드라이버(630)는 표시 패널(610)의 주변 영역(및/또는 표시 영역)에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(630)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
발광 드라이버(640)는 컨트롤러(650)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 화소들(PX)에 발광 신호들(EM)을 제공할 수 있다. 발광 제어 신호(EMCTRL)는 발광 시작 신호 및 발광 클록 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 발광 드라이버(640)는 표시 패널(610)의 주변 영역(및/또는 표시 영역)에 집적 또는 형성될 수 있다. 다른 실시예에서, 발광 드라이버(640)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
컨트롤러(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))(650)는 외부의 호스트 프로세서(예를 들어, 그래픽 처리부(Graphics Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 또는 그래픽 카드(Graphics Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(650)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 스캔 제어 신호(SCTRL) 및 발광 제어 신호(EMCTRL)를 생성하고, 데이터 드라이버(620)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(620)를 제어하고, 스캔 드라이버(630)에 스캔 제어 신호(SCTRL)를 제공하여 스캔 드라이버(630)를 제어하고, 발광 드라이버(640)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(640)를 제어할 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 11을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1160)에서, 각 화소는 제1 노드와 제2 노드 사이에 병렬 연결된 제1 및 제2 저장 커패시터들, 및 상기 제1 노드에 게이트가 연결된 제2 트랜지스터를 포함할 수 있다. 상기 화소를 포함하는 표시 장치(160)에서는, 킥백 현상이 감소되고, 문턱 전압 편차에 의한 휘도 편차가 감소될 수 있다.
실시예에 따라, 전자 기기(1100)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300, 400, PX: 화소
T1, T2, T3, T4, T5, T6, T7, T8: 트랜지스터
CST1, CST2: 저장 커패시터
CHOLD: 홀딩 커패시터
BML, BML1, BML2: 하부 게이트
EL: 발광 소자
600: 표시 장치
610: 표시 패널
620: 데이터 드라이버
630: 스캔 드라이버
640: 발광 드라이버
650: 컨트롤러

Claims (20)

  1. 제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 저장 커패시터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제2 저장 커패시터;
    제1 전원 전압의 라인과 상기 제2 노드 사이에 연결된 홀딩 커패시터;
    상기 제1 노드에 연결된 게이트, 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
    리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터;
    초기화 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압의 라인에 연결된 제2 단자를 포함하는 제5 트랜지스터;
    발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제6 트랜지스터; 및
    상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자를 포함하는 표시 장치의 화소.
  2. 제1 항에 있어서,
    상기 제1 저장 커패시터는 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제2 저장 커패시터는 상기 제1 노드에 연결되고, 상기 제1 전극과 다른 제3 전극, 및 상기 제2 노드에 연결되고, 상기 제2 전극과 다른 제4 전극을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  3. 제1 항에 있어서, 상기 제1 트랜지스터는,
    상기 제2 노드에 연결된 하부 게이트를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  4. 제1 항에 있어서,
    상기 기입 신호를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  5. 제1 항에 있어서,
    상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  6. 제1 항에 있어서, 상기 제2 트랜지스터의 상기 제1 단자는 상기 제6 트랜지스터의 상기 제2 단자에 연결된 것을 특징으로 하는 표시 장치의 화소.
  7. 제1 항에 있어서, 상기 제2 트랜지스터는,
    상기 제2 노드에 연결된 하부 게이트를 더 포함하는 것을 특징으로 하는 표시 장치의 화소.
  8. 제1 항에 있어서, 상기 제1 내지 제6 트랜지스터들은 NMOS 트랜지스터들로 구현된 것을 특징으로 하는 표시 장치의 화소.
  9. 제1 항에 있어서, 상기 제1 내지 제6 트랜지스터들은 산화물 트랜지스터들로 구현된 것을 특징으로 하는 표시 장치의 화소.
  10. 제1 항에 있어서, 상기 표시 장치의 프레임 구간은,
    상기 리셋 신호 및 상기 초기화 신호가 온 레벨을 가지고, 상기 발광 신호 및 상기 기입 신호가 오프 레벨을 가지는 제1 구간;
    상기 발광 신호 및 상기 리셋 신호가 상기 온 레벨을 가지고, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제2 구간;
    상기 기입 신호가 상기 온 레벨을 가지고, 상기 발광 신호, 상기 리셋 신호 및 상기 초기화 신호가 상기 오프 레벨을 가지는 제3 구간; 및
    상기 발광 신호가 상기 온 레벨을 가지고, 상기 리셋 신호, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제4 구간을 포함하는 것을 특징으로 하는 표시 장치의 화소.
  11. 화소들을 포함하는 표시 패널;
    상기 화소들 각각에 데이터 전압을 제공하는 데이터 드라이버;
    상기 화소들 각각에 기입 신호, 리셋 신호 및 초기화 신호를 제공하는 스캔 드라이버;
    상기 화소들 각각에 발광 신호를 제공하는 발광 드라이버; 및
    상기 데이터 드라이버, 상기 스캔 드라이버 및 상기 발광 드라이버를 제어하는 컨트롤러를 포함하고,
    상기 화소들 각각은,
    제1 노드에 연결된 게이트, 제1 단자, 및 제2 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 저장 커패시터;
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제2 저장 커패시터;
    제1 전원 전압의 라인과 상기 제2 노드 사이에 연결된 홀딩 커패시터;
    상기 제1 노드에 연결된 게이트, 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제2 트랜지스터;
    상기 기입 신호를 수신하는 게이트, 데이터 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제3 트랜지스터;
    상기 리셋 신호를 수신하는 게이트, 기준 전압의 라인에 연결된 제1 단자, 및 상기 제1 노드에 연결된 제2 단자를 포함하는 제4 트랜지스터;
    상기 초기화 신호를 수신하는 게이트, 상기 제2 노드에 연결된 제1 단자, 및 초기화 전압의 라인에 연결된 제2 단자를 포함하는 제5 트랜지스터;
    상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제1 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제6 트랜지스터; 및
    상기 제2 노드에 연결된 애노드, 및 제2 전원 전압의 라인에 연결된 캐소드를 포함하는 발광 소자를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 저장 커패시터는 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
    상기 제2 저장 커패시터는 상기 제1 노드에 연결되고, 상기 제1 전극과 다른 제3 전극, 및 상기 제2 노드에 연결되고, 상기 제2 전극과 다른 제4 전극을 포함하는 것을 특징으로 하는 표시 장치.
  13. 제11 항에 있어서, 상기 제1 트랜지스터는,
    상기 제2 노드에 연결된 하부 게이트를 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제11 항에 있어서, 상기 화소들 각각은,
    상기 기입 신호를 수신하는 게이트, 상기 제1 노드에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제11 항에 있어서, 상기 화소들 각각은,
    상기 발광 신호를 수신하는 게이트, 상기 제1 전원 전압의 라인에 연결된 제1 단자, 및 상기 제2 트랜지스터의 상기 제1 단자에 연결된 제2 단자를 포함하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제11 항에 있어서, 상기 제2 트랜지스터의 상기 제1 단자는 상기 제6 트랜지스터의 상기 제2 단자에 연결된 것을 특징으로 하는 표시 장치.
  17. 제11 항에 있어서, 상기 제2 트랜지스터는,
    상기 제2 노드에 연결된 하부 게이트를 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제11 항에 있어서, 상기 제1 내지 제6 트랜지스터들은 NMOS 트랜지스터들로 구현된 것을 특징으로 하는 표시 장치.
  19. 제11 항에 있어서, 상기 제1 내지 제6 트랜지스터들은 산화물 트랜지스터들로 구현된 것을 특징으로 하는 표시 장치.
  20. 제11 항에 있어서, 상기 표시 장치의 프레임 구간은,
    상기 리셋 신호 및 상기 초기화 신호가 온 레벨을 가지고, 상기 발광 신호 및 상기 기입 신호가 오프 레벨을 가지는 제1 구간;
    상기 발광 신호 및 상기 리셋 신호가 상기 온 레벨을 가지고, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제2 구간;
    상기 기입 신호가 상기 온 레벨을 가지고, 상기 발광 신호, 상기 리셋 신호 및 상기 초기화 신호가 상기 오프 레벨을 가지는 제3 구간; 및
    상기 발광 신호가 상기 온 레벨을 가지고, 상기 리셋 신호, 상기 초기화 신호 및 상기 기입 신호가 상기 오프 레벨을 가지는 제4 구간을 포함하는 것을 특징으로 하는 표시 장치.
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