KR102612735B1 - 터치센서 내장형 표시장치 - Google Patents

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Abstract

본 발명에 의한 터치센서 내장형 표시장치는 표시패널, 디스플레이 구동회로, 터치센싱 회로 및 시프트 레지스터를 포함한다. 표시패널은 제1 및 제2 패널블록을 포함하고, 제1 및 제2 패널블록은 각각 터치 센서들이 내장된 픽셀 어레이로 이루어진다. 디스플레이 구동회로는 디스플레이 기간 동안, 제1 및 제2 패널블록 단위로 픽셀들에 영상 데이터를 기입한다. 터치센싱 회로는 터치 센싱 기간 동안, 제1 및 제2 패널블록 단위로 터치 센서들을 구동한다. 시프트 레지스터는 게이트라인에 인가되는 게이트펄스를 순차적으로 출력한다. 시프트 레지스터는 제1 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하는 제1 스테이지 그룹, 제1 스테이지의 마지막 스테이지에 종속적으로 연결되어서 제1 캐리신호를 출력하는 브릿지 스테이지 및 제2 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하는 제2 스테이지 그룹을 포함한다. 제2 스테이지 그룹의 첫 번째 스테이지는 제1 캐리신호에 응답하여 동작한다.

Description

터치센서 내장형 표시장치{Display Device Having Touch Sensor}
본 발명은 터치센서 내장형 표시장치에 관한 것이다.
최근, 멀티미디어의 발달과 함께 이를 적절하게 표시할 수 있는 표시장치의 필요성에 부합하여, 대형화가 가능하고, 가격이 저렴하면서, 높은 표시품질(동영상 표현력, 해상도, 밝기, 명암비, 및 색 재현력 등)을 갖는 평면형 표시장치(혹은, 표시장치)가 활발히 개발되고 있다. 이들 평면형 표시장치에는 키보드, 마우스, 트랙볼, 조이스틱, 디지타이저(digitizer) 등의 다양한 입력장치(Input Device)들이 사용자와 표시장치 사이의 인터페이스를 구성하기 위해 사용되고 있다. 그러나, 상술한 바와 같은 입력장치를 사용하는 것은 사용법을 익혀야 하고, 설치 및 작동 공간을 차지하는 등의 불편을 야기하여 제품의 완성도를 높이기 어려운 면이 있다. 따라서, 편리하면서도 간단하고 오작동을 감소시킬 수 있는 표시장치용 입력장치에 대한 요구가 날로 증가하고 있다. 이와 같은 요구에 따라 사용자가 표시장치를 보면서 손이나 펜 등으로 화면을 직접 터치하거나 근접시켜 정보를 입력하면 이를 인식할 수 있는 터치센서(touch sensor)가 제안되었다.
표시장치에 이용되는 터치센서는 표시패널 내부에 내장되는 인셀(In Cell) 방식으로 구현되기도 한다. 인셀 터치 방식의 표시장치는 터치센서의 터치전극과 표시패널의 공통전극을 공유하고, 표시기간과 터치 센싱 기간을 시분할 구동하는 방식을 이용하기도 한다. 특히, 표시패널은 도 1과 같이 복수의 블록(B1,B2)으로 분할되고, 분할된 블록 단위로 디스플레이 구동 및 터치 센싱 구동을 할 수 있다. 예컨대, 제1 디스플레이 기간(Td1) 동안 제1 블록(B1)의 픽셀들에 입력 영상의 데이터들이 기입된 후, 제1 터치 센싱 기간(Tt1) 동안 터치 센서들을 구동하여 터치 입력을 센싱한다. 이어서, 제2 디스플레이 기간(Td2) 동안 제2 블록(B2)의 픽셀들에 입력 영상의 데이터들이 기입된 후, 제2 터치 센싱 기간(Tt2) 동안 터치 센서들을 구동하여 터치 입력을 센싱한다.
디스플레이 기간 동안, 게이트 구동부는 시프트 레지스터(shift register)를 이용하여 게이트라인들에 인가되는 게이트 펄스를 순차적으로 시프트(shift)한다. 게이트 펄스는 입력 영상의 데이터 신호에 동기되어 데이터 신호이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 게이트 구동부의 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 시프트 레지스터의 스테이지들은 종속적으로 접속되어 스타트 펄스 또는 앞단 스테이지의 출력을 입력 받아 Q 노드를 충전한다. 디스플레이 기간이 분할되지 않고 연속되면 시프트 레지스터의 모든 스테이지들은 Q 노드 충전 기간(이하 "Q stanby 기간"이라 함)이 대략 2 수평 기간으로 같다.
그러나 도 2와 같이 블록 단위로 디스플레이 기간이 분할되고 그 사이에서 터치 센싱 기간이 할당되면, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q 노드는 터치 센싱 기간 만큼 방전(decay)되어 낮은 출력을 발생한다. FHD(Full High Definition)의 경우에 1 수평 기간은 대략 6.0㎲ 이고 터치 센싱 기간은 100㎲ 이상이다. 따라서, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q Stanby 기간은 100㎲ 이상인 반면에 그 이외의 다른 스테이지의 Q Stanby 기간은 12.0㎲ 정도이다. Q Stanby 기간이 길수록 Q 노드의 방전 시간(decay time)이 길어지기 때문에 터치 센싱 기간 직후 디스플레이 기간이 다시 시작하는 첫 번째 라인에서 라인 딤(Line Dim) 현상이 보이게 된다.
본 발명은 표시패널에 터치 센서들이 내장된 표시장치에서 터치 센싱 기간 직후 디스플레이 기간이 시작되는 첫 번째 라인에서 보이는 노이즈를 방지할 수 있는 터치센서 내장혀 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 터치센서 내장형 표시장치는 표시패널, 디스플레이 구동회로, 터치센싱 회로 및 시프트 레지스터를 포함한다. 표시패널은 제1 및 제2 패널블록을 포함하고, 제1 및 제2 패널블록은 각각 터치 센서들이 내장된 픽셀 어레이로 이루어진다. 디스플레이 구동회로는 디스플레이 기간 동안, 제1 및 제2 패널블록 단위로 픽셀들에 영상 데이터를 기입한다. 터치센싱 회로는 터치 센싱 기간 동안, 제1 및 제2 패널블록 단위로 터치 센서들을 구동한다. 시프트 레지스터는 게이트라인에 인가되는 게이트펄스를 순차적으로 출력한다. 시프트 레지스터는 제1 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하는 제1 스테이지 그룹, 제1 스테이지의 마지막 스테이지에 종속적으로 연결되어서 제1 캐리신호를 출력하는 브릿지 스테이지 및 제2 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하는 제2 스테이지 그룹을 포함한다. 제2 스테이지 그룹의 첫 번째 스테이지는 제1 캐리신호에 응답하여 동작한다.
본 발명은 패널블록별로 디스플레이와 터치 센싱을 반복하는 표시장치에서, 터치 센싱 기간 동안 Q 노드가 방전되는 것을 방지할 수 있다. 따라서, 본 발명은 Q 노드가 방전되어 게이트펄스가 원활히 출력되지 못하는 것을 방지할 수 있다.
또한, 본 발명은 패널블록의 마지막 스테이지의 풀업 트랜지스터의 열화를 방지할 수 있다.
도 1 및 도 2는 패널블록 단위로 디스플레이 및 터치 센싱을 하는 방법을 나타내는 도면이다.
도 3은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 4는 본 발명에 의한 픽셀 어레이의 평면을 나타내는 도면이다.
도 5는 터치동기신호 및 공통전압의 타이밍을 나타내는 도면이다.
도 6은 본 발명에 의한 시프트 레지스터의 구성을 나타내는 도면이다.
도 7은 시프트 레지스터의 스테이지들을 나타내는 도면이다.
도 8은 제1 실시 예에 의한 브릿지 스테이지를 나타내는 도면이다.
도 9는 도 8에 도시된 스테이지들의 출력신호를 나타내는 타이밍도이다.
도 10은 비교 예에 의한 시프트 레지스터를 나타내는 도면이다.
도 11은 도 10에 도시된 시프트 레지스터의 출력신호를 나타내는 타이밍도이다.
도 12는 제2 실시 예에 의한 브릿지 스테이지를 나타내는 도면이다.
도 13은 도 12의 브릿지 스테이지가 적용된 시프트 레지스터를 나타내는 도면이다.
도 14는 도 12에 도시된 스테이지들의 출력신호를 나타내는 타이밍도이다.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
도 3은 본 발명에 의한 터치센서 내장형 표시장치를 나타내는 도면이고, 도 2는 터치센서에 포함되는 픽셀들을 나타내는 도면이다. 그리고, 도 5는 구동회로부가 신호배선들에 출력하는 신호들을 나타내는 도면이다. 도 3 및 도 4에서, 각각의 터치센서들 및 센싱라인들은 개별적으로 도면부호를 표시하였지만, 상세한 설명에서 각 구성의 위치를 구분하지 않고 통칭할 때에는 터치센서(TC) 및 센싱라인(TW)으로 설명하기로 한다.
도 3 내지 도 5를 참조하면, 본 발명에 의한 터치센서 내장형 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동회로(120), 레벨 쉬프터(130), 스테이지 그룹(SG) 및 터치 센싱 회로(150)를 포함한다.
표시패널(100)은 표시부(100A) 및 비표시부(100B)를 포함한다. 표시부(100A)에는 영상 정보를 표시하기 위한 픽셀(P)들 및 터치센서(TC)들이 배치된다. 비표시부(100B)는 표시부(100A) 외측에 배치된다.
표시부(100A)는 N개의 패널블록(PB1~PB[N])으로 분할되고, 각 패널블록(PB) 단위로 영상이 표시되고, 터치 센싱이 이루어진다. 패널블록들(PB1~PB[N]) 각각은 k(k는 자연수)개의 픽셀라인을 포함하고, 각각의 픽셀라인은 제1 내지 제k 게이트라인(G1~G[k])과 연결된다.
표시패널(100)의 픽셀 어레이는 데이터라인들(DL), 게이트라인들(GL), 데이터라인들(DL)과 게이트라인들(GL)의 교차부에 형성된 박막트랜지스터(TFT), 박막트랜지스터(TFT)에 접속된 픽셀전극(5), 및 픽셀전극(5)에 접속된 스토리지 커패시터(Storage Capacitor,Cst) 등을 포함한다. 박막트랜지스터(TFT)는 게이트라인(GL)으로부터의 게이트 펄스에 응답하여 턴-온되어서, 데이터라인(DL)을 통해 인가되는 데이터 전압을 픽셀전극(5)에 공급한다. 액정층(LC)은 픽셀전극(5)에 충전되는 데이터전압과 공통전극(7)에 인가되는 공통전압(Vcom) 간의 전압차에 의해 구동되어서, 빛이 투과되는 양을 조절한다.
터치센서(TC)는 다수의 픽셀들과 연결되고, 정전 용량(capacitance) 타입으로 구현되어 터치 입력을 감지한다. 각각의 터치센서(TC)에는 복수의 픽셀(P)들이 포함될 수 있다. 도 2는 3x3 행렬 방식으로 나열된 9개의 픽셀(P)들이 하나의 터치센서(TC)에 배정된 경우를 도시하고 있다. 공통전극(7)은 터치센서(TC) 단위로 분할되기 때문에, 공통전극(7)이 차지하는 면적이 터치센서(TC)로 지칭될 수 있다. 각 터치센서들(TC)은 센싱 라인(TW)들이 하나씩 배정되어 연결된다. 예를 들어, 1행1열의 터치센서(TC[1,1])에는 1행 1열의 센싱 라인(TW[1,1])이 연결되고, 1행 2열의 터치센서(TC[1,2])에는 1행 2열의 센싱 라인(TW[1,2])이 연결된다.
공통전극(7)은 디스플레이 기간 동안 픽셀들의 기준 전압인 공통 전압(Vcom)을 공급받고, 터치 센싱 기간 동안 터치 센싱 신호(Vac)를 공급받는다.
비표시부(NA)에는 표시부(AA)의 외측에 배치되며, 데이터라인(DL) 및 게이트라인(GL)을 구동하기 위한 구동회로부(IC)가 배치된다.
디스플레이 구동회로는 데이터 구동부(120)와 게이트 구동부(130,140)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀(P)들에 기입한다. 디스플레이 구동회로는 1 프레임 기간을 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 시분할하고 상기 디스플레이 기간에 상기 블록 단위로 픽셀들에 입력 영상의 데이터를 기입한다. 도 5에서와 같이, 1 프레임은 N 번의 디스플레이 기간(Td1~Td[N]) 및 N 번의 터치 센싱 기간(Tt1~Tt[N])을 포함한다. 디스플레이 기간과 터치 센싱 기간은 교번된다. 제1 디스플레이 기간(Td1) 동안에는 제1 패널블록(PB1)에 영상데이터가 기입된다. 제1 터치 센싱 기간(Tt1) 동안에는 제1 패널블록(PB1) 내의 터치 센서들을 구동한다.
데이터 구동부(120)는 타이밍 콘트롤러로부터 영상 데이터를 입력 받아 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 전압은 데이터라인들(DL)에 공급된다.
게이트 구동부(130,140)는 타이밍 콘트롤러의 제어 하에 게이트라인들(GL)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부로부터 출력된 게이트 펄스는 데이터 전압에 동기된다. 게이트 구동부(130,140)는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(130), 및 스테이지 그룹(SG)를 구비한다. 레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 게이트클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이전압(VGH)과 게이트 로우전압(VGL)으로 레벨 쉬프팅한다. 스테이지 그룹(SG)는 스타트신호(VST)를 게이트클럭(CLK)에 맞추어 쉬프트시켜 순차적으로 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.
타이밍 콘트롤러(110)는 도시하지 않은 호스트 시스템으로부터 수신된 입력 영상의 데이터를 데이터 구동부(120)로 전송한다. 타이밍 콘트롤러(110)는 입력 영상의 데이터와 동기되어 호스트 시스템으로부터 수신된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 이용하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(130,140)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(110)는 디스플레이 구동회로와 터치 센싱 회로(150)를 동기시킨다.
터치 센싱 회로(150)는 타이밍 콘트롤러(110) 또는 호스트 시스템으로부터 입력되는 터치 인에이블 신호(TEN)에 응답하여 터치 센싱 기간 동안 터치 센서들을 구동한다. 터치 센싱 회로(150)는 터치 센싱 기간 동안 터치 구동 신호(Vac)를 센싱 라인들(TW)을 통해 터치 센서들(TC)에 공급하여 터치 입력을 센싱한다. 터치 센싱 회로(150)는 터치 입력 유무에 따라 달라지는 터치 센서의 전하 변화량을 분석하여 터치 입력을 판단하고, 터치 입력 위치의 좌표를 계산한다. 터치 입력 위치의 좌표 정보는 호스트 시스템으로 전송된다.
도 6은 본 발명에 의한 시프트 레지스터의 구성을 나타내는 도면이고, 도 7은 도 6에서 제1 시프트 레지스터의 스테이지들을 나타내는 도면이다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i(i는 N×k 미만의 자연수) 스테이지(STi)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제i-1 스테이지(ST[i-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다.
도 6 및 도 7을 참조하면, 본 발명에 의한 시프트 레지스터는 제1 내지 제N 스테이지 그룹(SG1~SG[N]) 및 제1 내지 제(N-1) 브릿지 스테이지들(BS1~BS[N-1])을 포함한다.
제j(j는 N이하의 자연수) 스테이지 그룹(SG[j])는 제j 패널블록(PBj)에 속하는 게이트라인들에 게이트펄스를 인가한다. 제1 내지 제N 스테이지 그룹(SG1~SG[N])은 각각 k 개의 게이트펄스를 출력하기 위한 k개의 스테이지를 포함한다. 예컨대, 제1 스테이지 그룹(SG1)는 제1 내지 제k 스테이지들(STG[1]~STG[k])을 포함한다.
제1 스테이지 그룹(SG[1])에서, 제1 내지 제k 스테이지(STG[1]~STG[k])의 출력신호는 후단 스테이지에 인가되는 캐리신호가 된다. 예컨대, 제1 게이트펄스(Gout1)는 제2 스테이지(STG2)에 인가되고, 제(k-1) 게이트펄스(Gout[k-1])는 제k 스테이지(STG[k])에 인가된다. 그리고, 제k 게이트펄스(Gout[k])는 제1 브릿지 스테이지(BS1)에 인가된다.
브릿지 스테이지들(BS1~BS[N-1]) 각각은 제1 내지 제N 스테이지 그룹(SG1~SG[N]) 사이에 위치하며, 제1 캐리신호(carry1)를 출력한다. 제1 캐리신호(carry1)는 후단 스테이지의 제1 트랜지스터(T1)에 인가된다. 예컨대, 제1 브릿지 스테이지(BS1)가 출력하는 제1 캐리신호(carry1)는 제2 스테이지 그룹(SG[2])의 첫 번째 스테이지(STG[k+1])에 인가된다.
도 8은 각 스테이지들의 구성을 나타내는 도면이다. 제1 및 제2 스테이지 그룹의 스테이지들과 제1 실시 예에 의한 브릿지 스테이지는 동일한 회로로 구현될 수 있다. 본 명세서에서, 제1 및 제2 스테이지 그룹의 스테이지들의 구성을 나타내는 도면부호는 제1 스테이지의 구성과 구분하기 위해서 괄호 안에 표시된 도면부호를 사용하기로 한다. 그리고, 제1 및 제2 스테이지 그룹의 제1 트랜지스터는 스타트제어 트랜지스터, 제2 트랜지스터는 Q노드 제어 트랜지스터로 명명하기로 한다.
도 8을 참조하면, 브릿지 스테이지(BS)는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 트랜지스터(Pull-down transistor, Tpd), 제1 내지 제6 트랜지스터(T1~T6)를 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드에 연결되는 게이트전극, 브릿지 클럭(BCLK)을 인가받는 드레인전극, 출력단(Nout)에 연결되는 소스전극을 포함한다. 그 결과, 풀업 트랜지스터(Tpu)는 Q 노드 전압에 응답하여, 브릿지 클럭(BCLK)이 인가되는 동안에 제1 캐리신호(Carry1)를 출력한다.
풀다운 트랜지스터(Tpd)는 QB 노드에 연결되는 게이트전극, 출력단(Nout)에 연결되는 드레인전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 풀다운 트랜지스터(Tpd)는 QB 노드 전압에 응답하여, 출력단(Nout)의 전압을 저전위 전압(VSS)으로 방전시킨다.
제1 트랜지스터(T1)는 스타트신호 입력단(VST)에 연결되는 게이트 전극, 고전위전압(VDD) 입력단에 연결되는 드레인전극 및 Q 노드에 연결되는 소스전극을 포함한다. 스타트신호 입력단(VST)은 이전단 스테이지의 게이트펄스(Gout[i-1])를 입력받는다. 예컨대, 제1 브릿지 스테이지(BS1)의 스타트신호 입력단(VST)은 제k 게이트펄스(Gout[k])를 입력받는다. 제1 트랜지스터(T1)는 스타트신호 입력단(VST)의 전압에 대응하여 Q 노드를 충전한다.
제2 트랜지스터(T2)는 후단신호 입력단(VNEXT)에 연결되는 게이트전극, Q 노드에 연결되는 드레인전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 후단신호 입력단(VNEXT)은 후단 스테이지의 게이트펄스를 입력받는다. 예컨대, 제1 브릿지 스테이지(BS1)의 후단신호 입력단(VNEXT)은 제(k+1) 게이트펄스(Gout[k+1])를 입력받는다. 제2 트랜지스터(T2)는 후단신호 입력단(VNEXT)의 전압에 응답하여, Q 노드를 저전위전압(VSS)으로 방전시킨다.
제3 트랜지스터(T3)는 QB 노드에 연결되는 게이트전극, Q 노드에 연결되는 드레인 전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 제3 트랜지스터(T3)는 QB 노드가 충전되었을 때에, Q 노드의 전압을 저전위전압(VSS)으로 방전시킨다.
제4 트랜지스터(T4)는 후단신호 입력단(VNEXT)에 연결되는 게이트전극, 고전위전압(VDD) 입력단에 연결되는 드레인전극 및 QB 노드에 연결되는 소스전극을 포함한다. 제4 트랜지스터(T4)는 후단신호 입력단(VNEXT)의 전압에 응답하여, QB 노드를 고전위전압(VDD)으로 충전시킨다.
제5 트랜지스터(T5)는 스타트신호 입력단(VST)에 연결되는 게이트 전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 제5 트랜지스터(T5)는 스타트신호 입력단(VST)의 전압에 응답하여, QB 노드를 저전위전압(VSS)으로 방전시킨다.
제6 트랜지스터(T6)는 Q 노드에 연결되는 게이트 전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VSS) 입력단에 연결되는 소스전극을 포함한다. 제6 트랜지스터(T6)는 QB 노드의 전압에 응답하여, QB 노드를 저전위전압(VSS)으로 방전시킨다.
도 9는 브릿지 스테이지의 구동신호들 및 주요 노드의 전압 변화를 나타내는 타이밍도이다.
도 9를 참조하여, 브릿지 스테이지의 동작을 살펴보면 다음과 같다.
제1 디스플레이 기간(Td1)이 종료되기 이전에, 제k 스테이지(STG[k])는 제k 게이트펄스(Gout[k])를 출력한다. 제k 게이트펄스(Gout[k])는 제1 브릿지 스테이지(BS1)에 배치된 제1 트랜지스터(T1)의 게이트전극에 인가된다.
제1 브릿지 스테이지(BS1)의 제1 트랜지스터(T1)는 제k 게이트펄스(Gout[k])에 응답하여, Q 노드를 고전위전압(VDD)으로 프리챠징(precharging)시킨다.
제1 터치센싱 기간(Tt1) 동안, Q 노드는 프리챠징 된 상태를 유지한다.
제1 터치센싱 기간(Tt1)이 종료된 이후에, 제2 디스플레이 기간(Td2)의 시작 시점에서, 풀업 트랜지스터(Tpu)의 드레인전극은 브릿지 클럭(BCLK)을 인가받는다. 브릿지 클럭(BCLK)에 의해서 풀업 트랜지스터(Tpu)의 게이트전극인 Q 노드는 부트스트래핑(bootstrapping) 된다. Q 노드가 부트스트래핑되는 과정에서 풀업 트랜지스터(Tpu)의 게이트-소스 전위가 문턱전압(Vth)에 도달할 경우에 풀업 트랜지스터(Tpu)는 턴-온된다. 브릿지 클럭(BCLK)은 제2 디스플레이 기간(Td2) 내에서 제(k+1) 게이트펄스(Gout[k+1])가 출력되기 이전에 인가된다. 제1 브릿지 스테이지(BS1)의 풀업 트랜지스터(Tpu)는 출력단(Nout)을 통해서 제1 캐리신호(Carry1)를 출력한다.
제1 캐리신호(Carry1)는 제(k+1) 스테이지(STG[k+1])의 스타트제어 트랜지스터(Tvst)에 인가된다. 제(k+1) 스테이지(STG[k+1])의 스타트제어 트랜지스터(Tvst)는 제1 캐리신호(Carry1)에 응답하여, Q1 노드를 프리챠지시킨다. Q1 노드가 프리챠지된 제(k+1) 스테이지(STG[k+1])는 풀업 트랜지스터(Tpu_G)에 인가되는 게이트클럭(CLK)을 이용하여 출력단(Nout_G)을 충전시키고, 제(k+1) 게이트펄스(Gout[k+1])를 출력한다.
살펴본 바와 같이, 본 발명에 의한 시프트 레지스터는 터치센싱 기간(Tt)이 종료된 이후에 첫 번째 게이트펄스를 출력하는 스테이지의 Q 노드를 충전하기 위한 브릿지 스테이지(BS)를 포함한다. 그 결과, 패널블록의 첫 번째 스테이지의 Q 노드가 터치센싱 기간(Tt) 동안 방전되어서 게이트펄스(Gout)가 원활히 출력되지 못하는 문제점을 개선할 수 있다.
도 10은 비교 예에 의한 시프트 레지스터의 구성을 나타내는 도면이고, 도 11은 도 10에 도시된 스테이지들의 타이밍도를 나타내는 도면이다. 도 10에 도시된 각각의 스테이지(GIP)들은 제1 실시 예의 스테이지 그룹의 스테이지들과 동일한 회로로 구현될 수 있다.
도 10 및 도 11을 참조하면, 비교 예의 스테이지들은 전단 스테이지의 출력을 스타트신호(Vst)로 입력받아서 게이트펄스를 출력한다. 제1 스테이지 그룹(Block_1)을 구동하는 기간과 제2 스테이지 그룹(Block_2)의 구동하는 기간 사이에는 제1 터치 센싱 기간(Tt1)이 존재한다.
제9 스테이지(GIP9)는 제8 스테이지(GIP8)의 출력을 스타트신호(GIP_VST)로 입력받아서 Q 노드(GIP9_Q)를 충전한다. 그리고 제9 스테이지(GIP9)는 게이트클럭(GIP9_CLK)이 입력되면, 제9 게이트펄스(Gout9)를 출력한다. 제9 스테이지(GIP9)는 Q 노드(GIP9_Q)가 충전된 이후로부터 제1 터치 센싱 기간(Tt1)이 경과한 시점에서 게이트클럭(GIP9_CLK)을 입력받는다. 그 결과 제9 스테이지(GIP9)의 Q 노드(GIP9_Q)는 제1 터치 센싱 기간(Tt1) 동안 방전되어서, 게이트클럭(GIP9_CLK)을 입력받아도 부트스트래핑이 원활히 이루어지지 않아 게이트펄스(Gout9)를 출력하지 못하기도 한다.
이에 반해서, 제1 실시 예에 의한 표시장치에서 패널블록의 첫 번째 스테이지, 예컨대(STG[k+1])는 터치 센싱 기간(Tt)이 종료된 이후에, 제1 브릿지 스테이지(BS1)가 출력하는 제1 캐리신호를 이용하여 동작한다. 따라서, 터치센싱 기간(Tt) 동안 패널블록의 첫 번째 스테이지의 Q 노드가 방전되어서 게이트펄스가 출력되지 못하는 현상을 개선할 수 있다.
도 12는 제2 실시 예에 의한 브릿지 스테이지를 나타내는 도면이고, 도 13은 브릿지 스테이지의 이전단 스테이지 및 후단 스테이지를 나타내는 도면이다. 도 14는 제2 실시 예에 의한 브릿지 스테이지의 구동신호 및 주요 노드 전압을 나타내는 타이밍도이다. 제2 실시 예에 의한 시프트 레지스터에서 제1 실시 예와 동일한 구성으로 이루어지고 동일한 동작으로 게이트펄스를 출력한다. 이하, 시프트 레지스터의 구성 및 동작에 대한 자세한 설명을 생략하기로 한다.
도 12에 도시된 스테이지는 브릿지 스테이지에 한정된다. 즉, 패널블록에 게이트펄스를 인가하는 스테이지들의 회로구성은 도 8에 도시된 스테이지를 바탕으로 설명하기로 한다.
도 12 내지 도 14를 참조하여, 제2 실시 예에 의한 브릿지 스테이지 및 이의 동작을 살펴보면 다음과 같다.
제2 실시 예에 의한 브릿지 스테이지(BS)는 제1 및 제2 풀업 트랜지스터(Tpu1, Tpu2), 풀다운 트랜지스터(Tpd), 제1 내지 제6 트랜지스터(T1~T6)를 포함한다.
제1 풀업 트랜지스터(Tpu1)는 Q 노드에 연결되는 게이트전극, 제1 브릿지 클럭(BCLK1)을 인가받는 드레인전극, 제1 출력단(Nout)에 연결되는 소스전극을 포함한다. 그 결과, 제1 풀업 트랜지스터(Tpu1)는 Q 노드 전압에 응답하여, 제1 브릿지 클럭(BCLK1)이 인가되는 동안에 제1 캐리신호(Carry1)를 출력한다.
제2 풀업 트랜지스터(Tpu2)는 Q 노드에 연결되는 게이트전극, 제2 브릿지 클럭(BCLK2)을 인가받는 드레인전극, 제2 출력단(Nout2)에 연결되는 소스전극을 포함한다. 그 결과, 제2 풀업 트랜지스터(Tpu2)는 Q 노드 전압에 응답하여, 제2 브릿지 클럭(BCLK2)이 인가되는 동안에 제2 캐리신호(Carry1)를 출력한다.
제1 디스플레이 기간(Td1)이 종료되기 이전에, 제k 스테이지(STG[k])는 제k 게이트펄스(Gout[k])를 출력한다. 제k 게이트펄스(Gout[k])는 제1 브릿지 스테이지(BS1)에 배치된 제1 트랜지스터(T1)의 게이트전극에 인가된다.
제1 브릿지 스테이지(BS1)의 제1 트랜지스터(T1)는 제k 게이트펄스(Gout[k])에 응답하여, Q 노드를 고전위전압(VDD)으로 프리챠징(precharging)시킨다.
제1 디스플레이 기간(Td1) 내에서, 제k 게이트펄스(Gout[k])가 종료된 이후에 풀업 트랜지스터(Tpu)의 드레인전극은 브릿지 클럭(BCLK2)을 인가받는다. 브릿지 클럭(BCLK)에 의해서 풀업 트랜지스터(Tpu)의 게이트전극인 Q 노드는 부트스트래핑(bootstrapping) 된다. Q 노드가 부트스트래핑되는 과정에서 풀업 트랜지스터(Tpu)의 게이트-소스 전위가 문턱전압(Vth)에 도달할 경우에 풀업 트랜지스터(Tpu)는 턴-온된다. 그 결과, 제1 브릿지 스테이지(BS1)의 제2 풀업 트랜지스터(Tpu2)는 제2 출력단(Nout)을 통해서 제2 캐리신호(Carry2)를 출력한다.
제2 캐리신호(Carry2)는 전단 스테이지, 예컨대, 제k 스테이지(STG[k])에 배치되는 Q노드 제어 트랜지스터(Tn)에 인가된다. 제k 스테이지(STG[k])의 Q노드 제어 트랜지스터(Tn)는 제2 캐리신호(Carry2)에 응답하여, Q 노드를 방전시킨다. 그 결과, 패널블록의 마지막 스테이지, 예컨대, 제k 스테이지(STG[k])의 풀다운 트랜지스터(Tpd_G)는 턴-오프 상태를 유지한다.
전술한 제1 실시 예에서, 패널블록(PB)의 마지막 스테이지에 배치된 풀업 트랜지스터(Tpu)는 터치센싱(Tt1) 기간 동안 고전위전압을 인가받기 때문에 열화가 가속된다.
이에 반해서, 제2 실시 예에 의한 브릿지 스테이지(BS)는 터치센싱 기간(Tt) 이전에 출력되는 제2 캐리신호(Carry2)를 이용하여 전단 스테이지의 Q 노드를 방전시킨다. 그 결과, 제2 실시 예에서, 패널블록(BP)의 마지막 스테이지에 배치된 풀업 트랜지스터(Tpu)는 터치센싱(Tt) 기간 동안 저전위전압을 인가받기 때문에 열화가 가속되는 현상을 개선할 수 있다.
제1 브릿지 클럭(BCLK1)은 제2 디스플레이 기간(Td2) 내에서 제(k+1) 게이트펄스(Gout[k+1])가 출력되기 이전에 인가된다. 제1 브릿지 스테이지(BS1)의 제1 풀업 트랜지스터(Tpu1)는 제1 출력단(Nout)을 통해서 제1 캐리신호(Carry1)를 출력한다.
제1 캐리신호(Carry1)는 후단 스테이지, 예컨대 제(k+1) 스테이지(STG[k+1])의 제1 트랜지스터(T1)에 인가된다. 제(k+1) 스테이지(STG[k+1])의 제1 트랜지스터(T1)는 제1 캐리신호(Carry1)에 응답하여, Q 노드를 프리챠지시킨다. Q 노드가 프리챠지된 제(k+1) 스테이지(STG[k+1])는 풀업 트랜지스터(Tpu)에 인가되는 게이트클럭(CLK)을 이용하여 출력단(Nout)을 충전시키고, 제(k+1) 게이트펄스(Gout[k+1])를 출력한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 PB: 패널블록
110: 타이밍 콘트롤러 120: 데이터 구동부
130: 레벨 쉬프터 140: 시프트 레지스터
SG[1]~SG[N]: 제1 내지 제N 스테이지 그룹
BS[1]~BS[N-1]: 제1 내지 제N-1 브릿지 스테이지

Claims (6)

  1. 제1 및 제2 패널블록을 포함하고, 상기 제1 및 제2 패널블록은 각각 터치 센서들이 내장된 픽셀 어레이로 이루어지는 표시패널;
    디스플레이 기간 동안, 상기 제1 및 제2 패널블록 단위로 픽셀들에 영상 데이터를 기입하는 디스플레이 구동회로; 및
    터치 센싱 기간 동안, 상기 제1 및 제2 패널블록 단위로 상기 터치 센서들을 구동하는 터치센싱 회로를 포함하고,
    상기 디스플레이 구동회로는 게이트라인에 인가되는 게이트펄스를 순차적으로 출력하는 시프트 레지스터를 포함하고,
    상기 시프트 레지스터는
    상기 제1 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하는 제1 스테이지 그룹;
    상기 제1 스테이지의 마지막 스테이지에 종속적으로 연결되어서 제1 캐리신호를 출력하는 브릿지 스테이지; 및
    상기 제2 패널블록에 배열되는 게이트라인들에 게이트펄스를 인가하는 제2 스테이지 그룹을 포함하고,
    상기 제2 스테이지 그룹의 첫 번째 스테이지는 상기 제1 캐리신호에 응답하여 동작하되,
    상기 브릿지 스테이지는
    스타트신호 입력단에 연결되는 게이트전극, 고전위전압 입력단에 연결되는 드레인전극, 및 Q 노드에 연결되는 소스전극을 포함하는 제1 트랜지스터;
    상기 Q 노드의 전압에 응답하여, 드레인전극으로 인가받는 제1 브릿지 클럭을 이용하여 제1 캐리신호를 출력하는 제1 풀업 트랜지스터;
    상기 Q 노드의 전압에 응답하여, 드레인전극으로 인가받는 제2 브릿지 클럭을 이용하여 제2 캐리신호를 출력하는 제2 풀업 트랜지스터를 포함하고,
    상기 제1 브릿지 클럭은
    상기 제2 패널블록의 픽셀들에 영상을 표시하는 디스플레이 기간 내에서, 상기 제2 스테이지 그룹의 첫 번째 스테이지가 게이트펄스를 출력하기 이전에 인가되고,
    상기 제2 브릿지 클럭은
    상기 제1 패널블록의 픽셀들에 영상을 표시하는 디스플레이 기간 내에서, 상기 제1 스테이지 그룹의 마지막 스테이지가 게이트펄스를 출력한 이후에 인가되는 터치센서 내장형 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 브릿지 스테이지의 스타트신호 입력단은 상기 제1 스테이지 그룹의 마지막 스테이지가 출력하는 게이트펄스를 인가받는 터치센서 내장형 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 스테이지 그룹의 스테이지들 각각은
    스타트신호 입력단의 전압에 응답하여, Q1 노드를 고전위전압으로 충전하는 스타트제어 트랜지스터; 및
    상기 Q1 노드의 전압에 응답하여, 드레인전극으로 인가받는 게이트클럭을 이용하여 게이트펄스를 출력하는 풀업 트랜지스터를 포함하고,
    상기 제1 캐리신호는 상기 제2 스테이지 그룹의 첫 번째 스테이지에 배치되는 상기 스타트제어 트랜지스터의 게이트전극에 인가되는 터치센서 내장형 표시장치.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제1 및 제2 스테이지 그룹의 스테이지들 각각은
    후단신호 입력단의 전압에 응답하여, 상기 Q1 노드를 저전위전압으로 방전시키는 Q노드 제어트랜지스터를 더 포함하고,
    상기 제2 캐리신호는 상기 제1 스테이지 그룹의 마지막 스테이지에 배치되는 상기 Q노드 제어트랜지스터의 게이트전극에 인가되는 터치센서 내장형 표시장치.
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