KR102298488B1 - 터치 센서들을 가지는 표시장치와 그 게이트 구동 회로 - Google Patents

터치 센서들을 가지는 표시장치와 그 게이트 구동 회로 Download PDF

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Abstract

본 발명은 표시패널에 터치 센서들이 내장된 표시장치와 그 게이트 구동 회로에 관한 것이다. 이 표시장치의 게이트 구동회로는 시프트 레지스터를 포함한다. 시프트 레지스터는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결된 더미 스테이지를 포함한다. 상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생한다. 상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력한다. 본 발명은 상기 더미 스테이지를 이용하여 다음 스테이지의 Q 노드를 터치 센싱 기간에 충전함으로써 터치 센싱 기간 직후에 디스플레이 기간이 재개될 때 발생하는 라인 딤 현상을 방지할 수 있다.

Description

터치 센서들을 가지는 표시장치와 그 게이트 구동 회로{DISPLAY DEVICE HAVING TOUCH SENSORS AND GATE DRIVING CIRCUIT THEREOF}
본 발명은 표시패널에 터치 센서들이 내장된 표시장치와 그 게이트 구동 회로에 관한 것이다.
유저 인터페이스(User Interface, UI)는 사람(사용자)과 각종 전기, 전자 기기 등의 통신을 가능하게 하여 사용자가 기기를 쉽게 자신이 원하는 대로 쉽게 제어할 수 있게 한다. 유저 인터페이스의 대표적인 예로는 키패드, 키보드, 마우스, 온스크린 디스플레이(On Screen Display, OSD), 적외선 통신 혹은 고주파(RF) 통신 기능을 갖는 원격 제어기(Remote controller) 등이 있다. 유저 인터페이스 기술은 사용자 감성과 조작 편의성을 높이는 방향으로 발전을 거듭하고 있다. 최근, 유저 인터페이스는 터치 UI, 음성 인식 UI, 3D UI 등으로 진화되고 있다.
터치 UI는 휴대용 정보기기에 필수적으로 채택되고 있는 추세에 있으며, 가전 제품에도 확대 적용되고 있다. 정전 용량 방식의 터치 센싱 시스템은 터치 스크린의 구조가 기존의 저항막 방식에 비하여 내구성과 선명도가 높고, 다양한 어플리케이션에 적용될 수 있는 장점이 있다.
인셀 터치(In-cell Touch) 기술은 표시패널의 픽셀 어레이에 터치 센서들을 내장한다. 인셀 터치 기술은 터치 센서들과 픽셀들이 전기적으로 커플링(coupling)되기 때문에 픽셀들에 인가되는 신호가 터치 센서들에 노이즈로 작용할 수 있다. 표시패널에 터치 센서들이 내장된 경우에, 픽셀들과 터치 센서들의 상호 영향을 줄이기 위하여, 표시패널의 1 프레임 기간(Frame period)을 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 기간과, 터치 센서들을 구동하는 터치 센싱 기간으로 시분할할 수 있다.
터치 감도 향상을 위하여, 터치 레포트 레이트(Touch Report Rate)는 기존의 60Hz에서 100Hz 이상으로 증가하는 추세에 있다. 인셀 터치 기술에서 60Hz의 터치 레포트 레이트로 터치 입력을 센싱하는 방법은 1 프레임 기간 내에서 1 프레임 데이터를 모두 픽셀들에 기입한 후에 터치 입력을 센싱한다. 이에 비하여, 120Hz 이상의 터치 레포트 레이트로 터치 입력을 센싱하는 방법은 도 1 및 도 2와 같이 1 프레임 기간 내에서 디스플레이 기간을 다수로 분할하고 그 사이 마다 터치 입력을 센싱한다. 그런데 이 방법은 게이트 구동부의 회로 특성 때문에 디스플레이 기간 사이의 터치 센싱 기간 직후 디스플레이 기간이 다시 시작하는 첫 번째 라인에서 게이트 펄스의 전압이 낮아져 라인 형태로 밝기가 낮아지는 소위 라인 딤(Line Dim) 현상이 보일 수 있다.
도 1 및 도 2를 참조하면, 1 프레임 기간은 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 나뉘어질 수 있다. 표시패널의 화면은 디스플레이 기간의 시분할 방법에 맞추어 제1 및 제2 블록(B1, B2)으로 분할 구동될 수 있다. 제1 디스플레이 기간(Td1) 동안, 입력 영상의 데이터들이 제1 블록(B1)의 픽셀들에 기입된다. 이어서, 터치 입력을 센싱하기 위하여 제1 터치 센싱 기간(Tt1) 동안 터치 센서들이 구동된다. 이어서, 제2 디스플레이 기간(Td2) 동안 입력 영상의 데이터들이 제2 블록(B2)의 픽셀들에 기입된 후에, 터치 입력을 센싱하기 위하여 제2 터치 센싱 기간(Tt2) 동안 터치 센서들이 다시 구동된다.
게이트 구동부는 시프트 레지스터(shift register)를 이용하여 게이트 라인들에 인가되는 게이트 펄스를 순차적으로 시프트(shift)한다. 게이트 펄스는 입력 영상의 데이터 신호에 동기되어 데이터 신호가 충전될 픽셀들을 1 라인씩 순차적으로 선택한다.
게이트 구동부의 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 시프트 레지스터의 스테이지들은 종속적으로 접속되어 스타트 펄스 또는 이전 스테이지의 출력을 입력 받아 Q 노드를 충전한다. 디스플레이 기간이 분할되지 않고 연속되면 시프트 레지스터의 모든 스테이지들은 Q 노드 충전 기간(이하 "Q stanby 기간"이라 함)이 대략 2 수평 기간으로 같다.
도 2와 같이 디스플레이 기간이 분할되고 그 사이에서 터치 센싱 기간이 할당되면, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q 노드는 터치 센싱 기간 만큼 방전(decay)되어 낮은 출력을 발생한다. FHD(Full High Definition)의 경우에 1 수평 기간은 대략 6.0 μs 이고 터치 센싱 기간은 100 μs 이상이다. 따라서, 터치 센싱 기간 직후 첫 번째 출력을 발생하는 스테이지의 Q Stanby 기간은 100 μs 이상인 반면에 그 이외의 다른 스테이지의 Q Stanby 기간은 12.0 μs 정도이다. Q Stanby 기간이 길수록 Q 노드의 방전 시간(decay time)이 길어지기 때문에 터치 센싱 기간 직후 디스플레이 기간이 다시 시작하는 첫 번째 라인에서 라인 딤(Line Dim) 현상이 보일 수 있다.
라인 딤 현상을 개선하기 위하여, 터치 센싱 기간을 사이에 두고 분할 구동되는 블록들의 개수 만큼 시프트 레지스터를 분할하고 분할된 시프트 레지스터들 각각에 별도의 스타트 펄스를 인가하는 방법이 있다. 그러나 이 방법은 스타트 펄스를 전송하는 배선이 표시패널에 추가되어야 하고 그로 인하여 표시패널의 베젤(bezel) 폭이 증가하는 문제를 초래한다.
본 발명은 표시패널에 터치 센서들이 내장된 표시장치에서 터치 센싱 기간 직후 디스플레이 기간이 시작되는 첫 번째 라인에서 보이는 노이즈를 방지할 수 있는 표시장치와 그 게이트 구동 회로를 제공한다.
본 발명의 표시장치는 터치 센서들이 내장된 픽셀 어레이를 포함하고, 상기 픽셀 어레이가 다수의 블록들로 분할 구동되는 표시패널, 디스플레이 기간에 블록 단위로 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동회로, 및 터치 센싱 기간 동안, 터치 인에이블 신호에 응답하여 상기 터치 센서들을 구동하는 터치 센싱 회로를 포함한다.
상기 디스플레이 구동회로는 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급하는 게이트 구동부를 포함한다. 상기 게이트 구동부는 게이트 시프트 클럭을 입력 받아 상기 게이트 펄스를 시프트시키는 시프트 레지스터를 포함한다.
상기 시프트 레지스터는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결된 더미 스테이지를 포함한다.
상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생한다. 상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력한다.
상기 보상 신호는 상기 터치 인에이블 신호에 동기되어 상기 터치 센싱 기간 내에서 발생된다.
상기 홀딩 클럭은 상기 터치 센싱 기간의 종료 직후에 또는 상기 디스플레이 기간의 초기에 발생된다.
상기 표시장치의 게이트 구동 회로는 상기 시프트 레지스터를 이용하여 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급한다.
본 발명은 게이트 펄스를 시프트시키는 시프트 레지스터에서 블록들 간의 경계에 더미 스테이지를 추가하고, 그 더미 스테이지를 이용하여 다음 스테이지의 Q 노드를 터치 센싱 기간에 충전한다. 그 결과, 본 발명의 표시장치는 표시패널에 터치 센서들이 내장된 표시장치에서 터치 센싱 기간 직후에 디스플레이 기간이 재개될 때 발생하는 라인 딤 현상을 방지하여 화질을 향상시킬 수 있다. 본 발명은 스타트 펄스를 추가할 필요가 없으므로 표시패널의 베젤 증가 없이 픽셀들과 인셀 터치 센서를 시분할 구동할 때 화질 저하를 방지할 수 있다.
도 1은 픽셀들과 인셀 터치 센서들을 시분할 구동하기 위하여 표시패널의 화면을 2 개의 블록들로 분할 구동하는 예를 보여 주는 도면이다.
도 2는 도 1과 같은 표시패널의 픽셀들과 터치 센서들을 시분할 구동하는 방법을 보여 주는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 4는 픽셀 어레이에 내장된 터치 센서의 일 예를 보여 주는 도면이다.
도 5는 도 3과 같은 표시패널의 픽셀들과 터치 센서들을 시분할 구동하는 방법을 보여 주는 타이밍도이다.
도 6은 게이트 구동부의 시프트 레지스터 구성을 개략적으로 보여 주는 도면이다.
도 7은 표시패널의 라인 수가 1280 개이고 하나의 디스플레이 기간에서 구동되는 블록의 라인 수가 64 개일 때 더미 스테이지를 보여 주는 도면이다.
도 8은 GIP 회로의 일 예를 보여 주는 회로도이다.
도 9는 도 8에 도시된 GIP 회로의 동작을 보여 주는 파형도이다.
도 10은 터치 인에이블 신호와 보상 신호를 보여 주는 파형도이다.
도 11은 본 발명의 다른 실시예에 따른 시프트 레지스터 구성을 보여 주는 도면이다.
도 12는 도 11에 도시된 시프트 레지스터에 입력되는 스타트 펄스와 게이트 시프트 클럭을 보여 주는 파형도이다.
도 13은 도 11에 도시된 시프트 레지스터의 스테이지 구성을 보여 주는 도면이다.
도 14는 도 13에서 일부 스테이지를 자세히 보여 주는 회로도이다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예는 액정표시장치(LCD)를 중심으로 설명되지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3 내지 도 5를 참조하면, 본 발명의 표시장치는 표시패널(100), 디스플레이 구동회로, 터치 센싱 회로(110) 등을 포함한다.
표시패널(100)의 1 프레임 기간은 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 시분할될 수 있다. 표시패널(100)은 터치 센싱 기간을 사이에 두고 분할 구동하는 둘 이상의 블록들(B1~B20)로 분할된다. 블록들(B1~B20)은 표시패널을 물리적으로 분리한 것이 아니라 디스플레이 기간 단위로 분할 구동되는 픽셀 영역을 의미한다.
표시패널(100)의 화면은 입력 영상이 재현되는 픽셀 어레이(pixel array)를 포함한다. 픽셀 어레이는 개의 데이터 라인들(11)과 게이트 라인들(12)에 의해 정의된 픽셀 영역에 형성된 픽셀들(101)을 포함한다. 표시패널(100)에는 컬러 구현을 위한 컬러 필터와 픽셀들 간의 광학적 크로스토크를 방지하기 위한 블랙 매트릭스가 형성될 수 있다.
픽셀들(101) 각각은 데이터 라인들(11)과 게이트 라인들(12)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터 신호를 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 신호를 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다. 평판 표시장치의 구동 특성에 따라 픽셀들(100)의 구조는 변경될 수 있다.
표시패널(100)의 픽셀 어레이는 터치 센서들(C1~C4)이 내장된다. 터치 센서들(C1~C4)에는 센서 라인들(L1~Li, i는 양의 정수)이 연결된다. 본 발명은 픽셀들(101)의 공통 전극을 분할하여 터치 센서들(C1~C4)의 전극을 구현한다. 하나의 터치 센서 전극은 다수의 픽셀들(100)에 공통으로 연결된다. 터치 센서들(C1~C4)은 디스플레이 기간(Td1, Td2) 동안 픽셀들(101)에 공통전압(Vcom)을 공급하고, 터치 센싱 기간(Tt1, Tt2) 동안 터치 구동 신호(Vac)를 입력 받아 터치 입력을 센싱한다.
픽셀 어레이에 내장된 터치 센서들(C1~C4)은 정전 용량(capacitance) 타입의 터치 센서들로 구현될 수 있다. 정전 용량 방식은 자기 정전 용량(Self capacitance)이나 상호 정전 용량(Mutual capacitance)으로 나뉘어질 수 있다. 자기 정전 용량은 한 방향으로 형성된 단층의 도체 배선을 따라 형성된다. 상호 정전 용량은 직교하는 두 도체 배선들 사이에 형성된다. 도 4는 자기 정전 용량 타입의 터치 센서를 도시하였으나, 터치 센서들(C1~C4)은 이에 한정되지 않는다.
디스플레이 구동회로는 데이터 구동부(102)와 게이트 구동부(104)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들(101)에 기입한다. 디스플레이 구동회로(102)는 1 프레임 기간을 다수의 디스플레이 기간과, 다수의 터치 센싱 기간으로 시분할하고 상기 디스플레이 기간에 상기 블록 단위로 픽셀들에 입력 영상의 데이터를 기입한다.
데이터 구동부(102)는 디스플레이 기간(Td1, Td2) 동안 타이밍 콘트롤러(106)로부터 입력되는 입력 영상의 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 출력 채널들을 통해 데이터 신호를 출력한다. 데이터 구동부(102)로부터 출력된 데이터 신호는 디스플레이 기간(Td1, Td2) 동안 데이터 라인들(11)에 공급된다. 데이터 구동부(102)의 출력 채널들은 터치 센싱 기간(Tt1, Tt2) 동안 데이터 라인들(11)과 분리되어 하이 임피던스(high impedence) 상태를 유지할 수 있다. 데이터 구동부(102)는 픽셀들(101)과 터치 센서(C1~C4) 사이의 기생 용량을 줄이기 위하여 터치 센싱 기간(Tt1, Tt2) 동안 터치 구동 신호(Vac)와 같은 위상의 교류 신호를 공급할 수 있다. 픽셀들(101)의 전압은 터치 센싱 기간(Tt1, Tt2) 동안 TFT들이 턴-온되지 않으므로 스토리지 커패시터에 저정된 데이터 전압으로 유지된다.
게이트 구동부(104)는 디스플레이 기간(Td1, Td2) 동안 데이터 신호에 동기되는 게이트 펄스(또는 스캔펄스)를 게이트 라인들(12)에 순차적으로 공급하여 입력 영상의 데이터가 기입되는 표시패널(100)의 라인을 선택한다.
게이트 구동부(104)는 Q 노드의 전압에 응답하여 표시패널(100)의 게이트 라인들(12)에 게이트 펄스를 순차적으로 출력하는 시프트 레지스터를 포함한다.
게이트 구동부(104)의 시프트 레지스터는 게이트 스타트 펄스(VST)를 게이트 시프트 클럭(Gate Shift Clock)의 타이밍에 시프트하여 게이트 펄스를 출력한다. 시프트 레지스터는 종속적으로 접속된 스테이지들을 포함한다. 스테이지들은 게이트 펄스를 출력한다. 게이트 펄스는 게이트 라인들(12)에 공급되고 또한, 캐리 신호(Carry signal)로서 다음 스테이지로 인가될 수 있다. 다음 스테이지는 이전 스테이지로부터 입력된 캐리 신호에 응답하여 Q 노드를 충전하고 게이트 시프트 클럭(Gate Shift Clock)에 따라 Q 노드가 부트스트래핑(bootstrapping)될 때 출력을 발생한다. 스테이지들은 도 14와 같이 게이트 펄스와 별도로 캐리신호를 발생할 수도 있다.
본 발명의 시프트 레지스터는 더미 스테이지들을 포함한다. 더미 스테이지들(Dummy stage)은 게이트 라인들에 연결되지 않고 다른 스테이지에 연결된다. 더미 스테이지는 게이트 라인들에 연결되지 않기 때문에 게이트 펄스를 게이트 라인들에 공급하지 않고 다음 단의 Q 노드를 충전하기 위한 캐리 신호를 출력하는 더미 스테이지를 포함한다. 더미 스테이지들은 다른 스테이지들의 QB 노드를 충전하여 스테이지의 출력을 방전시키는 더미 스테이지를 더 포함할 수 있다.
더미 스테이지들은 블록들 간의 경계에 배치되어 터치 센싱 기간 직후 게이트 펄스를 재개하는 다음 스테이지의 Q 노드를 충전하는 더미 스테이지를 더 포함한다. 이 더미 스테이지는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 게이트 펄스를 출력하는 제n+1 스테이지 사이에 추가된다. 더미 스테이지의 출력 단자는 다음 스테이지의 Q 노드 또는 스타트 신호 단자에 연결된다.
더미 스테이지는 터치 인에이블 신호(TEN)와 동기되는 보상 신호(이하, "VSWT 신호"라 함) 또는 별도의 홀딩 클럭 신호(holding clock signal)를 이용하여 제n+1 스테이지의 Q 노드를 충전한다. 보상 신호(VSWT)는 터치 인에이블 신호(TEN)에 동기되며 그 펄스 폭이 2 수평 기간 보다 길고 터치 인에이블 신호(TEN)의 펄스 폭 이하이다. 홀딩 클럭 신호는 더미 스테이지의 출력 타이밍을 제어하는 클럭 신호이다. 홀딩 클럭 신호는 블록간 경계에 배치된 더미 스테이지에 입력되고 게이트 펄스를 출력하는 다른 스테이지들에 인가되지 않는다.
게이트 구동부(104)는 픽셀 어레이와 함께 표시패널(100)의 하부 기판 상에직접 형성되는 GIP(Gate In Panel) 회로로 구현될 수 있고, 별도의 IC에 집적되어 기판 상에 접착될 수 있다. GIP 회로는 시프트 레지스터를 포함한다. GIP 회로의 일 예는 도 8과 같다.
타이밍 콘트롤러(106)는 도시하지 않은 호스트 시스템으로부터 수신된 입력 영상의 데이터를 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(106)는 입력 영상의 데이터와 동기되어 호스트 시스템으로부터 수신된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 이용하여 데이터 구동부(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(104)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(106)는 터치 인에이블 신호(TEN)를 이용하여 디스플레이 구동회로(102, 104)와 터치 센싱 회로(110)를 동기시킨다.
타이밍 콘트롤러(106)는 프레임 주파수를 N(N은 2 이상의 양의 정수) 배 체배할 수 있다. 프레임 주파수는 PAL(Phase Alternate Line) 방식에서 50Hz이고 NTSC(National Television Standards Committee) 방식에서 60Hz이다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)의 샘플링 스타트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 데이터 샘플링 타이밍을 시프트시키는 클럭이다. 극성제어신호(POL)는 데이터 구동부(102)로부터 출력되는 데이터 신호의 극성을 제어한다. 타이밍 콘트롤러(106)와 데이터 구동부(102)사이의 신호 전송 인터페이스가 mini LVDS(Low Voltage Differential Signaling) 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, VST), 게이트 시프트 클럭(Gate Shift Clock, 이하 "클럭(CLK))"이라 함), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. GIP 회로의 경우에, 게이트 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 게이트 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 시프트 레지스터에 입력된다. 게이트 스타트 펄스(VST)는 매 프레임 기간 마다 제1 블록의 게이트 펄스가 출력되는 스타트 타이밍을 제어한다. 클럭(CLK)은 시프트 레지스터에 입력되어 시프트 레지스트의 시프트 타이밍(shift timing)을 제어한다. 게이트 출력 인에이블 신호(GOE)는 게이트 펄스의 출력 타이밍을 정의한다.
게이트 구동부(104)가 GIP 회로로 구현되면, 타이밍 콘트롤러(106)로부터 발생된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)에 의해 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 전압으로 변환되어 GIP 회로에 입력된다. 따라서, GIP 회로에 입력되는 게이트 스타트 펄스와 게이트 시프트 클럭은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 GIP 회로를 구성하는 트랜지스터들의 문턱 전압 보다 높은 전압이다. 게이트 로우 전압(VGL)은 그 트랜지스터들의 문턱 전압 보다 낮은 전압이다. 게이트 출력 인에이블 신호(GOE)는 GIP 회로에서 생략될 수 있다.
호스트 시스템은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(106)로 전송한다. 또한, 호스트 시스템은 터치 센싱 회로(110)로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
터치 센싱 회로(110)는 타이밍 콘트롤러(106) 또는 호스트 시스템으로부터 입력되는 터치 인에이블 신호(TEN)에 응답하여 터치 센싱 기간(Tt1, Tt2) 동안 터치 센서들을 구동한다. 터치 센싱 회로(110)는 터치 센싱 기간(Tt1, Tt2) 동안 터치 구동 신호(Vac)를 센서 라인들(L1~Li)을 통해 터치 센서들(C1~C4)에 공급하여 터치 입력을 센싱한다. 터치 센싱 회로(110)는 터치 입력 유무에 따라 달라지는 터치 센서(C1~C4)의 전하 변화량을 분석하여 터치 입력을 판단하고, 터치 입력 위치의 좌표를 계산한다. 터치 입력 위치의 좌표 정보는 호스트 시스템으로 전송된다.
1 프레임 기간 내에서 디스플레이 기간(Td1, Td2)과 터치 센싱 구동 기간(Tt1, Tt2)이 각각 도 5와 같이 두 개의 구간들로 분할되면, 터치 센싱 회로(110)는 매 터치 센싱 구동 기간(Tt1, Tt2) 마다 터치 입력의 좌표 정보를 호스트 시스템으로 전송한다. 따라서, 프레임 레이트(Frame rate) 보다 터치 레포트 레이트(Touch report rate)가 더 높다. 프레임 레이트는 1 프레임 이미지가 픽셀 어레이에 기입되는 프레임 주파수이다. 터치 레포트 레이트는 터치 입력의 좌표 정보가 발생되는 속도이다. 터치 레포트 레이트가 높을 수록 터치 입력의 좌표 인식 속도가 빨라지므로 터치 감도가 좋아진다.
도 6 내지 도 10은 VSWT 신호를 이용한 더미 스테이지 제어 방법을 설명하기 위한 도면들이다.
GIP 회로는 도 6과 같이 게이트 스타트 펄스(VST)와 클럭들(CLK)이 입력된 다수의 스테이지들(ST1~STn)을 포함한다.
스테이지들(ST1~STn) 각각은 풀업 트랜지스터(Pull-up transistor), 풀다운 트랜지스터(Pull-down transistor), 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드와 QB 노드를 충방전시키는 다수의 트랜지스터들을 포함한다. 트랜지스터들은 n type MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현될 수 있으나 이에 한정되지 않는다. 블록들(B1, B2)간의 경계에는 더미 스테이지(DST(n+1/2))가 배치된다. 더미 스테이지(DST(n+1/2))를 제외한 다른 스테이지들은 게이트 라인들(12)에 연결되어 게이트 펄스를 게이트 라인들(12)에 순차적으로 공급한다.
제n(n은 양의 정수) 스테이지(ST(n))를 제i(i는 양의 정수) 블록의 마지막 스테이지라 하고, 제n+1 스테이지(ST(n+1))를 제i+1 블록의 제1 스테이지라 할 때, 더미 스테이지(DST(n+1/2))는 그 스테이지들(ST(n), ST(n+1)) 사이에 배치된다. 제n+1 스테이지(ST(n+1))는 터치 센싱 기간(Tt1) 직후 디스플레이 기간(Td2)이 다시 시작할 때 제i+1 블록의 첫 번째 게이트 펄스를 제n+1 게이트 라인(G(n+1))에 공급한다. 더미 스테이지(DST(n+1/2))는 그 출력 단자가 게이트 라인에 연결되지 않고, 제n+1 스테이지(ST(n+1))의 Q 노드에 연결되어 터치 센싱 기간(Tt1) 동안 게이트 펄스의 출력이 재개될 다음 스테이지(ST(n+1))의 Q 노드를 충전한다.
이하에서, 설명의 편의를 위하여 더미 스테이지를 "C 스테이지"라 하고, 더미 스테이지 이전 스테이지를 "B 스테이지"라 한다. 그리고 더미 스테이지의 다음 스테이지를 "A 스테이지"라 한다. 도 7은 표시패널의 라인 수가 1280 개이고 하나의 디스플레이 기간에서 구동되는 블록의 라인 수가 64 개일 때 더미 스테이지를 보여 주는 도면이다. 도 7에서 CH. NO.는 GIP 회로의 채널 번호이다.
도 8은 GIP 회로의 일 예를 보여 주는 회로도이다. 도 9는 도 8에 도시된 GIP 회로의 동작을 보여 주는 파형도이다.
도 8 및 도 9를 참조하면, 스테이지들(A, B, C) 각각은 Q 노드, QB 노드, 및 다수의 TFT들을 포함한다. Q 노드와 QB 노드 각각에는 플로팅(floating) 구간에서 전압을 유지하기 위한 커패시터(CQ, CQB)가 연결될 수 있다.
제1 TFT(T1)는 게이트 스타트 펄스(VST) 또는 이전 스테이지로부터 출력된 게이트 펄스(또는 캐리 신호 G(n-1))에 응답하여 턴-온(turn-on)되어 FWD 단자의 전압을 Q 노드에 공급하여 Q 노드의 전압을 충전한다. 제1 TFT(T1)의 게이트는 제1 스타트 신호 단자에 접속된다. 제1 스타트 신호 단자에는 순방향 게이트 스타트 펄스 또는 이전 스테이지의 출력 신호가 공급된다. 제1 TFT(T1)의 드레인은 FWD 단자에 접속되고, 제1 TFT(T1)의 소스는 Q 노드에 접속된다. FWD 단자는 GIP 회로가 순방향 모드(Forward mode)로 동작할 때 설정되는 전원 단자이다. FWD 단자는 순방향 모드에서 게이트 하이 전압(VGH)을 공급 받는다. C 스테이지에서 제1 TFT(T1)의 게이트에는 전전(前前) 스테이지의 출력이 입력되고, 그 밖의 다른 스테이지들은 게이트 스타트 펄스(VST) 또는 이전(以前) 스테이지의 출력이 입력된다. 예를 들어, B 스테이지가 제n 스테이지일 때, C 스테이지는 제n-1 스테이지로부터 출력된 게이트 펄스(또는 캐리 신호)를 제1 TFT(T1)는 게이트에 입력 받는다.
제2 TFT(T2)는 게이트 스타트 펄스(VST) 또는 다음 스테이지로부터 출력된 게이트 펄스에 응답하여 턴-온되어 REV 단자의 전압을 Q 노드에 공급하여 Q 노드의 전압을 충전한다. 제2 TFT(T2)의 게이트는 제2 스타트 신호 단자에 접속된다. 제2 스타트 신호 단자에는 역방향 게이트 스타트 펄스 또는 다음 스테이지의 출력 신호가 공급된다. 제2 TFT(T2)의 드레인은 REV 단자에 접속되고, 제2 TFT(T2)의 소스는 Q 노드에 접속된다. REV 단자는 GIP 회로가 역방향 모드(Reverse mode)로 동작할 때 설정되는 전원 단자이다. REV 단자는 역방향 모드에서 게이트 하이 전압(VGH)을 공급 받는다.
제3 TFT(T3)는 FWD 단자의 전압에 응답하여 턴-온되어 다음 단 스테이지의 클럭을 제5 TFT(T5)의 게이트에 공급한다. 제3 TFT(T3)의 게이트는 FWD 단자에 접속된다. 제3 TFT(T3)의 드레인은 제2 클럭 단자에 접속되고, 제3 TFT(T3)의 소스는 제5 TFT(T5)의 게이트에 접속된다. 제2 클럭 단자는 다음 단 스테이지의 클럭이 입력된다.
제4 TFT(T4)는 REV 단자의 전압에 응답하여 턴-온되어 이전 스테이지의 클럭을 제5 TFT(T5)의 게이트에 공급한다. 제4 TFT(T4)의 게이트는 REV 단자에 접속된다. 제4 TFT(T4)의 드레인은 제3 클럭 단자에 접속되고, 제4 TFT(T4)의 소스는 제5 TFT(T5)의 게이트에 접속된다. 제3 클럭 단자에 이전 스테이지의 클럭이 입력된다.
순방향 모드에서 제1 및 제3 TFT(T1, T3)가 동작하고, 제2 및 제4 TFT(T2, T4)는 동작하지 않는다. 반대로, 역방향 모드에서 제2 및 제4 TFT(T2, T4)가 동작하고, 제1 및 제3 TFT(T1, T3)는 동작하지 않는다.
제5 TFT(T5)는 제3 TFT(T3) 또는 제4 TFT(T4)를 통해 입력되는 클럭에 응답하여 턴-온되어 게이트 하이 전압(VGH)을 QB 노드에 공급하여 QB 노드를 충전한다. 제5 TFT(T5)의 게이트는 제3 TFT(T3)의 소스와 제4 TFT(T4)의 소스에 접속된다. 제5 TFT(T5)의 드레인은 VGH 단자에 접속되고, 제5 TFT(T5)의 소스는 QB 노드에 접속된다. 게이트 하이 전압(VGH)은 VGH 단자에 공급된다.
제6 TFT(T6)는 Q 노드의 전압에 응답하여 턴-온되어 QB 노드를 방전시킨다. 제6 TFT(T6)의 게이트는 Q 노드에 접속된다. 제6 TFT(T6)의 드레인은 QB 노드에 접속되고, 제6 TFT(T6)의 소스는 VGL 단자에 접속된다. 게이트 로우 전압(VGL)은 VGL 단자에 공급된다.
제7 TFT(T7)는 QB 노드의 전압에 응답하여 턴-온되어 Q 노드를 방전시킨다. 제7 TFT(T7)의 게이트는 QB 노드에 접속된다. 제7 TFT(T7)의 드레인은 Q 노드에 접속되고, 제7 TFT(T7)의 소스는 VGL 단자에 접속된다.
제8 TFT(T8)는 게이트 하이 전압(VGH)에 따라 Q 노드를 제9 TFT(T9)의 게이트에 연결한다. 제8 TFT(T8)의 게이트는 VGH 단자에 접속된다. 제8 TFT(T8)의 드레인은 Q 노드에 접속되고, 제8 TFT(T8)의 소스는 제9 TFT(T9)의 게이트에 접속된다.
제9 TFT(T9)는 풀업 트랜지스터로 동작한다. 제9 TFT(T9)는 Q 노드가 게이트 하이 전압(VGH) 이상으로 충전될 때 제1 클럭 단자의 전압을 스테이지의 출력 단자에 공급하여 출력 단자의 전압을 충전시킨다. 제9 TFT(T9)의 게이트는 제8 TFT(T8)를 경유하여 Q 노드에 접속된다. 제9 TFT(T9)의 드레인은 제1 클럭 단자에 접속되고, 제9 TFT(T9)의 소스는 출력 단자에 접속된다.
Q 노드가 게이트 하이 전압(VGH) 만큼 프리 차징(pre-charging)된 상태에서, 제1 클럭 단자에 클럭 또는 보상 신호(VSWT)의 게이트 하이 전압(VGH)이 입력되면 제9 TFT(T9)는 게이트-드레인간 기생용량 전압으로 인하여 Q 노드의 전압이 더 상승하는 부트스트래핑(bootstrapping)되어 출력 단자의 전압을 충전한다.
제1 클럭 단자는 C 스테이지를 제외한 제n(n은 양의 정수) 스테이지에서 제n 클럭(CLKn)이 공급된다. C 스테이지의 제1 클럭 단자에는 클럭 보다 훨씬 긴 보상 신호(VSWT)가 공급된다.
제10 TFT(T10)는 풀다운 트랜지스터로 동작한다. 제10 TFT(T10)는 QB 노드가 게이트 하이 전압(VGH) 이상 충전되어 있을 때 턴-온되어 출력 단자를 방전시킨다. 제10 TFT(T10)의 게이트는 QB 노드에 접속된다. 제10 TFT(T10)의 드레인은 출력 단자에 접속되고, 제9 TFT(T9)의 소스는 VGL 단자에 접속된다.
A 스테이지는 Q stanby 기간이 터치 센싱 기간 만큼 길어 그 만큼 Q 노드의 방전 시간이 길어진다. A 스테이지의 Q 노드 방전 시간이 길어지면 터치 센싱 기간 직후 디스플레이 기간이 다시 시작할 때 라인 딤 현상이 보일 수 있다. 본 발명은 터치 센싱 기간 동안 발생되는 C 스테이지의 출력 신호로 A 스테이지의 Q 노드를 충전함으로써 A 스테이지의 Q 노드 방전을 최소화하여 디스플레이 기간이 재개(再開)될 때 라인 딤 현상을 방지할 수 있다. C 스테이지의 출력 신호는 터치 센싱 기간에 발생되는 터치 인에이블 신호(TEN)에 동기되며 2 수평 기간 이상 터치 센싱 기간 이하의 시간으로 긴 신호이다.
A 스테이지는 C 스테이지의 출력을 Q 노드에 공급하기 위한 스위치 소자(T11)를 더 포함한다. 제11 TFT(T11)는 C 스테이지의 출력 신호가 게이트 하이 전압(VGH) 이상일 때 턴-온되는 다이오드로 동작한다. 제11 TFT(T11)의 게이트와 드레인은 C 스테이지의 출력 단자에 접속된다. 제11 TFT(T11)의 소스는 A 스테이지의 Q 노드에 연결된다. A 스테이지 이외의 다른 스테이지들은 제11 TFT(T11)를 포함하지 않는다.
타이밍 콘트롤러(106)는 터치 센싱 기간 동안 게이트 스타트 펄스(VST)와 게이트 시프트 클럭(GSC)을 발생하지 않는다. 따라서, B 스테이지의 제1 클럭 단자에 인가되는 클럭(CLK(n))과, A 스테이지의 제1 클럭 단자에 인가되는 클럭(CLK(n+1))은 터치 센싱 기간 만큼의 시간차가 있다.
C 스테이지의 클럭 단자에는 클럭이 공급되지 않고 보상 신호(VSWT)가 공급된다. C 스테이지의 스타트 신호 단자에는 B 스테이지의 이전 스테이지로부터 출력된 게이트 펄스(G(n-1)가 입력된다. 즉, C 스테이지의 스타트 신호 단자에는 전전(前前) 스테이지의 출력 신호가 입력된다. 도 7의 예에서 C 스테이지가 제64 스테이지(ST64)와 제65 스테이지(ST65) 사이의 더미 스테이지일 때, B 스테이지는 제64 스테이지(ST64)이고, 그 이전 스테이지는 제63 스테이지(ST63)이다.
GIP 회로는 도 8과 같으나 이에 한정되지 않는다. 스테이지들의 연결 구조는 게이트 시프트 클럭(CLK)의 위상, 펄스폭에 따라 그리고 스테이지 회로의 동작에 따라 달라질 수 있으므로 어느 하나로 한정되지 않는다.
도 10은 터치 인에이블 신호(TEN)와 VSWT 신호를 보여 주는 파형도이다. 보상 신호(VSWT)는 터치 인에이블 신호(TEN)와 동기되는 신호이고 그 펄스폭이 2 수평 기간 이상 터치 센싱 기간 이하이다. A 스테이지의 Q 노드는 보상 신호(VSWT)에 의해 터치 센싱 기간 동안 지속적으로 충전될 수 있다. 도 10에서 "GIP CLK"은 시프트 레지스터에 입력되는 게이트 시프트 클럭이다.
보상 신호(VSWT)를 이용한 더미 스테이지(DST)의 제어 방법은 터치 센싱 기간 동안 도 10과 같이 다른 게이트 시프트 클럭(GIP CLK)은 멈추어야 한다. 게이트 시프트 클럭(GIP CLK)은 다음 디스플레이 기간이 재개될 때 다시 발생된다. 도 9에서, A 스테이지의 Q 노드는 터치 센싱 기간 동안 VGH 전압으로 충전되어 있으므로 터치 센싱 기간 동안 클럭이 입력되면, A 스테이지는 터치 센싱 기간 동안 원치 않는 출력을 발생한다. 따라서, 보상 신호(VSWT)를 이용한 더미 스테이지(DST)의 제어 방법은 CLK(n)과 CLK(n+1) 사이의 터치 센싱 기간 동안 클럭이 발생되면 안되므로 클럭을 변조하여야 한다.
도 11 내지 도 14는 홀딩 클럭을 이용한 더미 스테이지 제어 방법을 설명하기 위한 도면들이다. 이 실시예는 기존의 클럭 신호를 변조하지 않고 별도의 홀딩 클럭 신호를 추가하는 방법이다. 이 실시예에서, 표시패널은 픽셀 어레이에 내장된 터치 센서들을 포함하여 전술한 실시예와 실질적으로 동일하다. 표시패널은 터치 센싱 기간을 사이에 두고 분할 구동하는 둘 이상의 블록들로 가상 분할된다.
도 11 내지 도 14를 참조하면, GIP 회로의 시프트 레지스터는 게이트 스타트 펄스(VST)와 클럭들(CLK, HCLK)이 입력된 다수의 스테이지들(ST1~STn)을 포함한다. 게이트 스타트 펄스(VST)는 전술한 실시예와 마찬가지로 매 프레임 기간마다 프레임 기간의 초기에 발생된다. 클럭(CLK, HCLK)은 게이트 펄스를 출력하는 스테이지들의 출력 타이밍을 제어하는 클럭(CLK)과, 터치 센싱 기간 직후 처음 발생하는 게이트 펄스의 출력 타이밍을 제어하는 홀딩 클럭(HCLK)을 포함한다. 클럭(CLK)은 디스플레이 기간(Td1, Td2)과 터치 센싱 기간(Tt1) 동안 일정 주기로 발생된다. 클럭(CLK)은 전술한 실시예와 달리, 터치 센싱 기간(Tt1)에도 계속 발생되는 점에 주의하여야 한다. 반면에, 홀딩 클럭(HCLK)은 터치 센싱 기간(Tt1) 직후에 또는 디스플레이 기간의 초기에 1 회 발생되어 제2 블록 부터 매 블록마다 제1 게이트 펄스의 출력 타이밍을 정의한다.
스테이지들(ST1~STn) 각각은 풀업 트랜지스터(Pull-up transistor), 풀다운 트랜지스터(Pull-down transistor), 풀업 트랜지스터를 제어하는 Q 노드, 풀다운 트랜지스터를 제어하는 QB 노드, Q 노드와 QB 노드를 충방전시키는 다수의 트랜지스터들을 포함한다. 트랜지스터들은 n type MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현될 수 있으나 이에 한정되지 않는다. 도 14에서 QB 노드와 풀다운 트랜지스터는 생략되어 있다.
GIP 회로에서 제1 블록을 담당하는 스테이지들은 제1 내지 제m(m은 2 이상의 양의 정수) 게이트 펄스를 순차적으로 출력하는 스테이지들(ST1~STm)과, 게이트 펄스를 출력하지 않는 더미 스테이지들(DST11~DST15, HST1)을 포함한다. 각 블록마다 게이트 펄스를 출력하는 스테이지들과, 더미 스테이지들을 포함한다. 예를 들어, 제2 블록은 제m+1 내지 제2m 게이트 펄스를 출력하는 스테이지들과, 더미 스테이지들(DST21~DST25, HST)를 포함한다.
게이트 스타트 펄스(VST)는 다수의 스테이지들(ST1~ST4)에 동시에 입력될 수 있다. 제1 내지 제4 스테이지들(ST1~ST4) 각각의 Q 노드는 게이트 스타트 펄스(VST)에 따라 게이트 하이 전압(VGH) 만큼 충전된다. 제1 내지 제4 스테이지들(ST1~ST4) 각각의 Q 노드는 클럭(CLK1~CLK4)이 입력될 때 부트스트래핑되어 그 전압이 더욱 상승하여 풀업 트랜지스터를 턴-온시킴으로써 출력 전압을 라이징시켜 게이트 펄스(G1~G4)와 캐리 신호(SET)를 출력한다. 제1 내지 제4 게이트 펄스(G1~G4)는 클럭(CLK1~CLK4)의 위상차 만큼 시프트된다. 스테이지들(ST1~STm) 각각에서 캐리 신호(SET)는 게이트 펄스와 동시에 발생된다. 이 스테이지들(ST1~ST4)은 제5 내지 제6 스테이지(ST5~ST10) 들로부터 입력된 리셋 신호에 의해 리셋되어 그 출력이 게이트 로우 전압(VGL)까지 방전된다. 제5 내지 제m 스테이지(ST5~ST10)는 종속적으로 접속되어 이전 스테이지의 출력을 캐리신호(SET)로서 입력 받아 Q 노드를 충전하고 게이트 펄스를 출력한다. 스테이지들로부터 출력되는 캐리 신호는 다음 스테이지의 스타트 신호로 입력됨과 동시에 이전 스테이지의 리셋 신호로 입력된다.
제1 블록의 더미 스테이지들(DST11~DST15)은 게이트 펄스를 출력하는 스테이지들(ST1~STm) 중 제2 블록과 가까운 일부 스테이지들(STm-4 ~ STm)의 출력을 방전시키는 리셋 신호를 발생한다. 더미 스테이지들(DST11~DST15)은 클럭(DMY11~MYM15)에 응답하여 출력을 발생하여 이전 스테이지들을 리셋시킨다. 도 12에서, 리셋 신호(RST)는 더미 스테이지들(DST11~DST15)의 출력을 방전시킨다.
더미 스테이지들(DST11~DST15)은 홀딩 스테이지(HST1)를 포함한다. 홀딩 스테이지(HST1)는 홀딩 클럭(HCLK)에 응답하여 출력을 발생한다. 홀딩 클럭(HCLK)은 1 프레임 기간 내에서 제2 블록 이후의 블록들 각각에서 제1 게이트 펄스의 출력 타이밍을 정의하기 때문에 터치 센싱 기간의 종료 직후 또는 매 디스플레이 기간 마다 초기에 1회 발생된다.
홀딩 스테이지(HST1)는 홀딩 클럭(HCLK)에 응답하여 출력을 발생한다. 홀딩 스테이지(HST1)의 출력(Hout)이 발생된다. 홀딩 스테이지(HST1)의 출력(Hout)은 제2 블록에서 제1 게이트 펄스를 발생하는 제m+1 스테이지(STm+1)의 스타트 신호 단자에 입력되기 때문에 제m+1 스테이지(STm+1)의 Q 노드를 충전시키고 제m+1 스테이지(STm+1)에 클럭이 입력될 때 제2 블록의 제1 게이트 펄스(Gm+1)와 캐리 신호가 출력된다. 홀딩 스테이지(HST1)의 출력(Hout)은 제2 블록에서 다수의 스테이지들(STm+1 ~ STm+4)에 입력될 수 있다.
홀딩 클럭(HCLK)은 반드시 터치 센싱 기간의 종료 직후에 또는 디스플레이 기간의 초기에 발생되어야 한다. 홀딩 클럭(HCLK)은 1 수평 기간 내외의 작은 펄스폭으로 발생될 수 있으나 이에 한정되지 않는다. 홀딩 클럭(HCLK)이 터치 센싱 기간(Tt1) 내에서 발생되면 다음 블록에서 게이트 펄스들이 출력되기 시작하여 디스플레이 기간으로 진입하기 때문에 터치 센싱 기간이 부족해져서 터치 센싱을 할 수 없다.
도 12에서, CLK1~CLKm, DMY11~DMY15, 및 HCLK은 제1 블록의 스테이지들(ST1~STm, DST11~DST15, HST1)에 입력되는 클럭이다. 홀딩 클럭을 제외한 클럭(CLK1~CLKm, DMY11~DMY15)은 8 상(phase) 클럭으로 발생될 수 있다. 이 경우, 제1 클럭 배선을 통해 제8i+1(i는 양의 정수) 클럭이 발생되고, 제2 클럭 배선을 통해 제8i+2 클럭이 발생된다. 제7 클럭 배선을 통해 제8i+7 클럭이 발생되고, 제8 클럭 배선을 통해 제8i+8 클럭이 발생된다.
스테이지들 각각의 회로 구성을 도 14를 결부하여 설명하기로 한다. 도 14에서 QB 노드와 그 제어 회로는 생략되어 있다.
스테이지들(ST1, DST1, HST1) 각각은 제1 TFT(T11), 제2 TFT(T91) 및 제3 TFT(T92)를 포함한다. 도 14에서, "VST"는 스타트 신호 단자에 입력되는 게이트 스타트 펄스 또는 이전 스테이지로부터 출력된 캐리 신호이다.
제1 TFT(T11)는 게이트 스타트 펄스(VST) 또는 이전 스테이지로부터 출력된 캐리 신호에 응답하여 턴-온(turn-on)되어 게이트 하이 전압(VGH)을 Q 노드에 공급한다. 제1 TFT(T1)의 게이트는 스타트 신호 단자에 접속된다. 제1 스테이지(ST1)의 스타트 단자에는 게이트 스타트 펄스(VST)가 입력된다. 제1 더미 스테이지(DST11)의 스타트 단자에는 제m 스테이지(STm)로부터 출력된 캐리 신호가 입력된다. 홀딩 스테이지(HST1)의 스타트 단자에는 더미 스테이지(DST12)로부터 출력된 캐리 신호가 입력된다. 제1 TFT(T11)의 드레인에는 게이트 하이 전압(VGH)이 공급된다. 제1 TFT(T11)의 소스는 Q 노드에 접속된다.
제2 TFT(T91)는 Q 노드 전압이 게이트 전압으로 입력되는 제1 풀업 트랜지스터이다. 제1 스테이지의 제2 TFT(T92)는 Q 노드가 클럭에 따라 부트스트래핑되어 VGH 이상의 전압으로 충전될 때 제1 게이트 펄스를 제1 게이트 라인에 공급한다. 제1 더미 스테이지(DST1)와 홀딩 스테이지(HST1)의 제2 TFT(T91)는 게이트 라인과 분리된다.
제2 TFT(T92)의 게이트는 Q 노드에 접속된다. 제2 TFT(T92)의 드레인은 클럭 단자에 접속되어 클럭(CLK1, HCLK)을 입력 받는다. 제1 더미 스테이지의 제2 TFT(T92)에는 8상 클럭에서 제1 클럭 배선을 통해 클럭이 입력될 수 있다. 홀딩 스테이지(HST1)에서 제2 TFT(T91)의 소스는 홀딩 클럭(HCLK)이 입력된다. 제1 스테이지에서, 제2 TFT(92)의 소스는 제1 게이트 라인에 연결된다. 제1 더미 스테이지(DST1)와 홀딩 스테이지(HST1)에서 제2 TFT(T91)의 소스는 플로팅(floating)되어 게이트 라인과 연결되지 않는다.
제3 TFT(T92)는 Q 노드 전압이 게이트 전압으로 입력되는 제2 풀업 트랜지스터이다. 제3 TFT(T93)는 Q 노드가 클럭에 따라 부트스트래핑되어 VGH 이상의 전압으로 충전될 때 캐리 신호(C1, DUMC1, Hout)를 출력한다. 홀딩 스테이지(HST1)의 출력(Hout)은 다음 블록(제2 블록)의 제1 스테이지인 제m+1 스테이지(STm+1)의 클럭 단자에 입력된다. 제m+1 스테이지(STm+1)는 클럭 단자를 통해 홀딩 스테이지의 출력(Hout)이 공급될 때 부트스트래핑으로 인해 Q 노드를 충전하여 게이트 펄스(Gm+1)와 캐리 신호(SET)를 출력한다.
본 발명은 터치 센싱 기간이 끝난 직후 홀딩 스테이지로부터 출력된 캐리 신호를 이용하여 디스플레이 기간이 재개되는 제2 블록 이후의 블록들마다 홀딩 스테이지의 출력(Hout)으로 스테이지들의 Q 노드를 충전하여 블록들 간의 라인 딤을 방지할 수 있다. 터치 센싱 기간 직후 홀딩 스테이지의 출력이 캐리 신호(SET)로서 다음 블록의 스테이지들에 공급되기 때문에 제2 블록 이후의 블록들로부터 출력되는 게이트 펄스는 제1 블록으로부터 출력되는 게이트 펄스와 동일하게 될 수 있다.
도 11에서 게이트 펄스를 출력하는 스테이지들(ST1~STm, STm+1, STm+2)의 Q 노드는 VGL 전위로 방전되이 있으므로 클럭(CLK)이 그 스테이지들에 입력되더라도 출력을 발생하지 않는다. 도 11 내지 도 14에 도시된 실시예는 터치 센싱 기간 동안 클럭(CLK)이 발생되어도 GIP 회로가 오동작하지 않는다. 따라서, 이 실시예는 GIP 회로에 디스플레이 기간과 터치 센싱 기간 동안 클럭(CLK)이 연속적으로 입력될 수 있으므로 클럭(CLK)을 변조할 필요가 없다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 102 : 데이터 구동부
104 : 게이트 구동부 106 : 타이밍 콘트롤러
110 : 터치 센싱 회로

Claims (14)

  1. 터치 센서들이 내장된 픽셀 어레이를 포함하고, 상기 픽셀 어레이가 다수의 블록들로 분할 구동되는 표시패널;
    디스플레이 기간에 블록 단위로 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 구동회로; 및
    터치 센싱 기간 동안, 터치 인에이블 신호에 응답하여 상기 터치 센서들을 구동하는 터치 센싱 회로를 포함하고,
    상기 디스플레이 구동회로는 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 게이트 시프트 클럭을 입력 받아 상기 게이트 펄스를 시프트시키는 시프트 레지스터를 포함하고,
    상기 시프트 레지스터는,
    상기 게이트 펄스를 출력하는 스테이지들과 미리 정해진 스테이지들 사이에 연결된 더미 스테이지들을 포함하고,
    상기 더미 스테이지는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결되고,
    상기 더미 스테이지는 게이트 라인들에 연결되지 않고 다른 스테이지에 연결되고,
    상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생하고,
    상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하고,
    상기 보상 신호는 상기 터치 인에이블 신호에 동기되어 상기 터치 센싱 기간 내에서 발생되고,
    상기 홀딩 클럭은 상기 터치 센싱 기간의 종료 직후에 또는 상기 디스플레이 기간의 초기에 발생되고,
    상기 더미 스테이지에 입력되어 출력 타이밍을 제어하되, 다른 스테이지에 인가되지 않는 표시장치.
  2. 제 1 항에 있어서,
    상기 더미 스테이지의 Q 노드는 제n-1 스테이지의 출력 신호에 따라 충전되는 표시장치.
  3. 제 2 항에 있어서,
    상기 더미 스테이지는
    상기 보상 신호가 입력될 때 상기 더미 스테이지의 출력 신호를 라이징시키는 풀업 트랜지스터를 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 제n+1 스테이지는
    상기 더미 스테이지의 출력 신호에 따라 턴-온되어 상기 제n+1 스테이지의 Q 노드를 충전하는 스위치 소자를 포함하는 표시장치.
  5. 제 1 항에 있어서,
    상기 더미 스테이지를 제외한 스테이지들로부터 출력된 게이트 펄스가 상기 표시패널의 게이트 라인들에 공급되는 표시장치.
  6. 제 1 항에 있어서,
    상기 보상 신호의 펄스 폭이 2 수평 기간 보다 크고 상기 터치 인에이블 신호의 펄스 폭 이하인 표시장치.
  7. 제 6 항에 있어서,
    상기 더미 스테이지에 상기 보상 신호가 입력되면 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되지 않는 표시장치.
  8. 제 1 항에 있어서,
    상기 더미 스테이지에 상기 홀딩 클럭이 입력되면, 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되는 표시장치.
  9. 터치 센서들이 내장된 표시패널이 다수의 블록들로 분할 구동되는 표시장치의 게이트 구동 회로에 있어서,
    상기 게이트 구동 회로는
    게이트 시프트 클럭을 입력 받아 게이트 펄스를 시프트시키는 시프트 레지스터를 이용하여 상기 게이트 펄스를 상기 표시패널의 게이트 라인들에 순차적으로 공급하고,
    상기 시프트 레지스터는,
    상기 게이트 펄스를 출력하는 스테이지들과 더미 스테이지들을 포함하고,
    상기 더미 스테이지는 제N(N은 양의 정수) 블록의 마지막 게이트 라인으로 상기 게이트 펄스를 출력하는 제n(n은 양의 정수) 스테이지와, 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하는 제n+1 스테이지 사이에 연결되고,
    상기 더미 스테이지는 게이트 라인들에 연결되지 않고 다른 스테이지에 연결되고,
    상기 더미 스테이지는 보상 신호 또는 별도의 홀딩 클럭에 응답하여 출력을 발생하고,
    상기 제n+1 스테이지는 상기 더미 스테이지의 출력에 응답하여 상기 제N+1 블록의 첫 번째 게이트 라인으로 상기 게이트 펄스를 출력하고,
    상기 보상 신호는 터치 인에이블 신호에 동기되어 터치 센싱 기간 내에서 발생되고,
    상기 홀딩 클럭은 상기 터치 센싱 기간의 종료 직후에 또는 디스플레이 기간의 초기에 발생되고,
    상기 더미 스테이지에 입력되어 출력 타이밍을 제어하되, 다른 스테이지에 인가되지 않는 표시장치의 게이트 구동 회로.
  10. 제 9 항에 있어서,
    상기 더미 스테이지의 Q 노드는 제n-1 스테이지의 출력 신호에 따라 충전되는 표시장치의 게이트 구동 회로.
  11. 제 10 항에 있어서,
    상기 더미 스테이지는
    상기 보상 신호가 입력될 때 상기 더미 스테이지의 출력 신호를 라이징시키는 풀업 트랜지스터를 포함하는 표시장치의 게이트 구동 회로.
  12. 제 11 항에 있어서,
    상기 제n+1 스테이지는
    상기 더미 스테이지의 출력 신호에 따라 턴-온되어 상기 제n+1 스테이지의 Q 노드를 충전하는 스위치 소자를 포함하는 표시장치의 게이트 구동 회로.
  13. 제 12 항에 있어서,
    상기 더미 스테이지에 상기 보상 신호가 입력되면 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되지 않는 표시장치의 게이트 구동 회로.
  14. 제 9 항에 있어서,
    상기 더미 스테이지에 홀딩 클럭이 입력되면, 상기 게이트 시프트 클럭이 터치 센싱 기간 동안 발생되는 표시장치의 게이트 구동 회로.
KR1020150091150A 2014-12-30 2015-06-26 터치 센서들을 가지는 표시장치와 그 게이트 구동 회로 KR102298488B1 (ko)

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