KR102586365B1 - 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 - Google Patents

쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 인 셀 터치 패널에 구비되는 쉬프트 레지스터 및 이를 포함한 영상 표시장치 및 그 구동방법에 관한 것으로, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스터에 있어서, 매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하여 각각의 블록 영역에 서로 종속적으로 연결된 제1 내지 제n 스테이지, 및 각각의 블록 영역 사이에 각각 구비된 제1 및 제2 브리지 스테이지를 포함하는바, 영상 표시기간에 따라 복수의 스테이지 단위로 사이사이에 복수의 브리지 스테이지가 구비되어 터치 감지 기간 이후에도 각 스테이지들이 연계 구동되도록 함으로써 특정 스테이지들의 열화를 방지할 수 있다. 특히, 특정 스테이지들의 열화를 방지하면 영상 표시패널에서의 가로선 불량 등 화면 이상 현상을 방지할 수 있으며, 불량률을 낮추고 고객 만족도를 높여 제품의 신뢰성은 더욱 향상시킬 수 있다.

Description

쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법{SHIFT RESISTER, IMAGE DISPLAY DEVICE CONTAINING THE SAME AND METHOD OF DRIVING THE SAME}
본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 인 셀 터치 패널에 구비되는 쉬프트 레지스터 및 이를 포함한 영상 표시장치 및 그 구동방법에 관한 것이다.
최근 모바일 기기 등에 널리 이용되는 영상 표시장치에는 화면상에 표시된 소정의 객체 또는 영역을 선택하기 위해서 손가락 또는 스타일러스 펜(stylus pen) 등으로 직접 화면의 영역을 선택하여 입력하는 터치 방식이 적용되고 있다.
이렇게 터치를 감지하기 위한 터치 패널은 액정 표시장치(Liquid Crystal Display), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display) 등과 같은 평판 표시장치(Flat Panel Display)에 주로 적용된다.
터치 패널이 액정 표시장치에 적용되는 경우에는 터치 패널이 액정패널의 상단면에 부착되는 온 셀 타입(On cell type)으로 구성될 수 있다. 그리고 터치 패널을 구성하는 두 개의 전극들이 액정패널을 구성하는 TFT 기판에 형성되는 인 셀 타입(In-cell type)으로 구성될 수도 있다.
인 셀 타입 액정 표시패널은 다수의 터치 전극 외에도 다수의 게이트 라인과 데이터 라인이 서로 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직 교차하여 정의되는 영역에 화소 영역이 위치하게 된다. 그리고 화소 영역들 각각에 전계를 인가하기 위한 화소 전극들과 공통전극이 액정패널에 형성된다.
인 셀 타입 액정 표시패널을 구동하는 구동회로는 게이트 라인들을 구동하는 게이트 드라이버, 데이터 라인들을 구동하는 데이터 드라이버, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 컨트롤러를 포함한다. 게이트 드라이버의 경우는 스캔펄스를 게이트 라인들에 순차적으로 공급함으로써, 액정패널의 액정 셀들을 1라인분씩 순차 구동한다. 이를 위해, 게이트 드라이버는 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터를 구비한다. 이 쉬프트 레지스터는 스캔펄스를 출력하는 다수의 스테이지들로 구성되어 있으며, 각 스테이지는 해당 게이트 라인에 일대 일로 스캔펄스를 공급한다. 이때, 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다.
다만, 인 셀 타입 액정 표시패널의 경우는 매 프레임 기간을 다수의 영상 표시기간과 다수의 터치 감지기간으로 시분할하여 교번적으로 구동하게 된다. 구체적으로, 매 프레임 기간 중 소정 기간동안 스캔펄스들을 게이트 라인들에 순차 공급하다 중지하고, 터치 기간에 터치를 감지한다. 그리고 다시 이어서 스캔 펄스들을 출력하다 중지한 후, 또다시 터치를 감지하는 동작을 매 프레임 기간에 다수번씩 구간별로 구분하여 반복하게 된다.
하지만, 이렇게 매 프레임 기간 중 터치를 감지하는 다수의 터치 감지기간마다 쉬프트 레지스터의 특정 스테이지들은 인에이블 상태로 유지되고 있어야 하기 때문에 열화가 발생할 수밖에 없다. 특히, 일정 기간 단위로 매번 동일한 스테이지들만 반복적으로 인에이블 상태가 유지되기 때문에, 해당 스테이지의 반복된 열화로 해당 수평 라인에서는 가로선 불량 등이 발생하게 된다. 이러한 가로선 불량 발생 및 화면 이상 현상은 고장으로 이어져 제품의 신뢰성을 저하시키기 때문에 더 큰 문제를 야기할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 영상 표시기간에 따라 복수의 스테이지 단위로 사이사이에 복수의 브리지 스테이지가 구비되어, 터치 감지 기간 이후에도 각 스테이지들이 연계 구동되도록 함으로써, 특정 스테이지들의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다. 또한, 이 쉬프트 레지스터를 포함한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.
구체적으로, 본 발명에서는 영상 표시기간과 터치 감지기간에 따라 복수의 게이트 라인 단위로 복수의 블록 영역을 구분하고, 각 블록 영역의 사이에 제1 및 제2 브리지 스테이지가 각각 구비되도록 한다. 그리고 각 블록 영역의 마지막 스테이지는 제1 브리지 스테이지로 캐리 펄스를 공급하여 디세이블 되도록 한다. 이후, 각 블록 영역의 첫번째 스테이지는 제2 브리지 스테이지로부터의 캐리 펄스에 따라 인에이블되어 서로 순차적으로 연계 구동될 수 있도록 한 쉬프트 레지스터, 이를 포함한 표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스터에 있어서, 매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하여 각각의 블록 영역에 서로 종속적으로 연결된 제1 내지 제n 스테이지, 및 각각의 블록 영역 사이에 각각 구비된 제1 및 제2 브리지 스테이지를 포함한다.
또한, 상술한 기술적 과제를 달성하기 위한 본 발명에 따른 영상 표시장치는 영상 표시영역이 구비되어 영상을 표시하는 영상 표시패널, 영상 표시영역에 나란하게 구성된 복수의 게이트 라인을 구동하는 게이트 드라이버, 복수의 데이터 라인을 구동하는 복수의 데이터 드라이버, 및 게이트 및 데이터 드라이버의 구동 타이밍을 제어하는 타이밍 컨트롤러를 구비하며, 게이트 드라이버는 매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하도록 구성된 복수의 게이트 라인에 복수의 스캔펄스를 순차적으로 공급하기 위해, 상기의 쉬프트 레지스터를 포함한다.
아울러, 상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터의 구동방법은 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스터의 구동방법에 있어서, 매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하여 각각의 블록 영역에 서로 종속적으로 연결된 제1 내지 제n 스테이지를 순차 구동하는 단계, 각각의 블록 영역 사이에 각각 구비된 제1 브리지 스테이지 구동 단계, 및 각각의 블록 영역 사이에 각각 구비된 제2 브리지 스테이지 구동 단계를 포함한다.
상술한 바와 같은 기술 특징들을 갖는 본 발명의 실시 예에 따른 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법은 다음과 같은 효과를 이룰 수 있다.
본 발명의 쉬프트 레지스터는 영상 표시기간에 따라 복수의 스테이지 단위로 사이사이에 복수의 브리지 스테이지가 구비되어, 터치 감지 기간 이후에도 각 스테이지들이 연계 구동되도록 함으로써, 특정 스테이지들의 열화를 방지할 수 있다.
특히, 특정 스테이지들의 열화를 방지하면 영상 표시패널에서의 가로선 불량 등 화면 이상 현상을 방지할 수 있으며, 불량률을 낮추고 고객 만족도를 높여 제품의 신뢰성은 더욱 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도이다.
도 2는 도 1에 도시된 어느 한 블록의 제n 스테이지와 제1 브리지 스테이지를 나타낸 구성도이다.
도 3은 도 1의 각 스테이지에 공급되는 신호 파형을 나타낸 타이밍도이다.
도 4는 도 2에 도시된 제n 스테이지와 제1 브리지 스테이지의 세트 노드 전압 변화 파형을 나타낸 타이밍도이다.
도 5는 도 1 및 도 2에 도시된 각 블록 스테이지들의 스캔펄스 출력 연계 과정을 나타낸 스캔펄스 출력 타이밍도이다.
도 6은 도 1에 도시된 제n-1 스테이지 및 제n 스테이지들의 구성을 구체적으로 나타낸 회로도이다.
도 7은 도 1 및 도 2에 도시된 제1 및 제2 브리지 스테이지의 구성을 구체적으로 나타낸 회로도이다.
도 8은 본 발명의 쉬프트 레지스터가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 쉬프트 레지스터를 나타낸 구성도이다.
도 1에 도시된 쉬프트 레지스터는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 각각 포함되되 각 블록 영역에 서로 종속적으로 연결된 n개의 스테이지들(ST1 내지 STn) 및 각 블록 영역의 사이사이에 구비된 제1 및 제2 브리지 스테이지(BST1,BST2)로 구성된다.
구체적으로, 매 프레임 기간 중 영상 표시기간에는 첫번째 블록 영역의 제1 내지 제n 스테이지(ST1 내지 STn)부터 하나씩의 캐리 펄스와 스캔펄스(Vout1 내지 Voutn)를 순차적으로 출력한다. 각 스테이지별로 캐리 펄스와 스캔펄스는 동시에 출력된다.
즉, 첫번째 블록 영역의 제1 스테이지(ST1)가 캐리 펄스와 제1 스캔펄스(Vout1)를 동시에 출력하면, 이어서 제2 스테이지(ST2)가 캐리 펄스와 제2 스캔펄스(Vout2)를 출력한다. 그리고 제3 스테이지(ST3)가 캐리 펄스와 제3 스캔펄스(Vout3)를 출력하는 방식으로,... 첫번째 블록의 마지막에는 제n 스테이지(STn)가 제n 스캔펄스(Voutn)를 출력한다.
첫번째 영상 표시기간은 첫번째 블록 영역의 가장 끝단인 제n 스테이지(STn)로부터 제n 스캔펄스가 출력될 때까지이며, 첫번째 영상 표시기간 이후엔 바로 이어 터치 감지기간이 된다.
터치 감지기간이 되면, 첫번째 블록 영역의 다음 단에 구성되는 제1 브리지 스테이지(BST1)가 제n 스테이지(STn)의 제n 캐리 펄스를 입력받아 제1 브리지 펄스(BR1)를 출력한다. 이때 제1 브리지 펄스(BR1)는 제n 스테이지(STn)로 공급되어 제n 스테이지(STn)가 디세이블되도록 한다.
터치 감지기간에는 영상 표시패널의 영상 표시부에 구성되는 터치 전극들에 터치 감지신호가 인가되어 터치 여부를 감지하게 된다.
이후, 다시 영상 표시기간이 되면 제2 브리지 스테이지(BST1)가 제2 브리지 펄스(BR2)를 다음 블록 영역의 제1 스테이지(ST1)로 공급한다. 이에, 다음 블록 영역의 제1 스테이지(ST1)가 캐리 펄스와 제1 스캔펄스(Vout1)를 동시에 출력하면, 이어서 제2 스테이지(ST2)가 캐리 펄스와 제2 스캔펄스(Vout2)를 출력한다. 그리고 제3 스테이지(ST3)가 캐리 펄스와 제3 스캔펄스(Vout3)를 출력하는 방식으로,... 해당 블록의 마지막에는 제n 스테이지(STn)가 제n 스캔펄스(Voutn)를 출력한다.
이렇게 영상 표시 기간이 다시 끝나고 다시 터치 감지기간이 되면, 해당 블록의 블록 영역의 다음 단에 구성되는 제1 브리지 스테이지(BST1)가 제n 스테이지(STn)의 제n 캐리 펄스를 입력받아 제1 브리지 펄스(CR1)를 출력한다. 이때 제1 브리지 펄스(BR1)는 제n 스테이지(STn)로 공급되어 제n 스테이지(STn)가 디세이블 되도록 한다.
이와 같은 방식으로 매 프레임 기간마다 영상 표시 기간과 터치 감지기간이 복수번씩 반복되는바, 각각의 블록 영역별로 제1 내지 제n 스테이지(ST1 내지 STn)가 순차적으로 동작한다. 각 블록 영역의 사이에는 제1 및 제2 브리지 스테이지(BST1,BST2)가 구비되기 때문에 제1 내지 제n 스테이지(ST1 내지 STn)가 모두 동일한 기간동안 인에이블되어 스캔 펄스를 출력하는바, 마지막 단인 제n 스테이지(STn) 또한 열화를 방지할 수 있다.
도 2는 도 1에 도시된 어느 한 블록의 제n 스테이지와 제1 브리지 스테이지를 나타낸 구성도이다.
도 1에 도시되었던 각각의 스테이지(ST1 내지 STn) 구성은 동일하므로, 제n 스테이지(STn)의 예를 대표로 설명하기로 한다. 그리고 제1 및 제2 브리지 스테이지(BST1,BST2)가 구성 또한 동일하므로 제1 브리지 스테이지(BST1)를 예로 설명하기로 한다.
도 2를 참조하면, 제n 스테이지(STn)는 하나의 노드 제어부(NC1), 노드 제어부(NC1)의 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1 및 QB2)에 접속된 캐리 출력부(CC1), 및 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1 및 QB2)에 접속된 스캔펄스 출력부(VC1)를 각각 포함한다.
여기서, 캐리 출력부(CC1)의 캐리 신호(CR)는 미리 설정된 어느 한 전단의 스테이와 후단의 스테이지(예를 들어, n-3 및 n+3번째 스테이지)로 각각 공급될 수 있다. 캐리 출력부(CC1)는 스캔펄스 출력부(VC1)와 동일한 구성으로 구비될 수 있다.
노드 제어부(NC1)는 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1 및 QB2)의 논리상태(인에이블 또는 디세이블)를 제어한다.
스캔펄스 출력부(VC1)는 제1 풀업 스위칭소자(VT1), 제1 풀다운 스위칭소자(VT2) 및 제2 풀다운 스위칭소자(VT3)를 포함한다. 여기서, 제1 풀업 스위칭소자(VT1)는 세트 노드(Q)가 하이 논리값을 가질 때 턴-온되어, n 번째의 클럭펄스를 제n 스캔펄스(Vout n)로 출력한다. 그리고 제1 및 제2 풀다운 스위칭 소자(TV2,TR3) 각각은 제1 및 제2 리세트 노드(QB1,QB2)가 하이 논리상태일 때 턴-온되어 저전위 전압원(VSS)을 게이트 로우 전압으로 출력한다.
캐리 출력부(CC1) 또한 캐리 펄스(CR)의 출력을 위해 제1 풀업 스위칭소자(CT1), 제1 풀다운 스위칭소자(CT2) 및 제2 풀다운 스위칭소자(CT3)를 포함해서 구성될 수 있다. 제1 풀업 스위칭소자(CT1), 제1 풀다운 스위칭소자(CT2) 및 제2 풀다운 스위칭소자(CT3)의 동작은 스캔펄스 출력부(VC1)의 제1 풀업 스위칭소자(VT1), 제1 풀다운 스위칭소자(VT2) 및 제2 풀다운 스위칭소자(VT3)와 동일하게 동작한다.
노드 제어부(NC1)는 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1 및 QB2)의 논리 상태를 제어하는바, 제1 및 제2 스타트 펄스나 이전 어느 한 스테이지로부터의 스캔펄스(예를 들어, n-3번째 스테이지)에 응답하여 세트 노드(Q)를 하이 논리의 세트 상태로 만들면서, 제1 및 제2 리세트 노드(QB1 및 QB2)를 로우 논리의 리세트 상태로 만든다.
이렇게 세트 노드(Q)가 하이 논리상태일 때, 스캔펄스 출력부(VC1)가 n번째의 클럭펄스를 제n 스캔펄스(Voutn)로 출력하여 제n 게이트 라인에 공급한다. 마찬가지로 캐리 출력부(CC1) 또한 캐리 펄스를 이전 어느 한 스테이지로 공급한다.
제1 브리지 스테이지(BST1) 또한 하나의 노드 제어부(NC1), 노드 제어부(NC1)의 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1 및 QB2)에 접속된 캐리 출력부(CC1)를 포함하여 구성된다.
제1 브리지 스테이지(BST1)의 노드 제어부(NC1)는 자체 구비된 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1,QB2)의 논리상태(인에이블 또는 디세이블)를 제어한다.
제1 브리지 펄스(BR1)의 출력 동작시, 제1 브리지 스테이지(BST1)의 노드 제어부(NC1)는 어느 한 클럭펄스와 이전 어느 한 스테이지로부터의 캐리 펄스(예를 들어, n-3번째 스테이지 또는 이전 단 스테이지)에 응답하여 세트 노드(Q)를 하이 논리의 세트 상태로 만들면서, 제1 및 제2 리세트 노드(QB1,QB2)를 로우 논리의 리세트 상태로 만든다.
이렇게, n-3번째 스테이지 또는 이전 단 스테이지로부터의 캐리 펄스에 따라 세트 노드(Q)가 하이 논리상태일 때, 캐리 출력부(CC1)는 n+1번째의 클럭펄스를 제1 브리지 펄스(BR1)로 출력하여 이전단 제n 스테이지(STn)에 공급한다. 여기서 n+1번째의 클럭펄스는 제5 클럭펄스(C5)나 제6 클럭펄스(C6)가 될 수도 있다.
제n 스테이지(STn)는 제n 스캔펄스(Voutn)를 출력 한 이후에, 제1 브리지 스테이지(BST1)로부터 공급되는 제1 브리지 펄스(BR1)를 디세이블 신호로 받아들여, 제1 브리지 펄스(BR1)에 의해 세트 노드(Q)를 로우 논리의 리세트 상태로 만들고 디세이블 상태를 유지한다.
도 3은 도 1의 각 스테이지에 공급되는 신호 파형을 나타낸 타이밍도이다.
도 3에 도시된 바와 같이, 각 블록 영역의 제1 내지 제n 스테이지(ST1 내지 STn)와 제1 및 제2 브리지 스테이지(BST1,BST2)에는 서로 다른 위상차를 갖는 다수의 클럭펄스 예를 들어, 제1 내지 제10 클럭펄스(C1 내지 C10)가 공급된다.
제1 내지 제10 클럭펄스(C1 내지 C10)는 서로 인접하게 발생되는 클럭펄스간에 소정 기간동안 동시에 액티브 상태(하이 기간)를 유지하도록 발생되어 서로 순환되도록 쉬프트 레지스터에 공급된다.
좀 더 구체적으로 설명하면, 각각의 제1 내지 제10 클럭펄스(C1 내지 C10)는 서로 동일한 펄스 폭 및 듀티율을 갖고, 5수평 기간(5H) 단위의 폭으로 액티브 상태(하이 기간)를 유지하도록 공급된다. 그리고 서로 인접한 이전 및 다음 단 클럭펄스와는 4수평 기간(4H) 단위의 폭만큼 중첩되도록 공급된다.
예를 들면, 제2 클럭펄스(C2)의 경우에는 제1 클럭펄스(C1)보다 4/5 펄스 폭만큼 위상 지연되어 발생되고, 제3 클럭펄스(C3)는 제2 클럭펄스(C2) 보다 4/5 펄스 폭만큼 위상 지연되어 발생되며, 제4 클럭펄스(C4)는 제3 클럭펄스(C3)보다 4/5 펄스 폭만큼 위상 지연되어 발생된다. 이에 따라, 인접한 기간에 출력되는 클럭펄스들은 일정 기간동안(예를 들어, 4H 기간동안) 서로 동시에 하이 상태를 유지한다. 인접한 클럭펄스들 간의 펄스 폭 중첩 구간은 약 4/5 펄스 폭 구간에 해당한다.
이와 아울러, 각 블록 영역의 제1 내지 제n 스테이지(ST1 내지 STn)와 제1 및 제2 브리지 스테이지(BST1,BST2)는 미리 설정된 적어도 어느 한 레벨의 고전위 전압원(VDD), 및 다른 레벨의 저전위 전압원(VSS)을 더 입력받아 동작한다.
도 4는 도 2에 도시된 제n 스테이지와 제1 브리지 스테이지의 세트 노드 전압 변화 파형을 나타낸 타이밍도이다.
도 2 및 도 3과 함께 도 4를 참조하여, 제1 내지 제n 스테이지(ST1 내지 STn)와 제1 및 제2 브리지 스테이지(BST1,BST2)에 제1 내지 제10 클럭펄스(C1 내지 C10)가 공급되는 상태에서의 제n 스테이지(STn)의 동작을 설명하면 다음과 같다.
먼저, 제n 스테이지(STn)의 경우 n-1 번째인 제9 클럭펄스(C9)에 의해 세트 노드(Q)가 먼저 하이 논리상태가 되고, 리세트 노드(QB)가 로우 논리상태가 된다. 그러면, 세트 노드(Q)에 게이트 단자가 접속된 제1 및 제2 풀업 스위칭소자(VT1,TR1)는 모두 턴-온된다. 이후, n번째인 제10 클럭펄스(C10)가 입력되면 턴-온된 제1 풀업 스위칭소자(VT1)를 통해 제n 스캔펄스(Vout1)로 출력된다. 이렇게 제10 클럭펄스(C10)가 제1 풀업 스위칭소자(VT1)의 소스 단자에 공급될 때는 제1 풀업 스위칭소자(VT1)의 소스 단자와 게이트 단자 간의 커플링 현상에 의해 게이트 단자의 전압이 상승된다.(1차 부트스트랩핑). 즉, 제10 클럭펄스(C10)가 하이 논리값으로 상승하면서, 이에 동기되어 게이트 단자의 전압도 같이 상승한다. 여기서, 게이트 단자는 세트 노드(Q)와 접속되어 있으므로, 결국 세트 노드(Q)의 전압이 상승하는 부트스트랩핑 효과가 일어난다.
4 수평 기간(4H) 이후에 제10 클럭펄스(C10)가 로우 논리값으로 가변하면, 세트 노드(Q)의 전압은 제10 클럭펄스(C10)의 로우 논리값에 동기되어 하강한다.
이와 아울러, 제1 브리지 스테이지(BST1)의 경우, n-3번째 스테이지 또는 이전 단 스테이지에 응답하여 세트 노드(Q)를 하이 논리의 세트 상태로 만들면서, 제1 및 제2 리세트 노드(QB1,QB2)를 로우 논리의 리세트 상태로 만든다. 이렇게, n-3번째 스테이지 또는 이전 단 스테이지로부터의 캐리 펄스에 따라 세트 노드(Q)가 하이 논리상태일 때, 캐리 출력부(CC1)는 제5 클럭펄스(C5)나 제6 클럭펄스(C6)를 제1 브리지 펄스(BR1)로 출력하여 이전단 제n 스테이지(STn)에 공급한다.
제n 스테이지(STn)는 제n 스캔펄스(Voutn)를 출력 한 이후에, 제1 브리지 스테이지(BST1)로부터 공급되는 제1 브리지 펄스(BR1)를 디세이블 신호로 받아들여, 제1 브리지 펄스(BR1)에 의해 세트 노드(Q)를 로우 논리의 리세트 상태로 만들고 디세이블 상태를 유지한다.
구체적으로, 제n 스테이지(STn)는 제n 스캔펄스(Vout n)를 출력한 이후에 제1 브리지 펄스(BVout1)에 의해 디세이블 상태로 된다. 여기서, 제n 스테이지(STn)의 세트 노드(Q)는 제n 스캔펄스(Vout n) 출력 후 이어서 입력되는 제1 브리지 스테이지(BST1)의 브리지 펄스(BR1)에 의해 로우 논리값으로 가변한다. 그리고 제1 및 제2 리세트 노드(QB1,QB2)는 제10 클럭펄스(C10)와는 위상이 완전히 반대되는 제7 클럭펄스(C7)나 제8 클럭펄스(C8)에 의해 하이 논리 상태로 세트된다. 각 블록 영역의 제n 게이트 라인은 게이트 로우 전압레벨을 유지하게 된다.
도 5는 도 1 및 도 2에 도시된 각 블록 스테이지들의 스캔펄스 출력 연계 과정을 나타낸 스캔펄스 출력 타이밍도이다.
도 5를 참조하면, 어느 한 블록의 가장 마지막 단인 제n 스테이지(STn)까지 제n 스캔펄스(Vout n)를 출력하면 해당 영상 표시기간이 끝나게 된다. 그리고 바로 이어 터치 감지기간이 된다.
터치 감지기간이 되면, 해당 블록 영역의 다음 단에 구성되는 제1 브리지 스테이지(BST1)가 n+1번째의 클럭펄스를 제1 브리지 펄스(BR1)로 출력하여 이전단 제n 스테이지(STn)에 공급한다. 여기서, n+1번째의 클럭펄스는 제5 클럭펄스(C5)나 제6 클럭펄스(C6)가 될 수도 있다. 이때 제1 브리지 펄스(BR1)는 제n 스테이지(STn)로 공급되어 제n 스테이지(STn)가 디세이블되도록 한다.
터치 감지기간에는 영상 표시패널의 영상 표시부에 구성되는 터치 전극들에 터치 감지신호가 인가되어 터치 여부를 감지하게 된다.
이후, 다시 영상 표시기간이 되면, 다시 제1 및 제2 스타트 펄스(Vst1.Vst2)와 제1 내지 제10 클럭펄스(C1 내지 C10)가 순차적으로 공급된다. 이때는 제2 브리지 스테이지(BST2)가 인에이블 되어 제2 브리지 펄스(BR2)를 다음 블록 영역의 제1 스테이지(ST1)로 공급한다.
제2 브리지 스테이지(BST2)는 제1 브리지 스테이지(BST1)로부터의 제1 브리지 펄스(BR1)를 공급받아 인에이블 상태를 유지하게 된다. 그리고 제1 클럭펄스(C1)나 제6 클럭펄스(C2) 등의 n+1 번째의 클럭 펄스를 입력받아 제2 브리지 펄스(BR2)로 출력할 수 있다. 제2 브리지 펄스(BR2)는 다음 블록 영역의 첫번째 스테이지로 공급되어 다음 블록 영역의 첫번째 스테이지가 인에이블 되도록 한다.
이에, 다음 블록 영역의 제1 스테이지(ST1)가 캐리 펄스와 제1 스캔펄스(Vout1)를 동시에 출력하면, 이어서 제2 스테이지(ST2)가 캐리 펄스와 제2 스캔펄스(Vout2)를 출력하는 방식으로 제n 스테이지(STn)까지 순차 구동된다.
이러한 과정이 첫번째 블록 영역부터 가장 마지막번째의 블록 영역에 포함된 제n 스테이지(STn)까지 순차적으로 연계 구동된다.
가장 마지막 블록 영역에 포함된 제n 스테이지(STn)는 가장 마지막에 구비된 제1 브리지 스테이지(BST1)으로부터 제1 브리지 펄스(BR1)를 공급받고 디세이블 된다.
도 6은 도 1에 도시된 제n-1 스테이지 및 제n 스테이지들의 구성을 구체적으로 나타낸 회로도이다.
구체적으로, 도 6과 같이 제n-1 스테이지(STn-1) 및 제n 스테이지(STn)는 세트 노드(Q)와 제1 및 제2 리세트 노드(QB1 및 QB2)를 서로 공유하도록 구성될 수 있다. 이와 같이, 서로 인접하게 배치된 두 개씩의 스테이지에는 서로 다른 위상차를 갖는 클럭펄스가 공급된다. 예들 들어, 도 1에 도시된 바와 같이, 제 n-1 스테이지에는 제 n-1 번째의 클럭펄스가 공급되고, 제n 스테이지에는 제n 번째 클럭펄스가 공급된다.
제n 스테이지(STn)에 구비된 노드 제어부(NC)는 제1 내지 제 12 스위칭소자(Tr1 내지 Tr12)를 포함한다.
제1 스위칭소자(Tr1)는 제n-2 스테이지(STn-2)로부터의 캐리 펄스(CR-2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압(VDD)을 전송하는 고전위 전압(VDD)과 제n-1 스테이지(STn-1)의 세트 노드(Q) 간을 접속시킨다. 제n-1 스테이지(STn)에 구비된 제1 스위칭소자(Tr1)의 드레인 전극(또는 소스전극)에는 고전위 전압(VDD) 대신에 제n-2 스테이지로부터의 캐리펄스(CP-2)가 공급될 수도 있다.
제2 스위칭소자(Tr2)는 적어도 어느 하나의 클럭펄스나 다음의 어느 한 스테이지로부터의 캐리 펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제3 스위칭소자(Tr3)는 제1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제4 스위칭소자(Tr4)는 제2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제5 스위칭소자(Tr5)는 제n 스테이지(STn)의 세트 노드(Q) 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 제1 리세트 노드(QB1)와 저전위 전압(VSS)을 접속시킨다.
제6 스위칭소자(Tr6)는 제n-2 스테이지(STn-2)로부터의 캐리 펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 및 제n 스테이지(STn)의 제1 리세트 노드(QB1)와 저전위 전압(VSS)을 접속시킨다.
제7 스위칭소자(Tr7)는 어느 하나의 클럭신호나 인에이블 제어신호에 따라 턴-온 또는 턴-오프되며, 턴-온시 인에이블 어느 하나의 클럭신호를 제n-1 스테이지(STn-1)의 공통 노드(CN)로 공급한다.
제8 스위칭소자(Tr8)는 제n-1 스테이지(STn-1)의 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 클럭펄스를 제1 리세트 노드(QB1)로 공급한다.
제9 스위칭소자(Tr9)는 제n-1 스테이지(STn-1)의 세트 노드(Q) 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제10 스위칭소자(Tr10)는 제n 스테이지(STn)의 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제11 스위칭소자(Tr11)는 별도의 리셋 신호나 어느 하나의 클럭신호에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제12 스위칭소자(Tr12)는 전단 스테이지의 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제n 스테이지(STn)에 구비된 노드 제어부(NC) 또한 제1 내지 제 12 스위칭소자(Tr1 내지 Tr12)를 포함한다.
제1 스위칭소자(Tr1)는 제n-1 스테이지(STn-1)로부터의 캐리 펄스(CR-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압(VDD)을 전송하는 고전위 전압(VDD)과 제n 스테이지(STn)의 세트 노드(Q)를 접속시킨다. 제n 스테이지(STn)에 구비된 제1 스위칭소자(Tr1)의 드레인 전극(또는 소스전극)에는 고전위 전압(VDD) 대신에 제n-1 스테이지로부터의 캐리펄스(CP-1)가 공급될 수도 있다.
제2 스위칭소자(Tr2)는 적어도 어느 하나의 클럭펄스나 다음의 어느 한 스테이지로부터의 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제3 스위칭소자(Tr3)는 제1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제4 스위칭소자(Tr4)는 제2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제5 스위칭소자(Tr5)는 제n 스테이지(STn)의 세트 노드(Q) 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 제1 리세트 노드(QB1)와 저전위 전압(VSS)을 접속시킨다.
제6 스위칭소자(Tr6)는 제 n-1 스테이지(STn-1)로부터의 캐리 펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 제1 리세트 노드(QB1)와 저전위 전압(VSS)을 접속시킨다.
제7 스위칭소자(Tr7)는 어느 하나의 클럭신호나 인에이블 제어신호에 따라 턴-온 또는 턴-오프되며, 턴-온시 인에이블 어느 하나의 클럭신호를 제n 스테이지(STn)의 공통 노드(CN)로 공급한다.
제8 스위칭소자(Tr8)는 제n 스테이지(STn)의 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 클럭펄스를 제1 리세트 노드(QB1)로 공급한다.
제9 스위칭소자(Tr9)는 제n 스테이지(STn)의 세트 노드(Q) 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn)의 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제10 스위칭소자(Tr10)는 제n-1 스테이지(STn-1)의 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제11 스위칭소자(Tr11)는 별도의 리셋 신호나 어느 하나의 클럭신호에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n 스테이지(STn)의 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제12 스위칭소자(Tr12)는 전단 스테이지의 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn-1)의 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
도 7은 도 1 및 도 2에 도시된 제1 브리지 스테이지의 구성을 구체적으로 나타낸 회로도이다.
제1 브리지 스테이지에 구비된 노드 제어부(NC)는 제1 내지 제15 스위칭소자(Tr1 내지 Tr15)를 포함한다.
제1 스위칭소자(Tr1)는 이전 단 어느 하나의 클럭 펄스나 스타트 펄스 또는 이전 단 어느 하나의 스캔펄스(Voutn)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압(VDD)을 세트 노드(Q)와 접속시킨다.
제2 스위칭소자(Tr2)는 적어도 어느 하나의 클럭펄스나 다음 단의 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제3 스위칭소자(Tr3)는 제1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제4 스위칭소자(Tr4)는 제2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제5 스위칭소자(Tr5)는 세트 노드(Q) 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제1 리세트 노드(QB1)와 저전위 전압(VSS)을 접속시킨다.
제6 스위칭소자(Tr6)는 어느 하나의 클럭펄스나 다음 단 어느 하나의 캐리 펄스 등에 따라 턴-온 또는 턴-오프되며, 턴-온시 제1 리세트 노드(QB1)와 저전위 전압(VSS)을 접속시킨다.
제7 스위칭소자(Tr7)는 턴-온 상태를 유지하도록 고전위 전압(VDD)에 다이오드 형태로 구성되어 제1 공통 노드로 고전위 전압(VDD)을 공급한다.
제8 스위칭소자(Tr8)는 제1 공통 노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압(VDD)을 제1 리세트 노드(QB1)로 공급한다.
제9 스위칭소자(Tr9)는 세트 노드(Q) 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제n-1 스테이지(STn)의 제1 공통 노드(CN)와 저전위 전압(VSS)을 접속시킨다.
제10 스위칭소자(Tr10)는 전단의 캐리 펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 저전위 전압(VSS)을 접속시킨다.
제11 스위칭소자(Tr11)는 턴-온 상태를 유지하도록 고전위 전압(VDD)에 다이오드 형태로 구성되어 제2 공통 노드로 고전위 전압(VDD)을 공급한다.
제12 스위칭소자(Tr12)는 전단 스테이지의 세트 노드 전압(Q)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 공통 노드와 저전위 전압(VSS)을 접속시킨다.
제13 스위칭소자(Tr13)는 제2 공통노드의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전위 전압(VDD)을 제2 리세트 노드(QB2)로 공급한다.
제14 스위칭소자(Tr14)는 전단 스테이지의 세트 노드 전압(Q)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 리세트 노드(QB2)를 저전위 전압(VSS)과 접속시킨다.
제15 스위칭소자(Tr15)는 전단 스테이지의 어느 한 스타트 펄스나 어느 한 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제2 리세트 노드(QB2)를 저전위 전압(VSS)과 접속시킨다.
이상과 같이 구성된 본 발명의 스테이지 구성에 의해, 터치 감지 기간 이후에도 각 스테이지들이 연계 구동되도록 함으로써, 특정 스테이지들의 열화를 방지할 수 있다. 즉, 본 발명에서는 영상 표시기간에 따라 복수의 스테이지 단위로 사이사이에 복수의 브리지 스테이지가 구비되어, 터치 감지 기간 이후에도 각 스테이지들이 연계 구동되도록 함으로써, 특정 스테이지들의 열화를 방지할 수 있다.
도 8은 본 발명의 쉬프트 레지스터가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
도 8에서는 영상 표시장치로 액정 표시장치가 적용된 예를 도시하였으나, 영상 표시장치로는 액정 표시장치 외에도 유기 발광 다이오드 표시장치와 전계 방출 표시 장치 등에도 적용될 수 있다.
우선, 설명의 편의상 본 발명의 쉬프트 레지스터가 구비된 액정 표시장치의 경우는 복수의 액정 셀이 영상 표시영역(AD)에 구비되어 영상을 표시하는 액정패널(PA), 영상 표시영역(AD)에 나란하게 구성된 복수의 게이트 라인(GL1 내지 GLn)을 구동하는 게이트 드라이버(3), 복수의 데이터 라인(DL1 내지 DLm)을 구동하는 복수의 데이터 드라이버(4a,4b), 그리고 게이트 및 데이터 드라이버(3,4a,4b)를 제어하는 타이밍 컨트롤러(8)를 구비한다.
액정패널(PA)은 영상 표시영역(AD)과 영상 비표시영역(ND)으로 구분되는데, 영상 표시영역(AD)에는 복수의 액정 셀들이 형성되어 영상을 표시하게 되고, 영상 비표시영역(ND)에는 데이터 회로필름(6a,6b)이 부착되거나 게이트 드라이버(3)가 구성된다.
영상 표시영역(AD)에는 복수의 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)에 의해 정의되는 매트릭스 영역에 액정 셀들이 형성된다. 여기서, 각각의 화소 셀들은 박막 트랜지스터(TFT; Thin Film Transistor) 및 TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소전극에 공급한다. 액정 커패시터(Clc)는 화소전극에 공급된 영상신호와 공통전극에 공급된 공통전압의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다.
데이터 드라이버(4a,4b)는 액정패널(PA)의 어느 한 측과 적어도 하나의 소스 인쇄회로기판(8a,8b) 사이에 각각 구비되어 데이터 라인들(DL1 내지 DLm)을 집적회로를 포함하게 된다. 이러한, 데이터 드라이버(4a,4b)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호를 이용하여 타이밍 컨트롤러(8)로부터 정렬된 영상 데이터를 아날로그 전압 즉, 영상신호로 변환 출력한다.
게이트 구동부(3)는 도 1 내지 도 7을 통해 상세하게 설명한 본 발명의 쉬프트 레지스터를 구비하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스 또는 게이트 로우 전압을 순차 공급한다. 이러한 쉬프트 레지스터는 액정패널(PA)과 일체로 액정패널(PA)의 영상 비표시 영역(ND)에 형성되며 타이밍 컨트롤러(8)로부터의 게이트 제어신호 예를 들어, 제1 및 제2 스타트 펄스(Vst1,Vst2), 적어도 한 레벨의 고전위 전압원(VDD), 및 서로 다른 레벨로 입력되는 저전위 전압원(VSS)을 받아 동작한다. 이러한 게이트 드라이버는 매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하도록 구성된 복수의 게이트 라인에 복수의 스캔펄스를 순차적으로 공급하기 위해, 전술한 본 발명의 실시 예에 따른 쉬프트 레지스터를 포함한다. 이에, 쉬프트 레지스터에 대한 설명은 도 1 내지 도 7을 통해 상세하게 전술된 설명으로 대신하기로 한다.
이상 상술한 바와 같이 본 발명에서는 영상 표시기간에 따라 복수의 스테이지 단위로 사이사이에 복수의 브리지 스테이지가 구비되어, 터치 감지 기간 이후에도 각 스테이지들이 연계 구동되도록 함으로써, 특정 스테이지들의 열화를 방지할 수 있다. 특히, 특정 스테이지들의 열화를 방지하면 영상 표시패널에서의 가로선 불량 등 화면 이상 현상을 방지할 수 있으며, 불량률을 낮추고 고객 만족도를 높여 제품의 신뢰성은 더욱 향상시킬 수 있다.
이상 설명한 내용을 통해 당 업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
ST1 내지 STn: 제1 내지 제n 스테이지
BST1 및 BST2: 제1 및 제2 브리지 스테이지
NC1: 노드 제어부
CC1: 캐리 출력부
VC1: 스캔펄스 출력부

Claims (13)

  1. 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스터에 있어서,
    매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하여 상기 각각의 블록 영역에 서로 종속적으로 연결된 제1 내지 제n 스테이지; 및
    상기 각각의 블록 영역 사이에 각각 구비된 제1 및 제2 브리지 스테이지를 포함하고,
    상기 제1 브리지 스테이지는, 상기 터치 감지 기간에, 이전 블록 영역의 제n 스테이지로부터 캐리 펄스를 수신하여 인에이블 되고, 클럭펄스에 응답하여 제1 브리지 펄스를 출력하여 이전 블록 영역의 상기 제n 스테이지를 디세이블 시키며,
    상기 제2 브리지 스테이지는, 상기 영상 표시기간에, 상기 제1 브리지 펄스를 수신하여 인에이블 되고, 클럭펄스에 응답하여 제2 브리지 펄스를 출력하여 다음 블록 영역의 제1 스테이지를 인에이블 시키는,
    쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 매 프레임 기간 중 복수의 영상 표시기간에는
    상기 각각의 블록 영역의 제1 내지 제n 스테이지가 순차적으로 하나씩의 캐리 펄스와 스캔펄스를 출력하는, 쉬프트 레지스터.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 제1 내지 제n 스테이지 각각은
    노드 제어부;
    상기 노드 제어부의 세트 노드와 제1 및 제2 리세트 노드에 접속되어 캐리 펄스를 출력하는 캐리 출력부; 및
    상기 세트 노드와 상기 제1 및 제2 리세트 노드에 접속되어 스캔펄스를 출력하는 스캔펄스 출력부;
    를 포함하는 쉬프트 레지스터.
  5. 제 2 항에 있어서,
    상기 제1 브리지 스테이지는
    전단에 구비된 상기 제n 스테이지로부터의 캐리 펄스에 따라 세트 노드와 제1 및 제2 리세트 노드의 세트 또는 리세트 상태를 제어하는 노드 제어부; 및
    상기 노드 제어부의 세트 노드와 제1 및 제2 리세트 노드에 접속되어 상기 세트 노드와 제1 및 제2 리세트 노드의 상태에 따라 상기 제1 브리지 펄스를 상기 제n 스테이지로 공급하는 캐리 출력부를 포함하는 쉬프트 레지스터.
  6. 제 2 항에 있어서,
    상기 제2 브리지 스테이지는
    적어도 하나의 클럭펄스나 적어도 하나의 스타트 펄스에 따라 세트 노드와 제1 및 제2 리세트 노드의 세트 또는 리세트 상태를 제어하는 노드 제어부; 및
    상기 노드 제어부의 세트 노드와 제1 및 제2 리세트 노드에 접속되어 상기 세트 노드와 제1 및 제2 리세트 노드의 상태에 따라 제2 브리지 펄스를 생성하여 상기 다음 블록 영역의 제1 스테이지로 공급하는 캐리 출력부를 포함하는 쉬프트 레지스터.
  7. 영상 표시영역이 구비되어 영상을 표시하는 영상 표시패널;
    상기 영상 표시영역에 나란하게 구성된 복수의 게이트 라인을 구동하는 게이트 드라이버;
    복수의 데이터 라인을 구동하는 복수의 데이터 드라이버, 및
    상기 게이트 및 데이터 드라이버의 구동 타이밍을 제어하는 타이밍 컨트롤러를 구비하며,
    상기 게이트 드라이버는
    매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하도록 구성된 복수의 게이트 라인에 복수의 스캔펄스를 순차적으로 공급하기 위해, 상기 제 1 항, 제2항, 제4항 내지 제 6 항 중 어느 한 항의 쉬프트 레지스터를 포함하는 영상 표시장치.
  8. 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스터의 구동방법에 있어서,
    매 프레임 기간 중 복수로 반복되는 영상 표시기간과 터치 감지 기간에 따라 구분된 복수의 블록영역에 대응하여 상기 각각의 블록 영역에 서로 종속적으로 연결된 제1 내지 제n 스테이지를 순차 구동하는 단계;
    상기 각각의 블록 영역 사이에 각각 구비된 제1 브리지 스테이지를 구동하는 단계; 및
    상기 각각의 블록 영역 사이에 각각 구비된 제2 브리지 스테이지를 구동하는 단계를 포함하고,
    상기 제1 브리지 스테이지는, 상기 터치 감지 기간에, 이전 블록 영역의 제n 스테이지로부터 캐리 펄스를 수신하여 인에이블 되고, 클럭펄스에 응답하여 제1 브리지 펄스를 출력하여 이전 블록 영역의 상기 제n 스테이지를 디세이블 시키며,
    상기 제2 브리지 스테이지는, 상기 영상 표시기간에, 상기 제1 브리지 펄스를 수신하여 인에이블 되고, 클럭펄스에 응답하여 제2 브리지 펄스를 출력하여 다음 블록 영역의 제1 스테이지를 인에이블 시키는,
    쉬프트 레지스터의 구동방법.
  9. 제 8 항에 있어서,
    상기 매 프레임 기간 중 복수의 영상 표시기간에는
    상기 각각의 블록 영역의 제1 내지 제n 스테이지가 순차적으로 하나씩의 캐리 펄스와 스캔펄스를 출력하는, 쉬프트 레지스터의 구동방법.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 제1 내지 제n 스테이지 각각의 구동 단계는
    노드 제어부의 세트 노드와 제1 및 제2 리세트 노드를 제어하는 단계; 및
    상기 노드 제어부의 세트 노드와 제1 및 제2 리세트 노드에 접속되어 상기 세트 노드와 제1 및 제2 리세트 노드의 제어 상태에 따라 캐리 펄스를 출력하는 단계; 및
    상기 노드 제어부의 세트 노드와 제1 및 제2 리세트 노드에 접속되어 상기 세트 노드와 제1 및 제2 리세트 노드의 제어 상태에 따라 스캔펄스를 출력하는 단계;
    를 포함하는 쉬프트 레지스터의 구동방법.
  12. 제 9 항에 있어서,
    상기 제1 브리지 스테이지를 구동하는 단계는
    전단에 구비된 제n 스테이지로부터의 캐리 펄스에 따라 세트 노드와 제1 및 제2 리세트 노드의 세트 또는 리세트 상태를 제어하는 노드 제어단계; 및
    상기 세트 노드와 제1 및 제2 리세트 노드에 접속되어 상기 세트 노드와 제1 및 제2 리세트 노드의 상태에 따라 상기 제1 브리지 펄스를 상기 제n 스테이지로 공급하는 캐리 출력 단계를 포함하는 쉬프트 레지스터의 구동방법.
  13. 제 11 항에 있어서,
    상기 제2 브리지 스테이지를 구동하는 단계는
    적어도 하나의 클럭펄스나 적어도 하나의 스타트 펄스에 따라 세트 노드와 제1 및 제2 리세트 노드의 세트 또는 리세트 상태를 제어하는 노드 제어단계; 및
    상기 노드 제어부의 세트 노드와 제1 및 제2 리세트 노드에 접속되어 상기 세트 노드와 제1 및 제2 리세트 노드의 상태에 따라 제2 브리지 펄스를 생성하여 상기 다음 블록 영역의 제1 스테이지로 공급하는 캐리 출력 단계를 포함하는 쉬프트 레지스터의 구동방법.
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