JP6076332B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP6076332B2 JP6076332B2 JP2014507575A JP2014507575A JP6076332B2 JP 6076332 B2 JP6076332 B2 JP 6076332B2 JP 2014507575 A JP2014507575 A JP 2014507575A JP 2014507575 A JP2014507575 A JP 2014507575A JP 6076332 B2 JP6076332 B2 JP 6076332B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- electrode
- control node
- output
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0245—Clearing or presetting the whole screen independently of waveforms, e.g. on power-on
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0257—Reduction of after-image effects
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/025—Reduction of instantaneous peaks of current
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
前記表示パネルは、前記走査信号線駆動回路に通常時に第1電位電源の電位に等しい電位を供給するための第1の第1電位電源線と前記走査信号線駆動回路以外の回路に第1電位電源の電位を供給するための第2の第1電位電源線とを含み、
前記走査信号線駆動回路は、クロック信号に基づき前記複数の走査信号線に順次にオンレベルの走査信号を出力するための複数の段からなるシフトレジスタを含み、かつ、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線に接続された出力ノードと、
前記出力ノードから出力される走査信号の電位を制御するための出力制御ノードと、
前記出力制御ノードに第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記出力制御ノードの電位をオフレベルに向けて変化させるための出力制御ノードターンオフ用スイッチング素子と
を有し、
前記第1の第1電位電源線と前記第2の第1電位電源線とは、互いに独立した電源線であり、
通常時以外である全選択駆動時において、前記全選択駆動を行うか否かを制御する全選択信号がオンレベルにされて前記第1の第1電位電源線に与えられ、
前記段構成回路は、
前記出力ノードに第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記出力ノードの電位をオフレベルに向けて変化させるための出力ノードターンオフ用スイッチング素子と、
前記出力ノードターンオフ用スイッチング素子の第1電極に接続された、前記出力制御ノードとしての第1制御ノードと、
前記第1制御ノードの電位をオンレベルに向けて変化させるための第1制御ノードターンオン部と、
前記第1制御ノードに第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記第1制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第1制御ノードターンオフ用スイッチング素子と、
前記クロック信号が第2電極に与えられ、前記出力ノードに第3電極が接続された、第1電極の電位に基づいて前記出力ノードの電位をオンレベルに向けて変化させるための出力ノードターンオン用スイッチング素子と、
前記出力ノードターンオン用スイッチング素子の第1電極に接続された、前記出力制御ノードとしての第2制御ノードと、
前記第2制御ノードの電位をオンレベルに向けて変化させるための第2制御ノードターンオン部と、
前記第2制御ノードに直接または分圧手段を介して第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記第2制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第2制御ノードターンオフ用スイッチング素子と
を有し、
前記第2制御ノードターンオフ用スイッチング素子の第1電極は、前記第1制御ノードに接続されていることを特徴とする。
前記段構成回路に含まれる第2制御ノードターンオン部は、開始指示信号または前段の出力ノードから出力される走査信号に基づいて、前記第2制御ノードの電位をオンレベルに向けて変化させ、
前記段構成回路に含まれる第1制御ノードターンオフ用スイッチング素子の第1電極には、前記開始指示信号または前段の出力ノードから出力される走査信号が与えられ、
前記全選択駆動時には、前記クロック信号および前記開始指示信号がオンレベルにされることを特徴とする。
前記段構成回路は、前記分圧手段として、第1電極に高電位電源が与えられ、第2電極に前記第2制御ノードターンオフ用スイッチング素子の第2電極が接続され、第3電極に前記出力ノードターンオン用スイッチング素子の第1電極が接続された分圧用スイッチング素子を有することを特徴とする。
前記シフトレジスタは、前記複数の走査信号線にオンレベルの走査信号を与える順序が正順序と逆順序との間で切り替え可能となるように構成され、
前記段構成回路には、前記複数の走査信号線にオンレベルの走査信号を与える順序を切り替えるための、オンレベルとオフレベルとの間で変化する切替制御信号が与えられ、
前記段構成回路に含まれる第2制御ノードターンオン部は、
第2電極に高電位電源が与えられ、第3電極が直接または前記分圧手段を介して前記第2制御ノードに接続された、第1電極の電位に基づいて前記第2制御ノードの電位をオンレベルに向けて変化させるための第2制御ノードターンオン用スイッチング素子と、
前記第2制御ノードターンオン用スイッチング素子の第1電極に接続された第4制御ノードと、
第1電極に前記切替制御信号が与えられ、第2電極に他の段の出力ノードから出力される走査信号が与えられ、第3電極が前記第4制御ノードに接続された第2の切替制御用スイッチング素子とからなり、
前記切替制御信号にオフレベルの電位を与えるための信号線は、前記第1の第1電位電源線に接続されていることを特徴とする。
前記段構成回路に含まれる第1制御ノードターンオン部は、
第2電極に高電位電源が与えられ、第3電極が前記第1制御ノードに接続された、第1電極の電位に基づいて前記第1制御ノードの電位をオンレベルに向けて変化させるための第1制御ノードターンオン用スイッチング素子と、
前記第1制御ノードターンオン用スイッチング素子の第1電極に接続された第3制御ノードと、
第1電極に前記切替制御信号が与えられ、第2電極に他の段の出力ノードから出力される走査信号が与えられ、第3電極が前記第3制御ノードに接続された第1の切替制御用スイッチング素子とからなることを特徴とする。
前記全選択駆動時には、前記切替制御信号がオンレベルにされることを特徴とする。
前記段構成回路は、第2電極に高電位電源が与えられ、第3電極が前記第1制御ノードに接続され、第1電極に所定の初期化信号が与えられるように構成された初期化用スイッチング素子を更に有することを特徴とする。
前記全選択駆動時には、前記初期化信号がオンレベルにされることを特徴とする。
前記表示パネルの検査時に前記全選択駆動が行われることを特徴とする。
前記第1の第1電位電源線に接続された、前記表示パネルの動作を制御するためのパネル制御回路を更に備え、
前記パネル制御回路は、外部からの電源の供給が開始または遮断された時に前記全選択信号をオンレベルにすることを特徴とする。
本発明の第11の局面は、本発明の第1の局面において、
各走査信号線にオンレベルの走査信号が出力されるよう各段構成回路を動作させるために前記走査信号線駆動回路に供給される第2電位電源の電位は、前記走査信号線駆動回路に供給される第1電位電源の電位よりも高く、
前記出力制御ノードには、前記走査信号線駆動回路に供給される第2電位電源の電位よりも高い電位が与えられ得ることを特徴とする。
本発明の第12の局面は、本発明の第1の局面において、
各走査信号線にオンレベルの走査信号が出力されるよう各段構成回路を動作させるために前記走査信号線駆動回路に供給される第2電位電源の電位は、前記走査信号線駆動回路に供給される第1電位電源の電位よりも低く、
前記出力制御ノードには、前記走査信号線駆動回路に供給される第2電位電源の電位よりも低い電位が与えられ得ることを特徴とする。
本発明の第11の局面によれば、スイッチング素子としてnチャネル型トランジスタが採用されている表示装置において本発明の第1の局面と同様の効果が得られる。
本発明の第12の局面によれば、スイッチング素子としてpチャネル型トランジスタが採用されている表示装置において本発明の第1の局面と同様の効果が得られる。
<1.1 全体構成および動作>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、液晶パネル5とコントロール基板6とによって構成されている。液晶パネル5には、表示部100,ゲートドライバ(走査信号線駆動回路)200,ソースドライバ(映像信号線駆動回路)300,パネル内の回路を静電気から保護するための保護回路400,およびレベルシフタなどの制御回路501,502が含まれている。コントロール基板6には、パネル制御回路600が含まれている。
次に、図3,図4および図16を参照しつつ、本実施形態におけるゲートドライバ200の構成および動作の概要について説明する。図3に示すように、ゲートドライバ200は複数段からなるシフトレジスタ210によって構成されている。表示部100にはi行×j列の画素マトリクスが形成されている。それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ210の各段が設けられている。すなわち、シフトレジスタ210にはi個の段構成回路SR(1)〜SR(i)が含まれている。それらi個の段構成回路SR(1)〜SR(i)は互いに直列に接続されている。
図1は、本実施形態における段構成回路の構成(シフトレジスタ210の一段分の構成)を示す回路図である。図1に示すように、この段構成回路は、7個の薄膜トランジスタTr1〜Tr7を備えている。また、この段構成回路は、高電位電源用の入力端子のほか、4個の入力端子21〜24と1個の出力端子39とを有している。ここで、全選択信号ALL−ONを受け取る入力端子には符号21を付し、クロック信号CKを受け取る入力端子には符号22を付し、セット信号Sを受け取る入力端子には符号23を付し、リセット信号Rを受け取る入力端子には符号24を付している。
次に、図1および図5のA部を参照しつつ、通常時の段構成回路の動作について説明する。なお、時点t3〜時点t4までの期間がこの段構成回路に接続されたゲートバスラインが選択されるべき期間であると仮定する。また、この段構成回路の入力端子22には、第1のゲートクロック信号GCK1が与えられものと仮定する。全選択信号ALL−ONについては、通常時にはローレベルで維持される。
次に、図1および図5のB部を参照しつつ、全選択駆動時の段構成回路の動作について説明する。なお、時点t11から時点t12までの期間が全てのゲートバスラインが選択状態とされるべき期間であると仮定する。時点t11以前の期間には、Qノードの電位はローレベル,QBノードの電位はハイレベルとなっている。時点t11になると、全選択信号ALL−ONがローレベルからハイレベルへと変化する。このとき、薄膜トランジスタTr6の寄生容量に起因するブートストラップによって、QBノードの電位はVDDから“VDD×2−Vth”へと上昇する。これにより、薄膜トランジスタTr6のゲート端子には大きな電圧が印加され、いわゆる閾値電圧落ちを生ずることなく、出力端子39の電位(走査信号OUTの電位)が全選択信号ALL−ONの電位にまで上昇する。このような動作が全ての段構成回路で行われ、時点t11から時点t12までの期間には全てのゲートバスラインが選択状態となる。ここで、本実施形態においては、薄膜トランジスタTr3のソース端子および薄膜トランジスタTr4のソース端子は全選択信号ALL−ONを受け取る入力端子21に接続されている。このため、QBノードの電位が“VDD×2−Vth”に上昇しても、薄膜トランジスタTr3や薄膜トランジスタTr4に耐圧を超える電圧が印加されることはない。
本実施形態によれば、ゲートバスラインの全選択駆動が可能なゲートドライバ200を備えた液晶表示装置において、ゲートドライバ200内のシフトレジスタ210を構成する段構成回路に含まれる一部の薄膜トランジスタのソース端子は、全選択信号ALL−ON用の入力端子21に接続されている。詳しくは、図1に示すように、QBノード(出力端子39の電位をローレベルにするための薄膜トランジスタTr6のゲート端子に接続されたノード)にゲート端子が接続された薄膜トランジスタTr3のソース端子およびQBノードにドレイン端子が接続された薄膜トランジスタTr4のソース端子が、全選択信号ALL−ON用の入力端子21に接続されている。このため、全選択信号ALL−ONがローレベルからハイレベルに変化することに起因してQBノードの電位が顕著に上昇しても、薄膜トランジスタTr3や薄膜トランジスタTr4に耐圧を超える電圧が印加されることはない。ところで、従来技術においては、QBノードの電位が顕著に上昇したときに薄膜トランジスタに耐圧を超える電圧が印加されることを防ぐために、段構成回路内に分圧手段として機能する薄膜トランジスタ(図22の薄膜トランジスタTr98)が設けられていた。これに対して、本実施形態においては、図22の薄膜トランジスタTr98に相当する薄膜トランジスタは段構成回路内に設けられていない。以上より、従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、ゲートバスラインの全選択駆動を行うことが可能となる。
上記第1の実施形態においては、リセット信号Rに基づいてQBノードが充電されるように構成されていたが、本発明はこれに限定されない。例えば、2相のクロック信号(第1のゲートクロック信号GCK1および第2のゲートクロック信号GCK2)のうち入力端子22に与えられるクロック信号とは異なるクロック信号CKBに基づいてQBノードが充電されるようにしても良い。本変形例においては、図6に示すように、薄膜トランジスタTr2のゲート端子はクロック信号CKBを受け取るための入力端子25に接続され、薄膜トランジスタTr2のドレイン端子は抵抗器を介して高電位電源用の入力端子に接続される。本変形例によれば、全選択駆動時には、クロック信号CKBがハイレベルとなる。これにより、QBノードにはいわゆる閾値電圧落ちは生じるが高電位電源VDDが供給される。このようにして、本変形例においても、全選択駆動が行われた際に全てのゲートバスラインが選択された状態を長期間維持することが可能となる。
<2.1 構成>
本発明の第2の実施形態について説明する。なお、上記第1の実施形態と異なる点についてのみ説明し、上記第1の実施形態と同様の点については説明を省略する。本実施形態においては、ゲートバスラインの走査順序の切り替えが可能となっている。走査順序の切り替えとは、表示部100の一端(例えば上端)から他端(例えば下端)へと1本ずつゲートバスラインを選択状態にする正順序走査と表示部100の他端から一端へと1本ずつゲートバスラインを選択状態にする逆順序走査との切り替えを行うことである。
通常時において、正順序走査が行われる際には、正順序指示信号UDがハイレベルかつ逆順序指示信号UDBがローレベルとされる。このとき、薄膜トランジスタTr8,Tr10はオン状態となり、薄膜トランジスタTr9,Tr11はオフ状態となる。これにより、段構成回路は、正順序走査用のセット信号SUと正順序走査用のリセット信号RUとに基づいて動作する。通常時において、逆順序走査が行われる際には、正順序指示信号UDがローレベルかつ逆順序指示信号UDBがハイレベルとされる。このとき、薄膜トランジスタTr8,Tr10はオフ状態となり、薄膜トランジスタTr9,Tr11はオン状態となる。これにより、段構成回路は、逆順序走査用のセット信号SDと逆順序走査用のリセット信号RDとに基づいて動作する。このようにして、QSノードに与えられる信号が上記第1の実施形態におけるセット信号Sとして機能し、QRノードに与えられる信号が上記第1の実施形態におけるリセット信号Rとして機能することにより、段構成回路では上記第1の実施形態と同様の動作が行われる。
本実施形態によれば、ゲートバスラインの走査順序の切り替えが可能な液晶表示装置において、従来よりも回路素子の数を増加させることなく、かつ、耐圧信頼性を低下させることなく、ゲートバスラインの全選択駆動を行うことが可能となる。なお、上記第1の実施形態と同様、本実施形態においても、クロック信号CKBに基づいてQBノードが充電されるようにしても良い(図9参照)。
本発明の第3の実施形態について説明する。本実施形態においては、シフトレジスタ210の初期化を行うことが可能となっている。図10は、本実施形態における段構成回路の構成を示す回路図である。図10に示すように、本実施形態における段構成回路には、上記第2の実施形態(図7参照)における構成要素に加えて、段構成回路を非アクティブにするための薄膜トランジスタTr12および入力端子33が設けられている。なお、薄膜トランジスタTr12によって初期化用スイッチング素子が実現されている。薄膜トランジスタTr12については、ゲート端子は初期化信号INITを受け取るための入力端子33に接続され、ドレイン端子は高電位電源用の入力端子に接続され、ソース端子はQBノードに接続されている。なお、シフトレジスタ210を構成する全ての段構成回路には共通の初期化信号INITが与えられる。このような構成において、例えば装置の電源オン直後に、初期化信号INITはハイレベルとされる。これにより、薄膜トランジスタTr12はオン状態となり、QBノードの電位はハイレベルとなる。QBノードの電位がハイレベルになると、薄膜トランジスタTr3はオン状態となるので、Q2ノードの電位およびQノードの電位はローレベルとなる。以上のようにして、Q2ノードの電位はローレベルかつQBノードの電位はハイレベルとなる。このように、本実施形態においては、初期化信号INITをハイレベルにすることによって、シフトレジスタ210を構成する全ての段構成回路を非アクティブにすることができる。
<4.1 薄膜トランジスタの型について>
上記各実施形態においては、各段構成回路内の薄膜トランジスタがnチャネル型トランジスタである場合を例に挙げて説明したが、本発明はこれに限定されない。電源(高電位/低電位)および信号ロジック(ハイ/ロー)を上記各実施形態と逆にすれば、pチャネル型トランジスタを各段構成回路内の薄膜トランジスタとして採用することもできる。例えば、pチャネル型トランジスタを用いて図1に示した段構成回路と同等の回路を実現した場合、その回路構成は図12に示すようなものとなる。この場合、全選択駆動時には、図13に示すように、全選択信号ALL−ONがハイレベルからローレベルへと変化する。このとき、薄膜トランジスタTr6の寄生容量に起因するブートストラップによって、QBノードの電位は顕著に低いレベルにまで低下する。これにより、いわゆる閾値電圧落ちを生ずることなく、出力端子69の電位(走査信号OUTの電位)が全選択信号ALL−ONの電位にまで低下する。このような動作が全ての段構成回路で行われ、時点t11から時点t12までの期間には全てのゲートバスラインが選択状態となる。なお、本変形例においては、高電位電源が第1電位電源に相当し、低電位電源が第2電位電源に相当する。
上記説明においては、保護回路400とゲートドライバ200との間および保護回路400とソースドライバ300との間に制御回路501,502が設けられた構成(図2参照)を例示したが、本発明はこれに限定されない。図14に示すように、ゲートドライバ200やソースドライバ300とは独立した制御回路が液晶パネル5内に設けられていない場合にも、本発明を適用することができる。但し、この場合にも、ALL−ON配線L1とVSS配線L2とは互いに電気的に切り離された状態とされ、ゲートドライバ200の低電位電源用入力端子のみがALL−ON配線L1と接続される。
<4.3.1 第1のケース>
全選択駆動が行われる典型的なタイミングとしては、装置の電源がオフされた際および装置の電源がオンされた際が挙げられる。すなわち、典型的には、電源オフシーケンス(電源がオフされた際に実行される一連の処理)や電源オンシーケンス(電源がオンされた際に実行される一連の処理)の中に全選択駆動が組み込まれる。
全選択駆動は、液晶パネル5の検査の際に行われるようにしても良い。例えば、液晶パネル5の各種検査において、画素形成部内の残留電荷が検査結果に影響を及ぼさないようにすることが望まれる。このような場合に、液晶パネル5に設けられている端子のうちの全選択信号ALL−ON用の端子(図15参照)にハイレベルの電位を与えることによって、表示部内の全ての画素形成部内の残留電荷が除去される。また、クロック等を入れることなく検査できるため、簡易的に検査することができる。
100…表示部
200…ゲートドライバ
210…シフトレジスタ
400…保護回路
600…パネル制御回路
Tr1〜Tr12…薄膜トランジスタ
ALL−ON…全選択信号
CK…クロック信号
OUT…走査信号
S…セット信号
R…リセット信号
Claims (12)
- 複数の走査信号線および複数の映像信号線が配設された表示部,前記複数の走査信号線を駆動する走査信号線駆動回路,および前記複数の映像信号線を駆動する映像信号線駆動回路を含む表示パネルを備えた表示装置であって、
前記表示パネルは、前記走査信号線駆動回路に通常時に第1電位電源の電位に等しい電位を供給するための第1の第1電位電源線と前記走査信号線駆動回路以外の回路に第1電位電源の電位を供給するための第2の第1電位電源線とを含み、
前記走査信号線駆動回路は、クロック信号に基づき前記複数の走査信号線に順次にオンレベルの走査信号を出力するための複数の段からなるシフトレジスタを含み、かつ、前記複数の走査信号線の全てにオンレベルの走査信号を出力する全選択駆動が可能なように構成され、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線に接続された出力ノードと、
前記出力ノードから出力される走査信号の電位を制御するための出力制御ノードと、
前記出力制御ノードに第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記出力制御ノードの電位をオフレベルに向けて変化させるための出力制御ノードターンオフ用スイッチング素子と
を有し、
前記第1の第1電位電源線と前記第2の第1電位電源線とは、互いに独立した電源線であり、
通常時以外である全選択駆動時において、前記全選択駆動を行うか否かを制御する全選択信号がオンレベルにされて前記第1の第1電位電源線に与えられ、
前記段構成回路は、
前記出力ノードに第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記出力ノードの電位をオフレベルに向けて変化させるための出力ノードターンオフ用スイッチング素子と、
前記出力ノードターンオフ用スイッチング素子の第1電極に接続された、前記出力制御ノードとしての第1制御ノードと、
前記第1制御ノードの電位をオンレベルに向けて変化させるための第1制御ノードターンオン部と、
前記第1制御ノードに第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記第1制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第1制御ノードターンオフ用スイッチング素子と、
前記クロック信号が第2電極に与えられ、前記出力ノードに第3電極が接続された、第1電極の電位に基づいて前記出力ノードの電位をオンレベルに向けて変化させるための出力ノードターンオン用スイッチング素子と、
前記出力ノードターンオン用スイッチング素子の第1電極に接続された、前記出力制御ノードとしての第2制御ノードと、
前記第2制御ノードの電位をオンレベルに向けて変化させるための第2制御ノードターンオン部と、
前記第2制御ノードに直接または分圧手段を介して第2電極が接続され、前記第1の第1電位電源線に第3電極が接続された、第1電極の電位に基づいて前記第2制御ノードの電位をオフレベルに向けて変化させるための、前記出力制御ノードターンオフ用スイッチング素子としての第2制御ノードターンオフ用スイッチング素子と
を有し、
前記第2制御ノードターンオフ用スイッチング素子の第1電極は、前記第1制御ノードに接続されていることを特徴とする、表示装置。 - 前記段構成回路に含まれる第2制御ノードターンオン部は、開始指示信号または前段の出力ノードから出力される走査信号に基づいて、前記第2制御ノードの電位をオンレベルに向けて変化させ、
前記段構成回路に含まれる第1制御ノードターンオフ用スイッチング素子の第1電極には、前記開始指示信号または前段の出力ノードから出力される走査信号が与えられ、
前記全選択駆動時には、前記クロック信号および前記開始指示信号がオンレベルにされることを特徴とする、請求項1に記載の表示装置。 - 前記段構成回路は、前記分圧手段として、第1電極に高電位電源が与えられ、第2電極に前記第2制御ノードターンオフ用スイッチング素子の第2電極が接続され、第3電極に前記出力ノードターンオン用スイッチング素子の第1電極が接続された分圧用スイッチング素子を有することを特徴とする、請求項1に記載の表示装置。
- 前記シフトレジスタは、前記複数の走査信号線にオンレベルの走査信号を与える順序が正順序と逆順序との間で切り替え可能となるように構成され、
前記段構成回路には、前記複数の走査信号線にオンレベルの走査信号を与える順序を切り替えるための、オンレベルとオフレベルとの間で変化する切替制御信号が与えられ、
前記段構成回路に含まれる第2制御ノードターンオン部は、
第2電極に高電位電源が与えられ、第3電極が直接または前記分圧手段を介して前記第2制御ノードに接続された、第1電極の電位に基づいて前記第2制御ノードの電位をオンレベルに向けて変化させるための第2制御ノードターンオン用スイッチング素子と、
前記第2制御ノードターンオン用スイッチング素子の第1電極に接続された第4制御ノードと、
第1電極に前記切替制御信号が与えられ、第2電極に他の段の出力ノードから出力される走査信号が与えられ、第3電極が前記第4制御ノードに接続された第2の切替制御用スイッチング素子とからなり、
前記切替制御信号にオフレベルの電位を与えるための信号線は、前記第1の第1電位電源線に接続されていることを特徴とする、請求項1に記載の表示装置。 - 前記段構成回路に含まれる第1制御ノードターンオン部は、
第2電極に高電位電源が与えられ、第3電極が前記第1制御ノードに接続された、第1電極の電位に基づいて前記第1制御ノードの電位をオンレベルに向けて変化させるための第1制御ノードターンオン用スイッチング素子と、
前記第1制御ノードターンオン用スイッチング素子の第1電極に接続された第3制御ノードと、
第1電極に前記切替制御信号が与えられ、第2電極に他の段の出力ノードから出力される走査信号が与えられ、第3電極が前記第3制御ノードに接続された第1の切替制御用スイッチング素子とからなることを特徴とする、請求項4に記載の表示装置。 - 前記全選択駆動時には、前記切替制御信号がオンレベルにされることを特徴とする、請求項4または5に記載の表示装置。
- 前記段構成回路は、第2電極に高電位電源が与えられ、第3電極が前記第1制御ノードに接続され、第1電極に所定の初期化信号が与えられるように構成された初期化用スイッチング素子を更に有することを特徴とする、請求項1に記載の表示装置。
- 前記全選択駆動時には、前記初期化信号がオンレベルにされることを特徴とする、請求項7に記載の表示装置。
- 前記表示パネルの検査時に前記全選択駆動が行われることを特徴とする、請求項1に記載の表示装置。
- 前記第1の第1電位電源線に接続された、前記表示パネルの動作を制御するためのパネル制御回路を更に備え、
前記パネル制御回路は、外部からの電源の供給が開始または遮断された時に前記全選択信号をオンレベルにすることを特徴とする、請求項1に記載の表示装置。 - 各走査信号線にオンレベルの走査信号が出力されるよう各段構成回路を動作させるために前記走査信号線駆動回路に供給される第2電位電源の電位は、前記走査信号線駆動回路に供給される第1電位電源の電位よりも高く、
前記出力制御ノードには、前記走査信号線駆動回路に供給される第2電位電源の電位よりも高い電位が与えられ得ることを特徴とする、請求項1に記載の表示装置。 - 各走査信号線にオンレベルの走査信号が出力されるよう各段構成回路を動作させるために前記走査信号線駆動回路に供給される第2電位電源の電位は、前記走査信号線駆動回路に供給される第1電位電源の電位よりも低く、
前記出力制御ノードには、前記走査信号線駆動回路に供給される第2電位電源の電位よりも低い電位が与えられ得ることを特徴とする、請求項1に記載の表示装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012080597 | 2012-03-30 | ||
JP2012080597 | 2012-03-30 | ||
PCT/JP2013/055336 WO2013146058A1 (ja) | 2012-03-30 | 2013-02-28 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013146058A1 JPWO2013146058A1 (ja) | 2015-12-10 |
JP6076332B2 true JP6076332B2 (ja) | 2017-02-08 |
Family
ID=49259333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014507575A Active JP6076332B2 (ja) | 2012-03-30 | 2013-02-28 | 表示装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9269318B2 (ja) |
EP (1) | EP2833350A4 (ja) |
JP (1) | JP6076332B2 (ja) |
KR (1) | KR101641446B1 (ja) |
CN (1) | CN104137170B (ja) |
SG (1) | SG11201403894UA (ja) |
WO (1) | WO2013146058A1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150262703A1 (en) * | 2012-10-05 | 2015-09-17 | Sharp Kabushiki Kaisha | Shift register, display device provided therewith, and shift-register driving method |
US20150279480A1 (en) * | 2012-10-05 | 2015-10-01 | Sharp Kabushiki Kaisha | Shift register, display device provided therewith, and shift-register driving method |
US9881688B2 (en) | 2012-10-05 | 2018-01-30 | Sharp Kabushiki Kaisha | Shift register |
CN105493195B (zh) * | 2013-07-25 | 2019-08-02 | 夏普株式会社 | 移位寄存器和显示装置 |
JP6599100B2 (ja) * | 2013-12-24 | 2019-10-30 | エルジー ディスプレイ カンパニー リミテッド | 表示装置用の駆動回路および表示装置 |
CN104008779B (zh) * | 2014-05-27 | 2017-03-15 | 上海天马有机发光显示技术有限公司 | 移位寄存器及其驱动方法、移位寄存器组及其驱动方法 |
CN104575353B (zh) * | 2014-12-30 | 2017-02-22 | 厦门天马微电子有限公司 | 一种驱动电路、阵列基板及显示装置 |
CN105895011B (zh) * | 2015-01-26 | 2019-02-15 | 上海和辉光电有限公司 | 移位寄存器单元、栅极驱动电路及显示面板 |
CN104700805B (zh) * | 2015-03-26 | 2016-09-07 | 京东方科技集团股份有限公司 | 一种移位寄存器、栅极驱动电路、显示面板及显示装置 |
CN107615392B (zh) * | 2015-04-28 | 2020-11-10 | 夏普株式会社 | 移位寄存器 |
US10347209B2 (en) * | 2015-04-28 | 2019-07-09 | Sharp Kabushiki Kaisha | Shift register |
CN104934002B (zh) * | 2015-06-04 | 2018-03-27 | 武汉华星光电技术有限公司 | 一种扫描驱动电路 |
CN105118416B (zh) * | 2015-09-23 | 2018-01-05 | 深圳市华星光电技术有限公司 | 一种goa电路、显示装置和goa电路的驱动方法 |
CN105139796B (zh) * | 2015-09-23 | 2018-03-09 | 深圳市华星光电技术有限公司 | 一种goa电路、显示装置和goa电路的驱动方法 |
WO2018181266A1 (ja) * | 2017-03-30 | 2018-10-04 | シャープ株式会社 | アクティブマトリクス基板、及びそれを備えた表示装置 |
US10490151B2 (en) * | 2017-10-31 | 2019-11-26 | Wuhan China Star Optotelectronics Technology Co., Ltd. | Gate driving circuit |
CN113192463B (zh) * | 2021-05-11 | 2022-11-04 | 合肥京东方卓印科技有限公司 | 发光控制移位寄存器、栅极驱动电路、显示装置及方法 |
CN115482792B (zh) * | 2022-09-28 | 2023-11-28 | 北京京东方显示技术有限公司 | 一种显示面板 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001265291A (ja) * | 2000-03-21 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 液晶パネルの駆動回路及び画像表示装置 |
JP4501048B2 (ja) * | 2000-12-28 | 2010-07-14 | カシオ計算機株式会社 | シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置 |
JP4885353B2 (ja) * | 2000-12-28 | 2012-02-29 | ティーピーオー ホンコン ホールディング リミテッド | 液晶表示装置 |
JP3870862B2 (ja) * | 2002-07-12 | 2007-01-24 | ソニー株式会社 | 液晶表示装置およびその制御方法、ならびに携帯端末 |
JP3888350B2 (ja) * | 2003-12-10 | 2007-02-28 | セイコーエプソン株式会社 | 演算増幅器及びこれを用いた駆動回路 |
TWI366809B (en) * | 2007-03-29 | 2012-06-21 | Chimei Innolux Corp | Flat display and gate driving device |
GB2452278A (en) | 2007-08-30 | 2009-03-04 | Sharp Kk | A scan pulse shift register for an active matrix LCD display |
US20110001732A1 (en) * | 2008-02-19 | 2011-01-06 | Hideki Morii | Shift register circuit, display device, and method for driving shift register circuit |
TWI413073B (zh) * | 2009-01-20 | 2013-10-21 | Chunghwa Picture Tubes Ltd | 具有消除關機殘影功能之液晶顯示器 |
JP2010192019A (ja) * | 2009-02-17 | 2010-09-02 | Sharp Corp | シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 |
EP2498245A1 (en) * | 2009-11-04 | 2012-09-12 | Sharp Kabushiki Kaisha | Liquid crystal display device and driving method therefor |
WO2011055570A1 (ja) * | 2009-11-04 | 2011-05-12 | シャープ株式会社 | シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 |
-
2013
- 2013-02-28 SG SG11201403894UA patent/SG11201403894UA/en unknown
- 2013-02-28 KR KR1020147023232A patent/KR101641446B1/ko active IP Right Grant
- 2013-02-28 JP JP2014507575A patent/JP6076332B2/ja active Active
- 2013-02-28 CN CN201380010407.6A patent/CN104137170B/zh active Active
- 2013-02-28 WO PCT/JP2013/055336 patent/WO2013146058A1/ja active Application Filing
- 2013-02-28 EP EP13769032.7A patent/EP2833350A4/en not_active Withdrawn
- 2013-02-28 US US14/379,508 patent/US9269318B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR101641446B1 (ko) | 2016-07-20 |
SG11201403894UA (en) | 2014-10-30 |
JPWO2013146058A1 (ja) | 2015-12-10 |
EP2833350A4 (en) | 2015-04-15 |
CN104137170B (zh) | 2017-03-15 |
EP2833350A1 (en) | 2015-02-04 |
WO2013146058A1 (ja) | 2013-10-03 |
US20150015558A1 (en) | 2015-01-15 |
US9269318B2 (en) | 2016-02-23 |
CN104137170A (zh) | 2014-11-05 |
KR20140140019A (ko) | 2014-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6076332B2 (ja) | 表示装置 | |
JP5063706B2 (ja) | シフトレジスタおよび表示装置 | |
US9311881B2 (en) | Liquid crystal display device and drive method for same | |
US8519764B2 (en) | Shift register, scanning signal line drive circuit provided with same, and display device | |
KR100847091B1 (ko) | 시프트 레지스터 회로 및 그것을 구비한 화상표시장치 | |
US8531224B2 (en) | Shift register, scanning signal line drive circuit provided with same, and display device | |
TWI584262B (zh) | A display device and a driving method thereof | |
TWI529682B (zh) | A scanning signal line driving circuit, a display device including the same, and a driving method of a scanning signal line | |
JP5535374B2 (ja) | 走査信号線駆動回路およびそれを備えた表示装置 | |
US20120218245A1 (en) | Liquid crystal display device and method of driving the same | |
WO2014092011A1 (ja) | 表示装置およびその駆動方法 | |
WO2012161042A1 (ja) | 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法 | |
KR101341010B1 (ko) | 쉬프트 레지스터 | |
WO2011114569A1 (ja) | シフトレジスタ、走査信号線駆動回路、および表示装置 | |
JP2008112550A (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
JP2008276849A (ja) | 画像表示装置および半導体装置 | |
GB2570190A (en) | Gate driving circuit and display device comprising the same | |
JP2007179660A (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
KR102586365B1 (ko) | 쉬프트 레지스터, 이를 포함한 영상 표시장치 및 그 구동방법 | |
JP2008251094A (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
US10490156B2 (en) | Shift register, gate driving circuit and display panel | |
US20180144702A1 (en) | Shift register circuit | |
JP2010086640A (ja) | シフトレジスタ回路 | |
JP2007207411A (ja) | シフトレジスタ回路およびそれを備える画像表示装置 | |
JP2009181612A (ja) | シフトレジスタ回路及び液晶表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160607 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170110 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6076332 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |