KR101641446B1

KR101641446B1 - 표시 장치

Info

Publication number: KR101641446B1
Application number: KR1020147023232A
Authority: KR
Inventors: 야스시 사사키; 유이치로 무라카미; 다카히로 야마구치
Original assignee: 샤프 가부시키가이샤
Priority date: 2012-03-30
Filing date: 2013-02-28
Publication date: 2016-07-20
Also published as: US20150015558A1; EP2833350A1; WO2013146058A1; KR20140140019A; SG11201403894UA; EP2833350A4; JPWO2013146058A1; JP6076332B2; US9269318B2; CN104137170A; CN104137170B

Abstract

종래보다도 회로 소자의 수를 증가시키지 않으면서, 내압 신뢰성을 저하시키지 않고, 게이트 버스 라인의 전체 선택 구동을 행할 수 있는 표시 장치를 실현한다. 게이트 드라이버 내의 시프트 레지스터를 구성하는 단 구성 회로에 있어서, 주사 신호(OUT)를 로우 레벨로 하기 위해 설치되어 있는 QB 노드를 로우 레벨로 하기 위한 박막 트랜지스터(Tr4) 및 주사 신호(OUT)를 하이 레벨로 하기 위해 설치되어 있는 Q 노드를 로우 레벨로 하기 위한 박막 트랜지스터(Tr3)의 소스 단자에는, 저전위 전원으로서, 모든 게이트 버스 라인을 동시에 선택 상태로 하기 위한 전체 선택 신호(ALL-ON)가 부여된다. 게이트 드라이버에 저전위 전원을 공급하는 배선(ALL-ON 배선)과 게이트 드라이버 이외의 회로에 저전위 전원을 공급하는 배선(VSS 배선)은, 서로 독립된 전원선으로 되어 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 더 상세하게는, 모든 주사 신호선을 동시에 액티브한 상태로 하는 기능을 갖는 표시 장치에 관한 것이다.

일반적으로, 액티브 매트릭스형 액정 표시 장치는, 액정층을 끼움 지지하는 2장의 기판을 포함하는 액정 패널을 구비하고 있으며, 상기 2장의 기판 중 한쪽 기판에는, 복수개의 게이트 버스 라인(주사 신호선)과 복수개의 소스 버스 라인(영상 신호선)이 격자 형상으로 배치되고, 그들 복수개의 게이트 버스 라인과 복수개의 소스 버스 라인의 교차점에 각각 대응하여 매트릭스 형상으로 배치된 복수의 화소 형성부가 설치되어 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 상기 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(TFT)나, 화소값을 유지하기 위한 화소 용량 등을 포함하고 있다. 또한, 상기 2장의 기판 중 다른 쪽 기판에는, 상기 복수의 화소 형성부에 공통적으로 설치된 대향 전극인 공통 전극이 설치되어 있다. 액티브 매트릭스형 액정 표시 장치에는, 또한, 상기 복수개의 게이트 버스 라인을 구동하는 게이트 드라이버(주사 신호선 구동 회로)와 상기 복수개의 소스 버스 라인을 구동하는 소스 드라이버(영상 신호선 구동 회로)가 설치되어 있다.

화소값을 나타내는 영상 신호는 소스 버스 라인에 의해 전달되지만, 각 소스 버스 라인은 복수행분의 화소값을 나타내는 영상 신호를 일시(동시)에 전달할 수 없다. 이로 인해, 전술한 매트릭스 형상으로 배치된 화소 형성부 내의 화소 용량으로의 영상 신호의 기입은 1행씩 순차적으로 행해진다. 따라서, 복수개의 게이트 버스 라인이 소정 기간씩 순차적으로 선택되도록, 게이트 드라이버는 복수단으로 이루어지는 시프트 레지스터에 의해 구성되어 있다. 그리고, 시프트 레지스터의 각 단(이하, 시프트 레지스터의 각 단을 구성하는 회로를 「단(stage) 구성 회로」라고도 함)으로부터 순차적으로 액티브한 주사 신호가 출력됨으로써, 전술한 바와 같이, 화소 용량으로의 영상 신호의 기입이 1행씩 순차적으로 행해진다.

이와 같은 액정 표시 장치에 있어서, 이용자에 의해 전원이 오프되었음에도 불구하고, 즉시 표시가 클리어되지 않아, 잔상과 같은 화상이 남는 경우가 있다. 그 이유는, 장치의 전원이 오프되면 화소 용량에 유지된 전하의 방전 경로가 차단되어, 화소 형성부 내에 잔류 전하가 축적되기 때문이다. 또한, 화소 형성부 내에 잔류 전하가 축적된 상태에서 장치의 전원이 온되면, 그 잔류 전하에 기초하는 불순물의 편향에 기인하는 플리커가 발생하는 등 표시 품위의 저하가 발생한다.

따라서, 전원 오프나 전원 온 시에 모든 게이트 버스 라인을 선택 상태(액티브한 상태)로 함으로써 모든 화소 형성부 내의 잔류 전하가 방전되도록 한 액정 표시 장치가 제안되고 있다(국제공개 제2009/028353호 팜플릿을 참조). 또한, 모든 게이트 버스 라인을 선택 상태로 하는 구동을 이하 「전체 선택 구동」이라 한다.

국제공개 제2009/028353호 팜플릿에 개시된 액정 표시 장치에 있어서, 게이트 드라이버의 개략 구성은, 도 16에 도시한 바와 같은 것으로 되어 있다. 게이트 드라이버는, 전술한 바와 같이, 복수단으로 이루어지는 시프트 레지스터에 의해 구성되어 있다. 또한, 도 16에는, (n-1)단째부터 (n+2단째)까지의 단 구성 회로 SR(n-1) 내지 SR(n+2)를 나타내고 있다. 각 단 구성 회로에는, 세트 신호 S, 리셋 신호 R, 클럭 신호 CK(제1 게이트 클럭 신호 GCK1 또는 제2 게이트 클럭 신호 GCK2의 한쪽), 및 전체 선택 신호 ALL-ON이 입력된다. 세트 신호 S는 단 구성 회로를 액티브로 하기 위한 신호이며, 리셋 신호 R은 단 구성 회로를 비액티브로 하기 위한 신호이다. 또한, 각 단 구성 회로로부터는, 주사 신호 OUT이 출력된다. 각 단 구성 회로로부터 출력된 주사 신호 OUT은, 대응하는 게이트 버스 라인에 인가될 뿐만 아니라, 도 16에 도시한 바와 같이, 다음 단의 단 구성 회로에 세트 신호 S로서 부여되고, 전단의 단 구성 회로에 리셋 신호 R로서 부여된다. 즉, 각 단 구성 회로로부터 출력되는 하이 레벨의 주사 신호는, 다음 단의 단 구성 회로를 액티브로 하고, 전단의 단 구성 회로를 비액티브로 한다. 단 구성 회로의 개략 구성은, 도 17에 도시한 바와 같은 것으로 되어 있다. 로직부에서는, 2개의 신호(편의상 「Q 신호」, 「QB 신호」라고 함)가 생성된다. Q 신호는 출력부 내의 스위치 SW1의 상태를 제어하고, QB 신호는 출력부 내의 스위치 SW2의 상태를 제어한다. 출력부로부터는, 스위치 SW1, 스위치 SW2, 클럭 신호 CK, 및 전체 선택 신호 ALL-ON의 상태에 따라서 주사 신호 OUT이 출력된다.

이상과 같은 구성에 있어서, 통상 시에는, 전체 선택 신호 ALL-ON은 로우 레벨로 유지된다(도 18 참조). 통상 시에, 단 구성 회로가 비액티브할 때에는, Q 신호는 로우 레벨이고 QB 신호는 하이 레벨로 되어 있다. 이에 의해, 스위치 SW1은 오프 상태이고 스위치 SW2는 온 상태로 되므로, 주사 신호 OUT은 로우 레벨로 된다. 한편, 통상 시에, 단 구성 회로가 액티브할 때에는, Q 신호는 하이 레벨이고 QB 신호는 로우 레벨로 되어 있다. 이에 의해, 스위치 SW1은 온 상태이고 스위치 SW2는 오프 상태로 되므로, 클럭 신호 CK가 하이 레벨로 되어 있는 기간 중, 주사 신호 OUT은 하이 레벨로 된다. 이상으로부터, 통상 시에는, 도 18에 도시한 바와 같은 파형의 클럭 신호(제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2)를 게이트 드라이버에 부여함으로써, 게이트 드라이버 내의 시프트 레지스터를 구성하는 복수의 단 구성 회로로부터 출력되는 주사 신호가 소정 기간씩 순차적으로 하이 레벨로 된다. 그런데, 스위치 SW1이 오프 상태이고 스위치 SW2가 온 상태로 되어 있을 때 전체 선택 신호 ALL-ON이 하이 레벨로 되면, 이 단 구성 회로로부터 출력되는 주사 신호 OUT은 하이 레벨로 된다. 따라서, 전체 선택 구동을 행하고 싶을 때에는, 전체 선택 신호 ALL-ON을 하이 레벨로 함으로써, 각 단 구성 회로가 비액티브한 상태에서, 도 18에 도시한 바와 같이 모든 주사 신호를 하이 레벨로 할 수 있다. 이와 같이 하여, 표시부 내의 모든 화소 형성부 내의 잔류 전하가 제거된다.

국제공개 제2009/028353호 팜플릿

그런데, 종래 기술에 의하면, 전체 선택 구동이 행해졌을 때 단 구성 회로 내의 박막 트랜지스터에 내압(절연 파괴를 야기하지 않는 한계의 전압)을 초과하는 전압이 인가되어 신뢰성이 저하되는 경우가 있었다. 이에 대하여 이하에 설명한다.

도 19는, 종래의 단(stage) 구성 회로의 일 구성예를 나타내는 도면이다. 이 단 구성 회로는, 6개의 박막 트랜지스터 Tr91 내지 Tr96을 구비하고 있다. 또한, 이 단 구성 회로는, 고전위 전원용 입력 단자 외에, 4개의 입력 단자(91 내지 94)와 1개의 출력 단자(99)를 갖고 있다. 전체 선택 신호 ALL-ON을 수취하는 입력 단자에는 부호 91을 부여하고, 클럭 신호 CK를 수취하는 입력 단자에는 부호 92를 부여하고, 세트 신호 S를 수취하는 입력 단자에는 부호 93을 부여하고, 리셋 신호 R을 수취하는 입력 단자에는 부호 94를 부여하였다. 또한, 박막 트랜지스터 Tr91의 소스 단자, 박막 트랜지스터 Tr93의 드레인 단자, 및 박막 트랜지스터 Tr95의 게이트 단자가 서로 접속되어 있는 영역(배선)을 편의상 「Q 노드」라 한다. 또한, 박막 트랜지스터 Tr92의 소스 단자, 박막 트랜지스터 Tr93의 게이트 단자, 박막 트랜지스터 Tr94의 드레인 단자, 및 박막 트랜지스터 Tr96의 게이트 단자가 서로 접속되어 있는 영역(배선)을 편의상 「QB 노드」라 한다.

도 19 및 도 20의 A부를 참조하면서, 종래의 단 구성 회로의 통상 시의 동작에 대하여 설명한다. 또한, 도 20에 있어서 시점 t3 내지 시점 t4까지의 기간이 이 단 구성 회로에 접속된 게이트 버스 라인이 선택되어야 할 기간이라 가정한다. 또한, 이 단 구성 회로의 입력 단자(92)에는 제1 게이트 클럭 신호 GCK1이 부여되는 것이라 가정한다.

시점 t1 이전의 기간에는, Q 노드의 전위는 로우 레벨로 유지되고, QB 노드의 전위는 하이 레벨로 유지되고 있다. 시점 t1이 되어 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화하면, 박막 트랜지스터 Tr91, Tr94가 온 상태로 된다. 박막 트랜지스터 Tr91이 온 상태로 됨으로써, Q 노드의 전위는 로우 레벨로부터 하이 레벨로 변화된다. 또한, 박막 트랜지스터 Tr94가 온 상태로 됨으로써, QB 노드의 전위가 하이 레벨부터 로우 레벨로 변화된다.

시점 t2에 세트 신호 S가 하이 레벨부터 로우 레벨로 변화된 후, 시점 t3이 되면, 제1 게이트 클럭 신호 GCK1이 로우 레벨로부터 하이 레벨로 변화된다. 이때, 박막 트랜지스터 Tr95는 온 상태로 되어 있으므로, 입력 단자(92)의 전위 상승과 함께 출력 단자(99)의 전위(주사 신호 OUT의 전위)는 상승한다. 박막 트랜지스터 Tr95의 게이트-소스 간, 게이트-드레인 간에는 기생 용량이 존재하므로, 출력 단자(99)의 전위 상승과 함께 Q 노드의 전위도 상승한다(Q 노드가 부트 스트랩됨). 그 결과, Q 노드의 전위는 "VDD×2-Vth"로 된다(Vth는 박막 트랜지스터 Tr91의 임계값 전압임). 이에 의해, 박막 트랜지스터 Tr95의 게이트 단자에는 큰 전압이 인가되고, 소위 임계값 전압 강하(드레인 전위와 비교하여 임계값 전압분만큼 낮은 전위로까지밖에 소스 전위가 상승하지 않는 것)를 발생하지 않고, 출력 단자(99)의 전위가 제1 게이트 클럭 신호 GCK1의 하이 레벨의 전위로까지 상승한다. 이와 같이 하여, 이 단 구성 회로의 출력 단자(99)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다.

전술한 바와 같이, Q 노드의 전위는 부트 스트랩에 의해 현저히 상승한다. 이로 인해, 박막 트랜지스터 Tr93의 드레인-소스 간에 내압을 초과하는 전압이 인가되는 경우가 있다. 따라서, 박막 트랜지스터 Tr95의 게이트 단자와 박막 트랜지스터 Tr93의 드레인 단자 사이에 도 21에 도시한 바와 같이 박막 트랜지스터 Tr97을 설치함으로써, 박막 트랜지스터 Tr93으로의 내압을 초과하는 전압의 인가가 억제된다. 왜냐하면, 박막 트랜지스터 Tr97이 분압 수단으로서 기능하고, 가령 Q 노드의 전위가 VDD보다도 높아져도, 박막 트랜지스터 Tr93의 드레인 단자에 접속되어 있는 Q2 노드의 전위는 VDD보다도 높아지지 않기 때문이다.

다음으로, 도 19 및 도 20의 B부를 참조하면서, 종래의 단 구성 회로의 전체 선택 구동 시의 동작에 대하여 설명한다. 또한, 도 20에 있어서 시점 t11부터 시점 t12까지의 기간이 모든 게이트 버스 라인이 선택 상태로 되어야 할 기간이라 가정한다. 시점 t11 이전의 기간에는, Q 노드의 전위는 로우 레벨, QB 노드의 전위는 하이 레벨로 되어 있다. 시점 t11이 되면, 전체 선택 신호 ALL-ON이 로우 레벨로부터 하이 레벨로 변화된다. 이때, 박막 트랜지스터 Tr96의 기생 용량에 기인하는 부트 스트랩에 의해, QB 노드의 전위는 VDD로부터 "VDD×2-Vth"로 상승한다. 이에 의해, 박막 트랜지스터 Tr96의 게이트 단자에는 큰 전압이 인가되고, 소위 임계값 전압 강하를 발생하지 않고, 출력 단자(99)의 전위(주사 신호 OUT의 전위)가 전체 선택 신호 ALL-ON의 전위로까지 상승한다. 이러한 동작이 모든 단 구성 회로에서 행해지고, 시점 t11부터 시점 t12까지의 기간에는 모든 게이트 버스 라인이 선택 상태로 된다.

그런데, 박막 트랜지스터 Tr93 및 박막 트랜지스터 Tr94의 소스 단자의 전위는 VSS로 되어 있으므로, 시점 t11부터 시점 t12까지의 기간에 박막 트랜지스터 Tr93이나 박막 트랜지스터 Tr94에 내압을 초과하는 전압이 인가될 우려가 있다. 단 구성 회로 내의 박막 트랜지스터에 내압을 초과하는 전압이 인가되면, 회로의 신뢰성이 저하된다. 따라서, 박막 트랜지스터 Tr96의 게이트 단자와 박막 트랜지스터 Tr94의 드레인 단자 사이에 도 22에 도시한 바와 같이 박막 트랜지스터 Tr98을 설치하는 것이 고려된다. 그러나, 단 구성 회로 내의 회로 소자의 수가 증가하므로, 소형화나 비용 저감이 곤란해진다.

따라서 본 발명은, 종래보다도 회로 소자의 수를 증가시키지 않으면서, 내압 신뢰성을 저하시키지 않고, 게이트 버스 라인의 전체 선택 구동을 행할 수 있는 표시 장치를 실현하는 것을 목적으로 한다.

본 발명의 제1 국면은, 복수의 주사 신호선 및 복수의 영상 신호선이 배치된 표시부, 상기 복수의 주사 신호선을 구동하는 주사 신호선 구동 회로, 및 상기 복수의 영상 신호선을 구동하는 영상 신호선 구동 회로를 포함하는 표시 패널을 구비한 표시 장치로서,

상기 표시 패널은, 상기 주사 신호선 구동 회로에 제1 전위 전원을 공급하기 위한 제1의 제1 전위 전원선과 상기 주사 신호선 구동 회로 이외의 회로에 제1 전위 전원을 공급하기 위한 제2의 제1 전위 전원선을 포함하고,

상기 주사 신호선 구동 회로는, 클럭 신호에 기초하여 상기 복수의 주사 신호선에 순차적으로 온 레벨의 주사 신호를 출력하기 위한 복수의 단으로 이루어지는 시프트 레지스터를 포함하고,

상기 시프트 레지스터의 각 단을 구성하는 단 구성 회로는,

상기 주사 신호선에 접속된 출력 노드와,

상기 출력 노드로부터 출력되는 주사 신호의 전위를 제어하기 위한 출력 제어 노드와,

상기 출력 제어 노드에 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 출력 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한 출력 제어 노드 턴오프용 스위칭 소자

를 갖고,

상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위가 상기 주사 신호선 구동 회로에 공급되는 제1 전위 전원의 전위보다도 높은 경우에는, 상기 출력 제어 노드는, 상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위보다도 높은 전위가 부여될 수 있도록 구성되고,

상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위가 상기 주사 신호선 구동 회로에 공급되는 제1 전위 전원의 전위보다도 낮은 경우에는, 상기 출력 제어 노드는, 상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위보다도 낮은 전위가 부여될 수 있도록 구성되며,

상기 제1의 제1 전위 전원선과 상기 제2의 제1 전위 전원선은, 서로 독립된 전원선인 것을 특징으로 한다.

본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,

상기 단 구성 회로는,

상기 출력 노드에 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 출력 노드의 전위를 오프 레벨을 향해 변화시키기 위한 출력 노드 턴오프용 스위칭 소자와,

상기 출력 노드 턴오프용 스위칭 소자의 제1 전극에 접속된, 상기 출력 제어 노드로서의 제1 제어 노드와,

상기 제1 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제1 제어 노드 턴온부와,

상기 제1 제어 노드에 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 제1 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한, 상기 출력 제어 노드 턴오프용 스위칭 소자로서의 제1 제어 노드 턴오프용 스위칭 소자

를 갖는 것을 특징으로 한다.

본 발명의 제3 국면은, 본 발명의 제2 국면에 있어서,

상기 단 구성 회로는,

상기 클럭 신호가 제2 전극에 부여되고, 상기 출력 노드에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 출력 노드의 전위를 온 레벨을 향해 변화시키기 위한 출력 노드 턴온용 스위칭 소자와,

상기 출력 노드 턴온용 스위칭 소자의 제1 전극에 접속된, 상기 출력 제어 노드로서의 제2 제어 노드와,

상기 제2 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제2 제어 노드 턴온부와,

상기 제2 제어 노드에 직접 또는 분압 수단을 개재하여 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 제2 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한, 상기 출력 제어 노드 턴오프용 스위칭 소자로서의 제2 제어 노드 턴오프용 스위칭 소자

를 더 갖고,

상기 제2 제어 노드 턴오프용 스위칭 소자의 제1 전극은, 상기 제1 제어 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제4 국면은, 본 발명의 제3 국면에 있어서,

상기 주사 신호선 구동 회로는, 상기 복수의 주사 신호선 모두에 온 레벨의 주사 신호를 출력하는 전체 선택 구동이 가능하도록 구성되고,

상기 전체 선택 구동을 행할지 여부를 제어하는 전체 선택 신호가 상기 제1의 제1 전위 전원선에 부여되고,

상기 단 구성 회로에 포함되는 제2 제어 노드 턴온부는, 개시 지시 신호 또는 전단의 출력 노드로부터 출력되는 주사 신호에 기초하여, 상기 제2 제어 노드의 전위를 온 레벨을 향해 변화시키고,

상기 단 구성 회로에 포함되는 제1 제어 노드 턴오프용 스위칭 소자의 제1 전극에는, 상기 개시 지시 신호 또는 전단의 출력 노드로부터 출력되는 주사 신호가 부여되고,

상기 전체 선택 구동 시에는, 상기 전체 선택 신호, 상기 클럭 신호, 및 상기 개시 지시 신호가 온 레벨로 되는 것을 특징으로 한다.

본 발명의 제5 국면은, 본 발명의 제3 국면에 있어서,

상기 단 구성 회로는, 상기 분압 수단으로서, 제1 전극에 고전위 전원이 부여되고, 제2 전극에 상기 제2 제어 노드 턴오프용 스위칭 소자의 제2 전극이 접속되고, 제3 전극에 상기 출력 노드 턴온용 스위칭 소자의 제1 전극이 접속된 분압용 스위칭 소자를 갖는 것을 특징으로 한다.

본 발명의 제6 국면은, 본 발명의 제3 국면에 있어서,

상기 시프트 레지스터는, 상기 복수의 주사 신호선에 온 레벨의 주사 신호를 부여하는 순서가 정순서와 역순서 사이에서 전환 가능하도록 구성되고,

상기 단 구성 회로에는, 상기 복수의 주사 신호선에 온 레벨의 주사 신호를 부여하는 순서를 전환하기 위한, 온 레벨과 오프 레벨 사이에서 변화하는 전환 제어 신호가 부여되고,

상기 단 구성 회로에 포함되는 제2 제어 노드 턴온부는,

제2 전극에 고전위 전원이 부여되고, 제3 전극이 직접 또는 상기 분압 수단을 개재하여 상기 제2 제어 노드에 접속된, 제1 전극의 전위에 기초하여 상기 제2 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제2 제어 노드 턴온용 스위칭 소자와,

상기 제2 제어 노드 턴온용 스위칭 소자의 제1 전극에 접속된 제4 제어 노드와,

제1 전극에 상기 전환 제어 신호가 부여되고, 제2 전극에 다른 단의 출력 노드로부터 출력되는 주사 신호가 부여되고, 제3 전극이 상기 제4 제어 노드에 접속된 제2 전환 제어용 스위칭 소자를 포함하고,

상기 전환 제어 신호에 오프 레벨의 전위를 부여하기 위한 신호선은, 상기 제1의 제1 전위 전원선에 접속되어 있는 것을 특징으로 한다.

본 발명의 제7 국면은, 본 발명의 제6 국면에 있어서,

상기 단 구성 회로에 포함되는 제1 제어 노드 턴온부는,

제2 전극에 고전위 전원이 부여되고, 제3 전극이 상기 제1 제어 노드에 접속된, 제1 전극의 전위에 기초하여 상기 제1 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제1 제어 노드 턴온용 스위칭 소자와,

상기 제1 제어 노드 턴온용 스위칭 소자의 제1 전극에 접속된 제3 제어 노드와,

제1 전극에 상기 전환 제어 신호가 부여되고, 제2 전극에 다른 단의 출력 노드로부터 출력되는 주사 신호가 부여되고, 제3 전극이 상기 제3 제어 노드에 접속된 제1 전환 제어용 스위칭 소자를 포함하는 것을 특징으로 한다.

본 발명의 제8 국면은, 본 발명의 제6 또는 제7 국면에 있어서,

상기 전체 선택 구동 시에는, 상기 전체 선택 신호 및 상기 전환 제어 신호가 온 레벨로 되는 것을 특징으로 한다.

본 발명의 제9 국면은, 본 발명의 제2 국면에 있어서,

상기 단 구성 회로는, 제2 전극에 고전위 전원이 부여되고, 제3 전극이 상기 제1 제어 노드에 접속되고, 제1 전극에 소정의 초기화 신호가 부여되도록 구성된 초기화용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제10 국면은, 본 발명의 제9 국면에 있어서,

상기 전체 선택 구동 시에는, 상기 전체 선택 신호 및 상기 초기화 신호가 온 레벨로 되는 것을 특징으로 한다.

본 발명의 제11 국면은, 본 발명의 제1 국면에 있어서,

상기 전체 선택 구동 시에는, 상기 전체 선택 신호가 온 레벨로 되는 것을 특징으로 한다.

본 발명의 제12 국면은, 본 발명의 제11 국면에 있어서,

상기 표시 패널의 검사 시에 상기 전체 선택 구동이 행해지는 것을 특징으로 한다.

본 발명의 제13 국면은, 본 발명의 제11 국면에 있어서,

상기 제1의 제1 전위 전원선에 접속된, 상기 표시 패널의 동작을 제어하기 위한 패널 제어 회로를 더 구비하고,

상기 패널 제어 회로는, 외부로부터의 전원의 공급이 개시 또는 차단될 때 상기 전체 선택 신호를 온 레벨로 하는 것을 특징으로 한다.

본 발명의 제1 국면에 의하면, 표시 패널에는, 주사 신호선 구동 회로에 제1 전위 전원(스위칭 소자로서 ｎ채널형 트랜지스터가 채용되어 있는 경우에는 저전위 전원, 스위칭 소자로서 p 채널형 트랜지스터가 채용되어 있는 경우에는 고전위 전원)을 공급하기 위한 제1의 제1 전위 전원선과 주사 신호선 구동 회로 이외의 회로에 제1 전위 전원을 공급하기 위한 제2의 제1 전위 전원선이 설치되어 있다. 또한, 주사 신호선 구동 회로 내의 시프트 레지스터를 구성하는 단 구성 회로는, 출력 노드, 주사 신호의 전위를 제어하기 위한 출력 제어 노드, 및 출력 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한 출력 제어 노드 턴오프용 스위칭 소자를 갖고 있다. 출력 제어 노드 턴오프용 스위칭 소자의 제3 전극은 제1의 제1 전위 전원선에 접속되어 있다. 여기서, 제1의 제1 전위 전원선과 제2의 제1 전위 전원선과는 서로 독립되어 있다. 이로 인해, 주사 신호의 상태를 제어하기 위해 제1의 제1 전위 전원선에 의해 공급되는 전원의 전위를 변화시켜도, 주사 신호선 구동 회로 이외의 회로에서의 이상 동작을 야기하는 일은 없다. 또한, 출력 제어 노드의 전위 변화에 따라서 출력 제어 노드 턴오프용 스위칭 소자의 제3 전극의 전위도 변화시키는 것이 가능해져서, 종래와 비교하여 회로 소자를 증가시키지 않고 출력 제어 노드 턴오프용 스위칭 소자로의 내압을 초과하는 전압의 인가가 억제된다.

본 발명의 제2 국면에 의하면, 시프트 레지스터를 구성하는 단 구성 회로에 출력 노드의 전위를 오프 레벨로 하기 위한 스위칭 소자나 노드가 설치되어 있는 구성의 표시 장치에 있어서, 종래와 비교하여 회로 소자를 증가시키지 않고 내압 신뢰성의 저하가 억제된다.

본 발명의 제3 국면에 의하면, 시프트 레지스터를 구성하는 단 구성 회로에 출력 노드의 전위를 온 레벨로 하기 위한 스위칭 소자나 노드가 설치되어 있는 구성의 표시 장치에 있어서, 종래와 비교하여 회로 소자를 증가시키지 않고 내압 신뢰성의 저하가 억제된다.

본 발명의 제4 국면에 의하면, 전체 선택 구동이 행해질 때, 전체 선택 신호뿐만 아니라 클럭 신호 및 개시 지시 신호도 온 레벨로 되므로, 시프트 레지스터를 구성하는 단 구성 회로에 설치된 스위칭 소자로의 내압을 초과하는 전압의 인가가 확실하게 억제된다.

본 발명의 제5 국면에 의하면, 제2 제어 노드의 전위가 크게 상승할 때, 제2 제어 노드 턴오프용 스위칭 소자의 제2 전극의 전위 상승을 억제할 수 있다. 이에 의해, 제2 제어 노드 턴오프용 스위칭 소자로의 내압을 초과하는 전압의 인가가 억제된다.

본 발명의 제6 국면에 의하면, 주사 신호선의 주사 순서의 전환이 가능한 표시 장치에 있어서, 본 발명의 제1 내지 제3까지의 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제7 국면에 의하면, 주사 신호선의 주사 순서의 전환이 가능한 표시 장치에 있어서, 본 발명의 제1 내지 제3까지의 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제8 국면에 의하면, 주사 신호선의 주사 순서의 전환이 가능한 표시 장치에 있어서, 전체 선택 구동이 행해질 때, 주사 순서의 전환용으로 설치된 스위칭 소자로의 내압을 초과하는 전압의 인가가 억제된다.

본 발명의 제9 국면에 의하면, 시프트 레지스터를 구성하는 단 구성 회로를 원하는 타이밍에 초기화하는 것이 가능해진다.

본 발명의 제10 국면에 의하면, 전체 선택 구동이 행해질 때, 시프트 레지스터의 초기화용으로 설치된 스위칭 소자로의 내압을 초과하는 전압의 인가가 억제된다.

본 발명의 제11 국면에 의하면, 종래보다도 회로 소자의 수를 증가시키지 않으면서, 내압 신뢰성을 저하시키지 않고, 주사 신호선의 전체 선택 구동을 행할 수 있는 표시 장치가 실현된다.

본 발명의 제12 국면에 의하면, 화소 형성부 내의 잔류 전하의 존재가 표시 패널의 검사 결과에 영향을 미치지 않도록 하는 것이 가능해진다.

본 발명의 제13 국면에 의하면, 전원 온 또는 전원 오프 시에 화소 형성부 내의 잔류 전하가 제거되므로, 잔류 전하의 존재에 기인하는 표시 품위의 저하가 억제된다.

도 1은, 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형 액정 표시 장치에 있어서의 단 구성 회로의 구성(시프트 레지스터의 일단분의 구성)을 나타내는 회로도이다.
도 2는, 상기 제1 실시 형태에 있어서, 액정 표시 장치의 전체 구성을 나타내는 블록도이다.
도 3은, 상기 제1 실시 형태에 있어서, 게이트 드라이버의 구성을 설명하기 위한 블록도이다.
도 4는, 상기 제1 실시 형태에 있어서, 게이트 드라이버의 동작을 설명하기 위한 신호 파형도이다.
도 5는, 상기 제1 실시 형태에 있어서, 단 구성 회로의 동작을 설명하기 위한 신호 파형도이다.
도 6은, 상기 제1 실시 형태의 변형예에 있어서의 단 구성 회로의 구성을 나타내는 회로도이다.
도 7은, 본 발명의 제2 실시 형태에 있어서의 단 구성 회로의 구성을 나타내는 회로도이다.
도 8은, 상기 제2 실시 형태에 있어서, 역순서 지시 신호를 생성하기 위한 회로 구성을 나타내는 회로도이다.
도 9는, 상기 제2 실시 형태에 있어서, 클럭 신호 CKB에 기초하여 QB 노드가 충전되도록 한 경우의 단 구성 회로의 구성을 나타내는 회로도이다.
도 10은, 본 발명의 제3 실시 형태에 있어서의 단 구성 회로의 구성을 나타내는 회로도이다.
도 11은, 상기 제3 실시 형태에 있어서, 클럭 신호 CKB에 기초하여 QB 노드가 충전되도록 한 경우의 단 구성 회로의 구성을 나타내는 회로도이다.
도 12는, p 채널형 트랜지스터를 사용한 경우의 단 구성 회로의 일 구성예를 나타내는 회로도이다.
도 13은, p 채널형 트랜지스터를 사용한 경우의 단 구성 회로의 동작을 설명하기 위한 신호 파형도이다.
도 14는, 액정 패널의 전체 구성에 대한 변형예를 나타내는 도면이다.
도 15는, 전체 선택 구동이 액정 패널의 검사 시에 행해지는 예에 대하여 설명하기 위한 도면이다.
도 16은, 게이트 드라이버의 개략 구성도이다.
도 17은, 종래예에 있어서의 단 구성 회로의 개략 구성도이다.
도 18은, 종래예에 있어서, 게이트 드라이버의 동작을 설명하기 위한 신호 파형도이다.
도 19는, 종래의 단 구성 회로의 일 구성예를 나타내는 도면이다.
도 20은, 종래예에 있어서, 단 구성 회로의 동작을 설명하기 위한 신호 파형도이다.
도 21은, 종래의 단 구성 회로의 일 구성예를 나타내는 도면이다.
도 22는, 종래의 단 구성 회로의 일 구성예를 나타내는 도면이다.

이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다. 이하의 설명에 있어서는, 박막 트랜지스터의 게이트 단자(게이트 전극)는 제1 전극에 상당하고, 드레인 단자(드레인 전극)는 제2 전극에 상당하며, 소스 단자(소스 전극)는 제3 전극에 상당한다. 또한, 일반적으로는, 드레인과 소스 중 전위가 높은 쪽을 드레인이라 부르고 있지만, 이하의 설명에서는, 한쪽을 드레인, 다른 쪽을 소스라 정의하고 있으므로, 드레인 전위보다도 소스 전위 쪽이 높아지는 경우도 있다. 또한, 특별히 언급하지 않는 한, 시프트 레지스터 내에 설치되어 있는 박막 트랜지스터는 모두 ｎ채널형인 것으로서 설명한다.

<1. 제1 실시 형태>

<1.1 전체 구성 및 동작>

도 2는, 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형 액정 표시 장치의 전체 구성을 나타내는 블록도이다. 이 액정 표시 장치는, 액정 패널(5)과 컨트롤 기판(6)에 의해 구성되어 있다. 액정 패널(5)에는, 표시부(100), 게이트 드라이버(200: 주사 신호선 구동 회로), 소스 드라이버(300: 영상 신호선 구동 회로), 패널 내의 회로를 정전기로부터 보호하기 위한 보호 회로(400), 및 레벨 시프터 등의 제어 회로(501, 502)가 포함되어 있다. 컨트롤 기판(6)에는, 패널 제어 회로(600)가 포함되어 있다.

표시부(100)에는, 복수개(j개)의 소스 버스 라인(영상 신호선) SL1 내지 SLj와, 복수개(i개)의 게이트 버스 라인(주사 신호선) GL1 내지 GLi와, 그들 소스 버스 라인 SL1 내지 SLj와 게이트 버스 라인 GL1 내지 GLi의 교차점에 각각 대응하여 설치된 복수개(i×j개)의 화소 형성부가 포함되어 있다. 각 화소 형성부에는, 대응하는 교차점을 통과하는 게이트 버스 라인 GL에 게이트 단자가 접속됨과 함께 상기 교차점을 통과하는 소스 버스 라인 SL에 소스 단자가 접속된 박막 트랜지스터(10: TFT)와, 그 박막 트랜지스터(10)의 드레인 단자에 접속된 화소 전극(11)과, 상기 복수개의 화소 형성부에 공통적으로 설치된 공통 전극(14) 및 보조 용량 전극(15)과, 화소 전극(11)과 공통 전극(14)에 의해 형성되는 액정 용량(12)과, 화소 전극(11)과 보조 용량 전극(15)에 의해 형성되는 보조 용량(13)이 포함되어 있다. 또한, 액정 용량(12)과 보조 용량(13)에 의해 화소 용량이 형성되어 있다. 그리고, 각 박막 트랜지스터(10)의 게이트 단자가 게이트 버스 라인 GL로부터 액티브한 주사 신호를 받았을 때 상기 박막 트랜지스터(10)의 소스 단자가 소스 버스 라인 SL로부터 받는 영상 신호에 기초하여, 화소 용량에 화소값을 나타내는 전압이 유지된다. 또한, 도 2의 표시부(100) 내에는, 1개의 화소 형성부에 대응하는 구성 요소만을 나타내고 있다.

패널 제어 회로(600)는, 전원 PW의 공급을 받아, 액정 패널(5) 내의 각 회로에서 필요해지는 고전위 전원 VDD 및 저전위 전원 VSS를 생성함과 함께, 전체 선택 신호 ALL-ON을 생성한다. 패널 제어 회로(600)는, 또한, 외부로부터 보내지는 화상 신호 DAT 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군 TG를 수취하고, 디지털 영상 신호(도시생략)와 게이트 드라이버(200)나 소스 드라이버(300)의 동작을 제어하기 위한 각종 제어 신호(도시생략)를 생성한다. 각종 제어 신호에는, 게이트 드라이버(200)의 동작을 제어하는 게이트 스타트 펄스 신호, 게이트 클럭 신호나, 소스 드라이버(300)의 동작을 제어하는 소스 스타트 펄스 신호, 소스 클럭 신호 등이 포함되어 있다. 패널 제어 회로(600)에서 생성된 고전위 전원 VDD, 저전위 전원 VSS, 전체 선택 신호 ALL-ON, 디지털 영상 신호, 및 각종 제어 신호는, 보호 회로(400)를 통해, 액정 패널(5) 내의 회로에 부여된다. 또한, 설명의 편의상, 전체 선택 신호 ALL-ON을 공급하기 위한 배선을 「ALL-ON 배선」이라 하고, 저전위 전원 VSS를 공급하기 위한 배선을 「VSS 배선」이라 한다. 도 2에 있어서, ALL-ON 배선에는 부호 L1을 부여하고, VSS 배선에는 부호 L2를 부여하였다. ALL-ON 배선 L1과 VSS 배선 L2는, 서로 전기적으로 분리된 상태로 되어 있다. 즉, ALL-ON 배선 L1과 VSS 배선 L2는, 서로 독립된 전원선으로 되어 있다. 또한, 액정 패널(5) 내의 각 회로에는 저전위 전원용 입력 단자가 설치되어 있는 바, 게이트 드라이버(200)의 저전위 전원용 입력 단자만이 ALL-ON 배선 L1과 접속되고, 게이트 드라이버(200) 이외의 회로의 저전위 전원용 입력 단자는 VSS 배선 L2와 접속되어 있다.

보호 회로(400)는, 액정 패널(5) 내의 회로를 정전기로부터 보호한다. 제어 회로(501, 502)는, 게이트 드라이버(200), 소스 드라이버(300)에서 원하는 동작이 행해지도록, 예를 들어 전원 전위의 레벨 변환 등을 행한다. 게이트 드라이버(200)는, 패널 제어 회로(600)로부터 출력되는 제어 신호에 기초하여, 액티브한 주사 신호의 각 게이트 버스 라인 GL1 내지 GLi로의 인가를 1 수직 주사 기간을 주기로서 반복한다. 소스 드라이버(300)는, 패널 제어 회로(600)로부터 출력되는 디지털 영상 신호 및 제어 신호에 기초하여, 각 소스 버스 라인 SL1 내지 SLj에 구동용 영상 신호를 인가한다.

이상과 같이 하여, 각 소스 버스 라인 SL1 내지 SLj에 구동용 영상 신호가 인가되고, 각 게이트 버스 라인 GL1 내지 GLi에 주사 신호가 인가됨으로써, 외부로부터 보내진 화상 신호 DAT에 기초하는 화상이 표시부(100)에 표시된다. 또한, 본 실시 형태에 있어서는, ALL-ON 배선 L1에 의해 제1의 제1 전위 전원선이 실현되고, VSS 배선 L2에 의해 제2의 제1 전위 전원선이 실현되었다. 또한, 저전위 전원이 제1 전위 전원에 상당하고, 고전위 전원이 제2 전위 전원에 상당한다.

<1.2 게이트 드라이버의 구성 및 동작>

다음으로, 도 3, 도 4 및 도 16을 참조하면서, 본 실시 형태에 있어서의 게이트 드라이버(200)의 구성 및 동작의 개요에 대하여 설명한다. 도 3에 도시한 바와 같이, 게이트 드라이버(200)는 복수단으로 이루어지는 시프트 레지스터(210)에 의해 구성되어 있다. 표시부(100)에는 i행×j열의 화소 매트릭스가 형성되어 있다. 그들 화소 매트릭스의 각 행과 1대1로 대응하도록 시프트 레지스터(210)의 각 단이 설치되어 있다. 즉, 시프트 레지스터(210)에는 i개의 단 구성 회로 SR(1) 내지 SR(i)가 포함되어 있다. 그들 i개의 단 구성 회로 SR(1) 내지 SR(i)는 서로 직렬로 접속되어 있다.

게이트 드라이버(200)의 개략 구성은, 도 16에 도시한 바와 같이 종래와 마찬가지의 구성으로 되어 있다. 각 단 구성 회로에는, 세트 신호 S를 수취하기 위한 입력 단자와, 클럭 신호 CK를 수취하기 위한 입력 단자와, 전체 선택 신호 ALL-ON을 수취하기 위한 입력 단자와, 리셋 신호 R을 수취하기 위한 입력 단자와, 주사 신호 OUT을 출력하기 위한 출력 단자가 설치되어 있다. 각 단 구성 회로에는, 전단의 단 구성 회로로부터 출력되는 주사 신호 OUT이 세트 신호 S로서 부여되고, 다음 단의 단 구성 회로로부터 출력되는 주사 신호 OUT이 리셋 신호 R로서 부여된다. 전체 선택 신호 ALL-ON에 대해서는, 모든 단 구성 회로에 공통적으로 부여된다. 또한, 클럭 신호 CK로서, 제1 게이트 클럭 신호 GCK1과 제2 게이트 클럭 신호 GCK2가 1단씩 교대로 단 구성 회로에 부여된다. 또한, 1단째의 단 구성 회로에는, 게이트 스타트 펄스 신호(개시 지시 신호)가 세트 신호 S로서 부여된다.

이상과 같은 구성에 있어서, 시프트 레지스터(210)의 1단째에 세트 신호 S로서의 게이트 스타트 펄스 신호의 펄스가 부여되면, 온 듀티가 50퍼센트 전후의 값으로 된 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2에 기초하여, 게이트 스타트 펄스 신호에 포함되는 펄스가 1단째부터 i단째로 순차적으로 전송된다. 그리고, 이 펄스의 전송에 따라서, 각 단으로부터 출력되는 주사 신호 OUT이 순차적으로 하이 레벨로 된다. 이에 의해, 도 4에 도시한 바와 같이, 소정 기간씩 순차적으로 하이 레벨로 되는 주사 신호 OUT1 내지 OUTi가 표시부(100) 내의 게이트 버스 라인 GL1 내지 GLi에 부여된다.

<1.3 단 구성 회로의 구성>

도 1은, 본 실시 형태에 있어서의 단 구성 회로의 구성(시프트 레지스터(210)의 일단분의 구성)을 나타내는 회로도이다. 도 1에 도시한 바와 같이, 이 단 구성 회로는, 7개의 박막 트랜지스터 Tr1 내지 Tr7을 구비하고 있다. 또한, 이 단 구성 회로는, 고전위 전원용 입력 단자 외에, 4개의 입력 단자(21 내지 24)와 1개의 출력 단자(39)를 갖고 있다. 여기서, 전체 선택 신호 ALL-ON을 수취하는 입력 단자에는 부호 21을 부여하고, 클럭 신호 CK를 수취하는 입력 단자에는 부호 22를 부여하고, 세트 신호 S를 수취하는 입력 단자에는 부호 23을 부여하고, 리셋 신호 R을 수취하는 입력 단자에는 부호 24를 부여하였다.

다음으로, 이 단 구성 회로 내에 있어서의 구성 요소 간의 접속 관계에 대하여 설명한다. 박막 트랜지스터 Tr2의 소스 단자, 박막 트랜지스터 Tr3의 게이트 단자, 박막 트랜지스터 Tr4의 드레인 단자, 및 박막 트랜지스터 Tr6의 게이트 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「QB 노드」라 한다. 박막 트랜지스터 Tr5의 게이트 단자와 박막 트랜지스터 Tr7의 소스 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「Q 노드」라 한다. 박막 트랜지스터 Tr1의 소스 단자, 박막 트랜지스터 Tr3의 드레인 단자, 및 박막 트랜지스터 Tr7의 드레인 단자는 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「Q2 노드」라 한다.

박막 트랜지스터 Tr1에 대해서는, 게이트 단자는 입력 단자(23)에 접속되고, 드레인 단자는 고전위 전원용 입력 단자에 접속되며, 소스 단자는 Q2 노드에 접속되어 있다. 박막 트랜지스터 Tr2에 대해서는, 게이트 단자는 입력 단자(24)에 접속되고, 드레인 단자는 고전위 전원용 입력 단자에 접속되며, 소스 단자는 QB 노드에 접속되어 있다. 박막 트랜지스터 Tr3에 대해서는, 게이트 단자는 QB 노드에 접속되고, 드레인 단자는 Q2 노드에 접속되며, 소스 단자는 입력 단자(21)에 접속되어 있다. 박막 트랜지스터 Tr4에 대해서는, 게이트 단자는 입력 단자(23)에 접속되고, 드레인 단자는 QB 노드에 접속되며, 소스 단자는 입력 단자(21)에 접속되어 있다. 박막 트랜지스터 Tr5에 대해서는, 게이트 단자는 Q 노드에 접속되고, 드레인 단자는 입력 단자(22)에 접속되며, 소스 단자는 출력 단자(39)에 접속되어 있다. 박막 트랜지스터 Tr6에 대해서는, 게이트 단자는 QB 노드에 접속되고, 드레인 단자는 출력 단자(39)에 접속되며, 소스 단자는 입력 단자(21)에 접속되어 있다. 박막 트랜지스터 Tr7에 대해서는, 게이트 단자는 고전위 전원용 입력 단자에 접속되고, 드레인 단자는 Q2 노드에 접속되며, 소스 단자는 Q 노드에 접속되어 있다.

다음으로, 통상 시의 각 구성 요소의 기능에 대하여 설명한다. 박막 트랜지스터 Tr1은, 세트 신호 S가 하이 레벨로 되어 있을 때, Q2 노드의 전위를 하이 레벨을 향해 변화시킨다. 박막 트랜지스터 Tr2는, 리셋 신호 R이 하이 레벨로 되어 있을 때, QB 노드의 전위를 하이 레벨을 향해 변화시킨다. 박막 트랜지스터 Tr3은, QB 노드의 전위가 하이 레벨로 되어 있을 때, Q2 노드의 전위를 로우 레벨을 향해 변화시킨다. 박막 트랜지스터 Tr4는, 세트 신호 S가 하이 레벨로 되어 있을 때, QB 노드의 전위를 로우 레벨을 향해 변화시킨다. 박막 트랜지스터 Tr5는, Q 노드의 전위가 하이 레벨로 되어 있을 때, 클럭 신호 CK의 전위를 출력 단자(39)에 부여한다. 박막 트랜지스터 Tr6은, QB 노드의 전위가 하이 레벨로 되어 있을 때, 출력 단자(39)의 전위를 로우 레벨을 향해 변화시킨다. 박막 트랜지스터 Tr7은, Q 노드의 전위가 현저하게 높아져도 박막 트랜지스터 Tr3의 드레인-소스 간에 내압 이상의 전압이 인가되는 일이 없도록, 분압 수단으로서 기능한다.

또한, 본 실시 형태에 있어서는, 박막 트랜지스터 Tr1에 의해 제2 제어 노드 턴온부가 실현되고, 박막 트랜지스터 Tr2에 의해 제1 제어 노드 턴온부가 실현되고, 박막 트랜지스터 Tr3에 의해 제2 제어 노드 턴오프용 스위칭 소자가 실현되며, 박막 트랜지스터 Tr4에 의해 제1 제어 노드 턴오프용 스위칭 소자가 실현되었다. 또한, 박막 트랜지스터 Tr5에 의해 출력 노드 턴온용 스위칭 소자가 실현되고, 박막 트랜지스터 Tr6에 의해 출력 노드 턴오프용 스위칭 소자가 실현되었다. 또한, 박막 트랜지스터 Tr7에 의해 분압용 스위칭 소자가 실현되었다. 또한, 출력 단자(39)에 의해 출력 노드가 실현되고, QB 노드에 의해 제1 제어 노드가 실현되며, Q 노드에 의해 제2 제어 노드가 실현되었다.

<1.4 통상 시의 단 구성 회로의 동작>

다음으로, 도 1 및 도 5의 A부를 참조하면서, 통상 시의 단 구성 회로의 동작에 대하여 설명한다. 또한, 시점 t3 내지 시점 t4까지의 기간이 이 단 구성 회로에 접속된 게이트 버스 라인이 선택되어야 할 기간이라 가정한다. 또한, 이 단 구성 회로의 입력 단자(22)에는, 제1 게이트 클럭 신호 GCK1이 부여되는 것이라 가정한다. 전체 선택 신호 ALL-ON에 대해서는, 통상 시에는 로우 레벨로 유지된다.

시점 t1 이전의 기간에는, Q 노드의 전위 및 Q2 노드의 전위는 로우 레벨로 유지되고, QB 노드의 전위는 하이 레벨로 유지되고 있다. 시점 t1이 되어 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화하면, 박막 트랜지스터 Tr1, Tr4가 온 상태로 된다. 박막 트랜지스터 Tr1이 온 상태로 됨으로써, Q2 노드의 전위가 로우 레벨로부터 하이 레벨로 변화된다. 이때, 박막 트랜지스터 Tr7은 온 상태로 되어 있으며, Q 노드의 전위도 로우 레벨로부터 하이 레벨로 변화된다. 또한, 박막 트랜지스터 Tr4가 온 상태로 됨으로써, QB 노드의 전위가 하이 레벨부터 로우 레벨로 변화된다.

시점 t2에 세트 신호 S가 하이 레벨부터 로우 레벨로 변화된 후, 시점 t3이 되면, 제1 게이트 클럭 신호 GCK1이 로우 레벨로부터 하이 레벨로 변화된다. 이때, 박막 트랜지스터 Tr5는 온 상태로 되어 있으므로, 입력 단자(22)의 전위 상승과 함께 출력 단자(39)의 전위(주사 신호 OUT의 전위)는 상승한다. 박막 트랜지스터 Tr5의 게이트-소스 간, 게이트-드레인 간에는 기생 용량이 존재하므로, 출력 단자(39)의 전위 상승과 함께 Q 노드의 전위도 상승한다(Q 노드가 부트 스트랩됨). 그 결과, Q 노드의 전위는 "(VDD×2)-Vth"로 된다. 이에 의해, 박막 트랜지스터 Tr5의 게이트 단자에는 큰 전압이 인가되고, 소위 임계값 전압 강하를 발생하지 않고, 출력 단자(39)의 전위가 제1 게이트 클럭 신호 GCK1의 하이 레벨의 전위로까지 상승한다. 이와 같이 하여, 이 단 구성 회로의 출력 단자(39)에 접속되어 있는 게이트 버스 라인이 선택 상태로 된다.

또한, 시점 t3 내지 시점 t4의 기간 중, 리셋 신호 R은 로우 레벨로 되어 있으므로 박막 트랜지스터 Tr2는 오프 상태에서 유지된다. 이로 인해, 이 기간 중, QB 노드는 로우 레벨로 유지되고, 박막 트랜지스터 Tr3, Tr6은 오프 상태에서 유지된다. 따라서, 이 기간 중에 Q2 노드, Q 노드, 및 출력 단자(39)의 전위가 저하되는 일은 없다. 또한, 본 실시 형태에 있어서는, 박막 트랜지스터 Tr5의 게이트 단자와 박막 트랜지스터 Tr3의 드레인 단자 사이에 박막 트랜지스터 Tr7이 설치되어 있다. 이로 인해, 시점 t3 내지 시점 t4의 기간에 부트 스트랩에 의해 Q 노드의 전위가 VDD보다도 높게 되어 있어도, 박막 트랜지스터 Tr7이 분압 수단으로서 기능하므로, 박막 트랜지스터 Tr3에 내압을 초과하는 전압이 인가되는 일은 없다.

시점 t4가 되면, 제1 게이트 클럭 신호 GCK1은 하이 레벨부터 로우 레벨로 변화된다. 이에 의해, 입력 단자(22)의 전위 저하와 함께 출력 단자(39)의 전위는 저하된다. 이로 인해, 박막 트랜지스터 Tr5의 기생 용량을 통해 Q 노드의 전위도 저하된다. 이에 수반하여, Q2 노드의 전위도 저하된다. 시점 t5가 되면, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화된다. 이에 의해, 박막 트랜지스터 Tr2가 온 상태로 된다. 그 결과, QB 노드의 전위가 로우 레벨로부터 하이 레벨로 변화된다. 이에 의해, 박막 트랜지스터 Tr3이 온 상태로 되므로, Q2 노드의 전위 및 Q 노드의 전위가 더 저하된다. 또한, 박막 트랜지스터 Tr6이 온 상태로 되므로, 출력 단자(39)의 전위가 로우 레벨로 인입된다.

이상과 같은 동작이 시프트 레지스터(210) 내의 각 단 구성 회로에서 행해짐으로써, 전술한 바와 같이, 소정 기간씩 순차적으로 하이 레벨로 되는 주사 신호 OUT1 내지 OUTi가 표시부(100) 내의 게이트 버스 라인 GL1 내지 GLi에 부여된다.

<1.5 전체 선택 구동 시의 단 구성 회로의 동작>

다음으로, 도 1 및 도 5의 B부를 참조하면서, 전체 선택 구동 시의 단 구성 회로의 동작에 대하여 설명한다. 또한, 시점 t11부터 시점 t12까지의 기간이 모든 게이트 버스 라인이 선택 상태로 되어야 할 기간이라 가정한다. 시점 t11 이전의 기간에는, Q 노드의 전위는 로우 레벨, QB 노드의 전위는 하이 레벨로 되어 있다. 시점 t11로 되면, 전체 선택 신호 ALL-ON이 로우 레벨로부터 하이 레벨로 변화된다. 이때, 박막 트랜지스터 Tr6의 기생 용량에 기인하는 부트 스트랩에 의해, QB 노드의 전위는 VDD로부터 "VDD×2-Vth"로 상승한다. 이에 의해, 박막 트랜지스터 Tr6의 게이트 단자에는 큰 전압이 인가되어, 소위 임계값 전압 강하를 발생하지 않고, 출력 단자(39)의 전위(주사 신호 OUT의 전위)가 전체 선택 신호 ALL-ON의 전위로까지 상승한다. 이러한 동작이 모든 단 구성 회로에서 행해지고, 시점 t11부터 시점 t12까지의 기간에는 모든 게이트 버스 라인이 선택 상태로 된다. 여기서, 본 실시 형태에 있어서는, 박막 트랜지스터 Tr3의 소스 단자 및 박막 트랜지스터 Tr4의 소스 단자는 전체 선택 신호 ALL-ON을 수취하는 입력 단자(21)에 접속되어 있다. 이로 인해, QB 노드의 전위가 "VDD×2-Vth"로 상승하여도, 박막 트랜지스터 Tr3이나 박막 트랜지스터 Tr4에 내압을 초과하는 전압이 인가되는 일은 없다.

그런데, 각 단 구성 회로에는 전단의 단 구성 회로로부터 출력되는 주사 신호 OUT이 세트 신호 S로서 부여되므로, 전체 선택 구동이 행해지고 있는 기간 중, 박막 트랜지스터 Tr1은 온 상태로 되어 Q2 노드의 전위 및 Q 노드의 전위는 하이 레벨로 된다. 이에 의해, 박막 트랜지스터 Tr5는 온 상태로 된다. 또한, 전술한 바와 같이, 박막 트랜지스터 Tr6도 온 상태로 되어 있다. 이로 인해, 시점 t11 내지 시점 t12까지의 기간 중, 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2는 하이 레벨로 된다. 왜냐하면, 가령 제1 게이트 클럭 신호 GCK1, 제2 게이트 클럭 신호 GCK2가 로우 레벨로 되면, 입력 단자(21)와 입력 단자(22) 사이에서 과전류가 흐르기 때문이다.

또한, 시점 t11부터 시점 t12까지의 기간 중, 각 단 구성 회로에 있어서, 세트 신호 S(게이트 스타트 펄스 신호 또는 전단의 단 구성 회로로부터 출력되는 주사 신호 OUT)는 하이 레벨이고 리셋 신호 R(다음 단의 단 구성 회로로부터 출력되는 주사 신호 OUT)은 하이 레벨로 되므로, Q2 노드, Q 노드, 및 QB 노드에는 소위 임계값 전압 강하는 발생하지만 고전위 전원 VDD가 공급된다. 따라서, 각 단 구성 회로에 있어서, 플로팅 노드(전기적으로 부유 상태의 노드)는 존재하지 않는다. 이로 인해, 모든 게이트 버스 라인이 선택된 상태가 장기간 유지된다.

<1.6 효과>

본 실시 형태에 의하면, 게이트 버스 라인의 전체 선택 구동이 가능한 게이트 드라이버(200)를 구비한 액정 표시 장치에 있어서, 게이트 드라이버(200) 내의 시프트 레지스터(210)를 구성하는 단 구성 회로에 포함되는 일부의 박막 트랜지스터의 소스 단자는, 전체 선택 신호 ALL-ON용 입력 단자(21)에 접속되어 있다. 상세하게는, 도 1에 도시한 바와 같이, QB 노드(출력 단자(39)의 전위를 로우 레벨로 하기 위한 박막 트랜지스터 Tr6의 게이트 단자에 접속된 노드)에 게이트 단자가 접속된 박막 트랜지스터 Tr3의 소스 단자 및 QB 노드에 드레인 단자가 접속된 박막 트랜지스터 Tr4의 소스 단자가, 전체 선택 신호 ALL-ON용 입력 단자(21)에 접속되어 있다. 이로 인해, 전체 선택 신호 ALL-ON이 로우 레벨로부터 하이 레벨로 변화하는 것에 기인하여 QB 노드의 전위가 현저히 상승하여도, 박막 트랜지스터 Tr3이나 박막 트랜지스터 Tr4에 내압을 초과하는 전압이 인가되는 일은 없다. 그런데, 종래 기술에 있어서는, QB 노드의 전위가 현저히 상승했을 때 박막 트랜지스터에 내압을 초과하는 전압이 인가되는 것을 방지하기 위해서, 단 구성 회로 내에 분압 수단으로서 기능하는 박막 트랜지스터(도 22의 박막 트랜지스터 Tr98)가 설치되어 있었다. 이에 반하여, 본 실시 형태에 있어서는, 도 22의 박막 트랜지스터 Tr98에 상당하는 박막 트랜지스터는 단 구성 회로 내에 설치되어 있지 않다. 이상으로부터, 종래보다도 회로 소자의 수를 증가시키지 않으면서, 내압 신뢰성을 저하시키지 않고, 게이트 버스 라인의 전체 선택 구동을 행하는 것이 가능해진다.

또한, 본 실시 형태에 있어서는, 전체 선택 신호 ALL-ON을 공급하기 위한 ALL-ON 배선 L1과 저전위 전원 VSS를 공급하기 위한 VSS 배선 L2는, 서로 전기적으로 분리된 상태로 되어 있다. 그리고, 게이트 드라이버(200)에 대한 저전위 전원용 입력 단자만이 ALL-ON 배선 L1과 접속되고, 게이트 드라이버(200) 이외의 회로에 대한 저전위 전원용 입력 단자는 VSS 배선 L2와 접속되어 있다. 이로 인해, 전체 선택 구동 시에 전체 선택 신호 ALL-ON을 로우 레벨로부터 하이 레벨로 변화시켜도, 이상 동작(예를 들어, 제어 회로(501, 502)의 오동작이나 보호 회로(400)에 과전류가 흐르는 것에 의한 이상 동작)을 야기하는 일은 없다.

<1.7 변형예>

상기 제1 실시 형태에 있어서는, 리셋 신호 R에 기초하여 QB 노드가 충전되도록 구성되어 있었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 2상의 클럭 신호(제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2) 중 입력 단자(22)에 부여되는 클럭 신호와는 상이한 클럭 신호 CKB에 기초하여 QB 노드가 충전되도록 하여도 된다. 본 변형예에 있어서는, 도 6에 도시한 바와 같이, 박막 트랜지스터 Tr2의 게이트 단자는 클럭 신호 CKB를 수취하기 위한 입력 단자(25)에 접속되고, 박막 트랜지스터 Tr2의 드레인 단자는 저항기를 통해 고전위 전원용 입력 단자에 접속된다. 본 변형예에 의하면, 전체 선택 구동 시에는, 클럭 신호 CKB가 하이 레벨로 된다. 이에 의해, QB 노드에는 소위 임계값 전압 강하는 발생하지만 고전위 전원 VDD가 공급된다. 이와 같이 하여, 본 변형예에 있어서도, 전체 선택 구동이 행해졌을 때 모든 게이트 버스 라인이 선택된 상태를 장기간 유지하는 것이 가능해진다.

<2. 제2 실시 형태>

<2.1 구성>

본 발명의 제2 실시 형태에 대하여 설명한다. 또한, 상기 제1 실시 형태와 상이한 점에 대해서만 설명하고, 상기 제1 실시 형태와 마찬가지의 점에 대해서는 설명을 생략한다. 본 실시 형태에 있어서는, 게이트 버스 라인의 주사 순서의 전환이 가능하게 되어 있다. 주사 순서의 전환이란, 표시부(100)의 일단(예를 들어 상단부)으로부터 타단부(예를 들어 하단부)로 1개씩 게이트 버스 라인을 선택 상태로 하는 정순서 주사와 표시부(100)의 타단부로부터 일단부로 1개씩 게이트 버스 라인을 선택 상태로 하는 역순서 주사의 전환을 행하는 것이다.

도 7은, 본 실시 형태에 있어서의 단 구성 회로의 구성을 나타내는 회로도이다. 도 7에 도시한 바와 같이, 이 단 구성 회로는, 상기 제1 실시 형태에 있어서의 구성 요소 외에, 4개의 박막 트랜지스터 Tr8 내지 Tr11 및 6개의 입력 단자(26 내지 31)를 갖고 있다. 입력 단자(26)에는, 정순서 주사 시에 하이 레벨로 되는 정순서 지시 신호 UD가 입력된다. 입력 단자(27)에는, 정순서 주사용 세트 신호 SU가 입력된다. 입력 단자(28)에는, 역순서 주사 시에 하이 레벨로 되는 역순서 지시 신호 UDB가 입력된다. 입력 단자(29)에는, 역순서 주사용 세트 신호 SD가 입력된다. 입력 단자(30)에는, 정순서 주사용 리셋 신호 RU가 입력된다. 입력 단자(31)에는, 역순서 주사용 리셋 신호 RD가 입력된다. 또한, 박막 트랜지스터 Tr1의 게이트 단자, 박막 트랜지스터 Tr4의 게이트 단자, 박막 트랜지스터 Tr8의 소스 단자, 및 박막 트랜지스터 Tr9의 소스 단자가 서로 접속되어 있는 영역(배선)을 편의상 「QS 노드」라 한다. 또한, 박막 트랜지스터 Tr2의 게이트 단자, 박막 트랜지스터 Tr10의 소스 단자, 및 박막 트랜지스터 Tr11의 소스 단자가 서로 접속되어 있는 영역(배선)을 편의상 「QR 노드」라 한다.

또한, 박막 트랜지스터 Tr8, Tr9에 의해 제2 전환 제어용 스위칭 소자가 실현되고, 박막 트랜지스터 Tr10, Tr11에 의해 제1 전환 제어용 스위칭 소자가 실현되었다. 또한, 정순서 지시 신호 UD와 역순서 지시 신호 UDB에 의해 전환 제어 신호가 실현되었다.

다음으로, 이 단 구성 회로 내에 있어서의 구성 요소 간의 접속 관계에 대하여 설명한다. 박막 트랜지스터 Tr3 내지 Tr7에 대해서는, 상기 제1 실시 형태와 마찬가지이다. 박막 트랜지스터 Tr1에 대해서는, 게이트 단자는 QS 노드에 접속되고, 드레인 단자는 고전위 전원용 입력 단자에 접속되며, 소스 단자는 Q2 노드에 접속되어 있다. 박막 트랜지스터 Tr2에 대해서는, 게이트 단자는 QR 노드에 접속되고, 드레인 단자는 고전위 전원용 입력 단자에 접속되며, 소스 단자는 QB 노드에 접속되어 있다. 박막 트랜지스터 Tr8에 대해서는, 게이트 단자는 입력 단자(26)에 접속되고, 드레인 단자는 입력 단자(27)에 접속되며, 소스 단자는 QS 노드에 접속되어 있다. 박막 트랜지스터 Tr9에 대해서는, 게이트 단자는 입력 단자(28)에 접속되고, 드레인 단자는 입력 단자(29)에 접속되며, 소스 단자는 QS 노드에 접속되어 있다. 박막 트랜지스터 Tr10에 대해서는, 게이트 단자는 입력 단자(26)에 접속되고, 드레인 단자는 입력 단자(30)에 접속되며, 소스 단자는 QR 노드에 접속되어 있다. 박막 트랜지스터 Tr11에 대해서는, 게이트 단자는 입력 단자(28)에 접속되고, 드레인 단자는 입력 단자(31)에 접속되며, 소스 단자는 QR 노드에 접속되어 있다.

본 실시 형태에서는, 각 단 구성 회로에 있어서, 전단의 단 구성 회로로부터 출력되는 주사 신호 OUT이, 정순서 주사용 세트 신호 SU로서 입력 단자(27)에 부여됨과 함께, 역순서 주사용 리셋 신호 RD로서 입력 단자(31)에 부여된다. 또한, 각 단 구성 회로에 있어서, 다음 단의 단 구성 회로로부터 출력되는 주사 신호 OUT이, 역순서 주사용 세트 신호 SD로서 입력 단자(29)에 부여됨과 함께, 정순서 주사용 리셋 신호 RU로서 입력 단자(30)에 부여된다.

<2.2 단 구성 회로의 동작>

통상 시에, 정순서 주사가 행해질 때에는, 정순서 지시 신호 UD가 하이 레벨이고 역순서 지시 신호 UDB가 로우 레벨로 된다. 이때, 박막 트랜지스터 Tr8, Tr10은 온 상태로 되고, 박막 트랜지스터 Tr9, Tr11은 오프 상태로 된다. 이에 의해, 단 구성 회로는, 정순서 주사용 세트 신호 SU와 정순서 주사 리셋 신호 RU에 기초하여 동작한다. 통상 시에, 역순서 주사가 행해질 때에는, 정순서 지시 신호 UD가 로우 레벨이고 역순서 지시 신호 UDB가 하이 레벨로 된다. 이때, 박막 트랜지스터 Tr8, Tr10은 오프 상태로 되고, 박막 트랜지스터 Tr9, Tr11은 온 상태로 된다. 이에 의해, 단 구성 회로는, 역순서 주사용 세트 신호 SD와 역순서 주사용 리셋 신호 RD에 기초하여 동작한다. 이와 같이 하여, QS 노드에 부여되는 신호가 상기 제1 실시 형태에 있어서의 세트 신호 S로서 기능하고, QR 노드에 부여되는 신호가 상기 제1 실시 형태에 있어서의 리셋 신호 R로서 기능함으로써, 단 구성 회로에서는 상기 제1 실시 형태와 마찬가지의 동작이 행해진다.

전체 선택 구동 시에는, 상기 제1 실시 형태와 마찬가지로, 전체 선택 신호 ALL-ON이 로우 레벨로부터 하이 레벨로 변화된다. 이때, 박막 트랜지스터 Tr4의 기생 용량에 기인하는 부트 스트랩에 의해, QS 노드의 전위가 VDD보다도 높아진다. 마찬가지로, 박막 트랜지스터 Tr2의 기생 용량에 기인하는 부트 스트랩에 의해, QR 노드의 전위가 VDD보다도 높아진다. 여기서, 예를 들어 정순서 주사가 행해지고 있는 경우에는 역순서 지시 신호 UDB가 로우 레벨로 되어 있기 때문에, 박막 트랜지스터 Tr9, Tr11의 게이트-소스 간에 내압을 초과하는 전압이 인가될 것이 염려된다. 따라서, 본 실시 형태에 있어서는, 전체 선택 신호 ALL-ON이 하이 레벨로 유지되는 기간 중, 정순서 지시 신호 UD 및 역순서 지시 신호 UDB는 하이 레벨로 된다.

그런데, 게이트 드라이버(200)의 내부에 도 8에 도시한 구성의 회로를 설치함으로써, 게이트 드라이버(200)의 내부에서 정순서 지시 신호 UD에 기초하여 역순서 지시 신호 UDB를 비교적 용이하게 생성하는 것이 가능해진다. 도 8에 도시한 구성에 있어서, 전체 선택 신호 ALL-ON이 로우 레벨로 되어 있을 때, 즉 통상 시에는, 정순서 지시 신호 UD가 하이 레벨이면, 박막 트랜지스터 Tr20은 온 상태로 되므로 역순서 지시 신호 UDB는 로우 레벨로 된다. 또한, 정순서 지시 신호 UD가 로우 레벨이면, 박막 트랜지스터 Tr20은 오프 상태로 되므로 역순서 지시 신호 UDB는 하이 레벨로 된다. 또한, 전체 선택 신호 ALL-ON이 하이 레벨로 되어 있을 때 즉 전체 선택 구동 시에는, 정순서 지시 신호 UD의 논리 레벨에 관계없이, 역순서 지시 신호 UDB는 하이 레벨로 된다.

<2.3 효과>

본 실시 형태에 의하면, 게이트 버스 라인의 주사 순서의 전환이 가능한 액정 표시 장치에 있어서, 종래보다도 회로 소자의 수를 증가시키지 않으면서, 내압 신뢰성을 저하시키지 않고, 게이트 버스 라인의 전체 선택 구동을 행하는 것이 가능해진다. 또한, 상기 제1 실시 형태와 마찬가지로, 본 실시 형태에 있어서도, 클럭 신호 CKB에 기초하여 QB 노드가 충전되도록 하여도 된다(도 9 참조).

<3. 제3 실시 형태>

본 발명의 제3 실시 형태에 대하여 설명한다. 본 실시 형태에 있어서는, 시프트 레지스터(210)의 초기화를 행하는 것이 가능하게 되어 있다. 도 10은, 본 실시 형태에 있어서의 단 구성 회로의 구성을 나타내는 회로도이다. 도 10에 도시한 바와 같이, 본 실시 형태에 있어서의 단 구성 회로에는, 상기 제2 실시 형태(도 7 참조)에 있어서의 구성 요소 외에, 단 구성 회로를 비액티브로 하기 위한 박막 트랜지스터 Tr12 및 입력 단자(33)가 설치되어 있다. 또한, 박막 트랜지스터 Tr12에 의해 초기화용 스위칭 소자가 실현되었다. 박막 트랜지스터 Tr12에 대해서는, 게이트 단자는 초기화 신호 INIT를 수취하기 위한 입력 단자(33)에 접속되고, 드레인 단자는 고전위 전원용 입력 단자에 접속되며, 소스 단자는 QB 노드에 접속되어 있다. 또한, 시프트 레지스터(210)를 구성하는 모든 단 구성 회로에는 공통의 초기화 신호 INIT가 부여된다. 이와 같은 구성에 있어서, 예를 들어 장치의 전원 온 직후에, 초기화 신호 INIT는 하이 레벨로 된다. 이에 의해, 박막 트랜지스터 Tr12는 온 상태로 되고, QB 노드의 전위는 하이 레벨로 된다. QB 노드의 전위가 하이 레벨로 되면, 박막 트랜지스터 Tr3은 온 상태로 되므로, Q2 노드의 전위 및 Q 노드의 전위는 로우 레벨로 된다. 이상과 같이 하여, Q2 노드의 전위는 로우 레벨이고 QB 노드의 전위는 하이 레벨로 된다. 이와 같이, 본 실시 형태에 있어서는, 초기화 신호 INIT를 하이 레벨로 함으로써, 시프트 레지스터(210)를 구성하는 모든 단 구성 회로를 비액티브로 할 수 있다.

이상과 같은 구성에 있어서, 상기 제1 실시 형태와 마찬가지로, 전체 선택 구동 시에는 QB 노드의 전위가 현저히 높아진다. 즉, QB 노드의 전위가 VDD보다도 높아진다. 이로 인해, 가령 초기화 신호 INIT가 로우 레벨로 되어 있으면, 박막 트랜지스터 Tr12의 게이트-소스 간에 내압을 초과하는 전압이 인가될 것이 염려된다. 따라서, 본 실시 형태에 있어서는, 전체 선택 신호 ALL-ON이 하이 레벨로 유지되는 기간 중, 초기화 신호 INIT는 하이 레벨로 된다. 이에 의해, 박막 트랜지스터 Tr12로의 내압을 초과하는 전압의 인가가 억제된다.

또한, 상기 제1 및 제2 실시 형태와 마찬가지로, 본 실시 형태에 있어서도, 클럭 신호 CKB에 기초하여 QB 노드가 충전되도록 하여도 된다(도 11 참조).

<4. 변형예, 기타>

<4.1 박막 트랜지스터형에 대하여>

상기 각 실시 형태에 있어서는, 각 단 구성 회로 내의 박막 트랜지스터가 ｎ채널형 트랜지스터인 경우를 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않는다. 전원(고전위/저전위) 및 신호 로직(하이/로우)을 상기 각 실시 형태와 반대로 하면, p 채널형 트랜지스터를 각 단 구성 회로 내의 박막 트랜지스터로서 채용할 수도 있다. 예를 들어, p 채널형 트랜지스터를 사용하여 도 1에 도시한 단 구성 회로와 동등한 회로를 실현한 경우, 그 회로 구성은 도 12에 도시한 바와 같은 것으로 된다. 이 경우, 전체 선택 구동 시에는, 도 13에 도시한 바와 같이, 전체 선택 신호 ALL-ON이 하이 레벨로부터 로우 레벨로 변화된다. 이때, 박막 트랜지스터 Tr6의 기생 용량에 기인하는 부트 스트랩에 의해, QB 노드의 전위는 현저하게 낮은 레벨로까지 저하된다. 이에 의해, 소위 임계값 전압 강하를 발생하지 않고, 출력 단자(69)의 전위(주사 신호 OUT의 전위)가 전체 선택 신호 ALL-ON의 전위로까지 저하된다. 이러한 동작이 모든 단 구성 회로에서 행해지고, 시점 t11부터 시점 t12까지의 기간에는 모든 게이트 버스 라인이 선택 상태로 된다. 또한, 본 변형예에 있어서는, 고전위 전원이 제1 전위 전원에 상당하고, 저전위 전원이 제2 전위 전원에 상당한다.

<4.2 액정 패널의 전체 구성에 대하여>

상기 설명에 있어서는, 보호 회로(400)와 게이트 드라이버(200) 사이 및 보호 회로(400)와 소스 드라이버(300) 사이에 제어 회로(501, 502)가 설치된 구성(도 2 참조)을 예시하였지만, 본 발명은 이에 한정되지 않는다. 도 14에 도시한 바와 같이, 게이트 드라이버(200)나 소스 드라이버(300)와는 독립된 제어 회로가 액정 패널(5) 내에 설치되지 않은 경우에도, 본 발명을 적용할 수 있다. 단, 이 경우에도, ALL-ON 배선 L1과 VSS 배선 L2는 서로 전기적으로 분리된 상태로 되어, 게이트 드라이버(200)의 저전위 전원용 입력 단자만이 ALL-ON 배선 L1과 접속된다.

<4.3 전체 선택 구동이 행해지는 타이밍에 대하여>

<4.3.1 제1 케이스>

전체 선택 구동이 행해지는 전형적인 타이밍으로서는, 장치의 전원이 오프되었을 때 및 장치의 전원이 온되었을 때를 들 수 있다. 즉, 전형적으로는, 전원 오프 시퀀스(전원이 오프되었을 때 실행되는 일련의 처리)나 전원 온 시퀀스(전원이 온되었을 때 실행되는 일련의 처리) 중에 전체 선택 구동이 내장된다.

도 2에 도시한 바와 같이, 패널 제어 회로(600)는, 외부로부터의 전원 PW의 공급을 받는다. 패널 제어 회로(600)가 외부로부터의 전원 PW의 공급을 받고 있는 기간 중, 상기 패널 제어 회로(600)는 전체 선택 신호 ALL-ON을 로우 레벨로 유지한다. 한편, 외부로부터의 전원 PW의 공급이 개시 또는 차단되었을 때, 패널 제어 회로(600)는 전체 선택 신호 ALL-ON을 하이 레벨(온 레벨)로 한다. 이와 같이 하여 장치의 구동 또는 정지 시에 전체 선택 구동이 행해져서, 표시부 내의 모든 화소 형성부 내의 잔류 전하가 제거된다.

<4.3.2 제2 케이스>

전체 선택 구동은, 액정 패널(5)의 검사 시에 행해지도록 하여도 된다. 예를 들어, 액정 패널(5)의 각종 검사에 있어서, 화소 형성부 내의 잔류 전하가 검사 결과에 영향을 미치지 않도록 할 것이 요망된다. 이러한 경우에, 액정 패널(5)에 설치되어 있는 단자 중 전체 선택 신호 ALL-ON용 단자(도 15 참조)에 하이 레벨의 전위를 부여함으로써, 표시부 내의 모든 화소 형성부 내의 잔류 전하가 제거된다. 또한, 클럭 등을 넣지 않고 검사할 수 있기 때문에, 간이적으로 검사할 수 있다.

5: 액정 패널
100: 표시부
200: 게이트 드라이버
210: 시프트 레지스터
400: 보호 회로
600: 패널 제어 회로
Tr1 내지 Tr12: 박막 트랜지스터
ALL-ON: 전체 선택 신호
CK: 클럭 신호
OUT: 주사 신호
S: 세트 신호
R: 리셋 신호

Claims

복수의 주사 신호선 및 복수의 영상 신호선이 배치된 표시부, 상기 복수의 주사 신호선을 구동하는 주사 신호선 구동 회로, 및 상기 복수의 영상 신호선을 구동하는 영상 신호선 구동 회로를 포함하는 표시 패널을 구비한 표시 장치로서,
상기 표시 패널은, 상기 주사 신호선 구동 회로에 제1 전위 전원을 공급하기 위한 제1의 제1 전위 전원선과 상기 주사 신호선 구동 회로 이외의 회로에 제1 전위 전원을 공급하기 위한 제2의 제1 전위 전원선을 포함하고,
상기 주사 신호선 구동 회로는, 클럭 신호에 기초하여 상기 복수의 주사 신호선에 순차적으로 온 레벨의 주사 신호를 출력하기 위한 복수의 단(stage)으로 이루어지는 시프트 레지스터를 포함하고,
상기 시프트 레지스터의 각 단을 구성하는 단 구성 회로는,
상기 주사 신호선에 접속된 출력 노드와,
상기 출력 노드로부터 출력되는 주사 신호의 전위를 제어하기 위한 출력 제어 노드와,
상기 출력 제어 노드에 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 출력 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한 출력 제어 노드 턴오프용 스위칭 소자를 갖고,
상기 제1의 제1 전위 전원선과 상기 제2의 제1 전위 전원선은, 서로 독립된 전원선이며,
상기 단 구성 회로는,
상기 출력 노드에 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 출력 노드의 전위를 오프 레벨을 향해 변화시키기 위한 출력 노드 턴오프용 스위칭 소자와,
상기 출력 노드 턴오프용 스위칭 소자의 제1 전극에 접속된, 상기 출력 제어 노드로서의 제1 제어 노드와,
상기 제1 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제1 제어 노드 턴온부와,
상기 제1 제어 노드에 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 제1 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한, 상기 출력 제어 노드 턴오프용 스위칭 소자로서의 제1 제어 노드 턴오프용 스위칭 소자
를 갖는 것을 특징으로 하는 표시 장치.
삭제
제1항에 있어서,
상기 단 구성 회로는,
상기 클럭 신호가 제2 전극에 부여되고, 상기 출력 노드에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 출력 노드의 전위를 온 레벨을 향해 변화시키기 위한 출력 노드 턴온용 스위칭 소자와,
상기 출력 노드 턴온용 스위칭 소자의 제1 전극에 접속된, 상기 출력 제어 노드로서의 제2 제어 노드와,
상기 제2 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제2 제어 노드 턴온부와,
상기 제2 제어 노드에 직접 또는 분압 수단을 개재하여 제2 전극이 접속되고, 상기 제1의 제1 전위 전원선에 제3 전극이 접속된, 제1 전극의 전위에 기초하여 상기 제2 제어 노드의 전위를 오프 레벨을 향해 변화시키기 위한, 상기 출력 제어 노드 턴오프용 스위칭 소자로서의 제2 제어 노드 턴오프용 스위칭 소자
를 더 갖고,
상기 제2 제어 노드 턴오프용 스위칭 소자의 제1 전극은, 상기 제1 제어 노드에 접속되어 있는 것을 특징으로 하는 표시 장치.
제3항에 있어서,
상기 주사 신호선 구동 회로는, 상기 복수의 주사 신호선 모두에 온 레벨의 주사 신호를 출력하는 전체 선택 구동이 가능하도록 구성되고,
상기 전체 선택 구동을 행할지 여부를 제어하는 전체 선택 신호가 상기 제1의 제1 전위 전원선에 부여되고,
상기 단 구성 회로에 포함되는 제2 제어 노드 턴온부는, 개시 지시 신호 또는 전단의 출력 노드로부터 출력되는 주사 신호에 기초하여, 상기 제2 제어 노드의 전위를 온 레벨을 향해 변화시키고,
상기 단 구성 회로에 포함되는 제1 제어 노드 턴오프용 스위칭 소자의 제1 전극에는, 상기 개시 지시 신호 또는 전단의 출력 노드로부터 출력되는 주사 신호가 부여되고,
상기 전체 선택 구동 시에는, 상기 전체 선택 신호, 상기 클럭 신호, 및 상기 개시 지시 신호가 온 레벨로 되는 것을 특징으로 하는 표시 장치.
제3항에 있어서,
상기 단 구성 회로는, 상기 분압 수단으로서, 제1 전극에 고전위 전원이 부여되고, 제2 전극에 상기 제2 제어 노드 턴오프용 스위칭 소자의 제2 전극이 접속되고, 제3 전극에 상기 출력 노드 턴온용 스위칭 소자의 제1 전극이 접속된 분압용 스위칭 소자를 갖는 것을 특징으로 하는 표시 장치.
제3항에 있어서,
상기 시프트 레지스터는, 상기 복수의 주사 신호선에 온 레벨의 주사 신호를 부여하는 순서가 정순서와 역순서 사이에서 전환 가능하게 되도록 구성되고,
상기 단 구성 회로에는, 상기 복수의 주사 신호선에 온 레벨의 주사 신호를 부여하는 순서를 전환하기 위한, 온 레벨과 오프 레벨 사이에서 변화하는 전환 제어 신호가 부여되고,
상기 단 구성 회로에 포함되는 제2 제어 노드 턴온부는,
제2 전극에 고전위 전원이 부여되고, 제3 전극이 직접 또는 상기 분압 수단을 개재하여 상기 제2 제어 노드에 접속된, 제1 전극의 전위에 기초하여 상기 제2 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제2 제어 노드 턴온용 스위칭 소자와,
상기 제2 제어 노드 턴온용 스위칭 소자의 제1 전극에 접속된 제4 제어 노드와,
제1 전극에 상기 전환 제어 신호가 부여되고, 제2 전극에 다른 단의 출력 노드로부터 출력되는 주사 신호가 부여되고, 제3 전극이 상기 제4 제어 노드에 접속된 제2 전환 제어용 스위칭 소자를 포함하고,
상기 전환 제어 신호에 오프 레벨의 전위를 부여하기 위한 신호선은, 상기 제1의 제1 전위 전원선에 접속되어 있는 것을 특징으로 하는 표시 장치.
제6항에 있어서,
상기 단 구성 회로에 포함되는 제1 제어 노드 턴온부는,
제2 전극에 고전위 전원이 부여되고, 제3 전극이 상기 제1 제어 노드에 접속된, 제1 전극의 전위에 기초하여 상기 제1 제어 노드의 전위를 온 레벨을 향해 변화시키기 위한 제1 제어 노드 턴온용 스위칭 소자와,
상기 제1 제어 노드 턴온용 스위칭 소자의 제1 전극에 접속된 제3 제어 노드와,
제1 전극에 상기 전환 제어 신호가 부여되고, 제2 전극에 다른 단의 출력 노드로부터 출력되는 주사 신호가 부여되고, 제3 전극이 상기 제3 제어 노드에 접속된 제1 전환 제어용 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
제6항 또는 제7항에 있어서,
상기 주사 신호선 구동 회로는, 상기 복수의 주사 신호선 모두에 온 레벨의 주사 신호를 출력하는 전체 선택 구동이 가능하도록 구성되며,
상기 전체 선택 구동을 행할지 여부를 제어하는 전체 선택 신호가 상기 제1의 제1 전위 전원선에 부여되고,
상기 전체 선택 구동 시에는, 상기 전체 선택 신호 및 상기 전환 제어 신호가 온 레벨로 되는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 단 구성 회로는, 제2 전극에 고전위 전원이 부여되고, 제3 전극이 상기 제1 제어 노드에 접속되고, 제1 전극에 소정의 초기화 신호가 부여되도록 구성된 초기화용 스위칭 소자를 더 갖는 것을 특징으로 하는 표시 장치.
제9항에 있어서,
상기 주사 신호선 구동 회로는, 상기 복수의 주사 신호선 모두에 온 레벨의 주사 신호를 출력하는 전체 선택 구동이 가능하도록 구성되며,
상기 전체 선택 구동을 행할지 여부를 제어하는 전체 선택 신호가 상기 제1의 제1 전위 전원선에 부여되고,
상기 전체 선택 구동 시에는, 상기 전체 선택 신호 및 상기 초기화 신호가 온 레벨로 되는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 주사 신호선 구동 회로는, 상기 복수의 주사 신호선 모두에 온 레벨의 주사 신호를 출력하는 전체 선택 구동이 가능하도록 구성되며,
상기 전체 선택 구동을 행할지 여부를 제어하는 전체 선택 신호가 상기 제1의 제1 전위 전원선에 부여되고,
상기 전체 선택 구동 시에는, 상기 전체 선택 신호가 온 레벨로 되는 것을 특징으로 하는 표시 장치.
제11항에 있어서,
상기 표시 패널의 검사 시에 상기 전체 선택 구동이 행해지는 것을 특징으로 하는 표시 장치.
제11항에 있어서,
상기 제1의 제1 전위 전원선에 접속된, 상기 표시 패널의 동작을 제어하기 위한 패널 제어 회로를 더 구비하고,
상기 패널 제어 회로는, 외부로부터의 전원의 공급이 개시 또는 차단되었을 때 상기 전체 선택 신호를 온 레벨로 하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위가 상기 주사 신호선 구동 회로에 공급되는 제1 전위 전원의 전위보다도 높고,
상기 출력 제어 노드에는, 상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위보다도 높은 전위가 부여될 수 있는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위가 상기 주사 신호선 구동 회로에 공급되는 제1 전위 전원의 전위보다도 낮고,
상기 출력 제어 노드에는, 상기 주사 신호선 구동 회로에 공급되는 제2 전위 전원의 전위보다도 낮은 전위가 부여될 수 있는 것을 특징으로 하는 표시 장치.