JP7280686B2 - 表示装置および撮像装置 - Google Patents

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Description

本発明は、表示装置および撮像装置に関する。
特許文献１には、複数のデータ線をそれぞれ駆動する複数のセグメントドライバを有する液晶表示装置が記載されている。この液晶表示装置では、１ライン分の表示データが複数のセグメントドライバから出力される。各セグメントドライバは、キャリー信号に応じて表示データの取り込みを開始し、表示データの取り込みが終了したら動作を停止する。キャリー信号が入力されないセグメントドライバは、表示データを取り込む必要がないので、動作しない。
特開平１０－２８２９３９号公報
表示装置のリフレッシュレートの高速化によって動作周波数が速くなっている。１行分のデータを取り込んで１行分の画素に信号を供給する駆動回路を複数のブロックに分割し、ブロック毎に動作状態および非動作状態を切り替える構成では、動作周波数が速くなると、各ブロックに対するデータの供給が間に合わなく可能性がある。
本発明は、動作周波数の高速化に有利な技術を提供することを目的とする。
本発明の１つの側面は、表示装置に係り、前記表示装置は、複数の行および複数の列を構成するように配置された複数の画素と、前記複数の行における行を選択する行選択回路と、前記複数の画素のうち前記行選択回路によって選択された行の画素に信号を供給する信号供給回路と、を備え、前記信号供給回路は、Ｎ個のブロックと、Ｎ個の前記ブロックにデータを供給するデータ供給回路と、駆動部とを含み、Ｎ個の前記ブロックの各々は、前記複数の列のうちｋ個の列に信号を供給するためのｋ個のデータ保持部を有する保持ブロックと、ｋ個の前記データ保持部を順に選択して前記データ供給回路からのデータを取り込ませる走査回路ブロックとを含み、前記走査回路ブロックは、直列接続されたｋ個のレジスタで構成されるｋ段のシフトレジスタを含み、Ｎ個の前記ブロックにそれぞれ設けられたＮ個の前記走査回路ブロックが直列接続されて走査回路が構成され、前記走査回路は、Ｎ個の前記ブロックにそれぞれ設けられたＮ個の前記保持ブロックを順に選択しつつ選択された各保持ブロックのｋ個の前記データ保持部を順に選択してデータを取り込ませ、前記駆動部は、Ｎ個の前記ブロックのうち前記走査回路による走査方向における先頭からｎ番目のブロックにおけるｉ段目のレジスタの出力が前記駆動部に入力されることに応じて、Ｎ個の前記ブロックのうち前記先頭から（ｎ＋１）番目のブロックの前記走査回路ブロックのシフト動作のためのクロック信号の供給を開始し、ここで、ｉ＜ｋであり、前記駆動部は、前記先頭からｎ番目のブロックにおけるｊ段目のレジスタの出力が前記駆動部に入力されることに応じて、前記Ｎ個のブロックのうち前記先頭から（ｎ－１）番目のブロックの前記走査回路ブロックのシフト動作のためのクロック信号の供給を終了し、ここで、ｊ＜ｋである。
本発明によれば、動作周波数の高速化に有利な技術が提供される。
本発明の一実施形態の表示装置の構成を示す図。 信号供給回路のデータ供給回路の構成例を示す図。 走査回路、第１保持部アレイおよび第２保持部アレイで構成される回路を構成するＮ個のブロックＢＬＫにおけるｎ番目のブロックＢＬＫである第ｎブロックＢＬＫの構成例を示す図。 駆動部および複数のブロックの接続例を示す図。 信号供給回路のデータ供給回路の動作例を示す図。 駆動部の構成例を示す図。 第１駆動回路および第３駆動回路の構成例を示す図。 駆動部の動作例を示す図。 第２ブロックの保持ブロックへのデータの書き込みから第３ブロックの保持ブロックへのデータの書き込みへの移行を例示する図。 表示装置が組み込まれた撮像装置の構成例を示す図。
以下、本発明のその例示的な実施形態の説明を通して説明する。
図１には、本発明の一実施形態の表示装置１の構成が示されている。表示装置１は、画素アレイ１００、垂直走査回路（行選択回路）２００、信号供給回路３００および制御回路４００を備えうる。画素アレイ１００は、複数の行および複数の列を構成するように配置された複数の画素１０１を有する。各画素１０１は、複数のサブ画素（例えば、Ｒサブ画素、Ｇサブ画素、Ｂサブ画素）を含みうる。垂直走査回路（行選択回路）２００は、画素アレイ１００の複数の行における行を選択する。行の選択は、垂直走査回路２００が走査線２１０を介して、選択すべき行を構成する１行分の画素１０１（１行分のサブ画素）に制御信号を供給することによってなされる。信号供給回路３００は、垂直走査回路２００によって選択された行の１行分の画素１０１に信号線３１０を介して信号（輝度信号）を供給する。垂直走査回路２００および信号供給回路３００は、制御回路４００によって制御される。
信号供給回路３００は、データ供給回路３０１と、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）アレイ３０２と、ドライバアレイ３０３とを含みうる。信号供給回路３００は、各水平走査期間において、１行分の画素１０１（１行分のサブ画素）に供給すべきデータ（輝度データ）をＤＡＣアレイ３０２に供給する。ＤＡＣアレイ３０２は、１行分の画素１０１（１行分のサブ画素）に対応する個数のＤＡ変換回路を含み、信号供給回路３００から供給されるデータ（デジタルデータ）をアナログ信号（輝度信号）に変換し、ドライバアレイ３０３に供給する。ドライバアレイ３０３は、１行分の画素１０１（１行分のサブ画素）に対応する個数の列ドライバを含み、ＤＡＣアレイ３０２から供給される信号に従った信号（例えば、輝度を示す電圧信号）を複数の信号線３１０に供給する。
図２には、信号供給回路３００のデータ供給回路３０１の構成例が示されている。データ供給回路３０１は、駆動部３０、走査回路４０、第１保持部アレイ５０および第２保持部アレイ６０を含みうる。駆動部３０は、イネーブル信号ＨＳＣ＿ＥＮ、ＲＧＢデータＲＧＢＤａｔａ、基準クロック信号ＣＬＫ、および、タイミング信号ＯＵＴｘ（ｉ）を受けて、クロック信号ＯＣＬＫ１～ＯＣＬＫＮおよびＲＧＢデータＯＲＧＢＤａｔａを走査回路４０に出力する。ここで、イネーブル信号ＨＳＣ＿ＥＮは、例えば、制御回路４００から供給される。ＲＧＢデータＲＧＢＤａｔａは、例えば、表示装置１の外部装置（画像データ供給装置）から供給される。基準クロック信号ＣＬＫは、例えば、外部装置から供給されてもよいし、表示装置１において生成されてもよい。タイミング信号ＯＵＴｘ（ｉ）は、走査回路４０から供給される。ＲＧＢデータＲＧＢＤａｔａは、Ｒ（赤）の輝度データであるＲデータＲＤａｔａ、Ｇ（緑）の輝度データであるＧデータＧＤａｔａ、Ｂ（青）の輝度データであるＢデータＢＤａｔａを含みうる。クロック信号ＯＣＬＫ１～ＯＣＬＫＮは、それぞれ基準クロック信号ＣＬＫに基づいて生成される。走査回路４０、第１保持部アレイ５０および第２保持部アレイ６０で構成される回路は、第１～第ＮブロックＢＬＫに分割されていて、文字列ＯＣＬＫに付された１、Ｎは、ブロックを特定するための添え字である。ＲＧＢデータＯＲＧＢＤａｔａは、Ｒ（赤）の輝度データであるＲデータＯＲＤａｔａ、Ｇ（緑）の輝度データであるＧデータＯＧｄａｔａ、Ｂ（青）の輝度データであるＢデータＯＢｄａｔａを含みうる。
走査回路４０は、シフトレジスタを含み、該シフトレジスタは、制御回路４００からシフトスタート信号ＰＳＴのパルスを受けて、クロック信号ＯＣＬＫ１～ＯＣＬＫＮに従ってシフト動作を行って、書き込み信号ＯＵＴ１～ＯＵＴＮを出力する。文字列ＯＵＴに付された１、Ｎは、ブロックＢＬＫを特定するための添え字である。書き込み信号ＯＵＴ１は、書き込み信号ＯＵＴ１（０）～ＯＵＴ１（ｋ）で構成される。書き込み信号ＯＵＴ２は、書き込み信号ＯＵＴ２（０）～ＯＵＴ２（ｋ）で構成される。ＯＵＴｉは、ＯＵＴｉ（０）～ＯＵＴｉ（ｋ）で構成される。ｋは、各ブロックが扱う列の個数である。ｉはブロックを特定する添え字である。列は、複数の行および複数の列を構成するように複数の画素１０１が配置された画素アレイ１００における列である。１つの列には、１つの信号線３１０が割り当てられる。１つの信号線３１０は、１つの画素１０１を構成する複数のサブ画素（Ｒサブ画素、Ｇサブ画素、Ｂサブ画素）に対応する個数のサブ信号線を含みうる。
第１保持部アレイ５０は、複数のデータ保持部を含み、駆動部３０から供給されるＲＧＢデータＯＲＧＢＤａｔａを書き込み信号ＯＵＴ１～ＯＵＴＮに従って取り込んで第２保持部アレイ６０に供給する。第２保持部アレイ６０は、複数のデータ保持部を含み、第１保持部アレイ５０から供給されるＲＧＢデータを制御回路４００から供給されるラッチ信号ＰＬＡＴに従って一括して取り込んでＤＡＣアレイ３０２に出力する。
前述のように、走査回路４０、第１保持部アレイ５０および第２保持部アレイ６０で構成される回路は、Ｎ個のブロックＢＬＫ、即ち第１～第ＮブロックＢＬＫに分割されている。図３には、走査回路４０、第１保持部アレイ５０および第２保持部アレイ６０で構成される回路を構成するＮ個のブロックＢＬＫにおけるｎ番目のブロックＢＬＫである第ｎブロックＢＬＫの構成が例示されている。図４には、駆動部３０および複数のブロックＢＬＫの接続例が示されている。図５には、信号供給回路３００のデータ供給回路３０１の動作が示されている。なお、図５では、ＲＧＢデータＲＧＢＤａｔａを構成するＲＤａｔａ＜７：０＞、ＧＤａｔａ＜７：０＞、ＢＤａｔａ＜７：０＞のうちＲＤａｔａ＜７：０＞のみがＲＤａｔａ＜０＞・・・ＲＤａｔａ＜７＞として示されている。なお、ＲＤａｔａ＜７：０＞は、任意のデータであるが、便宜的に１、０、１、０・・・というデータとして示されている。
第１～第ＮブロックＢＬＫは、互いに同じ構成を有しうる。ｎ番目は、走査回路４０による走査方向における先頭から数えた番号である。第ｎブロックＢＬＫは、ｋ個の列に信号を供給する。本発明は、第１～第ＮブロックＢＬＫにおいてｋの値が互いに異なることを排除するものではないが、通常は、第１～第ＮブロックＢＬＫにおいてｋの値が同じであり、以下では、そのような例を説明する。
第１～第ＮブロックＢＬＫの各々は、走査回路４０の一部を構成する走査回路ブロック４０１と、第１保持部アレイ５０の一部を構成する保持ブロック５０１とを含みうる。また、第１～第ＮブロックＢＬＫの各々は、第２保持部アレイ６０の一部を構成する保持ブロック６０１を含みうる。また、第１～第ＮブロックＢＬＫの各々は、ＤＡＣアレイ３０２の一部を構成するＤＡＣブロック３０２１を含みうる。また、第１～第ＮブロックＢＬＫの各々は、ドライバアレイ３０３の一部を構成するドライバブロック３０３１を含みうる。Ｎ個の走査回路ブロック４０１によって走査回路４０が構成され、Ｎ個の保持ブロック５０１によって第１保持部アレイ５０が構成され、Ｎ個の保持ブロック６０１によって第２保持部アレイ６０が構成される。また、Ｎ個のドライバブロック３０３１によってドライバアレイ３０３が構成される。
各保持ブロック５０１は、複数の列のうちｋ個の列に信号を供給するためのｋ個のデータ保持部ＬＡ１１～ＬＡ１ｋを有する。各保持ブロック６０１は、複数の列のうちｋ個の列に信号を供給するためのｋ個のデータ保持部ＬＡ２１～ＬＡ２ｋを有する。走査回路ブロック４０１は、ｋ個のデータ保持部ＬＡ１１～ＬＡ１ｋを順に選択してデータ供給回路３０１からのデータを取り込ませる。
走査回路４０は、第１～第Ｎ走査回路ブロック４０１を直列に接続して構成され、先頭の走査回路ブロックである第１層回路ブロック４０１にシフトスタート信号ＰＳＴのパルスが供給される。走査回路４０は、第１～第ＮブロックＢＬＫにそれぞれ設けられたＮ個の第１保持ブロック５０１を順に選択しつつ選択された各第１保持ブロック５０１のｋ個のデータ保持部ＬＡ１１～ＬＡ１ｋを順に選択してデータを取り込ませる。各走査回路ブロック４０１は、直列接続されたｋ個のフリップフロップ４１１～４１ｋ（レジスタ）で構成されるｋ段のシフトレジスタＳＲを含む。フリップフロップ４１１～４１ｋは、クロック信号ＯＣＬＫｎに従ってシフト動作を行う。第ｎブロックＢＬＫの第ｎ走査回路ブロック４０１の第１データ保持部ＬＡ１１の入力端子には、第（ｎ－１）ブロックＢＬＫの第（ｎ－１）走査回路ブロック４０１の第ｋデータ保持部ＬＡ１ｋの出力端子が接続される。第１ブロックＢＬＫの第１走査回路ブロック４０１の第１データ保持部ＬＡ１１には、シフトスタート信号ＰＳＴのパルスが供給される。シフトレジスタＳＲの第ｎ走査回路ブロック４０１のｉ番目のフリップフロップ４１ｉは、書き込み信号ＯＵＴｎ（ｋ）を出力する。つまり、Ｎ個の走査回路ブロック４０１、あるいはシフトレジスタＳＲは、クロック信号ＯＣＬＫｎに従って、書き込み信号ＯＵＴｎ（１）～ＯＵＴｎ（ｋ）を順に所定期間（クロック信号ＯＣＬＫｎの１サイクル期間）ずつ活性化する。
ｋ個のデータ保持部ＬＡ１１～ＫＡ１ｋの各々は、自己に入力されるＯＵＴｎ（ｉ）（ｉは１～ｋのいずれか）に従ってＯＲＧＢＤａｔａ＜７：０＞、ＯＧｄａｔａ＜７：０＞、ＯＢｄａｔａ＜７：０＞を取り込んで保持する。第１～第ｋデータ保持部ＬＡ１～ＫＡ１ｋは、保持したデータと同じデータを出力する。この例では、ＯＲＧＢＤａｔａ、ＯＧｄａｔａ、ＯＢｄａｔａがそれぞれ８ビットで構成され、データ保持部ＬＡ１～ＫＡ１ｋの各々は、２４ビットのデータを保持する。ただし、各データのビット数は、この例に限定されるものではなく、任意に定められうる。
第１保持部アレイ５０を構成するＮ個の保持ブロック５０１の各々のデータ保持部ＬＡ１～ＫＡ１ｋの全てにデータが保持された後、ラッチ信号ＰＬＡＴが所定時間にわたって活性化させる。これにより、第１保持部アレイ５０によって保持されているデータが、一括して、第２ラッチアレイ６０を構成するＮ個の第２保持ブロック６０１によって取り込まれて保持される。その後、ＤＡＣアレイ３０２を構成するＮ個のＤＡＣブロック３０２１は、第２保持部アレイ６０によって保持された１行分のデータ（デジタルデータ）をアナログ信号（輝度信号）に変換し、ドライバアレイ３０３に供給する。ドライバアレイ３０３は、ＤＡＣアレイ３０２から供給される信号に従った信号（例えば、輝度を示す電圧信号）を複数の信号線３１０に供給する。
図６には、駆動部３０の構成例が示されている。ここでは、説明の簡単化のために、Ｎ＝６の例、即ち、走査回路４０、第１保持部アレイ５０および第２保持部アレイ６０で構成される回路が６個のブロックＢＬＫに分割されている例を説明する。駆動部３０は、Ｎ個（この例では６個）の駆動回路、即ち、第１～第６駆動回路３１１～３１６を含む。第１～第６駆動回路３１２～３１６には、走査回路４０が発生する書き込み信号ＯＵＴｎ（０）～ＯＵＴｎ（ｋ）から選択される書き込み信号（図１のＯＵＴｘ（ｉ））が供給される。
第１駆動回路３１１には、イネーブル信号ＨＳＣ＿ＥＮ、および、第２ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ２（ｉ）が供給される。書き込み信号ＯＵＴ２（ｉ）は、第２ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。第１駆動回路３１１は、イネーブル信号ＨＳＣ＿ＥＮに従って第１ブロックＢＬＫの動作を開始させ、書き込み信号ＯＵＴ２（ｉ）に従って第１ブロックＢＬＫの動作を終了させるように、ＣＬＫ１、ＯＲＤａｔａ１、ＯＧＤａｔａ１、ＯＢＤａｔａ１を駆動する。
第２駆動回路３１２には、イネーブル信号ＨＳＣ＿ＥＮ、および、第３ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ３（ｉ）が供給される。書き込み信号ＯＵＴ３（ｉ）は、第３ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。第２駆動回路３１２は、イネーブル信号ＨＳＣ＿ＥＮに従って第２ブロックＢＬＫの動作を開始させ、書き込み信号ＯＵＴ３（ｉ）に従って第２ブロックＢＬＫの動作を終了させるように、ＣＬＫ２、ＯＲＤａｔａ２、ＯＧＤａｔａ２、ＯＢＤａｔａ２を駆動する。
第３駆動回路３１３には、第２ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ２（ｉ）、および、第４ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ４（ｉ）が供給される。書き込み信号ＯＵＴ２（ｉ）は、第２ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。また、書き込み信号ＯＵＴ４（ｉ）は、第４ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。第３駆動回路３１３は、書き込み信号ＯＵＴ２（ｉ）に従って第３ブロックＢＬＫの動作を開始させ、書き込み信号ＯＵＴ４（ｉ）に従って第３ブロックＢＬＫの動作を終了させるように、ＣＬＫ３、ＯＲＤａｔａ３、ＯＧＤａｔａ３、ＯＢＤａｔａ３を駆動する。
第４駆動回路３１４には、第３ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ３（ｉ）、および、第５ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ５（ｉ）が供給される。書き込み信号ＯＵＴ３（ｉ）は、第３ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。また、書き込み信号ＯＵＴ５（ｉ）は、第５ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。第４駆動回路３１４は、書き込み信号ＯＵＴ３（ｉ）に従って第４ブロックＢＬＫの動作を開始させ、書き込み信号ＯＵＴ５（ｉ）に従って第４ブロックＢＬＫの動作を終了させるように、ＣＬＫ４、ＯＲＤａｔａ４、ＯＧＤａｔａ４、ＯＢＤａｔａ４を駆動する。
第５駆動回路３１５には、第４ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ４（ｉ）、および、イネーブル信号ＨＳＣ＿ＥＮが供給される。書き込み信号ＯＵＴ４（ｉ）は、第４ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。第５駆動回路３１５は、書き込み信号ＯＵＴ４（ｉ）に従って第５ブロックＢＬＫの動作を開始させ、イネーブル信号ＨＳＣ＿ＥＮに従って第５ブロックＢＬＫの動作を終了させるように、ＣＬＫ５、ＯＲＤａｔａ５、ＯＧＤａｔａ５、ＯＢＤａｔａ５を駆動する。
第６駆動回路３１６には、第５ブロックＢＬＫ（の走査回路ブロック４０１）が発生する書き込み信号ＯＵＴ５（ｉ）、および、イネーブル信号ＨＳＣ＿ＥＮが供給される。書き込み信号ＯＵＴ５（ｉ）は、第５ブロックＢＬＫにおけるｋより小さい（即ち、ｉ＜ｋ）。第６駆動回路３１５は、書き込み信号ＯＵＴ５（ｉ）に従って第６ブロックＢＬＫの動作を開始させ、イネーブル信号ＨＳＣ＿ＥＮに従って第６ブロックＢＬＫの動作を終了させるように、ＣＬＫ６、ＯＲＤａｔａ６、ＯＧＤａｔａ６、ＯＢＤａｔａ６を駆動する。
図７には、第１駆動回路３１１および第３駆動回路３１３の構成例が示されている。第１、第２駆動回路３１１、３１２は、相互に同一の構成を有しうる。第３～第６駆動回路３１３～３１６は、相互に同一の構成を有しうる。図８には、駆動部３０の動作例が示されている。一例において、ｋ＝６０、ｉ＝ｋ／２＝３０とされうる。
第１駆動回路３１１には、ＥＮ端子に供給されるイネーブル信号ＨＳＣ＿ＥＮ、および、ＤＩＳ端子に供給される書き込み信号ＯＵＴ２（ｉ）に応じて、ブロックイネーブル信号Ｂｌｋ１＿ＥＮを活性化する。また、第１駆動回路３１１は、ブロックイネーブル信号Ｂｌｋ１＿ＥＮが活性化されている間、クロック信号ＣＬＫ、ＲＤａｔａ、ＧＤａｔａ、ＢＤａｔａに従ってクロック信号ＣＬＫ１、ＯＲＤａｔａ１、ＯＧＤａｔａ１、ＯＢＤａｔａ１を駆動する。
第２駆動回路３１２には、ＥＮ端子に供給されるイネーブル信号ＨＳＣ＿ＥＮ、および、ＤＩＳ端子に供給される書き込み信号ＯＵＴ３（ｉ）に応じて、ブロックイネーブル信号Ｂｌｋ２＿ＥＮを活性化する。また、第２駆動回路３１２は、ブロックイネーブル信号Ｂｌｋ２＿ＥＮが活性化されている間、クロック信号ＣＬＫ、ＲＤａｔａ、ＧＤａｔａ、ＢＤａｔａに従ってクロック信号ＣＬＫ２、ＯＲＤａｔａ２、ＯＧＤａｔａ２、ＯＢＤａｔａ２を駆動する。
第３駆動回路３１３には、ＥＮ端子に供給される書き込み信号ＯＵＴ２（ｉ）、および、ＤＩＳ端子に供給される書き込み信号ＯＵＴ４（ｉ）に応じて、ブロックイネーブル信号Ｂｌｋ３＿ＥＮを活性化する。また、第３駆動回路３１３は、ブロックイネーブル信号Ｂｌｋ３＿ＥＮが活性化されている間、クロック信号ＣＬＫ、ＲＤａｔａ、ＧＤａｔａ、ＢＤａｔａに従ってクロック信号ＣＬＫ３、ＯＲＤａｔａ３、ＯＧＤａｔａ３、ＯＢＤａｔａ３を駆動する。
第４駆動回路３１４には、ＥＮ端子に供給される書き込み信号ＯＵＴ３（ｉ）、および、ＤＩＳ端子に供給される書き込み信号ＯＵＴ５（ｉ）に応じて、ブロックイネーブル信号Ｂｌｋ４＿ＥＮを活性化する。また、第４駆動回路３１４は、ブロックイネーブル信号Ｂｌｋ４＿ＥＮが活性化されている間、クロック信号ＣＬＫ、ＲＤａｔａ、ＧＤａｔａ、ＢＤａｔａに従ってクロック信号ＣＬＫ４、ＯＲＤａｔａ４、ＯＧＤａｔａ４、ＯＢＤａｔａ４を駆動する。
第５駆動回路３１５には、ＥＮ端子に供給される書き込み信号ＯＵＴ４（ｉ）、および、ＤＩＳ端子に供給されるイネーブル信号ＨＳＣ＿ＥＮに応じて、ブロックイネーブル信号Ｂｌｋ５＿ＥＮを活性化する。また、第５駆動回路３１５は、ブロックイネーブル信号Ｂｌｋ５＿ＥＮが活性化されている間、クロック信号ＣＬＫ、ＲＤａｔａ、ＧＤａｔａ、ＢＤａｔａに従ってクロック信号ＣＬＫ５、ＯＲＤａｔａ５、ＯＧＤａｔａ５、ＯＢＤａｔａ５を駆動する。
第６駆動回路３１６には、ＥＮ端子に供給される書き込み信号ＯＵＴ５（ｉ）、および、ＤＩＳ端子に供給されるイネーブル信号ＨＳＣ＿ＥＮに応じて、ブロックイネーブル信号Ｂｌｋ６＿ＥＮを活性化する。また、第６駆動回路３１６は、ブロックイネーブル信号Ｂｌｋ６＿ＥＮが活性化されている間、クロック信号ＣＬＫ、ＲＤａｔａ、ＧＤａｔａ、ＢＤａｔａに従ってクロック信号ＣＬＫ６、ＯＲＤａｔａ６、ＯＧＤａｔａ６、ＯＢＤａｔａ６を駆動する。
駆動部３０の各駆動回路３１１～３１６は、イネーブル状態において入力データに応じたデータを出力し、ディスエーブル状態において固定値を出力するマスク回路ＭＳＫを含む。例えば、第ｎ駆動回路３１ｎのマスク回路ＭＳＫは、イネーブル信号Ｂｌｋｎ＿ＥＮが活性化されたイネーブル状態において、ＲＤｄａｔａ、ＧＤａｔａ、ＢＤａｔａに応じたデータをＯＲＤａｔａｎ、ＯＧＤａｔａｎ、ＯＢＤａｔａｎのデータ線に出力する。第ｎ駆動回路３１ｎのマスク回路ＭＳＫは、イネーブル信号Ｂｌｋｎ＿ＥＮが非活性化されたディスエーブル状態において、ＯＲＤａｔａｎ、ＯＧＤａｔａｎ、ＯＢＤａｔａｎのデータ線に固定値を出力する。また、第ｎ駆動回路３１ｎのマスク回路ＭＳＫは、イネーブル状態において基準クロック信号ＣＬＫに応じたクロック信号をクロック信号ＣＬＫｎの信号線に出力し、ディスエーブル状態においてクロック信号ＣＬＫｎの信号線に固定値を出力する。
上記の例では、第ｎ駆動回路３１ｎは、第（ｎ－１）ブロックが発生する書き込み信号ＯＵＴｎ－１（ｉ）に従って第ｎブロックＢＬＫの動作を開始させる。また、第ｎ駆動回路３１ｎは、第（ｎ＋１）ブロックが発生する書き込み信号ＯＵＴｎ＋１（ｉ）に従って第ｎブロックＢＬＫの動作を終了させる。具体的には、第ｎ駆動回路３１ｎは、第（ｎ－１）ブロックが発生する書き込み信号ＯＵＴｎ－１（ｉ）に従って第ｎブロックＢＬＫに対するデータＯＲＤａｔａｎ、ＯＧＤａｔａｎ、ＯＢＤａｔａｎの供給を開始する。また、第ｎ駆動回路３１ｎは、第（ｎ＋１）ブロックが発生する書き込み信号ＯＵＴｎ＋１（ｉ）に従って第ｎブロックＢＬＫの動作を終了させる。また、第ｎ駆動回路３１ｎは、第（ｎ－１）ブロックが発生する書き込み信号ＯＵＴｎ－１（ｉ）に従って第ｎブロックＢＬＫに対するクロック信号ＯＣＬＫｎの供給を開始する。また、第ｎ駆動回路３１ｎは、第（ｎ＋１）ブロックが発生する書き込み信号ＯＵＴｎ＋１（ｉ）に従って第ｎブロックＢＬＫに対するクロック信号ＯＣＬＫｎの供給を停止する。
以上を要約すると、第ｎブロックＢＬＫのための第ｎ駆動回路３１ｎは、第（ｎ－１）ブロックＢＬＫにおけるｉ段目のフリップフロップ４１ｉ（レジスタ）の出力に応じて自己のマスク回路ＭＳＫをディスエーブル状態からイネーブル状態にする。また、第ｎブロックＢＬＫのための第ｎ駆動回路３１ｎは、第（ｎ＋１）ブロックＢＬＫにおけるｉ段目のレジスタの出力に応じて自己のマスク回路ＭＳＫをイネーブル状態からディスエーブル状態にする。
図８に示された例では、イネーブル信号ＨＳＣ＿ＥＮの立ち下がり（イネーブル状態からディスエーブル状態への遷移）に応じて、第１、第２イネーブル信号Ｂｌｋ１＿ＥＮ、Ｂｌｋ２＿ＥＮがディスエーブル状態からイネーブル状態に遷移する。これにより、イネーブル信号ＨＳＣ＿ＥＮが立ち上がる前に第１、第２ブロックＢＬＫが動作可能状態にされる。その後、イネーブル信号ＨＳＣ＿ＥＮが立ち上がり、シフトスタート信号ＰＳＴ（のパルス）が供給され、走査回路４０によるシフト動作が開始される。
第１ブロックＢＬＫの保持ブロック５０１へのデータの書き込み（第１ブロックＢＬＫの保持ブロック５０１によるデータの取り込み）の終了後、第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込みが開始される。第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込み中にイネーブル信号Ｂｌｋ１＿ＥＮがディスエーブル状態になって、既にデータの書き込みが終了している第１ブロックＢＬＫが動作抑制状態にされる。この動作抑制状態とは、第１ブロックＢＬＫが動作可能状態にある場合に比べて、消費電力が小さい場合を言う。典型的には、消費電力がゼロ、あるいは、ほぼゼロとみなせる状態である。ただし、動作抑制状態から動作可能状態への復帰を早めるため、動作抑制状態においても、動作可能状態に比べて少ない電力を消費していてもよい。このように動作可能状態よりも少ない電力を消費している形態も動作抑制状態の範疇に含まれる。また、第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込み中にイネーブル信号Ｂｌｋ３＿ＥＮがイネーブル状態になって第３ブロックＢＬＫが動作可能状態にされる。
第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込みの終了後、第３ブロックＢＬＫの保持ブロック５０１へのデータの書き込みが開始される。第３ブロックＢＬＫの保持ブロック５０１へのデータの書き込み中にイネーブル信号Ｂｌｋ２＿ＥＮがディスエーブル状態になって、既にデータの書き込みが終了している第２ブロックＢＬＫが動作抑制状態にされる。また、第３ブロックＢＬＫの保持ブロック５０１へのデータの書き込み中にイネーブル信号Ｂｌｋ４＿ＥＮがイネーブル状態になって第４ブロックＢＬＫが動作可能状態にされる。以下、同様の動作が続く。
図９には、第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込みから第３ブロックＢＬＫの保持ブロック５０１へのデータの書き込みへの移行が示されている。図９の開始時刻（左端）では、第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込みがなされている。第２ブロックＢＬＫの書き込み信号ＯＵＴ２（ｉ）（例えば、ｉ＝３０）が所定時間にわたってハイレベルになると、第２ブロックＢＬＫの保持ブロック５０１のｉ番目のデータ保持部ＬＡ１ｉにデータが書き込まれる。また、第２ブロックＢＬＫの書き込み信号ＯＵＴ２（ｉ）（例えば、ｉ＝３０）がハイレベルになったことに応答して、第３ブロックＢＬＫのための第３イネーブル信号Ｂｌｋ３＿ＥＮがハイレベル（イネーブル状態）に遷移する。これにより、第２ブロックＢＬＫの保持ブロック５０１へのデータの書き込み期間中に第３ブロックＢＬＫが動作可能状態になる。その後、第２ブロックＢＬＫの書き込み信号ＯＵＴ２（ｋ）（例えば、ｋ＝６０）が所定時間にわたってハイレベルになると、第２ブロックＢＬＫの保持ブロック５０１のｋ番目（最後）のデータ保持部ＬＡ１ｋにデータが書き込まれる。
次いで、第３ブロックＢＬＫの書き込み信号ＯＵＴ１（１）が所定時間にわたってハイレベルになると、第３ブロックＢＬＫの保持ブロック５０１の１番目のデータ保持部ＬＡ１１にデータが書き込まれる。その後、第３ブロックＢＬＫの書き込み信号ＯＵＴ３（ｉ）（例えば、ｉ＝３０）がハイレベルになったことに応答して、第２ブロックＢＬＫのための第２イネーブル信号Ｂｌｋ２＿ＥＮがローレベル（ディスエーブル状態）に遷移する。これにより、第３ブロックＢＬＫの保持ブロック５０１へのデータの書き込み期間中に、既にデータの書き込みが終了している第２ブロックＢＬＫが動作抑制状態になる。
上記の動作によれば、第ｎブロックＢＬＫの保持ブロック５０１に対するデータの書き込み中に第（ｎ＋１）ブロックＢＬＫが動作可能状態にされる。したがって、第（ｎ＋１）ブロックＢＬＫの保持ブロック５０１へのデータの書き込みの前に、第（ｎ＋１）ブロックＢＬＫの保持ブロック５０１へのデータの書き込みの準備が完了する。また、上記の動作によれば、第ｎブロックＢＬＫの保持ブロック５０１に対するデータの書き込み中に第（ｎ－１）ブロックＢＬＫが動作抑制状態にされる。したがって、第（ｎ－１）ブロックＢＬＫの保持ブロック５０１に対するデータの書き込みが確実になされる。よって、本実施形態によれば、基準クロック信号ＣＬＫの周波数（動作周波数）が高くなっても、それによる誤動作を防止することができる。即ち、本実施形態は、動作周波数の高速化に有利である。また、本実施形態によれば、２つのブロックを常に動作可能状態に維持するので、消費電流の変化を低減することができる。これは、電源電圧の過渡変動を抑えるために有利である。
ここで、上記の実施形態とは異なり、第ｎブロックＢＬＫの保持ブロック５０１の最後のデータ保持部に対してデータを書き込む書き込み信号が非活性化されるタイミングで、第（ｎ＋１）ブロックＢＬＫを動作可能状態にする場合を考える。この場合、動作周波数が高速化すると、例えば、第（ｎ＋１）ブロックＢＬＫの保持ブロック５０１の最初のデータ保持部に対するデータの供給が間に合わず、データのセットアップ時間が不十分になるかもしれない。そうすると、第（ｎ＋１）ブロックＢＬＫの保持ブロック５０１の最初のデータ保持部に対して誤ったデータが書き込まれうる。
また、第ｎブロックＢＬＫの保持ブロック５０１の最後のデータ保持部に対してデータを書き込む書き込み信号が非活性化されるタイミングで、第ｎブロックＢＬＫを動作抑制状態にする場合を考える。この場合、動作周波数が高速化すると、例えば、第ｎブロックＢＬＫの保持ブロック５０１の最後のデータ保持部に対して供給されたデータが十分に保持されず、データのホールド時間が不十分になるかもしれない。そうとすると、第ｎブロックＢＬＫの保持ブロック５０１の最後のデータ保持部に対して誤ったデータが書き込まれうる。
上記の実施形態では、駆動部３０は、第ｎブロックＢＬＫのｉ段目のフリップフロップ４１ｉ（レジスタ）の出力に応じて第（ｎ＋１）ブロックＢＬＫを動作可能状態にする。また、駆動部３０は、第ｎブロックＢＬＫのｉ段目のフリップフロップ４１ｉの出力に応じて第（ｎ－１）ブロックＢＬＫを動作抑制状態にする。しかし、第（ｎ＋１）ブロックＢＬＫを動作可能状態にするタイミングと、第（ｎ－１）ブロックＢＬＫを動作抑制状態にするタイミングとは、同じであっても異なっていてもよい。
つまり、駆動部３０は、第ｎブロックのｉ段目のフリップフロップ４１ｉの出力に応じて第（ｎ＋１）ブロックを動作可能状態にし、第ｎブロックのｊ段目のフリップフロップ４１ｊの出力に応じて第（ｎ－１）ブロックを動作抑制状態にしてもよい。ここで、ｉ＝ｊである場合が上記の実施形態に相当する。ここで、消費電力を低減するためには、２つのブロックが動作可能状態になっている期間を短くすること、即ち、ｊ＜ｉとすることが好ましい。また、動作マージンを考慮すると、ｊ＜（ｋ－ｉ）であることが好ましい。
図１０には、上記の実施形態の表示装置１に代表される表示部１００３が組み込まれた撮像装置１０００の構成が例示されている。撮像装置１０００は、撮像部(イメージセンサ）１００１と、撮像部１００１によって撮像された画像を処理する処理部１００２と、処理部１００２によって処理された画像を表示する表示部１００３とを備えうる。表示部１００３は、例えば、撮像部１００１によって撮像され処理部１００２によって処理された画像の他、撮像装置１０００の操作のための情報が表示されうる。撮像装置の概念には、撮像機能を有するあらゆる装置が含まれうる。表示部１００３は、例えば、デジタルスチルカメラに代表される撮像装置の背面表示部であってもよいし、ビューファインダーであってよいし、その他の部分に設けられた表示部であってもよい。ビューファインダーは、撮像装置のファインダの中に配置されている表示装置である。
１：表示装置、１０１：画素、２００：垂直走査回路（行選択回路）、３００：信号供給回路、ＢＬＫ：ブロック、３０１：データ供給回路

Claims (8)

  1. 複数の行および複数の列を構成するように配置された複数の画素と、
    前記複数の行における行を選択する行選択回路と、
    前記複数の画素のうち前記行選択回路によって選択された行の画素に信号を供給する信号供給回路と、を備え、
    前記信号供給回路は、Ｎ個のブロックと、Ｎ個の前記ブロックにデータを供給するデータ供給回路と、駆動部とを含み、
    Ｎ個の前記ブロックの各々は、前記複数の列のうちｋ個の列に信号を供給するためのｋ個のデータ保持部を有する保持ブロックと、ｋ個の前記データ保持部を順に選択して前記データ供給回路からのデータを取り込ませる走査回路ブロックとを含み、前記走査回路ブロックは、直列接続されたｋ個のレジスタで構成されるｋ段のシフトレジスタを含み、
    Ｎ個の前記ブロックにそれぞれ設けられたＮ個の前記走査回路ブロックが直列接続されて走査回路が構成され、前記走査回路は、Ｎ個の前記ブロックにそれぞれ設けられたＮ個の前記保持ブロックを順に選択しつつ選択された各保持ブロックのｋ個の前記データ保持部を順に選択してデータを取り込ませ、
    前記駆動部は、Ｎ個の前記ブロックのうち前記走査回路による走査方向における先頭からｎ番目のブロックにおけるｉ段目のレジスタの出力が前記駆動部に入力されることに応じて、Ｎ個の前記ブロックのうち前記先頭から（ｎ＋１）番目のブロックの前記走査回路ブロックのシフト動作のためのクロック信号の供給を開始し、ここで、ｉ＜ｋであり、
    前記駆動部は、前記先頭からｎ番目のブロックにおけるｊ段目のレジスタの出力が前記駆動部に入力されることに応じて、前記Ｎ個のブロックのうち前記先頭から（ｎ－１）番目のブロックの前記走査回路ブロックのシフト動作のためのクロック信号の供給を終了し、ここで、ｊ＜ｋである、
    ことを特徴とする表示装置。
  2. 前記駆動部は、ｎ番目のブロックにおけるｉ段目のレジスタの出力が前記駆動部に入力されることに応じて、（ｎ＋１）番目のブロックに対するデータの供給を開始する、
    ことを特徴とする請求項１に記載の表示装置。
  3. 前記駆動部は、ｎ番目のブロックにおけるｊ段目のレジスタの出力が前記駆動部に入力されることに応じて、前記Ｎ個のブロックのうち前記先頭から（ｎ－１）番目のブロックに対するデータの供給を終了し、
    ことを特徴とする請求項２に記載の表示装置。
  4. 前記駆動部は、Ｎ個の前記ブロックにそれぞれ対応するＮ個の駆動回路を含み、Ｎ個の前記駆動回路の各々は、イネーブル状態において入力データに応じたデータを出力し、ディスエーブル状態において固定値を出力するマスク回路を含み、
    ｎ番目のブロックに対応するｎ番目の駆動回路は、（ｎ－１）番目のブロックにおけるｉ段目のレジスタの出力が自己に入力されることに応じて自己の前記マスク回路を前記ディスエーブル状態から前記イネーブル状態にし、（ｎ＋１）番目のブロックにおけるｊ段目のレジスタの出力が自己に入力されることに応じて自己の前記マスク回路を前記イネーブル状態から前記ディスエーブル状態にする、
    ことを特徴とする請求項３に記載の表示装置。
  5. 前記駆動部は、Ｎ個の前記ブロックにそれぞれ対応するＮ個の駆動回路を含み、Ｎ個の前記駆動回路の各々は、イネーブル状態において基準クロック信号に応じてシフト動作のためのクロック信号を出力し、ディスエーブル状態において固定値を出力するマスク回路を含み、
    ｎ番目のブロックに対応するｎ番目の駆動回路は、（ｎ－１）番目のブロックにおけるｉ段目のレジスタの出力が自己に入力されることに応じて自己の前記マスク回路を前記ディスエーブル状態から前記イネーブル状態にし、（ｎ＋１）番目のブロックにおけるｊ段目のレジスタの出力が自己に入力されることに応じて自己の前記マスク回路を前記イネーブル状態から前記ディスエーブル状態にする、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の表示装置。
  6. 前記信号供給回路は、Ｎ個の前記ブロックにそれぞれ設けられたＮ個の前記保持ブロックのそれぞれからのデータを一括して取り込む保持部アレイと、前記保持部アレイから提供されるデータをアナログ信号に変換するＤＡＣアレイと、を含む、
    ことを特徴とする請求項１乃至５のいずれか１項に記載の表示装置。
  7. ｊ＜（ｋ－ｉ）である、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の表示装置。
  8. 撮像部と、
    前記撮像部によって撮像された画像を処理する処理部と、
    前記処理部によって処理された画像を表示する表示部として構成された請求項１乃至７のいずれか１項に記載の表示装置と、
    を備えることを特徴とする撮像装置。
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