KR102398445B1 - 데이터 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

실시 예는 복수의 전압 그룹들을 발생하고 복수의 전압 그룹들 각각은 복수의 기준 전압들을 포함하는 전압 발생부, 및 복수의 기준 전압들 중 어느 하나를 출력하는 출력 노드를 포함하는 디코더를 포함하고, 디코더는 복수의 전압 그룹들 각각에 대응하는 스위치 블록들을 포함하고, 스위치 블록들 각각은 제어 신호에 기초하여 턴 온 또는 턴 오프되는 트랜지스터들을 포함하고, 스위치 블록들 중 어느 하나에 포함되는 트랜지스터들 각각의 채널의 폭은 스위치 블록들 중 다른 어느 하나에 포함되는 트랜지스터들 각각의 채널의 폭과 다르다.

Description

데이터 드라이버 및 이를 포함하는 디스플레이 장치{DATA DRIVER AND A DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 데이터 드라이버 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 패널의 데이터 라인을 구동하는 데이터 드라이버에 포함되는 디지털-아날로그 변환기로서 널리 사용되는 것은 저항렬 분배(R-String) 방식이다.
도 11은 일반적인 저항렬 분배 방식의 디지털-아날로그 변환기(Digital to Analogue Converter, DAC)를 나타낸다.
도 11을 참조하면, 디지털-아날로그 변환기는 디지털 데이터에 기초하여 스위치들(SW1 내지 SW6)이 턴 온 또는 턴 오프될 수 있으며, 이러한 스위치들(SW1 내지 SW6)의 스위칭에 의하여 직렬 연결되는 저항들(R1 내지 R4)로 이루어지는 저항렬(901)에 의하여 분배되는 분배 전압들(Gray1 내지 Gray4) 중 어느 하나를 아날로그 신호(Va)로 출력할 수 있다.
이때 사용되는 스위치들(SW1 내지 SW6)은 일반적으로 동일한 내압을 견딜 수 있도록 동일한 사이즈를 갖는 트랜지스터로 구현된다. 그런데 LCD TV에 사용되는 데이터 드라이버의 DAC의 스위치들과 비교할 때, OLED TV에 사용되는 데이터 드라이버의 DAC의 스위치들은 고전압(High Voltage) 트랜지스터가 사용된다. 따라서 OLED TV와 같이 동일 사이즈를 갖는 고전압 트랜지스터들로 DAC가 구현되는 경우, DAC 면적이 증가할 수 있고, 고전압 트랜지스터들로 구현된 DAC를 포함하는 소자, 예컨대, 데이터 드라이버의 칩(chip) 사이즈가 증가할 수 있다.
실시 예는 칩 사이즈를 줄일 수 있고, 소모 전력을 줄일 수 있는 데이터 드라이버, 및 이를 포함하는 디스플레이 장치를 제공한다.
실시 예에 따른 디지털 아날로그 변환기는 복수의 전압 그룹들을 발생하고, 상기 복수의 전압 그룹들 각각은 복수의 기준 전압들을 포함하는 전압 발생부; 및 상기 복수의 기준 전압들 중 어느 하나를 출력하는 출력 노드를 포함하는 디코더를 포함하고, 상기 디코더는 상기 복수의 전압 그룹들 각각에 대응하는 스위치 블록들을 포함하고, 상기 스위치 블록들 각각은 제어 신호에 기초하여 턴 온 또는 턴 오프되는 트랜지스터들을 포함하고, 상기 스위치 블록들 중 어느 하나에 포함되는 트랜지스터들 각각의 채널의 폭은 상기 스위치 블록들 중 다른 어느 하나에 포함되는 트랜지스터들 각각의 채널의 폭과 다르다.
상기 디코더는 상기 스위치 블록들과 상기 출력 노드 사이에 접속되는 연결 노드들을 더 포함하고, 상기 연결 노드들 각각의 채널의 폭은 서로 다르다.
상기 디코더는 제1 연결 노드 내지 제m(m>1인 자연수) 연결 노드 사이에 접속되는 제1 연결 트랜지스터들 내지 제m-1 연결 트랜지스터들을 더 포함하고, 상기 제1 연결 노드는 서로 다른 2개의 스위치 블록들 중 어느 하나에 포함된 트랜지스터와 나머지 다른 어느 하나에 포함된 트랜지스터가 직접 접속하는 노드이고, 상기 제m 연결 노드는 서로 이웃하는 2개의 제m-1 연결 트랜지스터들이 직접 접속되는 노드일 수 있다.
상기 제m-1 연결 트랜지스터들 각각은 상기 제m-1 연결 노드와 상기 제m 연결 노드 사이에 접속될 수 있다.
상기 스위치 블록들 중 어느 하나에 포함되는 트랜지스터의 사이즈는 상기 스위치 블록들 중 다른 어느 하나에 포함되는 트랜지스터의 사이즈보다 클 수 있고, 상기 어느 하나의 스위치 블록에 제공되는 기준 전압들은 상기 다른 어느 하나의 스위치 블록에 제공되는 기준 전압들보다 클 수 있다.
상기 스위치 블록들 중 어느 하나에 포함되는 트랜지스터의 내압은 상기 스위치 블록들 중 다른 어느 하나에 포함되는 트랜지스터의 내압보다 클 수 있고, 상기 어느 하나의 스위치 블록에 제공되는 기준 전압들은 상기 다른 어느 하나의 스위치 블록에 제공되는 기준 전압들보다 클 수 있다.
상기 제m-1 연결 트랜지스터들 각각의 채널의 폭은 서로 다를 수 있다.
상기 m-1 연결 트랜지스터들 중 어느 하나의 사이즈는 상기 복수 개의 m-1 연결 트랜지스터들 중 다른 어느 하나의 사이즈보다 클 수 있고, 상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드(Nm-1)에 제공되는 전압은 상기 다른 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드에 제공되는 전압보다 클 수 있다.
상기 제m-1 연결 트랜지스터들 중 어느 하나의 내압은 상기 복수 개의 제m-1 연결 트랜지스터들 중 다른 어느 하나의 내압과 다를 수 있다.
상기 어느 하나의 제m-1 연결 트랜지스터의 내압은 상기 다른 어느 하나의 제m-1 연결 트랜지스터의 내압보다 클 수 있고, 상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드(Nm-1)에 제공되는 전압은 상기 다른 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드에 제공되는 전압보다 클 수 있다.
상기 제m-1 연결 트랜지스터들 중 어느 하나의 사이즈는 상기 스위치 블록들 중 제1 스위치 블록의 트랜지스터의 사이즈와 동일할 수 있고, 상기 제1 스위치 블록은 상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드의 전압보다 크거나 동일한 기준 전압들을 포함할 수 있다.
상기 스위치 블록들 각각의 트랜지스터들의 내압은 상기 스위치 블록 각각에 포함되는 기준 전압들 중 최고 기준 전압보다 크거나 동일할 수 있다.
상기 전압 발생부는 상기 복수의 기준 전압들을 출력하는 기준 전압 출력 노드들을 포함할 수 있고, 상기 스위치 블록들 각각의 트랜지스터들은 상기 기준 전압 출력 노드들과 상기 제1 연결 노드 사이에 2진 트리 구조를 갖도록 서로 접속될 수 있다.
상기 제1 연결 트랜지스터들 내지 상기 제m-1 연결 트랜지스터들은 상기 제1 내지 제m 연결 노드들 사이에 2진 트리 구조를 갖도록 서로 접속될 수 있다.
상기 제m 연결 노드는 상기 디코더의 상기 출력 노드일 수 있다.
상기 전압 발생부는 직렬 연결되는 저항들을 포함하는 저항 스트링을 포함할 수 있고, 상기 기준 전압 출력 노드들은 직렬 연결되는 저항들 중 인접하는 2개의 저항들의 접속 노드를 포함할 수 있다.
상기 제m-1 연결 트랜지스터들 각각의 채널의 폭은 상기 제m-2 연결 트랜지스터들 각각의 채널의 폭과 서로 다를 수 있다.
상기 제m-1 연결 트랜지스터들 중 어느 하나의 채널의 폭은 상기 어느 하나의 제m-1 연결 트랜지스터가 접속되는 제m-1 연결 노드에 직접 접속되는 2개의 제m-2 연결 트랜지스터들 중 어느 하나의 채널의 폭과 나머지 다른 하나의 채널의 폭 사이의 값을 가질 수 있다.
실시 예에 따른 데이터 드라이버는 데이터 신호를 저장하는 데이터 저장부; 상기 데이터 신호의 레벨을 변환하고, 레벨 변환된 결과에 따른 레벨 쉬프트 데이터 신호를 출력하는 레벨 쉬프팅 블록; 및 상기 레벨 쉬프트 데이터 신호에 기초하여 상기 복수의 기준 전압들 중 어느 하나를 출력하는 상술한 실시 예에 따른 아날로그-디지털 변환기를 포함할 수 있다.
실시 예에 따른 디스플레이 장치는 행을 이루는 게이트 라인들과, 열을 이루는 데이터 라인들이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소를 포함하는 디스 플레이 패널; 상기 게이트 라인들을 구동하는 게이트 드라이버; 및 상기 데이터 라인들을 구동하는 청구항 제19항에 기재된 데이터 드라이버를 포함할 수 있다.
실시 예는 칩 사이즈를 줄일 수 있고, 소모 전력을 줄일 수 있다.
도 1은 실시 예에 따른 데이터 드라이버의 블록도를 나타낸다.
도 2는 도 1에 도시된 제1 데이터 저장부, 제2 데이터 저장부, 레벨 쉬프팅 블록, 디지털-아날로그 변환부, 및 출력부의 일 실시 예를 나타낸다.
도 3은 실시 예에 따른 디지털-아날로그 변환기를 나타낸다.
도 4는 도 3에 도시된 디지털-아날로그 변환기의 일 예를 나타낸다.
도 5는 트랜지스터의 사이즈를 설명하기 위한 트랜지스터의 개념도이다.
도 6은 실시 예에 따른 데이터 드라이버를 포함하는 디스플레이 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 데이터 드라이버(100)의 블록도를 나타내며, 도 2는 도 1에 도시된 제1 데이터 저장부(120), 제2 데이터 저장부(130), 레벨 쉬프팅 블록(140), 디지털-아날로그 변환부(160), 및 출력부(170)의 일 실시 예를 나타낸다.
도 1 및 도 2를 참조하면, 데이터 드라이버(100)는 쉬프트 레지스터(shift register, 110), 제1 데이터 저장부(120), 제2 데이터 저장부(130), 레벨 쉬프팅 블록(140), 디지털-아날로그 변환부(160), 및 출력부(170)를 포함한다.
쉬프트 레지스터(110)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치부(120)에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)들을 발생한다.
예컨대, 쉬프트 레지스터(110)는 타이밍 컨트롤러(205)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)을 발생할 수 있다. 여기서 수평 시작 신호는 스타트 펄스(Start Pulse)라는 용어로 사용될 수도 있다.
제1 데이터 저장부(120)는 쉬프트 레지스터(110)에 의하여 발생하는 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여, 타이밍 컨트롤러(205)로부터 수신되는 데이터(Data, D1 내지 Dk)를 저장한다.
제1 데이터 저장부(120)는 복수의 제1 래치부들(LT1_1 내지 LT_n, n>1인 자연수)을 포함할 수 있다.
복수의 제1 래치부들(LT1_1 내지 LT1_n, n>1인 자연수)은 복수 개의 그룹들로 구분될 수 있다.
복수 개의 제1 래치부들(LT1_1 내지 LT1_n, n>1인 자연수) 각각은 Q 비트(예컨대, Q=8)의 데이터 신호를 저장하는 Q개의 제1 래치들(201_1 내지 201_Q)을 포함할 수 있다.
제2 데이터 저장부(130)는 제1 제어 신호(LD)에 응답하여 제1 데이터 저장부(120)로부터 출력되는 Q비트 데이터 신호를 저장한다. 예컨대, 제2 데이터 저장부(130)는 제1 데이터 저장부(120)로부터 출력되는 데이터 신호를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
예컨대, 수평 라인 기간은 디스플레이 패널(201)의 한 개의 수평 라인(204)에 대응하는 데이터 신호들을 제1 데이터 저장부(120)의 제1 래치부들(LT1_1 내지 LT1-n, n>1인 자연수)에 모두 저장 완료하는데 필요한 기간을 의미할 수 있다.
제2 데이터 저장부(130)는 제1 래치부들(LT1_1 내지 LT1_n, n>1인 자연수)에 대응하는 복수의 제2 래치부들(LT2_1 내지 LT2_n, n>1인 자연수)을 포함할 수 있다.
복수의 제2 래치부들(LT2_1 내지 LT2_n, n>1인 자연수) 각각은 제1 래치부들(LT1_1 내지 LT1_n) 각각에 포함되는 제1 래치들(201_1 내지 201_Q)에 대응하는 제2 래치들(예컨대, 202-1 내지 202-Q)을 포함할 수 있다.
제2 래치들(202_1 내지 202_Q)에는 Q비트(예컨대, Q=8)의 데이터 신호들이 저장될 수 있다. 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있다.
복수의 제2 래치부들(LT2_1 내지 LT2_n, n>1인 자연수)은 제1 제어 신호(LD)에 응답하여, 제1 래치부들(LT1_1 내지 LT1_n, n>1인 자연수)로부터 제공되는 데이터 신호들을 저장할 수 있다.
예컨대, 제1 제어 신호(LD)에 응답하여, 제1 래치부들(LT1_1 내지 LT1-n, n>1인 자연수) 각각에 저장된 데이터 신호들(D11 내지 D18 ~ Dk1 내지 Dk8)은 제2 래치부들(LT2_1 내지 LT2_n, n>1인 자연수)에 동시에 저장될 수 있다.
레벨 쉬프팅 블록(140)은 제2 데이터 저장부(130)로부터 제공되는 데이터 신호(D11 내지 S18 ~ Dk1 ~ Dk8)의 전압 레벨을 변환한다.
레벨 쉬프팅 블록(140)의 구동 전압(VDD2)은 제1 데이터 저장부(120) 및 제2 데이터 저장부(130)의 구동 전압(VDD1)과 다를 수 있다. 예컨대, VDD2는 VDD1보다 클 수 있다.
레벨 쉬프팅 블록(140)은 복수의 레벨 쉬프터부들(LS_1 내지 LS_n, 1<n인 자연수)을 포함할 수 있다.
복수의 레벨 쉬프터부들(LS_1 내지 LS_n) 각각은 제2 래치부들(LT2_1 내지 LT2_n, n>1인 자연수) 중 어느 하나와 대응할 수 있다.
복수의 레벨 쉬프터부들(LS_1 내지 LS_n) 각각은 제2 래치들에 대응하는 레벨 쉬프터들(예컨대, 203-1 내지 203-Q)을 포함할 수 있다.
복수의 레벨 쉬프터부들(LS_1 내지 LS_n) 각각은 제2 래치부들(LT2_1 내지 LT2_n, n>1인 자연수)에 저장된 데이터 신호들의 전압 레벨을 변환하고, 전압 레벨이 변환된 레벨 쉬프트 데이터 신호들, 및 반전 레벨 쉬프트 데이터 신호들을 출력할 수 있다.
예컨대, 레벨 쉬프터부(LS_1)는 제2 래치부(LT2_1)에 저장된 데이터 신호들(D11 내지 D18)의 전압 레벨을 변환한 결과에 따른 레벨 쉬프트 데이터 신호들(DL11 내지 DL18) 및 반전 레벨 쉬프트 데이터 신호들(DL11_B 내지 DL18_B)을 출력할 수 있다.
레벨 쉬프터들(203-1 내지 203-Q) 각각은 데이터 신호(D11), 및 반전 데이터 신호(D11_B)의 레벨을 변환하고, 변환된 결과에 따른 레벨 쉬프트 데이터 신호(DL11 내지 DL18), 및 반전 레벨 쉬프트 데이터 신호(DL11_B 내지 DL18_B)를 출력할 수 있다.
도 2에서 레벨 쉬프터들(203-1 내지 203-Q)는 8비트의 레벨 쉬프트 데이터 신호(DL11 내지 DL18), 및 8비트의 반전 레벨 쉬프트 데이터 신호(DL11_B 내지 DL18_B)를 출력하지만, 이에 한정되는 것은 아니다.
예컨대, 레벨 쉬프터(203-1)는 제2 래치(202-1)에 저장된 데이터 신호(D11), 및 반전 데이터 신호(D11_B)의 레벨을 변환하고, 변환된 결과에 따른 레벨 쉬프트 데이터 신호(DL11), 및 반전 레벨 쉬프트 데이터 신호(DL11_B)를 출력할 수 있다.
여기서 반전 데이터 신호(D11_B)는 데이터 신호(D11)를 반전시킨 신호일 수 있으며, 레벨 쉬프터부(LS_1)는 데이터 신호(D11)를 반전시켜 반전 데이터 신호(D11_B)를 출력하는 인버터(미도시)를 포함할 수 있다.
디지털-아날로그 변환부(160)는 디지털 신호인 레벨 쉬프트 데이터 신호(DL11 내지 DL18) 및 반전 레벨 쉬프트 데이터 신호(DL11_B 내지 DL18_B)를 아날로그 신호(Va1 내지 Van, n>1인 자연수)로 변환한다.
출력부(170)는 디지털-아날로그 변환부(160)로부터 출력되는 아날로그 신호(Va1 내지 Van)를 수신하고, 수신된 아날로그 신호(Va1 내지 Van)를 증폭하거나 또는 버퍼링하고, 그 결과를 출력한다.
예컨대, 출력부(170)는 증폭기 또는 버퍼로 구현될 수 있으나, 이에 한정되는 것은 아니다.
디지털-아날로그 변환부(160)는 레벨 쉬프터부들(LS_1 내지 LS_n)에 대응하는 복수의 디지털-아날로그 변환기들(DAC_1 내지 DAC_n, n>1인 자연수)을 포함할 수 있다.
디지털-아날로그 변환기들(DAC_1 내지 DAC_n) 각각은 레벨 쉬프터부들(LS_1 내지 LS_n) 중 대응하는 어느 하나의 출력에 디지털-아날로그 변환할 수 있다.
도 3은 실시 예에 따른 디지털-아날로그 변환기(DAC-1)를 나타내고, 도 4는 도 3에 도시된 디지털-아날로그 변환기(DAC-1)의 일 예를 나타낸다.
도 2에 도시된 디지털-아날로그 변환기들(DAC-2 내지 DAC_n) 각각은 도 3에 도시된 실시 예(DAC_1)와 동일한 구조로 구현될 수 있다.
도 3 및 도 4를 참조하면, 디지털-아날로그 변환기(DAC_1)는 전압 발생부(510), 및 디코더(520)를 포함할 수 있다.
전압 발생부(510)는 복수의 전압 그룹들(G1 내지 Gi, i>1인 자연수)을 발생하고, 복수의 전압 그룹들(G1 내지 Gi, i>1인 자연수) 각각은 복수의 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba, a>b>1인 자연수)을 포함할 수 있다.
복수의 전압 그룹들(G1 내지 Gi) 각각은 제1 전원(301)의 전압(VSS)과 제2 전원(302)의 전압(VDD2) 사이의 전압 범위에 속하고, 서로 다른 전압 범위를 포함할 수 있다. 예컨대, 복수의 전압 그룹들은 제1 전원(301)의 전압(VSS)과 제2 전원(302)의 전압(VDD2) 사이 전압 범위 내에서 순차적이고, 연속적인 전압 범위를 갖도록 구분될 수 있다. 예컨대, 제1 전원(301)의 전압(VSS)은 제2 전원(302)의 전압(VDD2)보다 작다(VSS<VDD2).
예컨대, 제1 전원(301)의 전압(VSS)이 0[V]이고, 제2 전원(302)의 전압(VDD2)이 32[V]일 때, 전압 발생부(501)는 서로 다른 전압 범위를 갖는 8개의 전압 그룹들(G1 내지 Gi, i=8)을 발생할 수 있고, 전압 그룹들 각각은 복수의 기준 전압들을 포함할 수 있고, 기준 전압들은 기설정된 전압 차이(예컨대, 1[V])를 가질 수 있다.
전압 발생부(510)는 복수의 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba)을 출력하는 기준 전압 출력 노드들(P1 내지 Pm, m>a,b>1인 자연수)을 포함할 수 있다.
예컨대, 전압 발생부(510)는 제1 전원(301)과 제2 전원(302) 사이에 직렬 연결되는 저항들(예컨대, R1 내지 R31, 도 4 참조)을 포함하는 저항 스트링(R-string)으로 구현될 수 있다
저항 스트링에 포함되는 저항의 개수는 디지털-아날로그 변환을 위한 비트 수에 따라 결정될 수 있다. 예컨대, 저항 스트링(510)은 디지털-아날로그 변환을 위한 비트 수가 n일 때, 2n-1 개의 저항들 또는 2n 개의 저항들을 포함할 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 전압 발생부(510)는 직렬 연결된 저항 스트링에 의하여 제2 전원(301)의 전압(VDD2), 예컨대, 레벨 쉬프팅 블록(140)의 구동 전압(VDD2)을 분배할 수 있고, 분배된 결과에 따른 서로 다른 레벨을 갖는 복수의 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba)을 생성할 수 있고, 생성된 기준 전압들(예컨대, 계조 전압들(grayscale voltages))을 기준 전압 출력 노드들(P1 내지 Pm)을 통하여 출력할 수 있다.
예컨대, 기준 전압 출력 노드들(P1 내지 Pm)은 전압 발생부(510)의 R-스트링(string)의 접속 노드들일 수 있다.
R-스트링의 접속 노드들은 직렬 연결되는 저항들(R1 내지 R31) 중 인접하는 2개의 저항들 간의 제1 접속 노드들을 포함할 수 있다.
또한 예컨대, R-스트링(string)의 접속 노드들은 제1 전원(301)과 첫 번째 저항(R1) 간의 제2 접속 노드, 및 제2 전원(302)과 마지막 저항(R31) 간의 제3 접속 노드 중 적어도 하나를 더 포함할 수도 있다.
예컨대, 전압 발생부(510)의 출력 노드들(P1 내지 Pm)은 상술한 제1 접속 노드들, 제2 접속 노드, 및 제3 접속 노드를 포함할 수 있다.
예컨대, 도 3에 도시된 전압 발생부(510)는 디지털-아날로그 변환기들(DAC-1 내지 DAC-k)에 공용될 수 있다.
디코더(520)는 제어 신호를 디코딩하고, 디코딩 결과에 따라 전압 발생부(510)로부터 제공되는 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba) 중 어느 하나를 아날로그 신호(Va1)로 출력한다. 예컨대, 제어 신호는 레벨 쉬프터들(203-1 내지 203-Q)로부터 출력되는 레벨 쉬프트 데이터 신호, 및 반전 레벨 쉬프트 데이터 신호일 수 있다.
도 3을 참조하면, 디코더(520)는 제어 신호(DL11 ~ DL18, DL11_B ~ DL18_B)를 수신하고, 전압 발생부(510)로부터 제공되는 복수의 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba) 중 어느 하나를 출력 노드(N_out)를 통하여 출력할 수 있다.
예컨대, 도 4에 도시된 바와 같이, 디코더(520)는 제어 신호(DL11 ~ DL15 DL11_B ~ DL15_B)에 기초하여, R-스트링으로부터 제공되는 기준 전압들(VG1 ~ VG32) 중 어느 하나를 출력 노드(N_out)를 통하여 출력할 수 있다.
디코더(520)는 복수의 전압 그룹들(G1 내지 Gi)에 대응하는 스위치 블록들(10-1 내지 10_X, X>1인 자연수), 제1 연결 노드(N1) 내지 제m 연결 노드(Nm, m>1인 자연수), 및 제1 연결 트랜지스터들(C_1) 내지 제m-1 연결 트랜지스터들(CS_m-1)을 포함할 수 있다.
제m 연결 노드(Nm)는 디코더(520)의 출력 노드(Nout)일 수 있다.
스위치 블록들(10-1 내지 10_X) 각각에는 복수의 전압 그룹들(G1 내지 Gi) 중 대응하는 어느 하나의 전압 그룹의 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba)이 제공될 수 있다.
예컨대, 스위치 블록(10-1)에는 기준 전압들(VG_11 내지 VG1a)이 제공될 수 있다. 예컨대, 도 4에서는 스위치 블록(10-1)에는 기준 전압들(VG1 내지 VG4)이 제공될 수 있다.
스위치 블록들(10-1 내지 10_X, X>1인 자연수) 각각의 트랜지스터들(S1)은 대응하는 전압 그룹에 속하는 기준 전압 출력 노드들 사이에 접속된다.
예컨대, 트랜지스터들(S1)은 기준 전압 출력 노드들(P1 내지 Pm)과 제1 연결 노드(N1) 사이에 2진 트리 구조를 갖도록 서로 접속될 수 있다.
스위치 블록들(10-1 내지 10_X, X>1인 자연수) 각각은 대응하는 전압 그룹의 기준 전압들을 출력하는 기준 전압 출력 노드들과 제1 연결 노드(N1) 사이에 접속되는 트랜지스터들(S1)을 포함할 수 있다.
이웃하는 2개의 스위치 블록들(10-(x-1)과 10-x)은 제1 연결 노드(N1)에서 서로 접속될 수 있다.
예컨대, 제1 연결 노드(N1)는 스위치 블록들(10-1 내지 10_X) 중 이웃하는 2개(10-(x-1)과 10-x)가 서로 접속하는 노드일 수 있다.
예컨대, 제1 연결 노드(N1)는 서로 다른 2개의 스위치 블록들 중 어느 하나(10-(x-1))에 포함된 트랜지스터와 나머지 다른 어느 하나(10-x)에 포함된 트랜지스터가 접속되는 노드일 수 있다.
제m-1 연결 트랜지스터들(CS_m-1) 각각은 제m-1 연결 노드(Nm-1)와 제m 연결 노드(Nm) 사이에 접속될 수 있다.
예컨대, 제m-1 연결 트랜지스터들(CS_m-1)은 2개의 제m-1 연결 노드들(Nm-1)과 이에 대응하는 하나의 제m 연결 노드(Nm) 사이에 접속될 수 있다.
예컨대, m=2일 때, 제1 연결 트랜지스터(CS1)는 제1 연결 노드(N1)와 제2 연결 노드(N2) 사이에 접속될 수 있다.
제m-1 연결 노드(Nm-1)는 서로 이웃하는 2개의 제m-2 연결 트랜지스터들(CSm-2)이 직접 접속되는 노드일 수 있다.
제m 연결 노드(Nm)는 서로 이웃하는 2개의 제m-1 연결 트랜지스터들(CSm-1)이 직접 접속되는 노드일 수 있다. 예컨대, m=3일 때, 제3 연결 노드(N3)는 서로 이웃하는 2개의 제2 연결 트랜지스터들(CS2)이 직접 접속하는 노드일 수 있다.
예컨대, 제2 연결 노드(N2) 내지 제m-1 연결 노드(Nm-1) 각각은 복수 개일 수 있다. 제m 연결 노드(Nm)는 출력 노드(N-out)일 수 있고, 1개일 수 있으나, 이에 한정되는 것은 아니다.
스위치 블록들(10-1 내지 10-x) 각각의 트랜지스터들(S1), 및 제1 내지 제m-1 연결 트랜지스터들(CS1 내지 Csm-1)은 제어 신호들(DL11 ~ DL13, DL11_B ~ DL13_B)에 의하여 턴 온 또는 턴 오프될 수 있다.
트랜지스터(S1), 및 제1 내지 제m-1 연결 트랜지스터들(CS1 내지 CSm-1)은 NMOS 트랜지스터 또는 PMOS 트랜지스터 중 적어도 하나로 구현될 수 있다.
스위치 블록들(10-1 내지 10-x) 각각의 트랜지스터들(S1)은 서로 동일한 사이즈를 가질 수 있다.
예컨대, 스위치 블록들(10-1 내지 10-x) 각각의 트랜지스터들(S1)의 사이즈는 내압이 대응하는 스위치 블록에 포함되는 기준 전압들(VG_11 ~ VG_1a 내지 VG_b1 ~ VG_ba) 중 최고 기준 전압보다 크거나 동일하게 되도록 설계될 수 있다.
예컨대, 트랜지스터의 사이즈는 트랜지스터의 채널의 폭 또는 트랜지스터의 게이트의 폭일 수 있다.
도 5는 트랜지스터의 사이즈를 설명하기 위한 트랜지스터의 개념도이다.
도 5를 참조하면, 트랜지스터는 기판(미도시)의 활성 영역(Active area) 상에 배치되는 게이트(105), 및 게이트(105) 일 측의 활성 영역(Active area) 내에 형성되는 소스(102), 및 게이트(105) 타 측의 활성 영역(Active area) 내에 형성되는 드레인(103)을 포함할 수 있다.
활성 영역(Active area) 상에 위치하는 게이트(103)의 제1 방향으로의 길이가 트랜지스터의 채널의 길이(length)일 수 있다. 예컨대, 제1 방향은 소스가 형성되는 게이트의 일측에서 드레인이 형성되는 게이트의 타측으로 향하는 방향일 수 있다.
활성 영역(Active area) 상에 위치하는 게이트(103)의 제2 방향으로의 길이가 트랜지스터의 채널의 폭(Width) 또는 게이트(103)의 폭일 수 있다. 예컨대, 제2 방향은 제1 방향과 수직인 방향일 수 있다.
스위치 블록들(10-1 내지 10-x) 중 어느 하나에 포함되는 트랜지스터(S1)의 사이즈는 스위치 블록들(10-1 내지 10-x) 중 다른 어느 하나에 포함되는 트랜지스터(S1)의 사이즈와 다르다.
예컨대, 스위치 블록들(10-1 내지 10-x) 중 어느 하나(예컨대, 10-2)에 포함되는 트랜지스터(S1)의 사이즈는 스위치 블록들(10-1 내지 10-x) 중 다른 어느 하나(예컨대, 10-1)에 포함되는 트랜지스터(S1)의 사이즈보다 클 수 있다.
또한 예컨대, 스위치 블록들(10-1 내지 10-x) 중 어느 하나에 포함되는 트랜지스터(S1)의 내압은 스위치 블록들(10-1 내지 10-x) 중 다른 어느 하나에 포함되는 트랜지스터(S1)의 내압과 다르다.
예컨대, 스위치 블록들(10-1 내지 10-x) 중 어느 하나(예컨대, 10-2)에 포함되는 트랜지스터(S1)의 내압은 스위치 블록들(10-1 내지 10-x) 중 다른 어느 하나(예컨대, 10-1)에 포함되는 트랜지스터(S1)의 내압보다 클 수 있다.
이때, 스위치 블록들(10-1 내지 10-x) 중 어느 하나(예컨대, 10-2)에 제공되는 기준 전압들(예컨대, VG_11 내지 VG_1a)은 스위치 블록들(10-1 내지 10-x) 중 다른 어느 하나(예컨대, 10-2)에 제공되는 기준 전압들보다 크다.
제m-1 연결 트랜지스터들(CSm-1) 각각의 사이즈, 예컨대, 채널의 폭은 서로 다를 수 있다.
예컨대, 제m-1 연결 트랜지스터들(CSm-1) 중 어느 하나의 사이즈는 제m-1 연결 트랜지스터들(CSm-1) 중 다른 어느 하나의 사이즈보다 클 수 있다.
또한 예컨대, 제m-1 연결 트랜지스터들(CSm-1) 중 어느 하나의 내압은 제m-1 연결 트랜지스터들(CSm-1) 중 다른 어느 하나의 내압과 다르다.
예컨대, 제m-1 연결 트랜지스터들(CSm-1) 중 어느 하나의 내압은 제m-1 연결 트랜지스터들(CSm-1) 중 다른 어느 하나의 내압보다 클 수 있다.
이때 제m-1 연결 트랜지스터들(CSm-1) 중 어느 하나의 일단이 접속되는 제m-1 연결 노드(Nm-1)에 제공되는 전압은 제m-1 연결 트랜지스터들(CSm-1) 중 다른 어느 하나의 일단이 접속되는 제m-1 연결 노드(Nm-1)에 제공되는 전압보다 크다.
제m-1 연결 트랜지스터들(CSm-1) 중 어느 하나의 사이즈는 스위치 블록들(10-1 내지 10-x) 중 제1 스위치 블록의 트랜지스터의 사이즈와 동일할 수 있다.
이때, 상기 제1 스위치 블록은 상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드의 전압보다 크거나 동일한 기준 전압들을 포함하는 스위치 블록일 수 있다.
도 4에 도시된 상측에 위치하는 제2 연결 트랜지스터(CS2)의 사이즈는 상측에 위치하는 제2 노드(N2)의 전압보다 크거나 동일한 기준 전압을 갖는 스위치 블록(예컨대, 10-8)의 트랜지스터(S1)의 사이즈와 동일할 수 있다.
또한 제m-1 연결 트랜지스터들(CSm-1) 각각의 채널의 폭은 제m-2 연결 트랜지스터들(CSm-2) 각각의 채널의 폭과 서로 다를 수 있다.
예컨대, 제1 연결 트랜지스터(CS1)의 채널의 폭은 제2 연결 트랜지스터(CS2)의 채널의 폭과 다를 수 있다.
또한 제m-1 연결 트랜지스터들(CSm-1) 중 어느 하나의 채널의 폭은 어느 하나의 제m-1 연결 트랜지스터(CSm-1)가 접속되는 어느 하나의 제m-1 연결 노드(Nm-1)에 직접 접속되는 2개의 제m-2 연결 트랜지스터들(CSm-2) 중 어느 하나의 채널의 폭과 나머지 다른 하나의 채널의 폭 사이의 값을 가질 수 있다.
예컨대, 도 4를 참조하면, 상측에 위치하는 제2 연결 트랜지스터(CS2)의 채널의 폭은 상측에 위치하는 제2 연결 노드(N2)에 접속되는 2개의 제1 연결 트랜지스터들 중 어느 하나의 채널의 폭과 나머지 다른 하나의 채널 폭 사이의 값을 가질 수 있다.
일반적으로 디코더에 포함된 스위치 블록을 구성하는 트랜지스터들은 서로 동일한 사이즈를 갖도록 구현된다. 즉 디코더에 포함된 스위치 블록을 구성하는 트랜지스터들 각각은 R-스트링으로부터 제공되는 기준 전압들 중 최고 기준 전압을 견디도록 설계될 수 있다. 이 경우에는 최고 기준 전압을 견디도록 디코더의 트랜지스터들이 최대 사이즈로 설계되기 때문에, 디코더의 사이즈가 증가하고, 이로 인한 전력 소모가 증가할 수 있다.
특히 OLED TV에 사용되는 데이터 드라이버의 디지털-아날로그 변환기의 스위치들은 고전압(High Voltage) 트랜지스터가 사용되는데, 상술한 바와 같이 디지털-아날로그 변환기를 동일 사이즈의 고전압 트랜지스터들로 구현할 경우, 예컨대, 데이터 드라이버의 칩(chip) 사이즈, 및 이를 포함하는 디스플레이 장치, 예컨대, OLED TV의 사이즈가 증가되고, 전력 소모가 증가할 수 있다.
그러나 실시 예에서는 R-스트링에서 제공되는 기준 전압들을 복수의 전압 그룹들로 구분하고, 구분된 전압 그룹들에 대응하는 스위치 블록들에 포함된 트랜지스터의 사이즈, 및 전압 크기 별로 연결 트랜지스터의 사이즈를 달리함으로써, 디지털-아날로그 변환기(DAC_1 내지 DAC_n)의 사이즈를 줄일 수 있고, 이를 포함하는 데이터 드라이버 및 이를 포함하는 디스플레이 장치의 사이즈를 줄일 수 있다.
또한 디지털-아날로그 변환기(DAC_1 내지 DAC_n)의 사이즈가 감소됨에 따라 실시 예는 전력 소모를 줄일 수도 있다.
도 6은 실시 예에 따른 데이터 드라이버(100)를 포함하는 디스플레이 장치(200)를 나타낸다.
도 6을 참조하면, 디스플레이 장치(200)는 디스 플레이 패널(201), 타이밍 컨트롤러(205), 데이터 드라이버부(210), 및 게이트 드라이버부(220)를 포함한다.
디스 플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221)과, 열(cloumn)을 이루는 데이터 라인들(231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소(pixels, 예컨대, P1)을 포함할 수 있다. 화소(P1)는 복수 개일 수 있으며, 각 화소(P1)는 트랜지스터(Ta), 및 커패시터(Ca)를 포함할 수 있다.
타이밍 컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 데이터 드라이버(210)를 제어하기 위한 데이터 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 게이트 제어 신호(G_CONT)를 출력한다.
예컨대, 데이터 제어 신호(CONT)는 데이터 드라이버의 쉬프트 레지스터(110, 도 1 참조)에 입력되는 수평 시작 신호, 제1 제어 신호(LD), 인에이블 신호(En), 및 클럭 신호(CLK)를 포함할 수 있다.
게이트 드라이버부(220)는 게이트 라인들을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 제어 신호를 게이트 라인들로 출력할 수 있다.
데이터 드라이버부(210)는 데이터 라인들을 구동하며, 복수의 데이터 드라이버들(210-1 내지 210-P, P>1인 자연수)을 포함할 수 있다.
데이터 드라이버들(210-1 내지 210-P, P>1인 자연수) 각각은 도 1에 도시된 실시 예(100)일 수 있다.
실시 예에 따른 디스플레이 장치(200)는 데이터 드라이버의 디지털-아날로그 변환기의 디지털-아날로그 변환 속도를 향상시킬 수 있기 때문에, 고해상도의 화질을 구현할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 데이터 드라이버 110: 쉬프트 레지스터
120: 제1 데이터 저장부 130: 제2 데이터 저장부
140: 레벨 쉬프팅 블록 160: 디지털-아날로그 변환부
170: 출력부.

Claims (20)

  1. 복수의 전압 그룹들을 발생하고, 상기 복수의 전압 그룹들 각각은 복수의 기준 전압들을 포함하는 전압 발생부; 및
    상기 복수의 기준 전압들 중 어느 하나를 출력하는 출력 노드를 포함하는 디코더를 포함하고,
    상기 디코더는,
    상기 복수의 전압 그룹들 각각에 대응하는 스위치 블록들; 및
    제1 연결 노드 내지 제m(m>1인 자연수) 연결 노드 사이에 접속되는 제1 연결 트랜지스터들 내지 제m-1 연결 트랜지스터들을 포함하고,
    상기 스위치 블록들 각각은 제어 신호에 기초하여 턴 온 또는 턴 오프되는 트랜지스터들을 포함하고,
    상기 제1 연결 노드는 상기 스위치 블록들 중 서로 다른 2개의 스위치 블록들 중 어느 하나에 포함된 제1 트랜지스터와 나머지 다른 어느 하나에 포함된 제2 트랜지스터가 직접 접속하는 노드이고, 상기 제m 연결 노드는 서로 이웃하는 2개의 제m-1 연결 트랜지스터들이 직접 접속되는 노드이고,
    상기 제m-1 연결 트랜지스터들 각각은 상기 제m-1 연결 노드와 상기 제m 연결 노드 사이에 접속되고,
    상기 복수의 전압 그룹들 중 상기 제1 트랜지스터에 대응되는 제1 전압 그룹은 상기 제2 트랜지스터에 대응되는 제2 전압 그룹보다 높은 전압이고,
    상기 제m-1 연결 트랜지스터들 중 어느 하나의 사이즈는 상기 스위치 블록들 중 제1 스위치 블록의 트랜지스터의 사이즈와 동일하고, 상기 제1 스위치 블록은 상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드의 전압보다 크거나 동일한 기준 전압들을 수신하는 디지털-아날로그 변환기.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 스위치 블록들 중 어느 하나에 포함되는 상기 제1 트랜지스터의 내압은 상기 스위치 블록들 중 상기 다른 어느 하나에 포함되는 상기 제2 트랜지스터의 내압보다 큰 디지털-아날로그 변환기.
  7. 삭제
  8. 제1항에 있어서,
    상기 m-1 연결 트랜지스터들 중 상기 어느 하나의 사이즈는 상기 복수 개의 m-1 연결 트랜지스터들 중 다른 어느 하나의 사이즈보다 크고,
    상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드(Nm-1)에 제공되는 전압은 상기 다른 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드에 제공되는 전압보다 큰 디지털-아날로그 변환기.
  9. 삭제
  10. 제8항에 있어서,
    상기 어느 하나의 제m-1 연결 트랜지스터의 내압은 상기 다른 어느 하나의 제m-1 연결 트랜지스터의 내압보다 크고,
    상기 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드(Nm-1)에 제공되는 전압은 상기 다른 어느 하나의 제m-1 연결 트랜지스터의 일단이 접속되는 제m-1 연결 노드에 제공되는 전압보다 큰 디지털-아날로그 변환기.
  11. 삭제
  12. 제1항에 있어서,
    상기 스위치 블록들 각각의 트랜지스터들의 내압은 상기 스위치 블록 각각에 포함되는 기준 전압들 중 최고 기준 전압보다 크거나 동일한 디지털-아날로그 변환기.
  13. 제1항에 있어서,
    상기 전압 발생부는 상기 복수의 기준 전압들을 출력하는 기준 전압 출력 노드들을 포함하고,
    상기 스위치 블록들 각각의 트랜지스터들은 상기 기준 전압 출력 노드들과 상기 제1 연결 노드 사이에 2진 트리 구조를 갖도록 서로 접속되는 디지털-아날로그 변환기.
  14. 제13항에 있어서,
    상기 제1 연결 트랜지스터들 내지 상기 제m-1 연결 트랜지스터들은 상기 제1 내지 제m 연결 노드들 사이에 2진 트리 구조를 갖도록 서로 접속되는 디지털-아날로그 변환기.
  15. 제14항에 있어서,
    상기 제m 연결 노드는 상기 디코더의 상기 출력 노드인 디지털-아날로그 변환기.
  16. 제13항에 있어서,
    상기 전압 발생부는 직렬 연결되는 저항들을 포함하는 저항 스트링을 포함하고,
    상기 기준 전압 출력 노드들은 직렬 연결되는 저항들 중 인접하는 2개의 저항들의 접속 노드를 포함하는 디지털-아날로그 변환기.
  17. 제1항에 있어서,
    상기 제m-1 연결 트랜지스터들 각각의 채널의 폭은 상기 제m-2 연결 트랜지스터들 각각의 채널의 폭과 서로 다른 디지털-아날로그 변환기.
  18. 제17항에 있어서,
    상기 제m-1 연결 트랜지스터들 중 어느 하나의 채널의 폭은 상기 어느 하나의 제m-1 연결 트랜지스터가 접속되는 제m-1 연결 노드에 직접 접속되는 2개의 제m-2 연결 트랜지스터들 중 어느 하나의 채널의 폭과 나머지 다른 하나의 채널의 폭 사이의 값을 갖는 디지털-아날로그 변환기.
  19. 데이터 신호를 저장하는 데이터 저장부;
    상기 데이터 신호의 레벨을 변환하고, 레벨 변환된 결과에 따른 레벨 쉬프트 데이터 신호를 출력하는 레벨 쉬프팅 블록; 및
    상기 레벨 쉬프트 데이터 신호에 기초하여 상기 복수의 기준 전압들 중 어느 하나를 출력하는 청구항 제1항, 제6항, 제8항, 제10항, 및 제12항 내지 제18항 중 어느 한 항에 기재된 아날로그-디지털 변환기를 포함하는 데이터 드라이버.
  20. 행을 이루는 게이트 라인들과, 열을 이루는 데이터 라인들이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소를 포함하는 디스 플레이 패널;
    상기 게이트 라인들을 구동하는 게이트 드라이버; 및
    상기 데이터 라인들을 구동하는 청구항 제19항에 기재된 데이터 드라이버를 포함하는 디스플레이 장치.
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