CN109075790B - 输入电路 - Google Patents

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Abstract

为抑制输入信号下降时的信号传送延迟，NMOS晶体管(M1)连接在接收振幅为3.3V的信号的输入端子(1)和反相器(INV1)的输入之间，驱动能力较低的第一PMOS晶体管(M2)和驱动能力较高的第二PMOS晶体管(M4)并联连接在供给1.8V的电源端子(VDD18)和NMOS晶体管(M1)的栅极之间，第一PMOS晶体管(M2)的栅极与反相器(INV1)的输入相连，第二PMOS晶体管(M4)的栅极与反相器(INV1)的输出相连。

Description

输入电路
技术领域
本公开涉及一种非常适合用在半导体集成电路中的输入电路。
背景技术
到目前为止，已知在由MOS(metal-oxide-semiconductor)晶体管构成的半导体集成电路中有能够输入具有比电源电压的振幅大的振幅的信号的输入电路。例如，为做到既能够应对电源电压下降的趋势又能够抑制输入信号的传送延迟，在输入电路中，将保持钳位电路连接在电源端子和信号传输晶体管的栅极之间，其中，该保持钳位电路是通过将二极管连接的NMOS晶体管、高电阻元件、二极管连接的PMOS晶体管并联连接而构成的，该输入电路包括：接收输入信号的输入端子、用于供给电源电压的电源端子、反相器、一端与输入端子相连且另一端与反相器的输入相连的作为信号传输晶体管的NMOS(N沟道MOS)晶体管、一端与电源端子相连并另一端与反相器的输入相连且栅极与反相器的输出相连的作为反馈晶体管的PMOS(P沟道MOS)晶体管(参照专利文献1)。
专利文献1：日本公开专利公报特开平11-243330号公报
发明内容
-发明所要解决的技术问题-
在上述现有技术中，信号传输晶体管的栅极电压总是由高电阻元件较弱地保持在电源电压上。而且，输入信号上升时，利用二极管连接的NMOS晶体管的电压钳位动作在某一时刻让信号传输晶体管的栅极电压停止上升。在输入信号下降时，利用二极管连接的PMOS晶体管的电压钳位动作在某一时刻让信号传输晶体管的栅极电压停止下降。但是，因为在输入信号下降时，信号传输晶体管的栅极电压不可避免地会下降，所以输入信号的传送延迟是不可避免的。
-用以解决技术问题的技术方案-
本公开抑制输入信号下降时的信号传送延迟。
本公开的输入电路的特征在于，包括：电源端子，其用于供给电源电压；输入端子，具有比电源电压的振幅大的振幅的信号输入至该输入端子；具有输入和输出的第一反相器；第一NMOS晶体管，其具有栅极，且该第一NMOS晶体管的一端与输入端子相连，该第一NMOS晶体管的另一端与第一反相器的输入相连；第一PMOS晶体管，其具有与电源端子相连的源极、与第一NMOS晶体管的栅极相连的漏极以及与第一反相器的输入相连的栅极；以及第二PMOS晶体管，其具有与电源端子相连的源极、与第一NMOS晶体管的栅极相连的漏极以及与第一反相器的输出相连的栅极，第二PMOS晶体管的驱动能力比第一PMOS晶体管的驱动能力高。
-发明的效果-
根据本公开，在输入信号上升时，因为第一反相器的输入为L电平，所以驱动能力较弱的第一PMOS晶体管变成导通状态。其结果是，第一NMOS晶体管的栅极的电压被较弱地保持在与电源电压实质相等的电压上。因此，输入信号IN上升时，第一PMOS晶体管的栅极电压能够暂时变高，从而能够实现输入电路的高速工作。另一方面，在输入信号下降时，因为第一反相器的输出为L电平，所以驱动能力较高的第二PMOS晶体管变成导通状态。其结果是，第一NMOS晶体管的栅极的电压被较强地保持在与电源电压实质相等的电压上。由此，在输入信号下降时第一NMOS晶体管的栅极电压不变的结果是，信号传送延迟得到抑制。
附图说明
图1是示出第一实施方式所涉及的输入电路的电路图。
图2是示出图1中的输入电路的工作情况的时序图。
图3是示出图1的变形例的电路图。
图4是示出第二实施方式所涉及的输入电路的电路图。
图5是示出图4的第1变形例的电路图。
图6是示出图4的第2变形例的电路图。
具体实施方式
下面，参照附图说明本公开的两个实施方式。
<第一实施方式>
图1是示出第一实施方式所涉及的输入电路的电路图。图1中的输入电路包括：接收振幅为3.3V的输入信号IN的输入端子1、输出振幅为0.9V的输出信号OUT的输出端子2、供给1.8V的电源电压的电源端子VDD18、第一NMOS晶体管M1、第一PMOS晶体管M2、第二PMOS晶体管M4、第三PMOS晶体管M5、第一反相器INV1以及第二反相器INV2。就第一NMOS晶体管M1而言，源极与输入端子1相连，漏极与第一PMOS晶体管M2的栅极、第三PMOS晶体管M5的漏极以及第一反相器INV1的输入相连，栅极与第一PMOS晶体管M2、第二PMOS晶体管M4各自的漏极相连，背栅极与接地电位VSS相连。第一PMOS晶体管M2的源极和背栅极与电源端子VDD18相连。就第二PMOS晶体管M4而言，源极和背栅极与电源端子VDD18相连，栅极与第三PMOS晶体管M5的栅极、第一反相器INV1的输出以及第二反相器INV2的输入相连。第三PMOS晶体管M5的源极和背栅极与电源端子VDD18相连。第二反相器INV2的输出与输出端子2相连。第一反相器INV1由从电源端子VDD18供来的1.8V的电压驱动，第二反相器INV2由0.9V的内部电源电压VDD驱动。这里，第一NMOS晶体管M1、第一PMOS晶体管M2、第二PMOS晶体管M4、第三PMOS晶体管M5以及第一反相器INV1、第二反相器INV2都是1.8V耐压MOS晶体管，也就是说，都是由它们的栅极氧化膜的耐压值约为1.8V的MOS晶体管构成。而且，为保证第二PMOS晶体管M4的驱动能力比第一PMOS晶体管M2的驱动能力高，将第二PMOS晶体管M4的栅极宽度设定得比第一PMOS晶体管M2的栅极宽度宽。
在以下说明中，将第一NMOS晶体管M1的栅极与第一PMOS晶体管M2的漏极的连接节点、以及第一NMOS晶体管M1的栅极与第二PMOS晶体管M4的漏极的连接节点称为节点A。将第一NMOS晶体管M1的漏极、第一PMOS晶体管M2的栅极、第三PMOS晶体管M5的漏极以及第一反相器INV1的输入的连接节点称为节点B。将第二PMOS晶体管M4、第三PMOS晶体管M5各自的栅极、第一反相器INV1的输出以及第二反相器INV2的输入的连接节点称为节点C。
图2是示出图1中的输入电路的工作情况的时序图。在时刻t1以前的初始状态下，输入信号IN的电压为0V，节点A的电压为1.8V，节点B的电压为0V，节点C的电压为1.8V，输出信号OUT的电压为0V。此时，第一PMOS晶体管M2处于导通状态，第二PMOS晶体管M4、第三PMOS晶体管M5都处于截止状态。
首先，说明输入信号IN上升时的工作情况。在时刻t1，输入信号IN开始上升。于是，在处于导通状态的第一NMOS晶体管M1的栅极氧化膜的电容与该第一NMOS晶体管M1的源栅极间的耦合电容的作用下，节点A的电压上升。这里，如果设MOS晶体管的阈值为Vt，那么，利用存在于第一、第二PMOS晶体管M2、M4各自的漏极衬底间的寄生二极管的电压钳位动作，节点A的电压会在1.8V+Vt停止上升。而且，通过这样让节点A的电压即第一NMOS晶体管M1的栅极的电压上升到1.8V+Vt，节点B的电压就会迅速地上升到1.8V+Vt-Vt＝1.8V。由于节点B的电压上升和第一反相器INV1的作用，节点C的电压在时刻t2开始下降，马上达到0V。而且，第一PMOS晶体管M2从导通状态朝着截止状态迁移。另一方面，由于节点C的电压下降和第二反相器INV2的作用，输出信号OUT的电压在时刻t3开始上升，马上达到0.9V。另一方面，第二PMOS晶体管M4、第三PMOS晶体管M5都从截止状态朝着导通状态迁移。其结果是，第二PMOS晶体管M4将节点A的电压下拉到1.8V，并且第三PMOS晶体管M5将节点B的电压保持在1.8V上。
在输出信号OUT上升后的稳态状态下，输入信号IN的电压为3.3V，节点A的电压为1.8V，节点B的电压为1.8V，节点C的电压为0V，输出信号OUT的电压为0.9V。此时，第一PMOS晶体管M2处于截止状态，第二PMOS晶体管M4、第三PMOS晶体管M5处于导通状态。
接下来，说明输入信号IN下降时的工作情况。在时刻t4，输入信号IN开始下降。于是，由于处于截止状态的第一NMOS晶体管M1的源栅极间的耦合电容的作用，节点A的电压要下降，但是因为第二PMOS晶体管M4的驱动能力大，所以节点A的电压基本保持着1.8V不变。另一方面，因为在第一NMOS晶体管M1形成有导电沟道，所以节点B的电压以反映入信号IN的下降的方式开始下降，达到0V。由于节点B的电压下降和第一反相器INV1的作用，节点C的电压开始上升，马上达到1.8V。因为第一PMOS晶体管M2从截止状态朝着导通状态迁移，所以第一PMOS晶体管M2以使节点A的电压保持在1.8V上的方式起到作用。另一方面，由于节点C的电压上升和第二反相器INV2的作用，输出信号OUT的电压在时刻t5开始下降，马上达到0V。另一方面，第二PMOS晶体管M4、第三PMOS晶体管M5都从导通状态朝着截止状态迁移。即使第二PMOS晶体管M4朝着截止状态迁移，节点A的电压也会因为已经由第一PMOS晶体管M2保持在1.8V上而不变。
如上所述，在时刻t3以前的期间内和时刻t5以后的期间内，节点C的电压为H电平(＝1.8V)，驱动能力较高的第二PMOS晶体管M4变成截止状态，另一方面，节点B的电压为L电平(＝0V)，驱动能力较低的第一PMOS晶体管M2变成导通状态，因此，节点A的电压较弱地保持在1.8V。因此，输入信号IN上升时，节点A的电压暂时高于1.8V，从而能够实现输入电路的高速工作。
另一方面，在从时刻t3到时刻t5的期间内，节点C的电压为L电平(＝0V)，驱动能力较高的第二PMOS晶体管M4变成导通状态，节点A的电压由此而被较强地保持在1.8V上。因此，输入信号IN下降时节点A的电压保持着1.8V不变的结果是，信号传送延迟得到抑制。
需要说明的是，如上所述，除了靠栅极宽度之差能够实现第一PMOS晶体管M2和第二PMOS晶体管M4的驱动能力之差以外，还可以将第一PMOS晶体管M2置换为多个PMOS晶体管的串联连接来降低第一PMOS晶体管M2的驱动能力。
图3是示出图1的变形例的电路图。在图3中，将图1中的第一PMOS晶体管M2置换为多个PMOS晶体管M2a、M2b、M2c的串联连接。这些多个PMOS晶体管M2a、M2b、M2c分别具有实质上与第二PMOS晶体管M4的栅极宽度相等的栅极宽度，且各自的栅极共同连接在节点B上。这些PMOS晶体管M2a、M2b、M2c也是1.8V耐压MOS晶体管。
<第二实施方式>
图4是示出第二实施方式所涉及的输入电路的电路图。图4的结构是在图1中的结构的基础上增加了二极管连接的第四PMOS晶体管M3而得到的。就第四PMOS晶体管M3而言，源极与节点A相连，漏极、栅极以及背栅极与电源端子VDD18相连。该第四PMOS晶体管M3也是1.8V耐压MOS晶体管。
根据第二实施方式，由二极管连接的第四PMOS晶体管M3进行在输入信号IN上升时将节点A的电压上升抑制到1.8V+Vt的电压钳位动作。与第一实施方式相比，通过增加作为钳位专用元件的第四PMOS晶体管M3，设计自由度就提高。
图5是示出图4的第1变形例的电路图。在图5中，将图4中的第一PMOS晶体管M2置换为多个PMOS晶体管M2a、M2b、M2c的串联连接。这些多个PMOS晶体管M2a、M2b、M2c分别具有实质上与第二PMOS晶体管M4的栅极宽度相等的栅极宽度，且各自的栅极共同连接在节点B上。这些PMOS晶体管M2a、M2b、M2c也是1.8V耐压MOS晶体管。
除了能够由二极管连接的PMOS晶体管实现电压钳位动作以外，还能够由二极管连接的NMOS晶体管实现电压钳位动作。
图6是示出图4的第2变形例的电路图。在图6中，将图4中的二极管连接的第四PMOS晶体管M3置换为二极管连接的第二NMOS晶体管M3a。就第二NMOS晶体管M3a而言，漏极和栅极与节点A相连，源极与电源端子VDD18相连，背栅极与接地电位相连。该第二NMOS晶体管M3a也是1.8V耐压MOS晶体管。
需要说明的是，能够将图6中的第一PMOS晶体管M2置换为多个PMOS晶体管的串联连接。
-产业实用性-
综上所述，本公开所涉及的输入电路具有能够抑制输入信号下降时的信号传送延迟的效果，作为非常适合用在半导体集成电路中的输入电路等很有用。
-符号说明-
1 输入端子
2 输出端子
A、B、C 节点
IN 输入信号(振幅为3.3V)
INV1 第一反相器
INV2 第二反相器
M1 第一NMOS晶体管
M2 第一PMOS晶体管
M2a、M2b、M2c 第一PMOS晶体管
M3 第四PMOS晶体管
M3a 第二NMOS晶体管
M4 第二PMOS晶体管
M5 第三PMOS晶体管
OUT 输出信号(振幅为0.9V)
VDD 0.9V内部电源电压
VDD18 1.8V电源电压(电源端子)
VSS 接地电位(0V)。

Claims (7)

1.一种输入电路，其特征在于：包括：
电源端子，其用于供给电源电压；
输入端子，信号输入至该输入端子；
具有输入和输出的第一反相器；
第一NMOS晶体管，其具有栅极，且该第一NMOS晶体管的源极与所述输入端子相连，该第一NMOS晶体管的漏极与所述第一反相器的输入相连；
第一PMOS晶体管，其具有与所述电源端子相连的源极、与所述第一NMOS晶体管的栅极相连的漏极以及与所述第一反相器的输入相连的栅极；以及
第二PMOS晶体管，其具有与所述电源端子相连的源极、与所述第一NMOS晶体管的栅极相连的漏极以及与所述第一反相器的输出相连的栅极，
所述第二PMOS晶体管的驱动能力比所述第一PMOS晶体管的驱动能力高。
2.根据权利要求1所述的输入电路，其特征在于：
该输入电路还包括第三PMOS晶体管，该第三PMOS晶体管具有与所述电源端子相连的源极、与所述第一反相器的输入相连的漏极以及与所述第一反相器的输出相连的栅极。
3.根据权利要求1所述的输入电路，其特征在于：
所述第二PMOS晶体管的栅极宽度比所述第一PMOS晶体管的栅极宽度宽。
4.根据权利要求1所述的输入电路，其特征在于：
所述第一PMOS晶体管由多个PMOS晶体管串联连接而成，多个所述PMOS晶体管中的各个所述PMOS晶体管具有实质上与所述第二PMOS晶体管的栅极宽度相等的栅极宽度，且各个所述PMOS晶体管的栅极与所述第一反相器的输入相连。
5.根据权利要求1所述的输入电路，其特征在于：
该输入电路还包括第二反相器，该第二反相器具有与所述第一反相器的输出相连的输入，且该第二反相器由比供向所述第一反相器的所述电源电压低的内部电源电压驱动。
6.根据权利要求1所述的输入电路，其特征在于：
该输入电路还包括第四PMOS晶体管，该第四PMOS晶体管具有源极、漏极和栅极，所述源极与所述第一NMOS晶体管的栅极相连，所述漏极和所述栅极都与所述电源端子相连。
7.根据权利要求1所述的输入电路，其特征在于：
该输入电路还包括第二NMOS晶体管，该第二NMOS晶体管具有源极、漏极和栅极，所述源极与所述电源端子相连，所述漏极和所述栅极都与所述第一NMOS晶体管的栅极相连。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102398445B1 (ko) * 2017-05-26 2022-05-16 주식회사 디비하이텍 데이터 드라이버 및 이를 포함하는 디스플레이 장치
US20190326900A1 (en) * 2018-04-24 2019-10-24 Infineon Technologies Ag Driver circuit for a device circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225820B1 (en) * 1998-08-26 2001-05-01 Hyundai Micro Electronics Co., Ltd. Semiconductor device having improved input buffer circuit
JP2001251176A (ja) * 2000-03-07 2001-09-14 Matsushita Electric Ind Co Ltd レベルシフト回路
CN101305517A (zh) * 2004-11-08 2008-11-12 兹莫斯技术有限公司 高速和低功率sram宏架构和方法
CN101795132A (zh) * 2010-04-02 2010-08-04 日银Imp微电子有限公司 一种集成电路的i/o口的电位上拉电路和下拉电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646809A (en) * 1995-08-28 1997-07-08 Hewlett-Packard Company High voltage tolerant CMOS input/output pad circuits
US5894230A (en) * 1997-02-20 1999-04-13 International Business Machines Corporation Modified keeper half-latch receiver circuit
JPH11243330A (ja) 1998-02-25 1999-09-07 Matsushita Electric Ind Co Ltd 入力回路
KR100608362B1 (ko) * 2004-04-22 2006-08-08 주식회사 하이닉스반도체 펄스 발생기
JP4810338B2 (ja) * 2006-07-12 2011-11-09 株式会社東芝 レベル変換バススイッチ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225820B1 (en) * 1998-08-26 2001-05-01 Hyundai Micro Electronics Co., Ltd. Semiconductor device having improved input buffer circuit
JP2001251176A (ja) * 2000-03-07 2001-09-14 Matsushita Electric Ind Co Ltd レベルシフト回路
CN101305517A (zh) * 2004-11-08 2008-11-12 兹莫斯技术有限公司 高速和低功率sram宏架构和方法
CN101795132A (zh) * 2010-04-02 2010-08-04 日银Imp微电子有限公司 一种集成电路的i/o口的电位上拉电路和下拉电路

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