CN104348474B - 电平转换器 - Google Patents

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Abstract

本发明涉及电平转换器。一种电平转换器，其包括高击穿电压第一和第二PMOS晶体管；高击穿电压第一和第二抑制NMOS晶体管，该高击穿电压第一和第二抑制NMOS晶体管具有分别被供应有第一和第二控制信号的栅极；低击穿电压第一和第二NMOS晶体管，该低击穿电压第一和第二NMOS晶体管具有分别被供应有第三和第四控制信号的栅极；以及时序控制单元，该时序控制单元生成与输入信号的反转信号相对应的第一控制信号和与第一控制信号不同的第三控制信号，并且生成与输入信号的非反转信号相对应的第二控制信号和与第二控制信号不同的第四控制信号。

Description

电平转换器
技术领域
本发明涉及一种电平转换器并且，例如，涉及一种适合于高速操作的电平转换器。
背景技术
在功率消耗的减少之后半导体器件的内部电压变得更低。因此，在半导体器件的内部电压和外部电压之间的电压差增加。即使当在输入电压和输出电压之间的电压差大时在没有退化可靠性的情况下用作半导体器件的内部和外部之间的接口的电平转换器被要求实现高速操作。
作为现有技术，在“Wen-Tai Wang et al.,"Level Shifters for High-speed 1-V to 3.3-V Interfaces in a 0.13-um Cu-Interconnection/Low-k CMOS Technology",IEEE,2001,pp307-310”中公开了能够实现高速操作的电平转换器。
发明内容
本发明人已经发现下述问题。在通过Wen-Tai Wang等人公开的电平转换器中，存在超过被施加到在电平转换器中使用的低击穿电压MOS晶体管的耐受电压的电压的可能性。这引起低击穿电压MOS晶体管的故障和退化，这退化电平转换器的可靠性。从说明书和附图的描述中要解决的问题和本发明的新颖特征将会变得显而易见。
根据一个实施例，电平转换器包括，高击穿电压第一和第二PMOS晶体管；高击穿电压第一和第二抑制NMOS晶体管，该高击穿电压第一和第二抑制NMOS晶体管具有分别被供应有第一和第二控制信号的栅极；低击穿电压第一和第二NMOS晶体管，该低击穿电压第一和第二NMOS晶体管具有分别被供应有第三和第四控制信号的栅极；以及时序控制单元，该时序控制单元生成与输入信号的反转信号相对应的第一控制信号和与第一控制信号不同的第三控制信号，并且生成与输入信号的非反转信号相对应的第二控制信号和与第二控制信号不同的第四控制信号。
根据上述实施例，能够提供能够在没有退化可靠性的情况下实现高速操作的电平转换器。
附图说明
结合附图，从特定实施例的下面的描述中，以上和其它的方面、优点以及特征将会变得更加显而易见，其中
图1是示出根据第一实施例的电平转换器的配置示例的图。
图2是示出根据第一实施例的电平转换器的操作的时序图。
图3是示出根据第一实施例的电平转换器的第一具体配置示例的图。
图4是示出在图3中示出的电平转换器的第一修改示例的图。
图5是示出在图3中示出的电平转换器的第二修改示例的图。
图6是示出根据第一实施例的电平转换器的第二具体配置示例的图。
图7是示出在图6中示出的电平转换器的第一修改示例的图。
图8是示出根据第二实施例的电平转换器的配置示例的图。
图9是示出根据第二实施例的电平转换器的第一具体配置示例的图。
图10是示出根据第二实施例的电平转换器的第二具体配置示例的图。
图11是示出根据现有技术的电平转换器的配置的图。
图12是示出根据现有技术的电平转换器的操作的时序图。
具体实施方式
<发明人的研究>
在描述根据本实施例的电平转换器之前，将会描述通过本发明人对现有技术进行的研究。
图11是示出根据在“Wen-Tai Wang et al.,"Level Shifters for High-speed1-V to 3.3-V Interfaces in a 0.13-um Cu-Interconnection/Low-k CMOSTechnology",IEEE,2001,pp307-310”中公开的现有技术的电平转换器的配置的图。在图11中示出的电平转换器包括高击穿电压PMOS晶体管P1和P2、高击穿电压抑制NMOS晶体管NA1和NA2、以及低击穿电压NMOS晶体管N1和N2。
注意高击穿电压MOS晶体管是在源极、漏极以及栅极当中的两个端子之间的电压达到高压电源电压VDDQ之前没有失败的MOS晶体管。低击穿电压MOS晶体管是在源极、漏极以及栅极当中的两个端子之间的电压达到低压电源电压VDD之前没有失败的MOS晶体管。例如，与低击穿电压MOS晶体管相比较，高击穿电压MOS晶体管具有更厚的栅极绝缘膜。此外，抑制MOS晶体管也被称为原生的MOS晶体管或者0-Vth MOS晶体管。注意，抑制MOS晶体管的阈值电压Vth大约是0V至-0.数个V。
在图11中示出的电平转换器包括作为晶体管的低击穿电压NMOS晶体管N1和N2以接收低压输入信号INL和INR。因此，即使当电源电压VDD的电压电平低或者在电源电压VDD和VDDQ之间的电压差大时，高速电平转换操作是可能的。此外，在图11中示出的电平转换器包括在低击穿电压NMOS晶体管N1和N2和供应高压电源电压VDDQ的电源电压端子之间的高击穿电压抑制NMOS晶体管NA1和NA2。从而在结点INT1和INT2处的电压保持低，并且因此超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N1和N2。这减少低击穿电压NMOS晶体管N1和N2的退化。
然而，发明人已经发现存在超过耐受电压的电压被施加到图11中示出的电平转换器的低击穿电压NMOS晶体管N1和N2的情况。
图12是描述现有技术中的电平转换器的问题的时序图。例如，当输入信号IN从L电平(参考电压VSS)上升到H电平(电源电压VDD)时，输入信号的反转信号INR从H电平相应地下降到L电平。从而高击穿电压抑制NMOS晶体管NA2的栅极电压和低击穿电压NMOS晶体管N2的栅极电压同时从H电平下降到L电平。
通常，低击穿电压MOS晶体管的响应速度比高击穿电压MOS晶体管的响应速度高。因此，低击穿电压NMOS晶体管N2的响应速度高于高击穿电压抑制NMOS晶体管NA2的响应速度。因此，存在当低击穿电压NMOS晶体管N2切断的时候高击穿电压抑制NMOS晶体管NA2的导通电阻将不会变得足够高的可能性。在这样的情况下，在结点INT2处的电压变高，并且从而超过耐受电压的电压被施加到低击穿电压NMOS晶体管N2。例如，当高击穿电压抑制NMOS晶体管NA2的阈值电压Vth是-0.5V并且电源电压VDD是1.0V时，在结点INT2处的电压与VDD-Vt＝1.5V一样高，并且因此超过耐受电压的电压被施加到低击穿电压NMOS晶体管N2。这引起低击穿电压NMOS晶体管N2的退化。结果，电平转换器的可靠性被降低。
在下文中参考附图描述本发明的实施例。应注意的是，仅通过图示以被简化的形式给出附图，并且从而不应被视为限制本发明。通过相同的附图标记表示相同的元件，并且冗余的解释被省略。
在下面的实施例中，为了方便起见，当必要时描述将会被划分为多个章节或者实施例。然而，除非另有明确规定，这些章节或者实施例并不是彼此不相关，而是在一个表示其他的部分或者整体的修改、详细或者补充描述等的这样的关系中。此外，在下面的实施例中，当参考元件的数目等等(包括数目、数值、数量、范围等等)时，除了在另有明确规定或者在原则上数目明显地受到特定数目的限制的这样的情况之外，数目不限于特定的数目而是可以比特定数目大或者小。
不言而喻的是，在下面的实施例中，它们的组成元件(包括操作步骤)不是必需必要的，除了在另有明确规定或者在原则上它们被明显地视为必要的情况之外。同样地，在下面的实施例中，当参考组成元件等等的形状、相对位置等等时，这包括充分地类似或者相似于形状等等的这些形状等等，除了在另有明确规定或者在原则上另有明显地考虑的这样的情况之外。同样被应用于在上面提及的数目等等(包括数目、数值、数量、范围等等)。
<第一实施例>
图1是示出根据第一实施例的电平转换器1的配置示例的图。根据本实施例的电平转换器1通过不同的控制信号控制低击穿电压NMOS晶体管和高击穿电压抑制NMOS晶体管的导电状态，并且从而防止超过被施加到低击穿电压NMOS晶体管的耐受电压的电压。这减少低击穿电压NMOS晶体管的退化。从而根据本实施例的电平转换器1能够在没有退化可靠性的情况下实现高速操作。
在图1中示出的电平转换器1包括电平转换单元11、时序控制电路(第一时序控制电路)12、时序控制电路(第二时序控制单元)13以及逆变器INV1。注意，时序控制电路12和13和逆变器INV1组成时序控制单元。
电平转换单元11包括高击穿电压PMOS晶体管(第一PMOS晶体管)P1、高击穿电压PMOS晶体管(第二PMOS晶体管)P2、高击穿电压抑制NMOS晶体管(第一抑制NMOS晶体管)NA1、高击穿电压抑制NMOS晶体管(第二抑制NMOS晶体管)NA2、低击穿电压NMOS晶体管(第一NMOS晶体管)N1以及低击穿电压NMOS晶体管(第二NMOS晶体管)N2。
高击穿电压PMOS晶体管P1和P2被平行地放置在供应高压电源电压VDDQ的电源电压端子(第一电源电压端子，在下文中被称为电源电压端子VDDQ)和参考电压端子VSS之间，并且每个晶体管的栅极被连接到其他晶体管的漏极。
具体而言，在高击穿电压PMOS晶体管P1中，源极被连接到电源电压端子VDDQ，漏极被连接到结点LSDL，并且栅极被连接到结点LSDR。在高击穿电压PMOS晶体管P2中，源极被连接到电源电压端子VDDQ，漏极被连接到结点LSDR，并且栅极被连接到结点LSDL。
高击穿电压抑制NMOS晶体管NA1和NA2分别被放置在高击穿电压PMOS晶体管P1和P2与参考电压端子VSS之间。
具体而言，在高击穿电压抑制NMOS晶体管NA1中，源极被连接到结点INT1，漏极被连接到结点LSDL，并且控制信号(第一控制信号)IN1被供应给栅极。在高击穿电压抑制NMOS晶体管NA2中，源极被连接到结点INT2，漏极被连接到结点LSDR，并且控制信号(第二控制信号)IN2被供应给栅极。
低击穿电压NMOS晶体管N1和N2分别被放置在高击穿电压抑制NMOS晶体管NA1和NA2与参考电压端子VSS之间。
具体而言，在低击穿电压NMOS晶体管N1中，源极被连接到参考电压端子VSS，漏极被连接到结点INT1，并且控制信号(第三控制信号)IN3被供应到栅极。在低击穿电压NMOS晶体管N2中，源极被连接到参考电压端子VSS，漏极被连接到结点INT2，并且控制信号(第四控制信号)IN4被供应给栅极。
时序控制电路12被放置在供应具有比电源电压VDDQ低的电压的电源电压VDD的电源电压端子(第二电源电压端子；在下文中被称为电源电压端子VDD)和参考电压端子VSS之间，并且通过反转从外部供应到输入端子IN的输入信号(在下文中被称为输入信号IN)生成控制信号IN1和IN3。换言之，时序控制电路12生成对应于输入信号IN的反转信号的控制信号IN1和IN3。控制信号IN1和IN3是不同的信号。输入信号IN具有在电源电压VDD和参考电压端子VSS之间的范围中的电势电平。
定时控制电路13被放置在电源电压端子VDD和参考电压端子VSS之间，并且通过反转输入信号IN的反转信号生成控制信号IN2和IN4。换言之，时序控制电路13生成对应于输入信号IN的非反转信号的控制信号IN2和IN4。控制信号IN2和IN4是不同的信号。
因此，由时序控制电路12和13和逆变器INV1组成的时序控制单元被放置在电源电压端子VDD和参考电压端子VSS之间，并且生成控制信号IN1和不同于对应于输入信号IN的反转信号的控制信号IN1的控制信号IN3并且生成控制信号IN2和不同于对应于输入信号IN的非反转信号的控制信号IN2的控制信号IN4。
例如，时序控制单元生成在上升沿具有比控制信号IN3和IN4的压摆率低的压摆率的控制信号IN1和IN2，并且生成在下降沿具有比控制信号IN1和IN2的压摆率低的压摆率的控制信号IN3和IN4。因此，在高击穿电压抑制NMOS晶体管NA1和NA2的导通电阻变成等于或者高于指定的值之后，低击穿电压NMOS晶体管N1和N2能够切断。此外，在高击穿电压抑制NMOS晶体管NA1和NA2的导通电阻变成低于指定的值之前，低击穿电压NMOS晶体管N1和N2能够接通。结果，能够防止超过耐受电压的电压被施加到低击穿电压NMOS晶体管N1和N2。
(电平转换器1的操作)
在下文中参考图2描述根据本实施例的电平转换器1的操作。图2是示出电平转换器1的操作的时序图。注意，在图2中，Vgs(NA2)表示高击穿电压抑制NMOS晶体管NA2的栅源电压，并且Vgs(N2)表示低击穿电压NMOS晶体管N2的栅源电压。
首先，输入信号IN从H电平(电源电压VDD)下降到L电平(参考电压VSS)。响应于此，输入信号IN的反转信号INR从L电平上升到H电平(时间t0至t1)。这时，时序控制电路13使控制信号IN2从H电平下降到L电平(时间t0至t1)并且以比控制信号IN2的压摆率低的压摆率使控制信号IN4从H电平下降到L电平(时间t0至t2)。因此，在高击穿电压抑制NMOS晶体管NA2的导通电阻变成足够高之后低击穿电压NMOS晶体管N2切断。从而在结点INT2处的电压保持低，并且超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N2。从而低击穿电压NMOS晶体管N2的退化被减少。
注意，通过从高击穿电压抑制NMOS晶体管NA2的栅源电压Vgs(NA2)减去阈值电压Vth(NA2)获得在结点INT2处的电势。因此，当低击穿电压NMOS晶体管N2切断时在结点INT2处的电势大约是0-Vth＝|Vth|。因为阈值电压Vth(NA2)大约是0V至-0.数个V，所以超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N2。
另一方面，尽管未示出，但是时序控制电路12使控制信号IN3从L电平上升到H电平(时间t0至t1)并且以比控制信号IN3的压摆率低的压摆率(在更加缓慢的时间内)使控制信号IN1从L电平上升到H电平(时间t0至t2)。因此，低击穿电压NMOS晶体管N1接通同时高击穿电压抑制NMOS晶体管NA1的导通电阻仍然高。从而在结点INT1处的电压保持低，并且超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N1。从而低击穿电压NMOS晶体管N1的退化被减少。
因为低击穿电压NMOS晶体管N2切断并且低击穿电压NMOS晶体管N1接通，在结点LSDR处的电势上升到大约电源电压VDDQ，并且在结点LSDL处的电势下降到大约参考电压VSS。通过输出端子OUT在结点LSDR处的电压被输出到外部。
接下来，输入信号IN从L电平上升到H电平。响应于此，输入信号IN的反转信号INR从H电平下降到L电平(时间t3至t5)。这时，时序控制电路13使控制信号IN4从L电平上升到H电平(时间t3至t5)并且以比控制信号IN4的压摆率低的压摆率(在更加缓慢的时间内)使控制信号IN2从L电平上升到H电平。因此，低击穿电压NMOS晶体管N2接通同时高击穿电压抑制NMOS晶体管NA2的导通电阻仍然高。从而在结点INT2处的电压保持低，并且超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N2。从而低击穿电压NMOS晶体管N2的退化被减少。
注意，通过从如上所述的高击穿电压抑制NMOS晶体管NA2的栅源电压Vgs(NA2)减去阈值电压Vth(NA2)获得在结点INT2处的电势。因为在当低击穿电压NMOS晶体管N2从切断变成接通的时候的控制信号IN2的电压电平还没有达到H电平(电源电压VDD)，所以Vgs(NA2)低于电源电压VDD。因此，在结点INT2处的电势低于VDD。因此，超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N2。
另一方面，尽管未示出，但是时序控制电路12使控制信号IN1从H电平下降到L电平(时间t3至t5)并且以比控制信号IN1的压摆率低的压摆率(在更加缓慢的时间内)使控制信号IN3从H电平下降到L电平(时间t3至t6)。因此，在高击穿电压抑制NMOS晶体管NA1的导通电阻变成足够高之后低击穿电压NMOS晶体管N1切断。从而在结点INT1处的电压保持低，并且超过耐受电压的电压没有被施加到低击穿电压NMOS晶体管N1。从而低击穿电压NMOS晶体管N1的退化被减少。
因为低击穿电压NMOS晶体管N1切断并且低击穿电压NMOS晶体管N2接通，在结点LSDL处的电势上升到大约电源电压VDDQ，并且在结点LSDR处的电势下降到大约参考电压VSS。通过输出端子OUT在结点LSDR处的电压被输出到外部。
更加具体地，时序控制电路13生成控制信号IN2和IN4使得在当低击穿电压NMOS晶体管N2的栅源电压下降使得低于低击穿电压NMOS晶体管N2的阈值电压的时候(在图2中的时间t1)的高击穿电压抑制NMOS晶体管NA2的栅源电压低于高击穿电压抑制NMOS晶体管NA2的阈值电压和电源电压VDD的总和。此外，时序控制电路13生成控制信号IN2和IN4使得在当低击穿电压NMOS晶体管N2的栅源电压上升使得等于或者高于低击穿电压NMOS晶体管N2的阈值电压的时候(图2中的时间t4)的高击穿电压抑制NMOS晶体管NA2的栅源电压低于高击穿电压抑制NMOS晶体管NA2的阈值电压和电源电压VDD的总和。
同样地，时序控制电路12生成控制信号IN1和IN3使得在当低击穿电压NMOS晶体管N1的栅源电压下降使得低于低击穿电压NMOS晶体管N1的阈值电压的时候的高击穿电压抑制NMOS晶体管NA1的栅源电压低于高击穿电压抑制NMOS晶体管NA1的阈值电压和电源电压VDD的总和。此外，时序控制电路12生成控制信号IN1和IN3使得在当低击穿电压NMOS晶体管N1的栅源电压上升使得等于或者高于低击穿电压NMOS晶体管N1的阈值电压的时候的高击穿电压抑制NMOS晶体管NA1的栅源电压低于高击穿电压抑制NMOS晶体管NA1的阈值电压和电源电压VDD的总和。
如上所述，根据本实施例的电平转换器1通过不同的控制信号控制低击穿电压NMOS晶体管N1和N2和高击穿电压抑制NMOS晶体管NA1和NA2的导电状态，并且从而防止超过耐受电压的电压被施加到低击穿电压NMOS晶体管N1和N2。这减少低击穿电压NMOS晶体管N1和N2的退化。从而能够在没有退化可靠性的情况下实现高速操作。
(电平转换器1的第一具体配置示例)
图3是示出作为电平转换器1a的电平转换器1的第一具体配置示例的图。在图3中，时序控制电路12包括低击穿电压PMOS晶体管(第三PMOS晶体管)P11、低击穿电压NMOS晶体管(第三NMOS晶体管)N11以及电阻器(第一电阻器)R1。时序控制电路13包括低击穿电压PMOS晶体管(第四PMOS晶体管)P13、低击穿电压NMOS晶体管(第四NMOS晶体管)N13以及电阻器(第二电阻器)R2。
在时序控制电路12中，低击穿电压PMOS晶体管P11和低击穿电压NMOS晶体管N11被串联地放置在电源电压端子VDD和参考电压端子VSS之间，并且输入信号IN被供应给各个栅极。电阻器R1被放置在低击穿电压PMOS晶体管P11和低击穿电压NMOS晶体管N11之间。时序控制电路12在低击穿电压PMOS晶体管P11和电阻器R1之间的结点处生成电压作为控制信号IN3，并且在低击穿电压NMOS晶体管N11和电阻器R1之间的结点处生成电压作为控制信号IN1。从而时序控制电路12能够生成在上升沿具有比控制信号IN3的压摆率低的压摆率的控制信号IN1，并且生成在下降沿具有比控制信号IN1的压摆率低的压摆率的控制信号IN3。注意，通过调节低击穿电压PMOS晶体管P11的大小、低击穿电压NMOS晶体管N11的大小以及电阻器R1的电阻值能够调节控制信号IN1和IN3的压摆率。
在时序控制电路13中，低击穿电压PMOS晶体管P13和低击穿电压NMOS晶体管N13被串联地放置在电源电压端子VDD和参考电压端子VSS之间，并且输入信号IN的反转信号被供应给各个栅极。电阻器R2被放置在低击穿电压PMOS晶体管P13和低击穿电压NMOS晶体管N13之间。时序控制电路13在低击穿电压PMOS晶体管P13和电阻器R2之间的结点处生成电压作为控制信号IN4，并且在低击穿电压NMOS晶体管N13和电阻器R2之间的结点处生成电压作为控制信号IN2。从而时序控制电路13能够生成在上升沿具有比控制信号IN4的压摆率低的压摆率的控制信号IN2，并且生成在下降沿具有比控制信号IN2的压摆率低的压摆率的控制信号IN4。注意，通过调节低击穿电压PMOS晶体管P13的大小、低击穿电压NMOS晶体管N13的大小以及电阻器R2的电阻值能够调节控制信号IN2和IN4的压摆率。
逆变器INV1是由低击穿电压PMOS晶体管P15和低击穿电压NMOS晶体管N15组成。低击穿电压PMOS晶体管P15和低击穿电压NMOS晶体管N15被串联地放置在电源电压端子VDD和参考电压端子VSS之间。逆变器INV1通过低击穿电压PMOS晶体管P15和低击穿电压NMOS晶体管N15的栅极接收输入信号IN并且在低击穿电压PMOS晶体管P15和低击穿电压NMOS晶体管N15之间的结点处输出电压作为输入信号IN的反转信号。
在图3中示出的电平转换器1a的其它配置与在图1中示出的电平转换器1的相同，并且在此没有冗余地描述。
(电平转换器1a的第一修改示例)
图4是示出作为电平转换器1b的在图3中示出的电平转换器1a的第一修改示例的图。在图4中示出的时序控制电路12和13不同于在图3中示出的时序控制电路12和13，因为它们包括传输门T1和T2作为电阻器R1和R2。
传输门T1是由低击穿电压PMOS晶体管P12和低击穿电压NMOS晶体管N12组成。传输门T2是由低击穿电压PMOS晶体管P14和低击穿电压NMOS晶体管N14组成。在图4中示出的电平转换器1b的其它配置与在图3中示出的电平转换器1a的相同，并且在此没有冗余地描述。
(电平转换器1a的第二修改示例)
图5是示出作为电平转换器1c的在图3中示出的电平转换器1a的第二修改示例的图。在图5中示出的电平转换单元11不同于在图3中示出的电平转换单元11，因为其进一步包括高击穿电压PMOS晶体管P3和P4。
高击穿电压PMOS晶体管P3被放置在高击穿电压PMOS晶体管P1的漏极和结点LSDL之间，并且控制信号IN3被供应给其栅极。高击穿电压PMOS晶体管P4被放置在高击穿电压PMOS晶体管P2的漏极和结点LSDR之间，并且控制信号IN4被供应给其栅极。在图5中示出的电平转换器1c的其它配置与在图3中示出的电平转换器1a的相同，并且在此没有冗余地描述。
在图5中示出的电平转换器1c具有与在图3中示出的电平转换器1a的相同的有益效果。
(电平转换器1的第二具体配置示例)
图6是示出作为电平转换器1d的电平转换器1的第二具体配置示例的图。在图6中，时序控制电路12包括低击穿电压PMOS晶体管(第三PMOS晶体管)P21、低击穿电压PMOS晶体管(第四PMOS晶体管)P22、低击穿电压NMOS晶体管(第三NMOS晶体管)N21以及低击穿电压NMOS晶体管(第四NMOS晶体管)N22。时序控制电路13包括低击穿电压PMOS晶体管(第五PMOS晶体管)P24、低击穿电压PMOS晶体管(第六PMOS晶体管)P24、低击穿电压NMOS晶体管(第五NMOS晶体管)N23以及低击穿电压NMOS晶体管(第六NMOS晶体管)N24。
在时序控制电路12中，低击穿电压PMOS晶体管P21和低击穿电压NMOS晶体管N21被串联地放置在电源电压端子VDD和参考电压端子VSS之间，并且输入信号IN被供应给各个栅极。低击穿电压PMOS晶体管P22和低击穿电压NMOS晶体管N22被串联地放置在电源电压端子VDD和参考电压端子VSS之间，并且输入信号IN的反转信号被供应给各个栅极。时序控制电路12在低击穿电压PMOS晶体管P21和低击穿电压NMOS晶体管N21之间的结点处生成电压作为控制信号IN1，并且在低击穿电压PMOS晶体管P22和低击穿电压NMOS晶体管N22之间的结点处生成电压作为控制信号IN3。低击穿电压PMOS晶体管P21的驱动能力低于低击穿电压PMOS晶体管P22的驱动能力。另一方面，低击穿电压NMOS晶体管N21的驱动能力高于低击穿电压NMOS晶体管N22的驱动能力。从而时序控制电路12能够生成在上升沿具有比控制信号IN3的压摆率低的压摆率的控制信号IN1，并且生成在下降沿具有比控制信号IN1的压摆率低的压摆率的控制信号IN3。注意，通过调节晶体管P21、P22、N21以及N22的各自的驱动能力能够调节控制信号IN1和IN3的各自的压摆率。
在时序控制电路13中，低击穿电压PMOS晶体管P23和低击穿电压NMOS晶体管N23被串联地放置在电源电压端子VDD和参考电压端子VSS之间，并且输入信号IN被供应给各个栅极。低击穿电压PMOS晶体管P24和低击穿电压NMOS晶体管N24被串联地放置在电源电压端子VDD和参考电压端子VSS之间，并且输入信号IN的反转信号被供应给各个栅极。时序控制电路13在低击穿电压PMOS晶体管P23和低击穿电压NMOS晶体管N23之间的结点处生成电压作为控制信号IN2，并且在低击穿电压PMOS晶体管P24和低击穿电压NMOS晶体管N24之间的结点处生成电压作为控制信号IN4。低击穿电压PMOS晶体管P23的驱动能力低于低击穿电压PMOS晶体管P24的驱动能力。另一方面，低击穿电压NMOS晶体管N23的驱动能力高于低击穿电压NMOS晶体管N24的驱动能力。从而时序控制电路13能够生成在上升沿具有比控制信号IN4的压摆率低的压摆率的控制信号IN2，并且生成在下降沿具有比控制信号IN2的压摆率低的压摆率的控制信号IN4。注意，通过调节晶体管P23、P24、N23以及N24的各自的驱动能力能够调节控制信号IN2和IN4的各自的压摆率。
在图6中示出的电平转换器1d的其它配置与在图3中示出的电平转换器1a的相同，并且在此没有冗余地描述。
在图6中示出的电平转换器1d中，时序控制电路中的每一个使用两个逆变器生成两个不同的控制信号。从而在图6中示出的电平转换器1d能够容易地调节控制信号IN1和IN3之间的时序和控制信号IN2和IN4之间的时序。
(电平转换器1d的修改示例)
图7是示出作为电平转换器1e的在图6中示出的电平转换器1d的修改示例的图。在图7中示出的电平转换单元11不同于在图6中示出的电平转换单元11，因为其进一步包括高击穿电压PMOS晶体管P3和P4。
高击穿电压PMOS晶体管P3被放置在高击穿电压PMOS晶体管P1的漏极和结点LSDL之间，并且控制信号IN3被供应给其栅极。高击穿电压PMOS晶体管P4被放置在高击穿电压PMOS晶体管P2的漏极和结点LSDR之间，并且控制信号IN4被供应给其栅极。在图7中示出的电平转换器1e的其它配置与在图6中示出的电平转换器1d的相同，并且在此没有冗余地描述。
在图7中示出的电平转换器1e具有与在图6中示出的电平转换器1d相同的有益效果。
<第二实施例>
图8是示出根据第二实施例的电平转换器1f的配置示例的图。在图8中示出的电平转换器1f不同于在图1中示出的电平转换器1，因为其仅包括时序控制电路12而非时序控制电路12和13两者，并且包括逆变器INV2和INV3替代逆变器INV1。注意，时序控制电路12和逆变器INV2和INV3组成时序控制电路。
时序控制电路12被放置在电源电压端子VDD和参考电压端子VSS之间，并且生成与输入信号IN的反转信号相对应的控制信号IN1和IN3。控制信号IN1和IN3是不同的信号。
逆变器INV2和INV3具有与逆变器INV1的相同的电路配置，并且分别输出作为控制信号IN4和IN2的控制信号IN1和IN3的反转信号。因为控制信号IN1和IN3是不同的信号，所以控制信号IN2和IN4也是不同的信号。
换言之，由时序控制电路12和逆变器INV2和INV3组成的时序控制单元被放置在电源电压端子VDD和参考电压端子VSS之间，并且生成控制信号IN1和不同于对应于输入信号IN的反转信号的控制信号IN1的控制信号IN3并且生成控制信号IN2和不同于对应于输入信号IN的非反转信号的控制信号IN2的控制信号IN4。
例如，时序控制单元生成在上升沿具有比控制信号IN3和IN4的压摆率低的压摆率的控制信号IN1和IN2，并且生成在下降沿具有比控制信号IN1和IN2的压摆率低的压摆率的控制信号IN3和IN4。因此，在低击穿电压NMOS晶体管N1和N2切断之前高击穿电压抑制NMOS晶体管NA1和NA2的导通电阻能够等于或者高于指定的值。此外，在低击穿电压NMOS晶体管N1和N2接通之后高击穿电压抑制NMOS晶体管NA1和NA2的导通电阻能够等于或者高于指定的值。结果，能够防止超过耐受电压的电压被施加到低击穿电压NMOS晶体管N1和N2。
图8中示出的电平转换器1f的操作与在图1中示出的电平转换器1的操作相同，并且没有冗余地描述。
根据本实施例的电平转换器具有与根据第一实施例的电平转换器的相同的有益效果。
(电平转换器1f的第一具体配置示例)
图9是示出作为电平转换器1g的电平转换器1f的第一具体配置示例的图。在图9中，时序控制电路12包括低击穿电压PMOS晶体管P11、低击穿电压NMOS晶体管N11以及电阻器R1。具体连接与在图3中示出的时序控制电路12的具体连接相同。注意，电阻器R1可以是传输门等等。
(电平转换器1f的第二具体配置示例)
图10是示出作为电平转换器1h的电平转换器1f的第二具体配置示例的图。在图10中，时序控制电路12包括低击穿电压PMOS晶体管P21、低击穿电压PMOS晶体管P22、低击穿电压NMOS晶体管N21以及低击穿电压NMOS晶体管N22。具体连接与在图6中示出的时序控制电路12的具体连接相同。
如上所述，根据上述实施例的电平转换器通过不同的控制信号控制低击穿电压NMOS晶体管N1和N2与高击穿电压抑制NMOS晶体管NA1和NA2的导电状态，并且从而防止超过耐受电压的电压被施加到低击穿电压NMOS晶体管N1和N2。这减少低击穿电压NMOS晶体管N1和N2的退化。从而根据上述实施例的电平转换器能够在没有退化可靠性的情况下实现高速操作。
虽然在前面描述了本发明的实施例，但是本发明不受到上述实施例的限制，并且在没有脱离本发明的范围的情况下可以进行各种变化和修改。
例如，在根据上述实施例的电平转换器中，半导体衬底的导电类型(P型或者N型)、半导体层、扩散层(扩散区域)等等可以被反转。因此，当N型和P型中的一个导电类型是第一导电类型并且其另一个导电类型是第二导电类型时，第一导电类型可以是P型并且第二导电类型可以是N型，或者相反地第一导电类型可以是N型并且第二导电类型可以是P型。
可以由本领域的普通技术人员如希望的那样组合第一和第二实施例。
虽然已根据几个实施例描述了本发明，但本领域技术人员将认识到，可以在所附权利要求的精神和范围内以各种修改实践本发明，并且本发明不限于上述的示例。
此外，权利要求的范围不受上述的实施例限制。
此外，注意，申请人的目的是，即使在诉讼期间进行了后续修改，也包含所有权利要求要素的等价物。

Claims (8)

1.一种电平转换器，包括：
高击穿电压第一和第二PMOS晶体管，所述高击穿电压第一和第二PMOS晶体管被并行地放置在第一电源电压端子和参考电压端子之间，每个晶体管具有与另一个晶体管的漏极相连接的栅极；
高击穿电压第一和第二抑制NMOS晶体管，所述高击穿电压第一和第二抑制NMOS晶体管被放置在所述第一和第二PMOS晶体管与所述参考电压端子之间，并且具有分别被供应有第一和第二控制信号的栅极；
低击穿电压第一和第二NMOS晶体管，所述低击穿电压第一和第二NMOS晶体管被放置在所述第一和第二抑制NMOS晶体管和所述参考电压端子之间，并且具有分别被供应有第三和第四控制信号的栅极；以及
时序控制单元，所述时序控制单元被放置在第二电源电压端子和所述参考电压端子之间，所述第二电源电压端子被供应有低于被供应给所述第一电源电压端子的第一电源电压的第二电源电压，所述时序控制单元生成与输入信号的反转信号相对应的所述第一控制信号和所述第三控制信号，所述第三控制信号不同于所述第一控制信号，并且生成与所述输入信号的非反转信号相对应的所述第二控制信号和所述第四控制信号，所述第四控制信号不同于所述第二控制信号，
其中，
所述时序控制单元生成相比于所述第三和第四控制信号而在上升沿具有低的压摆率的所述第一和第二控制信号，并且生成相比于所述第一和第二控制信号而在下降沿具有低的压摆率的所述第三和第四控制信号。
2.根据权利要求1所述的电平转换器，其中，
所述时序控制单元生成所述第一和第三控制信号以使得：
当所述第一NMOS晶体管的栅源电压下降为以至低于所述第一NMOS晶体管的阈值电压时的所述第一抑制NMOS晶体管的栅源电压低于所述第一抑制NMOS晶体管的阈值电压和所述第二电源电压的总和，并且使得：
当所述第一NMOS晶体管的所述栅源电压上升为以至等于或者高于所述第一NMOS晶体管的所述阈值电压时的所述第一抑制NMOS晶体管的所述栅源电压低于所述第一抑制NMOS晶体管的所述阈值电压和所述第二电源电压的总和，并且
所述时序控制单元生成所述第二和第四控制信号以使得：
当所述第二NMOS晶体管的栅源电压下降为以至低于所述第二NMOS晶体管的阈值电压时的所述第二抑制NMOS晶体管的栅源电压低于所述第二抑制NMOS晶体管的阈值电压和所述第二电源电压的总和，并且使得：
当所述第二NMOS晶体管的所述栅源电压上升为以至等于或者高于所述第二NMOS晶体管的所述阈值电压时的所述第二抑制NMOS晶体管的所述栅源电压低于所述第二抑制NMOS晶体管的所述阈值电压和所述第二电源电压的总和。
3.根据权利要求1所述的电平转换器，其中，
所述时序控制单元包括：
第一时序控制电路，所述第一时序控制电路生成所述第一和第三控制信号，以及
第二时序控制电路，所述第二时序控制电路生成所述第二和第四控制信号，
所述第一时序控制电路包括：
低击穿电压第三PMOS晶体管和第三NMOS晶体管，所述低击穿电压第三PMOS晶体管和第三NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，以及
第一电阻器，所述第一电阻器被放置在所述第三PMOS晶体管和所述第三NMOS晶体管之间，
所述第二时序控制电路包括：
低击穿电压第四PMOS晶体管和第四NMOS晶体管，所述低击穿电压第四PMOS晶体管和第四NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的反转信号的栅极，以及
第二电阻器，所述第二电阻器被放置在所述第四PMOS晶体管和所述第四NMOS晶体管之间，
所述第一时序控制电路在所述第三PMOS晶体管和所述第一电阻器之间的结点处生成电压作为所述第三控制信号，并且在所述第三NMOS晶体管和所述第一电阻器之间的结点处生成电压作为所述第一控制信号，以及
所述第二时序控制电路在所述第四PMOS晶体管和所述第二电阻器之间的结点处生成电压作为所述第四控制信号，并且在所述第四NMOS晶体管和所述第二电阻器之间的结点处生成电压作为所述第二控制信号。
4.根据权利要求3所述的电平转换器，其中，
所述第一和第二电阻器中的每一个电阻器是由低击穿电压PMOS晶体管和NMOS晶体管组成的传输门。
5.根据权利要求1所述的电平转换器，其中，
所述时序控制单元包括：
第一时序控制电路，所述第一时序控制电路生成所述第一和第三控制信号，以及
第二时序控制电路，所述第二时序控制电路生成所述第二和第四控制信号，
所述第一时序控制电路包括：
低击穿电压第三PMOS晶体管和第三NMOS晶体管，所述低击穿电压第三PMOS晶体管和第三NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，以及
低击穿电压第四PMOS晶体管和第四NMOS晶体管，所述低击穿电压第四PMOS晶体管和第四NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，
所述第二时序控制电路包括：
低击穿电压第五PMOS晶体管和第五NMOS晶体管，所述低击穿电压第五PMOS晶体管和第五NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的反转信号的栅极，以及
低击穿电压第六PMOS晶体管和第六NMOS晶体管，所述低击穿电压第六PMOS晶体管和第六NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的反转信号的栅极，
所述第三PMOS晶体管的驱动能力低于所述第四PMOS晶体管的驱动能力，并且所述第三NMOS晶体管的驱动能力高于所述第四NMOS晶体管的驱动能力，
所述第五PMOS晶体管的驱动能力低于所述第六PMOS晶体管的驱动能力，并且所述第五NMOS晶体管的驱动能力高于所述第六NMOS晶体管的驱动能力，
所述第一时序控制电路在所述第三PMOS晶体管和所述第三NMOS晶体管之间的结点处生成电压作为所述第一控制信号，并且在所述第四PMOS晶体管和所述第四NMOS晶体管之间的结点处生成电压作为所述第三控制信号，以及
所述第二时序控制电路在所述第五PMOS晶体管和所述第五NMOS晶体管之间的结点处生成电压作为所述第二控制信号，并且在所述第六PMOS晶体管和所述第六NMOS晶体管之间的结点处生成电压作为所述第四控制信号。
6.根据权利要求1所述的电平转换器，其中，
所述时序控制单元包括：
低击穿电压第三PMOS晶体管和第三NMOS晶体管，所述低击穿电压第三PMOS晶体管和第三NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，以及
第一电阻器，所述第一电阻器被放置在所述第三PMOS晶体管和所述第三NMOS晶体管之间，以及
所述时序控制单元在所述第三PMOS晶体管和所述第一电阻器之间的结点处生成电压作为所述第三控制信号，在所述第三NMOS晶体管和所述第一电阻器之间的结点处生成电压作为所述第一控制信号，将所述第三控制信号的反转信号生成作为所述第二控制信号，并且将所述第一控制信号的反转信号生成作为所述第四控制信号。
7.根据权利要求6所述的电平转换器，其中，
所述第一电阻器是由低击穿电压PMOS晶体管和NMOS晶体管组成的传输门。
8.根据权利要求1所述的电平转换器，其中，
所述时序控制单元包括：
低击穿电压第三PMOS晶体管和第三NMOS晶体管，所述低击穿电压第三PMOS晶体管和第三NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，以及
低击穿电压第四PMOS晶体管和第四NMOS晶体管，所述低击穿电压第四PMOS晶体管和第四NMOS晶体管被串联地放置在所述第二电源电压端子和所述参考电压端子之间，并且具有被供应有所述输入信号的栅极，
所述第三PMOS晶体管的驱动能力低于所述第四PMOS晶体管的驱动能力，并且所述第三NMOS晶体管的驱动能力高于所述第四NMOS晶体管的驱动能力，以及
所述时序控制单元在所述第三PMOS晶体管和所述第三NMOS晶体管之间的结点处生成电压作为所述第一控制信号，在所述第四PMOS晶体管和所述第四NMOS晶体管之间的结点处生成电压作为所述第三控制信号，将所述第一控制信号的反转信号生成作为所述第四控制信号，并且将所述第三控制信号的反转信号生成作为所述第二控制信号。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106160726B (zh) * 2015-04-17 2021-02-09 恩智浦美国有限公司 电压电平移位器
CN106301349B (zh) * 2015-05-14 2019-09-20 中芯国际集成电路制造(上海)有限公司 高电压电平转换电路
CN107306128B (zh) * 2016-04-18 2020-10-02 中芯国际集成电路制造(上海)有限公司 传输门电路
CN105761694B (zh) * 2016-05-12 2019-02-26 深圳市华星光电技术有限公司 用于阵列基板栅极驱动电路的电平转换器
CN106230432B (zh) * 2016-08-30 2023-04-28 成都紫微芯源科技有限公司 一种具有低功耗超宽带宽的高速信号电平转换电路
JP6247780B2 (ja) * 2017-02-02 2017-12-13 ルネサスエレクトロニクス株式会社 レベルシフタ
EP3435544B1 (en) * 2017-04-13 2022-09-14 Shenzhen Goodix Technology Co., Ltd. Level conversion circuit and fingerprint recognition device
US10103261B1 (en) * 2017-12-28 2018-10-16 Texas Instruments Incorporated Transient-insensitive level shifter
CN109818492B (zh) * 2019-01-28 2021-01-22 上海华虹宏力半导体制造有限公司 一种可降低干扰的二级电源产生电路
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备
US10848156B1 (en) 2019-05-13 2020-11-24 Texas Instruments Incorporated Voltage level shifter
US10707871B1 (en) * 2019-07-05 2020-07-07 Silicon Laboratories Inc. Capacitive level shifter
JP7222847B2 (ja) * 2019-08-26 2023-02-15 株式会社東芝 半導体装置
CN115917969B (zh) * 2020-06-19 2024-01-30 宜普电源转换公司 用于基于GaN的电平移位器的差分激活的锁存器
KR20220021638A (ko) * 2020-08-14 2022-02-22 주식회사 엘엑스세미콘 고속 레벨 시프터

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630194A (zh) * 2003-12-18 2005-06-22 松下电器产业株式会社 电平转换电路
CN101222225A (zh) * 2006-12-04 2008-07-16 奇景光电股份有限公司 电平移位电路
CN101388663A (zh) * 2007-09-10 2009-03-18 松下电器产业株式会社 电平移动电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP4021395B2 (ja) * 2003-09-25 2007-12-12 株式会社リコー レベルシフト回路及びそのレベルシフト回路を有する半導体集積回路
JP4559826B2 (ja) * 2003-12-18 2010-10-13 パナソニック株式会社 レベルシフト回路
TWI227963B (en) * 2004-01-15 2005-02-11 Via Tech Inc Voltage shifter circuit
KR101009673B1 (ko) 2004-04-14 2011-01-19 엘지디스플레이 주식회사 발광램프의 구동장치 및 그 구동방법
JP4421365B2 (ja) 2004-04-21 2010-02-24 富士通マイクロエレクトロニクス株式会社 レベル変換回路
JP4149968B2 (ja) 2004-07-08 2008-09-17 松下電器産業株式会社 電圧レベル変換回路
US7180329B1 (en) * 2005-04-20 2007-02-20 Altera Corporation Low-jitter adjustable level shifter with native devices and kicker
TWI334695B (en) * 2005-09-20 2010-12-11 Via Tech Inc Voltage level shifter
US7310012B2 (en) * 2006-04-19 2007-12-18 Faraday Technology Corp. Voltage level shifter apparatus
KR100810611B1 (ko) * 2006-05-15 2008-03-07 삼성전자주식회사 반도체 장치의 레벨 쉬프팅 회로
JP4260176B2 (ja) * 2006-08-31 2009-04-30 株式会社沖データ レベルシフト回路、駆動装置、ｌｅｄヘッド及び画像形成装置
JP5095184B2 (ja) * 2006-11-22 2012-12-12 フリースケール セミコンダクター インコーポレイテッド レベルシフタ回路
US20130038375A1 (en) * 2011-08-08 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage level shifter
US8643425B2 (en) * 2011-09-19 2014-02-04 Freescale Semiconductor, Inc. Level shifter circuit
TWI451698B (zh) * 2012-02-21 2014-09-01 Global Unichip Corp 具有低輸入電壓轉寬範圍高輸出電壓的高速準位切換器
US9628080B2 (en) * 2012-06-29 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage generating circuits based on a power-on control signal
KR101387266B1 (ko) * 2012-09-05 2014-04-18 엘에스산전 주식회사 레벨 쉬프트 디바이스

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1630194A (zh) * 2003-12-18 2005-06-22 松下电器产业株式会社 电平转换电路
CN101222225A (zh) * 2006-12-04 2008-07-16 奇景光电股份有限公司 电平移位电路
CN101388663A (zh) * 2007-09-10 2009-03-18 松下电器产业株式会社 电平移动电路

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US20150042396A1 (en) 2015-02-12
US20180115314A1 (en) 2018-04-26
CN104348474A (zh) 2015-02-11
US10200043B2 (en) 2019-02-05
US9900010B2 (en) 2018-02-20
EP2835908B1 (en) 2019-04-10
JP6088936B2 (ja) 2017-03-01
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