CN107306128B - 传输门电路 - Google Patents

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Abstract

本发明提供一种传输门电路，所述传输门电路包括第一PMOS晶体管和第二NMOS晶体管，所述第二NMOS晶体管为本征NMOS晶体管，其中，所述第一PMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；所述第二NMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第二NMOS晶体管的栅极连接到第二信号引脚；以及所述第一信号引脚和所述第二信号引脚被施加相反的逻辑电平。本发明所提供的传输门电路可以在低电源电压、输入端信号非全摆幅的情况下保持良好的AC性能。

Description

传输门电路
技术领域
本发明涉及半导体技术领域，具体而言涉及传输门电路。
背景技术
传输门(Transmission Gate)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。传输门常用于各种电源电压范围下的输入输出(IO)应用。然而，对于高电压阈值器件，当电源电压下降为较低的值时，例如电源电压的范围处于传输门晶体管的阈值电压(Vth)和二倍阈值电压之间时，如果传输门的输入端信号不是全摆幅信号，传输门电路中的NMOS晶体管的栅源电压Vgs或PMOS晶体管的栅源电压Vgs较低，接近电压阈值，因此，由于阈值较高，NMOS晶体管和PMOS晶体管难以在上升沿或下降沿迅速开启，将大大削弱传输门的交流(AC)性能，该问题也成为具有高阈值电压器件的传输门后的上拉应用的瓶颈。
发明内容
针对现有技术的不足，一方面，本发明提供一种传输门电路，所述传输门电路包括第一PMOS晶体管和第二NMOS晶体管，所述第二NMOS晶体管为本征(native)NMOS晶体管，其中，所述第一PMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；所述第二NMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第二NMOS晶体管的栅极连接到第二信号引脚；以及所述第一信号引脚和所述第二信号引脚被施加相反的逻辑电平。
在本发明的一个实施例中，所述第二NMOS晶体管是阈值电压为正数值的本征NMOS晶体管。
在本发明的一个实施例中，所述第一PMOS晶体管的衬底连接到电源，所述第二NMOS晶体管的衬底连接到地。
在本发明的一个实施例中，所述传输门电路的输入端的输入信号为非全摆幅信号。
另一方面，本发明提供另一种传输门电路，所述传输门电路包括第一PMOS晶体管、第二NMOS晶体管、第四PMOS晶体管和第五NMOS晶体管，所述第二NMOS晶体管为本征NMOS晶体管，其中，所述第一PMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；所述第二NMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第二NMOS晶体管的栅极连接到所述第四PMOS晶体管的漏极和所述第五NMOS晶体管的漏极；所述第四PMOS晶体管的栅极连接到所述第一信号引脚，所述第四PMOS晶体管的源极连接到电源，所述第四PMOS晶体管的漏极连接到所述第二NMOS晶体管的栅极和所述第五NMOS晶体管的漏极；以及所述第五NMOS晶体管的栅极连接到所述第一信号引脚，所述第五NMOS晶体管的源极连接到所述传输门电路的输入端，所述第五NMOS晶体管的漏极连接到所述第二NMOS晶体管的栅极和所述第四PMOS晶体管的漏极。
在本发明的一个实施例中，所述第二NMOS晶体管是阈值电压为正数值的本征NMOS晶体管。
在本发明的一个实施例中，所述第一PMOS晶体管的衬底和所述第四PMOS晶体管的衬底连接到电源，所述第二NMOS晶体管的衬底和所述第五NMOS晶体管的衬底连接到地。
再一方面，本发明还提供又一种传输门电路，所述传输门电路包括第一PMOS晶体管、第二NMOS晶体管、第四PMOS晶体管、第五NMOS晶体管和第六PMOS晶体管，所述第一PMOS晶体管和所述第二NMOS晶体管构成第一传输门，所述第五NMOS晶体管和第六PMOS晶体管构成第二传输门，所述第二NMOS晶体管为本征NMOS晶体管，其中，所述第一PMOS晶体管的漏极和源极分别连接所述第一传输门的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；所述第二NMOS晶体管的漏极和源极分别连接所述第一传输门的输入端和输出端，所述第二NMOS晶体管的栅极连接到所述第四PMOS晶体管的漏极、所述第五NMOS晶体管的源极以及所述第六PMOS晶体管的源极；所述第四PMOS晶体管的栅极连接到所述第一信号引脚，所述第四PMOS晶体管的源极连接到电源，所述第四PMOS晶体管的漏极连接到所述第二NMOS晶体管的栅极；所述第五NMOS晶体管的栅极连接到所述第一信号引脚，所述第五NMOS晶体管的源极连接到所述第二NMOS晶体管的栅极，所述第五NMOS晶体管的漏极连接到所述第一传输门的输入端；所述第六PMOS晶体管的栅极连接到第二信号引脚，所述第六PMOS晶体管的源极连接到所述第二NMOS晶体管的栅极，所述第六PMOS晶体管的漏极连接到所述第一传输门的输入端；以及所述第一信号引脚和所述第二信号引脚被施加相反的逻辑电平。
在本发明的一个实施例中，所述第二NMOS晶体管是阈值电压为正数值的本征NMOS晶体管。
在本发明的一个实施例中，所述第一PMOS晶体管的衬底、所述第四PMOS晶体管的衬底以及所述第六PMOS晶体管的衬底连接到电源，所述第二NMOS晶体管的衬底和所述第五NMOS晶体管的衬底连接到地。
在本发明的一个实施例中，当所述第一信号引脚为逻辑高、所述第二信号引脚为逻辑低时，所述第一传输门截止，所述第一传输门输出端上拉有效；当所述第一信号引脚为逻辑低、所述第二信号引脚为逻辑高时，所述第一传输门导通，所述第一传输门输出端上拉无效。
本发明所提供的传输门电路可以使高电压阈值器件在低电源电压、输入端信号非全摆幅的情况下保持良好的AC性能。此外，对于本发明所提供的传输门电路之后连接上拉电路的应用，可以在较大的电源电压范围内保持较低的漏电流。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的传输门电路及其后续上拉电路的示意图；
图2示出了根据本发明实施例的传输门电路及其后续上拉电路的示意图；
图3示出了图1所示的传输门电路和图2所示的传输门电路各自的AC响应波形图；
图4示出了根据本发明实施例的另一传输门电路及其后续上拉电路的示意图；
图5示出了根据本发明实施例的又一传输门电路及其后续上拉电路的示意图；以及
图6示出了图2所示电路结构与图4、5所示电路结构在不同电源不同输入情况下的漏电流以及输出电压的仿真对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
现有的CMOS传输门电路通常包括一对栅控NMOS和PMOS晶体管，传输门之后的上拉应用通常包括栅控上拉晶体管。图1示出了现有的传输门电路及其后续上拉电路的示意图。如图1所示，传输门电路包括PMOS晶体管M1和NMOS晶体管M2，其之后的上拉电路包括PMOS晶体管M3。其中，M2和M3的栅极受控于同一个信号引脚IE_P，该信号引脚与控制M1的栅极的引脚IE_N具有相反的逻辑电平。M2和M1的漏极连接传输门的输入端IN，M2和M1的源极连接传输门的输出端OUT。M1和M2是结构对称的器件，它们的漏极和源极是可互换的。
当IE_P为逻辑低、IE_N为逻辑高时，传输门被禁用(disable)(或截止)，并且上拉被使能(enable)(或有效)；当IE_P为逻辑高、IE_N为逻辑低时，传输门被使能(或导通)，并且上拉被禁用(或无效)。然而，对于高阈值电压器件，在低电源电压的情况下，例如电源电压VDDIO的范围为Vth<VDDIO<2Vth(其中Vth为传输门晶体管的阈值电压)时，当输入IN不是全摆幅(即输入IN的电压范围不是或不接近电源电压的范围VIL～VIH)时，M1的栅源电压Vgs(即VIH)或M2的Vgs(即(VDDIO-VIL))较低并且接近其阈值电压，因此M1或M2因为其高阈值电压而很难在输入IN信号波形的上升沿或下降沿的瞬间打开，从而导致传输门的AC性能降低。
根据现有技术的上述不足，本发明提供一种传输门电路，所述传输门电路将现有传输门电路中的标准NMOS晶体管替换为本征NMOS晶体管，由于本征NMOS晶体管的阈值电压较低，因此在低电源电压、输入非全摆幅的情况下可有效改善传输门的AC性能。下面通过实施例具体描述该传输门电路。
图2示出了根据本发明实施例的传输门电路及其后续上拉电路的示意图。如图2所示，传输门电路包括第一PMOS晶体管M1和第二NMOS晶体管M2，其中，M2为本征NMOS晶体管。M1的漏极和源极分别连接传输门电路的输入端IN和输出端OUT，M1的栅极连接到第一信号引脚IE_N；M2的漏极和源极分别连接传输门电路的输入端IN和输出端OUT，M2的栅极连接到第二信号引脚IE_P；第一信号引脚IE_N和第二信号引脚IE_P被施加相反的逻辑电平。
此外，M1的衬底连接到电源，M2的衬底连接到地。
其中，电源可能为低电压电源，其电压范围例如为[Vth,2Vth]，其中，Vth为M1的阈值电压。传输门电路的输入端的输入IN可能为非全摆幅信号。然而，与图1中所示的传输门电路不同，图2中所示传输门电路在低电源电压、输入非全摆幅的情况下可保持较好的AC性能。
这是因为，本征NMOS晶体管具有较低的阈值电压，从而使得M2的栅源电压Vgs(即(VDDIO-VIL))大大高于它的阈值电压，以在输入IN的下降沿更容易打开M2。此外，在输入IN的上升沿，M2的栅源电压Vgs(即(VDDIO-VIH))仍然足够高，以使M2比具有较高阈值电压的M1更快地打开，从而补偿了M1的低Vgs(即VIH)。因此，在低电源电压、输入非全摆幅的情况下，相对于图1中所示传输门电路，图2中所示传输门电路的AC性能大大改善。
图3示出了图1所示的传输门电路和图2所示的传输门电路各自的AC响应波形图。如图3所示，在1.62V电源下，当输入范围为0.324～1.134V、频率为5MHz时，图1中所示的传输门电路的输出在0.324和0.836V之间摆动，逻辑功能失效，因为在输入IN的上升沿，传输门中的PMOS晶体管的栅源电压Vgs(即VIH)较低，并且接近它的高阈值电压；图2中所示的传输门电路的输出在0.324和1.134V之间摆动，逻辑功能没有问题，因为在输入IN的上升沿，传输门中的本征NMOS晶体管的栅源电压Vgs(即(VDDIO-VIH))仍足够高，可以补偿PMOS晶体管的较低栅源电压Vgs(即VIH)。
图2中还示出了传输门之后的上拉电路，其包括第三PMOS晶体管M3，M3的栅极连接到第二信号引脚IE_P，源极连接到电源，漏极连接到传输门电路的输出端OUT。当IE_P为逻辑低、IE_N为逻辑高时，传输门被禁用，上拉被使能。然而，在该情况下存在漏电流(leakage)，并且传输门的输出逻辑可能是不确定的。当输入为逻辑低并且为负电压(例如为JEDEC中最小的电压VIL≥-0.3V)时，不管本征NMOS晶体管的低阈值电压为正数数值还是为负数数值，从电源到传输门输入都存在漏电流。当输入为逻辑低并且为正电压(小于等于本征NMOS晶体管的阈值电压绝对值)时，如果本征NMOS晶体管M2的低阈值电压为负数数值，则从电源到传输门输入存在漏电流。因此，本发明的实施例只针对本征NMOS晶体管阈值电压为正值的情况。
为了进一步完善图2中所示的传输门电路，使其之后的上拉应用不存在漏电流或漏电流较低，本发明的实施例还提供了另一种传输门电路，该传输门电路的NMOS晶体管不仅为本征NMOS晶体管，而且其栅极不直接连接信号引脚，而是连接到其他晶体管。下面具体描述该传输门电路。
图4示出了根据本发明实施例的另一传输门电路及其后续上拉电路的示意图。如图4所示，传输门电路包括第一PMOS晶体管M1、第二NMOS晶体管M2、第四PMOS晶体管M4和第五NMOS晶体管M5。其中，M2为本征NMOS晶体管。优选地，M2是阈值电压为正值的本征NMOS晶体管。M1的漏极和源极分别连接传输门电路的输入端IN和输出端OUT，M1的栅极连接到第一信号引脚IE_N。M2的漏极和源极分别连接传输门电路的输入端IN和输出端OUT，M2的栅极连接到M4的漏极和M5的漏极。M4的栅极连接到第一信号引脚IE_N，M4的源极连接到电源，M4的漏极连接到M2的栅极和M5的漏极。M5的栅极连接到第一信号引脚IE_N，M5的源极连接到传输门电路的输入端IN，M5的漏极连接到M2的栅极和M4的漏极。
此外，M1的衬底和M4的衬底连接到电源，M2的衬底和M5的衬底连接到地。
其中，电源可能为低电压电源，其电压范围例如为[Vth,2Vth]，其中，Vth为M1的阈值电压。传输门电路的输入端的输入IN可能为非全摆幅信号。
图4中还示出了传输门之后的上拉电路，其包括第三PMOS晶体管M3，M3的栅极连接到第二信号引脚IE_P，源极连接到电源，漏极连接到传输门电路的输出端OUT。
图4中所示传输门电路与图2中所示传输门相比多了晶体管M4和M5，其中，M4在传输门使能时用于打开M2，M5在传输门禁用时用于关闭M2。图4中所示传输门电路在低电源电压、输入非全摆幅的情况下不仅可保持较好的AC性能，而且在上拉应用中从电源到传输门输入不存在漏电流或漏电流较低。下面具体进行分析。
当IE_P为逻辑高、IE_N为逻辑低时，M5关闭，M4打开，M2的栅极被M4上拉到电源电压，传输门被使能，上拉被禁用。因为M2为本征NMOS晶体管，因此传输门针对低电源应用的AC响应被解决。
当IE_P为逻辑低、IE_N为逻辑高时，传输门的PMOS晶体管M1关闭，上拉被使能，M4关闭，并且M2的初始栅极电压(在图4中示出为v(net1))浮动。
如果传输门输入IN为正，则：
(1)如果v(IN)≤v(IE_N)-Vth(M5)，M5打开，并且v(net1)被拉到v(IN)的电压，这样，M2因为其Vgs≈0<Vth而关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。
(2)如果v(IN)>v(IE_N)-Vth(M5)，但是初始v(net1)≤v(IE_N)-Vth(M5)，则v(net1)被上拉到v(IE_N)-Vth(M5)，M5关闭并且v(net1)<v(IN)，这样M2因为其Vgs<0<Vth而关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。
(3)如果v(IN)和初始v(net1)均高于v(IE_N)-Vth(M5)，M5关闭。此时，如果v(net1)<v(IN)+Vth(M2)，则M2因为其Vgs<Vth而关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。如果v(net1)≥v(IN)+Vth(M2)，则M2因为其Vgs≥Vth而打开。然而，从电源到传输门输入的漏电流较低，并且输出为逻辑高。而且，该情况可以通过初始对输入IN施加低于v(IE_N)-Vth(M5)的电压而避免。
如果传输门输入IN为负(JEDEC标准≥-0.3V)，M5打开，并且v(net1)被拉到v(IN)的电压。虽然Vgs≈0，由于Vbs<0，Vth减小，M2工作在亚阈值区。然而，从电源到传输门输入的漏电流较低，并且输出为逻辑高。
如果传输门输入为浮动的，则如果初始v(IN)和v(net1)中的至少一个不高于v(IE_N)-Vth(M5)，M5打开，v(IN)和v(net1)被拉到相同的电压，因此M2因为Vgs≈0<Vth而关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。如果初始v(IN)和v(net1)均高于v(IE_N)-Vth(M5)，M5关闭。此时，如果v(net1)<v(IN)+Vth(M2)，M2因为Vgs<Vth而关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。如果v(net1)≥v(IN)+Vth(M2)，M2因为Vgs≥Vth而打开，v(IN)被上拉直到M2关闭。随着M2的关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。
基于上述描述，图4所示的传输门电路不仅可保持较好的AC性能，而且在上拉应用中从电源到传输门输入不存在漏电流或漏电流较低，且传输门的输出逻辑是确定且正确的。
图5示出了根据本发明实施例的又一传输门电路及其后续上拉电路的示意图。如图5所示，传输门电路包括第一PMOS晶体管M1、第二NMOS晶体管M2、第四PMOS晶体管M4、第五NMOS晶体管M5和第六PMOS晶体管M6。其中，M1和M2构成第一传输门。M5和M6构成第二传输门。其中，M2为本征NMOS晶体管。优选地，M2是阈值电压为正值的本征NMOS晶体管。M1的漏极和源极分别连接第一传输门的输入端IN和输出端OUT，M1的栅极连接到第一信号引脚IE_N。M2的漏极和源极分别连接第一传输门的输入端IN和输出端OUT，M2的栅极连接到M4的漏极、M5的源极和M6的源极。M4的栅极连接到第一信号引脚IE_N，M4的源极连接到电源，M4的漏极连接到M2的栅极。M5的栅极连接到第一信号引脚IE_N，M5的源极连接到M2的栅极，M5的漏极连接到第一传输门的输入端IN。M6的栅极连接到第二信号引脚IE_P，M6的源极连接到M2的栅极，M6的漏极连接到第一传输门的输入端IN。第一信号引脚IE_N和第二信号引脚IE_P被施加相反的逻辑电平。
此外，M1的衬底、M4的衬底以及M6的衬底连接到电源，M2的衬底和M5的衬底连接到地。
其中，电源可能为低电压电源，其电压范围例如为[Vth,2Vth]，其中，Vth为M1的阈值电压。传输门电路的输入端的输入IN可能为非全摆幅信号。
图5中还示出了传输门之后的上拉电路，其包括第三PMOS晶体管M3，M3的栅极连接到第二信号引脚IE_P，源极连接到电源，漏极连接到第一传输门的输出端OUT。
图5中所示传输门电路与图2中所示传输门相比多了晶体管M4、M5和M6，其中，M4在传输门使能时用于打开M2，M5和M6构成第二传输门，该第二传输门在第一传输门禁用时用于关闭M2。图5中所示传输门电路在低电源电压、输入非全摆幅的情况下不仅可保持较好的AC性能，而且在上拉应用中从电源到传输门输入不存在漏电流或漏电流较低。下面具体进行分析。
当IE_P为逻辑高、IE_N为逻辑低时，M5和M6关闭，由M5和M6构成的第二传输门被禁用，M4打开，M2的栅极被M4上拉到电源电压，由M1和M2构成第一传输门被使能，上拉被禁用。因为M2为本征NMOS晶体管，因此第一传输门针对低电源应用的AC响应被解决。
当IE_P为逻辑低、IE_N为逻辑高时，传输门的PMOS晶体管M1关闭，上拉被使能，M4关闭，M5和M6打开，由M5和M6构成的第二传输门被使能，并且M2的栅极电压v(net1)≈v(IN)。此时，如果传输门输入IN为正，则M2因为其Vgs≈0<Vth而关闭，从电源到传输门输入没有漏电流，并且输出为逻辑高。如果传输门输入IN为负(JEDEC标准≥-0.3V)，虽然Vgs≈0，由于Vbs<0，Vth减小，M2工作在亚阈值区。然而，从电源到传输门输入的漏电流较低，并且输出为逻辑高。
基于上述描述，图5所示的传输门电路不仅可保持较好的AC性能，而且在上拉应用中从电源到传输门输入不存在漏电流或漏电流较低，且传输门的输出逻辑是确定且正确的。
图6示出了图2所示电路结构与图4、5所示电路结构在不同电源不同输入情况下的漏电流以及输出电压的仿真对比图。在图6中，共包括10个波形，其从上到下含义依次为：第一个波形是-0.3V～5.5V的输入波形，第二个波形是5V电源电压下基于图2电路结构和-0.3V～5.5V的输入的漏电流波形，第三个波形是5V电源电压下基于图2电路结构和-0.3V～5.5V的输入的输出电压响应，第四个波形是5V电源电压下基于图4、5电路结构和-0.3V～5.5V的输入的漏电流波形，第五个波形是5V电源电压下基于图4、5电路结构和-0.3V～5.5V的输入的输出电压响应，第六个波形是-0.3V～1.62V的输入波形，第七个波形是1.62V电源电压下基于图2电路结构和-0.3V～1.62V的输入的漏电流波形，第八个波形是1.62V电源电压下基于图2电路结构和-0.3V～1.62V的输入的输出电压响应，第九个波形是1.62V电源电压下基于图4、5电路结构和-0.3V～1.62V的输入的漏电流波形，第十个波形是1.62V电源电压下基于图4、5电路结构和-0.3V～1.62V的输入的输出电压响应。
如图6所示，在5.5V电源下，当输入摆幅为-0.3V～5.5V时，图2中所示的传输门电路在输入电压为-0.3V时，漏电流为15.2μA，输出电压为5.45V；图4、5中所示的传输门电路在输入电压为-0.3V时，漏电流小于50nA，输出电压为5.5V。在1.62V电源下，当输入摆幅为-0.3V～1.62V时，图2中所示的传输门电路在输入电压为-0.3V时，漏电流为7.74μA，输出电压为1.52V。图4、5中所示的传输门电路在输入电压为-0.3V时，漏电流小于10nA，输出电压为1.62V。
综上，本发明针对高电压阈值器件电路，能够使得具有本征NMOS晶体管的传输门电路即使在较低的电源电压且输入信号为不满幅的情况下保持在上升沿和下降沿顺利导通，有效地发挥逻辑功能；并且通过传输门本征NMOS栅极可控的结构，使传输门后的上拉电路能够在较大的电源电压范围内有效地减少漏电流。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种传输门电路，其特征在于，所述传输门电路包括第一PMOS晶体管和第二NMOS晶体管，所述第二NMOS晶体管为本征NMOS晶体管，其中，
所述第一PMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；
所述第二NMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第二NMOS晶体管的栅极连接到第二信号引脚；以及
所述第一信号引脚和所述第二信号引脚被施加相反的逻辑电平；
所述传输门电路的后续上拉电路包括第三PMOS晶体管，所述第三PMOS晶体管的栅极连接到所述第二信号引脚，所述第三PMOS晶体管的源极连接到电源，所述第三PMOS晶体管的漏极连接到所述传输门电路的输出端。
2.如权利要求1所述的传输门电路，其特征在于，所述第二NMOS晶体管是阈值电压为正数值的本征NMOS晶体管。
3.如权利要求1或2所述的传输门电路，其特征在于，所述第一PMOS晶体管的衬底连接到电源，所述第二NMOS晶体管的衬底连接到地。
4.一种传输门电路，其特征在于，所述传输门电路包括第一PMOS晶体管、第二NMOS晶体管、第四PMOS晶体管和第五NMOS晶体管，所述第二NMOS晶体管为本征NMOS晶体管，其中，
所述第一PMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；
所述第二NMOS晶体管的漏极和源极分别连接所述传输门电路的输入端和输出端，所述第二NMOS晶体管的栅极连接到所述第四PMOS晶体管的漏极和所述第五NMOS晶体管的漏极；
所述第四PMOS晶体管的栅极连接到所述第一信号引脚，所述第四PMOS晶体管的源极连接到电源，所述第四PMOS晶体管的漏极连接到所述第二NMOS晶体管的栅极和所述第五NMOS晶体管的漏极；以及
所述第五NMOS晶体管的栅极连接到所述第一信号引脚，所述第五NMOS晶体管的源极连接到所述传输门电路的输入端，所述第五NMOS晶体管的漏极连接到所述第二NMOS晶体管的栅极和所述第四PMOS晶体管的漏极。
5.如权利要求4所述的传输门电路，其特征在于，所述第二NMOS晶体管是阈值电压为正数值的本征NMOS晶体管。
6.如权利要求4或5所述的传输门电路，其特征在于，所述第一PMOS晶体管的衬底和所述第四PMOS晶体管的衬底连接到电源，所述第二NMOS晶体管的衬底和所述第五NMOS晶体管的衬底连接到地。
7.一种传输门电路，其特征在于，所述传输门电路包括第一PMOS晶体管、第二NMOS晶体管、第四PMOS晶体管、第五NMOS晶体管和第六PMOS晶体管，所述第一PMOS晶体管和所述第二NMOS晶体管构成第一传输门，所述第五NMOS晶体管和第六PMOS晶体管构成第二传输门，所述第二NMOS晶体管为本征NMOS晶体管，其中，
所述第一PMOS晶体管的漏极和源极分别连接所述第一传输门的输入端和输出端，所述第一PMOS晶体管的栅极连接到第一信号引脚；
所述第二NMOS晶体管的漏极和源极分别连接所述第一传输门的输入端和输出端，所述第二NMOS晶体管的栅极连接到所述第四PMOS晶体管的漏极、所述第五NMOS晶体管的源极以及所述第六PMOS晶体管的源极；
所述第四PMOS晶体管的栅极连接到所述第一信号引脚，所述第四PMOS晶体管的源极连接到电源，所述第四PMOS晶体管的漏极连接到所述第二NMOS晶体管的栅极；
所述第五NMOS晶体管的栅极连接到所述第一信号引脚，所述第五NMOS晶体管的源极连接到所述第二NMOS晶体管的栅极，所述第五NMOS晶体管的漏极连接到所述第一传输门的输入端；
所述第六PMOS晶体管的栅极连接到第二信号引脚，所述第六PMOS晶体管的源极连接到所述第二NMOS晶体管的栅极，所述第六PMOS晶体管的漏极连接到所述第一传输门的输入端；以及
所述第一信号引脚和所述第二信号引脚被施加相反的逻辑电平。
8.如权利要求7所述的传输门电路，其特征在于，所述第二NMOS晶体管是阈值电压为正数值的本征NMOS晶体管。
9.如权利要求7或8所述的传输门电路，其特征在于，所述第一PMOS晶体管的衬底、所述第四PMOS晶体管的衬底以及所述第六PMOS晶体管的衬底连接到电源，所述第二NMOS晶体管的衬底和所述第五NMOS晶体管的衬底连接到地。
10.如权利要求7或8所述的传输门电路，其特征在于，当所述第一信号引脚为逻辑高、所述第二信号引脚为逻辑低时，所述第一传输门截止，所述第一传输门输出端上拉有效；当所述第一信号引脚为逻辑低、所述第二信号引脚为逻辑高时，所述第一传输门导通，所述第一传输门输出端上拉无效。
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