JP4421365B2 - レベル変換回路 - Google Patents
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Description
多電源の半導体集積回路装置(LSI)では、異なる電源電圧の回路間を接続するためにレベル変換回路が設けられている。異なる電源電圧の回路間を接続するレベル変換回路、特に、低い電源電圧の回路の信号を、高い電源電圧の回路の信号に変換するレベル変換回路(昇圧用のレベル変換回路)は、高い電源電圧の回路信号を低い電源電圧の回路信号に変換する回路(降圧用のレベル変換回路)に比較して、増幅機能が必要となることから、遅延時間、消費電力が大きくなり易い。そのため、遅延時間や消費電力を低減できるレベル変換回路が必要となっている。
次に、図26のレベル変換回路2について説明する。なお、同図において、図25のレベル変換回路1と同一構成部分は同一符号を付している。すなわち、レベル変換回路2は、各MOSトランジスタPH1,PH2,NH1,NH2,PL1,PL2,NL1,NL2に加えて、バイアス回路6を備え、そのバイアス回路6で発生されたバイアス電位NBが高耐圧のNMOSトランジスタNH1,NH2のゲートに供給される。また、高耐圧のNMOSトランジスタNH1のソースがインバータ回路3の出力ノードN10に接続され、高耐圧のNMOSトランジスタNH2のソースがインバータ回路4の出力ノードN11に接続される。
また、図3に示すレベル変換回路43では、パワーオンリセット回路44が設けられている。図4に示すように、パワーオンリセット回路44は、第2電圧Vppの立ち上がりを検出してリセット信号PORをバイアス回路11に供給し、バイアス回路11に流れるバイアス電流を増加させ、バイアス電位NBの充電を早める。これにより、電圧Vppの電源立ち上げ時に、レベル変換回路43の出力信号OUTが不定となる期間を最小にできる。
以下、本発明を具体化した第1の実施の形態を説明する。
図5には、本実施の形態のレベル変換回路10を示している。このレベル変換回路10は、バイアス電位NBを発生するバイアス回路11の構成が図26に示す従来例と相違する。なお、図5において、図26の従来例と同様の構成(各MOSトランジスタPH1,PH2,NH1,NH2やインバータ回路3,4など)については同一の符号を付している。
バイアス回路11は、高耐圧のPMOSトランジスタPH3,PH4、高耐圧のNMOSトランジスタNH3,NH4、抵抗R1、及び容量C1,CPORを含む。バイアス回路11において、高耐圧のPMOSトランジスタPH3,PH4のソースには電源電圧Vpp(例えば、5V)が供給されている。また、PMOSトランジスタPH3のゲートとPMOSトランジスタPH4のゲートとが互いに接続されるとともに、各ゲートはPMOSトランジスタPH4のドレインに接続されている。つまり、各PMOSトランジスタPH3,PH4はカレントミラー回路を構成している。
制御信号ENXがLレベル(0V)であり、そのレベルを反転したHレベル(1.8V)の制御信号ENがバイアス回路11に供給されると、NMOSトランジスタNH4がオンする。このとき、抵抗R1に電流が流れ、その電流はPMOSトランジスタPH4に流れる。すると、PMOSトランジスタPH4とカレントミラー接続されたPMOSトランジスタPH3にも電流が流れ、その電流は、ダイオード接続されたNMOSトランジスタNH3を介して低い電源電圧Vdd(デジタル回路)の電源側に流れ込む。これにより、バイアス回路11のバイアス電位NBは、電源電圧Vddから高耐圧のNMOSトランジスタNH3のしきい値電圧Vth程度高い電圧となる。NMOSトランジスタNH3に流れる電流値は抵抗R1で設定される。また、容量C1は、バイアス電位NBが変動するのを抑制する安定化容量として機能する。
(1)バイアス回路11において、ダイオード接続したNMOSトランジスタNH3のソースを電源電圧Vddの電源に接続し、該NMOSトランジスタNH3に電流を流すことにより、電源電圧Vddよりもしきい値電圧Vth高い電圧(2.6V)のバイアス電位NBを発生するようにした。そして、そのバイアス電位NBをNMOSトランジスタNH1,NH2のゲートに供給することにより、回路動作の高速化が実現できる。また、スイッチとして動作するNMOSトランジスタNH4と電流を決定する抵抗R1とでバイアス回路11を構成し、そのオン/オフをNMOSトランジスタNH4で行えるよう回路を工夫した。このバイアス回路11では、低い電源電圧Vddの制御信号ENによってNMOSトランジスタNH4をオン/オフ制御することで、バイアス回路11に流れる電流値を変化させることができる。これにより、レベル変換回路10におけるバイアス電位NBのインピーダンスの制御を低い電源電圧Vddの回路側から行うことができる。具体的には、例えば、低い電源電圧Vddの回路ブロックとしてCPUが設けられる場合、CPUがプログラムを実行することにより制御信号ENを出力し、バイアス電位NBのインピーダンスを下げておく必要がある期間(レベル変換回路10の入出力信号が頻繁に変化する期間)だけバイアス回路11に電流を流すことができる。
以下、本発明を具体化した第2の実施の形態を図面に従って説明する。
図6には、第1の実施の形態のレベル変換回路10を用いたAD変換回路15を示している。
変換を開始する前には、Lレベルの制御信号SPLにより各NMOSトランジスタNH13〜NH15はオフしている。変換を開始すると、先ず、アナログ信号Vinをサンプリングするために、逐次比較制御回路18は制御信号SPLをHレベルとして各NMOSトランジスタNH13〜NH15をオンする。NMOSトランジスタNH13がオンすると、各容量の出力ノードDACOUTとノードN50の電位が等しくなり、NMOSトランジスタNH14がオンすると、ノードN51とノードN52の電位が等しくなる。また、NMOSトランジスタNH15がオンすると、ノードN53とノードN54の電位が等しくなる。PMOSトランジスタPH10とNMOSトランジスタNH10とはコンパレータ16の1段目を構成しており、NMOSトランジスタNH13がオンすると、出力ノードDACOUTとノードN50の電位は、コンパレータ16における1段目の論理しきい値(インバータ回路19aのしきい値)VTLとなる。同様に、各NMOSトランジスタNH14,NH15がオンすることで、ノードN51,N52,N53,N54の電位も論理しきい値VTLとなる。
図8に示すように、レベル変換回路10の出力信号OUTは、ナンド回路NAND1の第1入力端子に供給されるとともに、ノア回路NOR1の第1入力端子に供給される。また、比較を開始するための制御信号COMPがナンド回路NAND1の第2入力端子に供給されるとともに、インバータ回路INV1を介して反転されてノア回路NOR1の第2入力端子に供給される。ナンド回路NAND1、ノア回路NOR1、及びインバータ回路INV1は、5Vの電源電圧が供給されて動作するゲート回路である。
図9に示すように、サンプリング開始と同時あるいはそれ以前に、レベル変換回路10に供給する制御信号ENをHレベルとし、該レベル変換回路10のバイアス回路11に電流を流し活性化させる。バイアス回路11は、制御信号ENをHレベルとして数十nsでバイアス電位NBが定常状態に達するので、数百nsから数千nsのサンプリング期間に対して十分高速に動作時の状態に復帰する。バイアス回路11に電流が流れ、その出力インピーダンスが低い状態で、レベル変換回路10の入力信号INが変化し、それに応答して出力信号OUTも変換する。
このように、上記第1の実施の形態のレベル変換回路10を逐次比較AD変換回路15に適用することができる。また、本実施の形態のように、逐次比較AD変換回路15のようなMCUのリソースにレベル変換回路10を適用する場合、MCUが予め各リソースを使用するタイミングを把握しているため、それに先立ってバイアス回路11を活性化し、リソースの使用が終了した時点で、バイアス回路11におけるバイアス電流を削減することができる。
以下、本発明を具体化した第3の実施の形態を説明する。
図10には、本実施の形態のレベル変換回路22を示している。このレベル変換回路22は、バイアス回路23の回路構成を変更した点と低耐圧のPMOSトランジスタPL3とNMOSトランジスタNL3からなるインバータ回路24を追加した点が上記第1の実施の形態におけるレベル変換回路10と相違する。図10において、第1の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、その相違点を中心に説明する。
バイアス回路23は、高耐圧のPMOSトランジスタPH3,PH4、高耐圧のNMOSトランジスタNH3,NH4,NH5、抵抗R1,R3、及び容量CPORを含む。このバイアス回路23において、高耐圧のPMOSトランジスタPH3,PH4、高耐圧のNMOSトランジスタNH3,NH4、抵抗R1、及び容量CPORの接続構成は、第1の実施の形態におけるバイアス回路11と同じであるため、ここでは、その説明を省略する。
なおここでは、高耐圧のNMOSトランジスタのしきい値電圧Vthを約1V、電源電圧Vddを1.8V、電源電圧Vppを5Vとした場合の動作を示す。また、レベル変換回路22では入力信号INと出力信号OUTとが同相の信号となる(信号波形が重なり分かりにくくなる)ため、入力信号INと逆相となるノードN20の信号波形を示している。
(1)バイアス回路23におけるバイアス電流を決定する抵抗を2つ用意し、それぞれの抵抗R1,R3の電流値を待機時と動作時に必要となる適切な電流値に設計することで、待機時におけるバイアス電流の設計をより容易に行うことができる。また、必要なときにだけ、バイアス回路23に流す電流を大きくして、バイアス電位NBの等価インピーダンスを下げることができる。なお、このバイアス電流の制御により、レベル変換機能自体は悪影響を受けることはない。
以下、本発明を具体化した第4の実施の形態を説明する。
図12には、本実施の形態のレベル変換回路27を示している。このレベル変換回路27は、入力信号INを受けるインバータ回路3,4のPMOSトランジスタPL1,PL2を省略した点が第3の実施の形態におけるレベル変換回路22と相違する。図12において、第3の実施の形態と同様の構成については同一の符号を付してその説明を省略し、以下には、その相違点を中心に説明する。
以下、本発明を具体化した第5の実施の形態を説明する。
図13には、本実施の形態のレベル変換回路28を示している。このレベル変換回路28は、各MOSトランジスタPH1,PH2,PL1,PL2,NH1,NH2,NL1,NL2からなる変換部29a,29b,・・・を複数段設けた点が第1の実施の形態におけるレベル変換回路10と相違する。図12において、第1の実施の形態と同様の構成については同一の符号を付している。
以下、本発明を具体化した第6の実施の形態を説明する。
図14は、本実施の形態のレベル変換回路30を示している。このレベル変換回路30は、バイアス回路31,32の構成が第4の実施の形態におけるレベル変換回路27と相違する。図14において、第4の実施の形態と同様の構成については同一の符号を付してその説明を省略し、以下には、その相違点を中心に説明する。
以下、本発明を具体化した第7の実施の形態を説明する。
図15は、本実施の形態のレベル変換回路35を示している。
以下、本発明を具体化した第8の実施の形態を説明する。
図16は、本実施の形態の原理説明図である。本実施の形態のレベル変換回路40は、バイアス回路41における通常時のバイアス電流のオン/オフ制御を低い電源電圧Vdd(1.8V)の制御信号ENで行う。また、待機時のバイアス電流のオン/オフ制御を高い電源電圧Vpp(5V)の制御信号PDHで行う。
レベル変換回路40は、第6の実施の形態におけるレベル変換回路30(図14参照)での制御信号ENを5Vの制御信号PDHに置き換えている。さらに、1.8Vの制御信号ENでオン/オフ制御する電流を、第1の実施の形態におけるレベル変換回路10(図5参照)と同様に抵抗R1で発生している。図17において、第1及び第6の実施の形態と同様の構成については同一の符号を付している。
レベル変換回路40の動作時には、Hレベル(1.8V)の制御信号ENが供給され、NMOSトランジスタNH4がオンする。このとき、抵抗R1に電流が流れ、その電流はPMOSトランジスタPH32に流れる。すると、PMOSトランジスタPH32とカレントミラー接続されたPMOSトランジスタPH31にも電流が流れ、その電流は、ダイオード接続されたNMOSトランジスタNH3を介して低い電源電圧Vddの電源側に流れ込む。これにより、バイアス回路41のバイアス電位NBは、電源電圧Vddから高耐圧のNMOSトランジスタNH3のしきい値電圧Vth程度高い電圧となる。
このようにすれば、レベル変換回路40の入出力信号が頻繁に変化するときだけ、バイアス電位NBのインピーダンスを下げる等の制御が、低い電源電圧Vddの回路(デジタル回路)側から実行できるようになる。例えば、電源電圧Vddで動作する回路としてCPUが設けられた半導体集積回路装置では、CPUがプログラムを実行することにより、バイアス回路41の電流を制御することができる。また、試験時にIDDQを測定する等、完全に回路を使用しない場合には、制御信号PDHで待機時のバイアス電流を停止することができる。
以下、本発明を具体化した第9の実施の形態を説明する。
図18には、本実施の形態のレベル変換回路43を示している。上記第1の実施の形態のレベル変換回路10では、ノードN30に接続した容量CPORでパワーオンリセット機能を実現したが、本実施の形態のレベル変換回路43では、その機能を実現するためにパワーオンリセット回路44が別途設けられている。図18において、第1の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、その相違点を中心に説明する。
以下、本発明を具体化した第10の実施の形態を説明する。
図19には、本実施の形態におけるレベル変換回路45を示している。
以下、本発明を具体化した第11の実施の形態を説明する。
図20には、本実施の形態のレベル変換回路48を示している。このレベル変換回路48は、バイアス回路49とそれを制御する回路(レベル変換回路50を含む回路)部分の構成が上記第10の実施の形態におけるレベル変換回路45と相違する。図20において、第10の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、その相違点を中心に説明する。
以下、本発明を具体化した第12の実施の形態を説明する。
図21は、本実施の形態のレベル変換回路55を示している。このレベル変換回路55は、第1の実施の形態のレベル変換回路10(図5参照)と第10の実施の形態のレベル変換回路45(図19参照)とを組み合わせた回路構成となっている。レベル変換回路55では、それらを組み合わせたことで、バイアス回路46におけるバイアス電位PBの発生方法が相違する。図21において、第1及び第10の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、相違点を中心に説明する。
以下、本発明を具体化した第13の実施の形態を説明する。
図22は、本実施の形態のレベル変換回路61を示している。このレベル変換回路61は、第1の実施の形態のレベル変換回路10(図5参照)と第11の実施の形態のレベル変換回路48(図20参照)とを組み合わせた回路構成となっている。図22において、第1及び第11の実施の形態と同様の構成については同一の符号を付している。
以下、本発明を具体化した第14の実施の形態を説明する。
図23に示すように、本実施の形態は、1.8Vの制御信号ENから5Vの制御信号ENXHを発生するレベル変換回路62の構成が上記第13の実施の形態と相違する。図23において、第13の実施の形態と同様の構成については同一の符号を付してその説明を一部省略し、以下には、相違点を中心に説明する。
以下、本発明を具体化した第15の実施の形態を説明する。
図24には、本実施の形態のレベル変換回路71を示している。レベル変換回路71を構成する各MOSトランジスタPH1,PH2,NH1,NH2やインバータ回路3,4の構成は、上記第1の実施の形態と同じであり、バイアス回路72の構成が相違する。
・第2の実施の形態のAD変換回路15は、第1の実施の形態のレベル変換回路10を用いるものであったが、このレベル変換回路10に代えて他の実施の形態のレベル変換回路を用いてもよい。また、各実施の形態におけるレベル変換回路は、AD変換回路以外の他の半導体集積回路装置に使用してもよい。
(付記1)基準電圧と第1電圧とを信号レベルとする入力信号を、前記基準電圧と第1電圧よりも高い第2電圧の信号レベルに変換するレベル変換回路であって、
第1及び第2のPMOSトランジスタと、第1〜第4のNMOSトランジスタと、バイアス電位を発生するバイアス回路とを含み、
第1のNMOSトランジスタは、ドレインが第1のPMOSトランジスタのドレインと第2のPMOSトランジスタのゲートに接続され、ソースが第3のNMOSトランジスタのドレインに接続され、第2のNMOSトランジスタは、ドレインが第2のPMOSトランジスタのドレインと第1のPMOSトランジスタのゲートに接続され、ソースが第4のNMOSトランジスタのドレインに接続され、第3のNMOSトランジスタのゲートに前記入力信号が供給されるとともに、第4のNMOSトランジスタのゲートに入力信号を反転した信号が供給され、
前記バイアス回路は、前記第1電圧より前記第1及び第2のNMOSトランジスタのしきい値電圧高いバイアス電位を前記第1及び第2のNMOSトランジスタのゲートに供給する回路であり、前記基準電圧と第1電圧とを信号レベルとする制御信号に基づいて前記バイアス電位を発生させるための電流を制御することを特徴とするレベル変換回路。
(付記2)基準電圧と第1電圧とを信号レベルとする入力信号を、前記基準電圧と第1電圧よりも高い第2電圧の信号レベルに変換するレベル変換回路であって、
第1〜第4のPMOSトランジスタと、第1及び第2のNMOSトランジスタと、バイアス電位を発生するバイアス回路とを含み、
第1のNMOSトランジスタのドレインは、第1のPMOSトランジスタのドレインと第2のPMOSトランジスタのゲートに接続され、第2のNMOSトランジスタのドレインは、第2のPMOSトランジスタのドレインと第1のPMOSトランジスタのゲートに接続され、第3のPMOSトランジスタのドレインは、前記第1のPMOSトランジスタのソースに接続され、第4のPMOSトランジスタのドレインは、前記第2のPMOSトランジスタのソースに接続され、
前記バイアス回路は、前記第3及び第4のPMOSトランジスタのゲートに前記バイアス電位を供給し、出力信号の変化時に第3及び第4のPMOSトランジスタに流れる電流が第1及び第2のNMOSトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
(付記3)基準電圧と第1電圧とを信号レベルとする入力信号を、前記基準電圧と第1電圧よりも高い第2電圧の信号レベルに変換するレベル変換回路であって、
第1〜第4のPMOSトランジスタと、第1〜第4のNMOSトランジスタと、第1のバイアス電位を発生する第1のバイアス回路と、第2のバイアス電位を発生する第2のバイアス回路とを含み、
第1のNMOSトランジスタは、ドレインが第1のPMOSトランジスタのドレインと第2のPMOSトランジスタのゲートに接続され、ソースが第3のNMOSトランジスタのドレインに接続され、第2のNMOSトランジスタは、ドレインが第2のPMOSトランジスタのドレインと第1のPMOSトランジスタのゲートに接続され、ソースが第4のNMOSトランジスタのドレインに接続され、第3のPMOSトランジスタのドレインは、第1のPMOSトランジスタのソースに接続され、第4のPMOSトランジスタのドレインは、第2のPMOSトランジスタのソースに接続され、
第3のNMOSトランジスタのゲートに前記入力信号が供給されるとともに、第4のNMOSトランジスタのゲートに入力信号を反転した信号が供給され、
前記第1のバイアス回路は、前記第1電圧より前記第1及び第2のNMOSトランジスタのしきい値電圧高い第1のバイアス電位を前記第1及び第2のNMOSトランジスタのゲートに供給する回路であり、前記基準電圧と第1電圧とを信号レベルとする制御信号に基づいて、前記第1のバイアス電位を発生させるための電流を制御し、
前記第2のバイアス回路は、前記第3及び第4のPMOSトランジスタのゲートに前記第2のバイアス電位を供給し、出力信号の変化時に第3及び第4のPMOSトランジスタに流れる電流が第1及び第2のNMOSトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
(付記4)前記バイアス回路は、バイアス電流を設定するための抵抗と、前記制御信号に基づいて前記抵抗に流れる電流を制御するMOSトランジスタとを備えることを特徴とする付記1に記載のレベル変換回路。
(付記5)前記バイアス回路は、前記バイアス電流を設定するための抵抗を複数備えることを特徴とする付記4に記載のレベル変換回路。
(付記6)前記第2電圧の立ち上がりを検出して前記バイアス回路にリセット信号を供給するパワーオンリセット回路を備え、前記バイアス回路は、そのリセット信号に基づいてバイアス電流を増加させることを特徴とする付記1に記載のレベル変換回路。
(付記7)前記バイアス回路は、バイアス電流の停止時にバイアス電位を前記基準電圧の電位レベルとするためのMOSトランジスタを備えることを特徴とする付記2に記載のレベル変換回路。
(付記8)前記バイアス回路は、前記バイアス電位を安定化するための容量を備えることを特徴とすることを特徴とする付記1〜7のいずれかに記載のレベル変換回路。
(付記9)前記バイアス回路は、複数のMOSトランジスタからなる自己バイアス回路が出力するバイアス電位に基づいてバイアス電流を決定することを特徴とする付記1に記載のレベル変換回路。
(付記10)前記バイアス回路は、前記第2電圧の電源に接続されカレントミラー回路を構成する一対のPMOSトランジスタと、ドレインとゲートが前記ミラー回路に接続されるとともにソースが前記第1電圧の電源に接続されるNMOSトランジスタとを備えることを特徴とする付記1に記載のレベル変換回路。
(付記11)前記バイアス回路は、前記カレントミラー回路に流れるバイアス電流を設定するための抵抗と、前記制御信号に基づいて前記抵抗に流れる電流を制御するNMOSトランジスタとを備えることを特徴とする付記10に記載のレベル変換回路。
(付記12)前記各MOSトランジスタからなる変換部を複数備え、該各変換部にバイアス電位を供給するバイアス回路を共通に用いるようにしたことを特徴とする付記1に記載のレベル変換回路。
(付記13)基準電圧と第1電圧との電圧レベルの入力信号を、前記基準電圧と前記第1電圧よりも高い第2電圧との電圧レベルの出力信号にレベル変換するレベル変換回路であって、
バイアス電位を発生するバイアス回路と、クロスカップルされた第1及び第2のPMOSトランジスタと、該各PMOSトランジスタに直列に接続され、ゲートに前記バイアス電位が供給される第1及び第2のNMOSトランジスタと、前記各NMOSトランジスタに直列に接続され、ゲートに前記入力信号が供給される第3及び第4のNMOSトランジスタと、を含み、
前記バイアス電位は、前記第1電圧より前記第1及び第2のNMOSトランジスタのしきい値電圧高い電位であり、前記バイアス回路は、前記基準電圧と第1電圧とを信号レベルとする制御信号に基づいて前記バイアス電位を発生させるための電流を制御することを特徴とするレベル変換回路。
(付記14)基準電圧と第1電圧との電圧レベルの入力信号を、前記基準電圧と前記第1電圧よりも高い第2電圧との電圧レベルの出力信号にレベル変換するレベル変換回路であって、
バイアス電位を発生するバイアス回路と、クロスカップルされた第1及び第2のPMOSトランジスタと、該各PMOSトランジスタと直列に接続され、ゲートに供給される前記バイアス電位に基づいて前記各PMOSトランジスタに流れる電流を制限する第3及び第4のPMOSトランジスタと、前記PMOSトランジスタと直列に接続され、ゲートに前記入力信号が供給される第1及び第2のNチャネルMOSトランジスタと、を含み、
前記バイアス回路は、前記バイアス電位に基づいて、出力信号の変化時に第3及び第4のPMOSトランジスタに流れる電流が第1及び第2のNMOSトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。
(付記15)付記1〜14のいずれかに記載のレベル変換回路と、該レベル変換回路を制御する制御回路とを含むことを特徴とする半導体集積回路装置。
(付記16)アナログ信号からデジタル信号に変換するAD変換を行うことを特徴とする付記15に記載の半導体集積回路装置。
43,45,48,55,61,71 レベル変換回路
11,23,31,41,46,49,72 バイアス回路
15 半導体集積回路装置としてのAD変換回路
18 逐次比較制御回路
44 パワーオンリセット回路
C1,C2 容量
IN,IN1,IN2 入力信号
EN,ENX,PD,PDX 制御信号
NB バイアス電位
NH1 第1のNMOSトランジスタ
NH2 第2のNMOSトランジスタ
NH4,NH41 MOSトランジスタ
NL1 第3のNMOSトランジスタ
NL2 第4のNMOSトランジスタ
OUT,OUT1,OUT2 出力信号
PB バイアス電位
PH1 第1のPMOSトランジスタ
PH2 第2のPMOSトランジスタ
PH40 第3のPMOSトランジスタ
PH41 第4のPMOSトランジスタ
R1,R3 抵抗
Vdd 第1電圧としての電源電圧
Vin アナログ信号
Vth しきい値電圧
Vpp 第2電圧としての電源電圧
Claims (10)
- 基準電圧と第1電圧とを信号レベルとする入力信号を、前記基準電圧と第1電圧よりも高い第2電圧の信号レベルに変換するレベル変換回路であって、
第1及び第2のPMOSトランジスタと、第1〜第4のNMOSトランジスタと、バイアス電位を発生するバイアス回路とを含み、
第1のNMOSトランジスタは、ドレインが第1のPMOSトランジスタのドレインと第2のPMOSトランジスタのゲートに接続され、ソースが第3のNMOSトランジスタのドレインに接続され、第2のNMOSトランジスタは、ドレインが第2のPMOSトランジスタのドレインと第1のPMOSトランジスタのゲートに接続され、ソースが第4のNMOSトランジスタのドレインに接続され、第3のNMOSトランジスタのゲートに前記入力信号が供給されるとともに、第4のNMOSトランジスタのゲートに入力信号を反転した信号が供給され、
前記バイアス回路は、前記第1電圧より前記第1及び第2のNMOSトランジスタのしきい値電圧高いバイアス電位を前記第1及び第2のNMOSトランジスタのゲートに供給する回路であり、前記基準電圧と第1電圧とを信号レベルとする制御信号に基づいて前記バイアス電位を発生させるための電流を制御し、
前記第2電圧の立ち上がりを検出して前記バイアス回路にリセット信号を供給するパワーオンリセット回路を備え、前記バイアス回路は、そのリセット信号に基づいてバイアス電流を増加させることを特徴とするレベル変換回路。 - 基準電圧と第1電圧とを信号レベルとする入力信号を、前記基準電圧と第1電圧よりも高い第2電圧の信号レベルに変換するレベル変換回路であって、
第1〜第4のPMOSトランジスタと、第1〜第4のNMOSトランジスタと、第1のバイアス電位を発生する第1のバイアス回路と、第2のバイアス電位を発生する第2のバイアス回路とを含み、
第1のNMOSトランジスタは、ドレインが第1のPMOSトランジスタのドレインと第2のPMOSトランジスタのゲートに接続され、ソースが第3のNMOSトランジスタのドレインに接続され、第2のNMOSトランジスタは、ドレインが第2のPMOSトランジスタのドレインと第1のPMOSトランジスタのゲートに接続され、ソースが第4のNMOSトランジスタのドレインに接続され、第3のPMOSトランジスタのドレインは、第1のPMOSトランジスタのソースに接続され、第4のPMOSトランジスタのドレインは、第2のPMOSトランジスタのソースに接続され、
第3のNMOSトランジスタのゲートに前記入力信号が供給されるとともに、第4のNMOSトランジスタのゲートに入力信号を反転した信号が供給され、
前記第1のバイアス回路は、前記第1電圧より前記第1及び第2のNMOSトランジスタのしきい値電圧高い第1のバイアス電位を前記第1及び第2のNMOSトランジスタのゲートに供給する回路であり、前記基準電圧と第1電圧とを信号レベルとする制御信号に基づいて、前記第1のバイアス電位を発生させるための電流を制御し、
前記第2のバイアス回路は、前記第3及び第4のPMOSトランジスタのゲートに前記第2のバイアス電位を供給し、出力信号の変化時に第3及び第4のPMOSトランジスタに流れる電流が第1及び第2のNMOSトランジスタに流れる電流と比例関係となるよう制御することを特徴とするレベル変換回路。 - 前記バイアス回路は、バイアス電流を設定するための抵抗と、前記制御信号に基づいて前記抵抗に流れる電流を制御するMOSトランジスタとを備えることを特徴とする請求項1に記載のレベル変換回路。
- 前記バイアス回路は、前記バイアス電流を設定するための抵抗を複数備えることを特徴とする請求項3に記載のレベル変換回路。
- 前記第2のバイアス回路は、バイアス電流の停止時に前記第2のバイアス電位を前記基準電圧の電位レベルとするためのMOSトランジスタを備えることを特徴とする請求項2に記載のレベル変換回路。
- 前記バイアス回路は、前記第2電圧の電源に接続されカレントミラー回路を構成する一対のPMOSトランジスタと、ドレインとゲートが前記ミラー回路に接続されるとともにソースが前記第1電圧の電源に接続されるNMOSトランジスタとを備えることを特徴とする請求項1に記載のレベル変換回路。
- 前記バイアス回路は、前記カレントミラー回路に流れるバイアス電流を設定するための抵抗と、前記制御信号に基づいて前記抵抗に流れる電流を制御するNMOSトランジスタとを備えることを特徴とする請求項6に記載のレベル変換回路。
- 前記各MOSトランジスタからなる変換部を複数備え、該各変換部にバイアス電位を供給するバイアス回路を共通に用いるようにしたことを特徴とする請求項1に記載のレベル変換回路。
- 前記バイアス回路は、前記バイアス電位を安定化するための容量を備えることを特徴とすることを特徴とする請求項1〜8のいずれか1項に記載のレベル変換回路。
- 基準電圧と第1電圧との電圧レベルの入力信号を、前記基準電圧と前記第1電圧よりも高い第2電圧との電圧レベルの出力信号にレベル変換するレベル変換回路であって、
バイアス電位を発生するバイアス回路と、クロスカップルされた第1及び第2のPMOSトランジスタと、該各PMOSトランジスタに直列に接続され、ゲートに前記バイアス電位が供給される第1及び第2のNMOSトランジスタと、前記各NMOSトランジスタに直列に接続され、ゲートに前記入力信号が供給される第3及び第4のNMOSトランジスタと、を含み、
前記バイアス電位は、前記第1電圧より前記第1及び第2のNMOSトランジスタのしきい値電圧高い電位であり、前記バイアス回路は、前記基準電圧と第1電圧とを信号レベルとする制御信号に基づいて前記バイアス電位を発生させるための電流を制御し、
前記第2電圧の立ち上がりを検出して前記バイアス回路にリセット信号を供給するパワーオンリセット回路を備え、前記バイアス回路は、そのリセット信号に基づいてバイアス電流を増加させることを特徴とするレベル変換回路。
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