JPH06204850A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH06204850A JPH06204850A JP5000998A JP99893A JPH06204850A JP H06204850 A JPH06204850 A JP H06204850A JP 5000998 A JP5000998 A JP 5000998A JP 99893 A JP99893 A JP 99893A JP H06204850 A JPH06204850 A JP H06204850A
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Abstract
(57)【要約】 （修正有）
【目的】 第１の電源電位と接地電位の間を振幅する信
号を入力とし、第１の電源電位よりも高い第２の電源電
位と接地電位の間を振幅する信号に変換し、出力するレ
ベルシフタ回路において、第２の電源線から接地線への
貫通電流の発生を低減する。 【構成】 第１の電源電位と接地電位の間を振幅する入
力信号線φ1-1 に接続した第１のインバータＩＮＶ1-1
の出力を、第２の電源線１５に接続し、レベル変換した
出力信号φ1-2 を出力するレベル変換回路の第２のＮチ
ャネル型ＭＯＳトランジスタＭ1-4 のソースに接続す
る。
号を入力とし、第１の電源電位よりも高い第２の電源電
位と接地電位の間を振幅する信号に変換し、出力するレ
ベルシフタ回路において、第２の電源線から接地線への
貫通電流の発生を低減する。 【構成】 第１の電源電位と接地電位の間を振幅する入
力信号線φ1-1 に接続した第１のインバータＩＮＶ1-1
の出力を、第２の電源線１５に接続し、レベル変換した
出力信号φ1-2 を出力するレベル変換回路の第２のＮチ
ャネル型ＭＯＳトランジスタＭ1-4 のソースに接続す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におけ
るレベルシフタ回路に関するものである。
るレベルシフタ回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図４はかかる
従来のレベルシフタ回路図である。入力線３は第１の電
源電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の
間を振幅する入力信号φ6-1 である。この信号φ6-1 を
入力とするインバータＩＮＶ6-1 と、このＩＮＶ6-1 の
出力ノードＮ6-1 を入力とするＩＮＶ6-2 と、ソースを
第１の電源電位（Ｖｃｃ）より高い電位（Ｖｐｐレベ
ル）の第２の電源線５と接続し、ゲート、ドレインを互
いのドレイン、ゲートと接続したＰチャネル型ＭＯＳト
ランジスタＭ6-1 、Ｍ6-2 と、ドレインをノードＮ6-3
によりトランジスタＭ6-1 のドレインと、ゲートをノー
ドＮ6-1 と、ソースを接地線６と接続したＮチャネル型
ＭＯＳトランジスタＭ6-3 と、ドレインをトランジスタ
Ｍ6-2 のドレインと、ゲートをノードＮ6-2 と、ソース
を接地線６と接続したＮチャネル型ＭＯＳトランジスタ
Ｍ6-4 で構成するようにしている。
例えば、以下に示すようなものがあった。図４はかかる
従来のレベルシフタ回路図である。入力線３は第１の電
源電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の
間を振幅する入力信号φ6-1 である。この信号φ6-1 を
入力とするインバータＩＮＶ6-1 と、このＩＮＶ6-1 の
出力ノードＮ6-1 を入力とするＩＮＶ6-2 と、ソースを
第１の電源電位（Ｖｃｃ）より高い電位（Ｖｐｐレベ
ル）の第２の電源線５と接続し、ゲート、ドレインを互
いのドレイン、ゲートと接続したＰチャネル型ＭＯＳト
ランジスタＭ6-1 、Ｍ6-2 と、ドレインをノードＮ6-3
によりトランジスタＭ6-1 のドレインと、ゲートをノー
ドＮ6-1 と、ソースを接地線６と接続したＮチャネル型
ＭＯＳトランジスタＭ6-3 と、ドレインをトランジスタ
Ｍ6-2 のドレインと、ゲートをノードＮ6-2 と、ソース
を接地線６と接続したＮチャネル型ＭＯＳトランジスタ
Ｍ6-4 で構成するようにしている。
【０００３】図５はそのレベルシフタ回路の動作電圧波
形図である。以下に、この図を参照しながらそのレベル
シフタ回路の動作を述べる。図５（ａ）に示すように、
入力線３の入力信号φ6-1 がＶｃｃレベルからＶｓｓレ
ベルへ変わると、インバータＩＮＶ6-1 により、ノード
Ｎ6-1 はＶｓｓレベルからＶｃｃレベルとなり、トラン
ジスタＭ6-3 をＯＮし、ノードＮ6-3 をＶｐｐレベルか
らＶｓｓレベルに下げようとする。
形図である。以下に、この図を参照しながらそのレベル
シフタ回路の動作を述べる。図５（ａ）に示すように、
入力線３の入力信号φ6-1 がＶｃｃレベルからＶｓｓレ
ベルへ変わると、インバータＩＮＶ6-1 により、ノード
Ｎ6-1 はＶｓｓレベルからＶｃｃレベルとなり、トラン
ジスタＭ6-3 をＯＮし、ノードＮ6-3 をＶｐｐレベルか
らＶｓｓレベルに下げようとする。
【０００４】同時に、インバータＩＮＶ6-2 によりノー
ドＮ6-2 はＶｃｃレベルからＶｓｓレベルとなり、トラ
ンジスタＭ6-4 をＯＦＦする。トランジスタＭ6-4 がＯ
ＦＦすると、出力φ6-2 はノードＮ6-3 の電位によりト
ランジスタＭ6-2 を介してＶｐｐレベルとなり、トラン
ジスタＭ6-1 をＯＦＦする。トランジスタＭ6-1 をＯＦ
Ｆすると、ノードＮ6-1 の電位により、トランジスタＭ
6-3 を介してノードＮ 6-3 をＶｓｓレベルにする。
ドＮ6-2 はＶｃｃレベルからＶｓｓレベルとなり、トラ
ンジスタＭ6-4 をＯＦＦする。トランジスタＭ6-4 がＯ
ＦＦすると、出力φ6-2 はノードＮ6-3 の電位によりト
ランジスタＭ6-2 を介してＶｐｐレベルとなり、トラン
ジスタＭ6-1 をＯＦＦする。トランジスタＭ6-1 をＯＦ
Ｆすると、ノードＮ6-1 の電位により、トランジスタＭ
6-3 を介してノードＮ 6-3 をＶｓｓレベルにする。
【０００５】次いで、図５（ｂ）に示すように、入力信
号φ6-1 をＶｓｓレベルからＶｃｃレベルとすると、イ
ンバータＩＮＶ6-1 によりノードＮ6-1 はＶｃｃレベル
からＶｓｓレベルとなり、トランジスタＭ6-3 をＯＦＦ
し、インバータＩＮＶ6-2 によりノードＮ6-2 はＶｓｓ
レベルからＶｃｃレベルとなる。ノードＮ6-2 はトラン
ジスタＭ6-4 をＯＮし、出力φ6-2 をＶｐｐレベルから
Ｖｓｓレベルに下げ、同時にトランジスタＭ6-1 をＯＮ
させノードＮ6-3 をＶｐｐレベルにし、トランジスタＭ
6-2 をＯＦＦする。
号φ6-1 をＶｓｓレベルからＶｃｃレベルとすると、イ
ンバータＩＮＶ6-1 によりノードＮ6-1 はＶｃｃレベル
からＶｓｓレベルとなり、トランジスタＭ6-3 をＯＦＦ
し、インバータＩＮＶ6-2 によりノードＮ6-2 はＶｓｓ
レベルからＶｃｃレベルとなる。ノードＮ6-2 はトラン
ジスタＭ6-4 をＯＮし、出力φ6-2 をＶｐｐレベルから
Ｖｓｓレベルに下げ、同時にトランジスタＭ6-1 をＯＮ
させノードＮ6-3 をＶｐｐレベルにし、トランジスタＭ
6-2 をＯＦＦする。
【０００６】上記したように、ＶｃｃレベルとＶｓｓレ
ベルの間を振幅する入力信号φ6-1を、Ｖｐｐレベルと
Ｖｓｓレベルの間を振幅する出力φ6-2 に変換するよう
にしている。
ベルの間を振幅する入力信号φ6-1を、Ｖｐｐレベルと
Ｖｓｓレベルの間を振幅する出力φ6-2 に変換するよう
にしている。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のレベルシフタ回路では、入力信号φ6-1 が、
ＶｃｃレベルからＶｓｓレベルへ変化する時、また、Ｖ
ｓｓレベルからＶｃｃレベルへ変化する時、ともに第２
の電源線２から接地線３への貫通電流が発生してしまう
という問題があった。
べた従来のレベルシフタ回路では、入力信号φ6-1 が、
ＶｃｃレベルからＶｓｓレベルへ変化する時、また、Ｖ
ｓｓレベルからＶｃｃレベルへ変化する時、ともに第２
の電源線２から接地線３への貫通電流が発生してしまう
という問題があった。
【０００８】すなわち、図５（ａ）に示すように、入力
信号φ6-1 がＶｃｃレベルからＶｓｓレベルになると、
インバータＩＮＶ6-1 により、ノードＮ6-1 はＶｓｓレ
ベルからＶｃｃレベルとなり、トランジスタＭ6-3 をＯ
Ｎする。しかし、この時、出力φ6-2 はまだＶｓｓレベ
ルであるので、トランジスタＭ6-1 、Ｍ6-3 が同時にＯ
Ｎ状態となり、貫通電流Ｉ1 が流れる。また、ノードＮ
6-3 の電位が下がると、トランジスタＭ6-2 をＯＮさ
せ、ノードＮ6-2 がＶｓｓレベルになるまで貫通電流Ｉ
1 が流れる。
信号φ6-1 がＶｃｃレベルからＶｓｓレベルになると、
インバータＩＮＶ6-1 により、ノードＮ6-1 はＶｓｓレ
ベルからＶｃｃレベルとなり、トランジスタＭ6-3 をＯ
Ｎする。しかし、この時、出力φ6-2 はまだＶｓｓレベ
ルであるので、トランジスタＭ6-1 、Ｍ6-3 が同時にＯ
Ｎ状態となり、貫通電流Ｉ1 が流れる。また、ノードＮ
6-3 の電位が下がると、トランジスタＭ6-2 をＯＮさ
せ、ノードＮ6-2 がＶｓｓレベルになるまで貫通電流Ｉ
1 が流れる。
【０００９】次に、図５（ｂ）に示すように、入力信号
φ6-1 をＶｓｓレベルからＶｃｃレベルにすると、イン
バータＩＮＶ6-1 、ＩＮＶ6-2 によりノードＮ6-2 はＶ
ｓｓレベルからＶｃｃレベルになり、トランジスタＭ
6-4 をＯＮする。この時、ノードＮ6-3 はＶｓｓレベル
であるので、トランジスタＭ6-2 、Ｍ6-4 が同時にＯＮ
状態となり、貫通電流Ｉ2 が流れる。
φ6-1 をＶｓｓレベルからＶｃｃレベルにすると、イン
バータＩＮＶ6-1 、ＩＮＶ6-2 によりノードＮ6-2 はＶ
ｓｓレベルからＶｃｃレベルになり、トランジスタＭ
6-4 をＯＮする。この時、ノードＮ6-3 はＶｓｓレベル
であるので、トランジスタＭ6-2 、Ｍ6-4 が同時にＯＮ
状態となり、貫通電流Ｉ2 が流れる。
【００１０】したがって、第２の電源電位を内部発生さ
せている半導体集積回路において、貫通電流の増加は内
部昇圧回路の負担を重くする。本発明は、以上述べたレ
ベルシフタ動作時に第２の電源線から接地線へ貫通電流
が発生するという問題点を除去するため、第１、第２の
Ｎチャネル型ＭＯＳトランジスタの両方、もしくは出力
ノードに接続するＮチャネル型ＭＯＳトランジスタのみ
のゲートを第１の電源線と接続し、入力制御手段によっ
て発生した信号のソース制御により、レベルシフタを動
作させることによって、第２の電源線から接地線への貫
通電流の発生を低減できるレベルシフタ回路を提供する
ことを目的とする。
せている半導体集積回路において、貫通電流の増加は内
部昇圧回路の負担を重くする。本発明は、以上述べたレ
ベルシフタ動作時に第２の電源線から接地線へ貫通電流
が発生するという問題点を除去するため、第１、第２の
Ｎチャネル型ＭＯＳトランジスタの両方、もしくは出力
ノードに接続するＮチャネル型ＭＯＳトランジスタのみ
のゲートを第１の電源線と接続し、入力制御手段によっ
て発生した信号のソース制御により、レベルシフタを動
作させることによって、第２の電源線から接地線への貫
通電流の発生を低減できるレベルシフタ回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１の電源電位と接地電位の間を振幅す
る信号を入力とし、第１の電源電位よりも高い第２の電
源電位と接地電位の間を振幅する信号に変換し、出力す
るレベルシフタ回路において、 （Ａ）入力信号発生回路より出力する第１の電源電位と
接地電位の間を振幅する入力信号線に接続する第１のイ
ンバータと、ソースを第２の電源線に接続し、ゲート、
ドレインを互いのドレイン、ゲートに接続する第１、第
２のＰチャネル型ＭＯＳトランジスタと、ドレインを前
記第１のＰチャネル型ＭＯＳトランジスタのドレイン
と、ゲートを前記第１のインバータの出力と、ソースを
接地線と接続する第１のＮチャネル型ＭＯＳトランジス
タと、ドレインをレベルシフタの出力ノードである前記
第２のＰチャネル型ＭＯＳトランジスタのドレインと、
ゲートを第１の電源線と、ソースを前記第１のインバー
タの出力と接続する第２のＮチャネル型ＭＯＳトランジ
スタとを設けるようにしたものである。
成するために、第１の電源電位と接地電位の間を振幅す
る信号を入力とし、第１の電源電位よりも高い第２の電
源電位と接地電位の間を振幅する信号に変換し、出力す
るレベルシフタ回路において、 （Ａ）入力信号発生回路より出力する第１の電源電位と
接地電位の間を振幅する入力信号線に接続する第１のイ
ンバータと、ソースを第２の電源線に接続し、ゲート、
ドレインを互いのドレイン、ゲートに接続する第１、第
２のＰチャネル型ＭＯＳトランジスタと、ドレインを前
記第１のＰチャネル型ＭＯＳトランジスタのドレイン
と、ゲートを前記第１のインバータの出力と、ソースを
接地線と接続する第１のＮチャネル型ＭＯＳトランジス
タと、ドレインをレベルシフタの出力ノードである前記
第２のＰチャネル型ＭＯＳトランジスタのドレインと、
ゲートを第１の電源線と、ソースを前記第１のインバー
タの出力と接続する第２のＮチャネル型ＭＯＳトランジ
スタとを設けるようにしたものである。
【００１２】（Ｂ）入力信号発生回路より出力する第１
の電源電位と接地電位の間を振幅する入力信号線に接続
する第１のインバータと、該第１のインバータの出力を
入力とする第２のインバータと、ソースを第２の電源線
に接続し、ゲート、ドレインを互いのドレイン、ゲート
に接続する第１、第２のＰチャネル型ＭＯＳトランジス
タと、ドレインを前記第１のＰチャネル型ＭＯＳトラン
ジスタのドレインと、ゲートを第１の電源線と、ソース
を前記第１のインバータの出力と接続する第１のＮチャ
ネル型ＭＯＳトランジスタと、ドレインをレベルシフタ
の出力ノードである前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレインと、ゲートを第１の電源線と、ソー
スを第２のインバータの出力と接続する第２のＮチャネ
ル型ＭＯＳトランジスタとを設けるようにしたものであ
る。
の電源電位と接地電位の間を振幅する入力信号線に接続
する第１のインバータと、該第１のインバータの出力を
入力とする第２のインバータと、ソースを第２の電源線
に接続し、ゲート、ドレインを互いのドレイン、ゲート
に接続する第１、第２のＰチャネル型ＭＯＳトランジス
タと、ドレインを前記第１のＰチャネル型ＭＯＳトラン
ジスタのドレインと、ゲートを第１の電源線と、ソース
を前記第１のインバータの出力と接続する第１のＮチャ
ネル型ＭＯＳトランジスタと、ドレインをレベルシフタ
の出力ノードである前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレインと、ゲートを第１の電源線と、ソー
スを第２のインバータの出力と接続する第２のＮチャネ
ル型ＭＯＳトランジスタとを設けるようにしたものであ
る。
【００１３】（Ｃ）入力信号発生回路より出力する第１
の電源電位と接地電位の間を振幅する入力信号線に接続
する第１のインバータと、該第１のインバータの出力
と、第２のＮＡＮＤ回路の出力を入力とする第１のＮＡ
ＮＤ回路と、該入力信号と前記第１のＮＡＮＤ回路の出
力を入力とする第２のＮＡＮＤ回路と、ソースを第２の
電源線に接続し、ゲート、ドレインを互いのドレイン、
ゲートに接続する第１、第２のＰチャネル型ＭＯＳトラ
ンジスタと、ドレインを前記第１のＰチャネル型ＭＯＳ
トランジスタのドレインと、ゲートを第１の電源線と、
ソースを前記第１のＮＡＮＤ回路の出力と接続する第１
のＮチャネル型ＭＯＳトランジスタと、ドレインをレベ
ルシフタの出力ノードである前記第２のＰチャネル型Ｍ
ＯＳトランジスタのドレインと、ゲートを前記第１の電
源線と、ソースを前記第２のＮＡＮＤ回路の出力と接続
する第２のＮチャネル型ＭＯＳトランジスタとを設ける
ようにしたものである。
の電源電位と接地電位の間を振幅する入力信号線に接続
する第１のインバータと、該第１のインバータの出力
と、第２のＮＡＮＤ回路の出力を入力とする第１のＮＡ
ＮＤ回路と、該入力信号と前記第１のＮＡＮＤ回路の出
力を入力とする第２のＮＡＮＤ回路と、ソースを第２の
電源線に接続し、ゲート、ドレインを互いのドレイン、
ゲートに接続する第１、第２のＰチャネル型ＭＯＳトラ
ンジスタと、ドレインを前記第１のＰチャネル型ＭＯＳ
トランジスタのドレインと、ゲートを第１の電源線と、
ソースを前記第１のＮＡＮＤ回路の出力と接続する第１
のＮチャネル型ＭＯＳトランジスタと、ドレインをレベ
ルシフタの出力ノードである前記第２のＰチャネル型Ｍ
ＯＳトランジスタのドレインと、ゲートを前記第１の電
源線と、ソースを前記第２のＮＡＮＤ回路の出力と接続
する第２のＮチャネル型ＭＯＳトランジスタとを設ける
ようにしたものである。
【００１４】（Ｄ）入力信号発生回路より出力する第１
の電源電位と接地電位の間を振幅する入力信号線と第２
のＮＯＲ回路の出力とを入力とする第１のＮＯＲ回路
と、第１の電源線と接地線とに切り換え可能な入力線と
第２のＮＯＲ回路の出力とを入力とする第１のＮＯＲ回
路と、前記入力線に接続される第１のインバータと、該
第１のインバータの出力と前記第１のＮＯＲ回路の出力
を入力とする前記第２のＮＯＲ回路と、前記第１のＮＯ
Ｒ回路の出力を入力とする第２のインバータと、前記第
２のＮＯＲ回路の出力を入力とする第３のインバータ
と、ソースを第２の電源線に接続し、ゲート、ドレイン
を互いのドレイン、ゲートに接続する第１、第２のＰチ
ャネル型ＭＯＳトランジスタと、ドレインを前記第１の
Ｐチャネル型ＭＯＳトランジスタのドレインと、ゲート
を第１の電源線と、ソースを前記第２のインバータの出
力と接続する第１のＮチャネル型ＭＯＳトランジスタ
と、ドレインをレベルシフタの出力ノードである前記第
２のＰチャネル型ＭＯＳトランジスタのドレインと、ゲ
ートを前記第１の電源線と、ソースを前記第３のインバ
ータの出力と接続する第２のＮチャネル型ＭＯＳトラン
ジスタとを設けるようにしたものである。
の電源電位と接地電位の間を振幅する入力信号線と第２
のＮＯＲ回路の出力とを入力とする第１のＮＯＲ回路
と、第１の電源線と接地線とに切り換え可能な入力線と
第２のＮＯＲ回路の出力とを入力とする第１のＮＯＲ回
路と、前記入力線に接続される第１のインバータと、該
第１のインバータの出力と前記第１のＮＯＲ回路の出力
を入力とする前記第２のＮＯＲ回路と、前記第１のＮＯ
Ｒ回路の出力を入力とする第２のインバータと、前記第
２のＮＯＲ回路の出力を入力とする第３のインバータ
と、ソースを第２の電源線に接続し、ゲート、ドレイン
を互いのドレイン、ゲートに接続する第１、第２のＰチ
ャネル型ＭＯＳトランジスタと、ドレインを前記第１の
Ｐチャネル型ＭＯＳトランジスタのドレインと、ゲート
を第１の電源線と、ソースを前記第２のインバータの出
力と接続する第１のＮチャネル型ＭＯＳトランジスタ
と、ドレインをレベルシフタの出力ノードである前記第
２のＰチャネル型ＭＯＳトランジスタのドレインと、ゲ
ートを前記第１の電源線と、ソースを前記第３のインバ
ータの出力と接続する第２のＮチャネル型ＭＯＳトラン
ジスタとを設けるようにしたものである。
【００１５】（Ｅ）前記レベルシフタ回路（Ａ）〜
（Ｄ）において、ソースを前記第２の電源線と、ゲート
をレベルシフタの出力ノードと、ドレインをドライバの
出力ノードと接続する第３のＰチャネル型ＭＯＳトラン
ジスタと、ドレインをドライバの出力ノードと、ゲート
をレベルシフタの出力ノードと、ソースを接地線と接続
した第３のＮチャネル型ＭＯＳトランジスタで構成した
出力ドライブ回路を設けるようにしたものである。
（Ｄ）において、ソースを前記第２の電源線と、ゲート
をレベルシフタの出力ノードと、ドレインをドライバの
出力ノードと接続する第３のＰチャネル型ＭＯＳトラン
ジスタと、ドレインをドライバの出力ノードと、ゲート
をレベルシフタの出力ノードと、ソースを接地線と接続
した第３のＮチャネル型ＭＯＳトランジスタで構成した
出力ドライブ回路を設けるようにしたものである。
【００１６】
【作用】本発明によれば、上記したように、ドレインを
レベルシフタの出力ノードに接続する第１のＮチャネル
型ＭＯＳトランジスタ、及びドレインを出力ドライブＰ
チャネル型ＭＯＳトランジスタのゲートノードに接続す
る第２のＮチャネル型ＭＯＳトランジスタの、両方もし
くは第１のＮチャネル型ＭＯＳトランジスタのみの、ゲ
ートを第１の電源線に接続し、ソース入力によって動作
させることにより、入力信号のずれによって発生する第
２の電源線から接地線への貫通電流を低減することがで
きる。また、入力手段においてタイミングを設定するこ
とにより、更に、貫通電流を低減することができる。
レベルシフタの出力ノードに接続する第１のＮチャネル
型ＭＯＳトランジスタ、及びドレインを出力ドライブＰ
チャネル型ＭＯＳトランジスタのゲートノードに接続す
る第２のＮチャネル型ＭＯＳトランジスタの、両方もし
くは第１のＮチャネル型ＭＯＳトランジスタのみの、ゲ
ートを第１の電源線に接続し、ソース入力によって動作
させることにより、入力信号のずれによって発生する第
２の電源線から接地線への貫通電流を低減することがで
きる。また、入力手段においてタイミングを設定するこ
とにより、更に、貫通電流を低減することができる。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
すレベルシフタ回路図である。入力線１３の入力信号φ
1-1 は、第１の電源電位（Ｖｃｃレベル）と接地電位
（Ｖｓｓレベル）の間を振幅する信号である。この入力
信号φ1-1 を入力とするインバータＩＮＶ1-1 と、ソー
スを第１の電源電位より高い電位（Ｖｐｐレベル）の第
２の電源線１５と接続し、ゲート、ドレインを互いのド
レイン、ゲートと接続したＰチャネル型ＭＯＳトランジ
スタＭ1-1 とＭ1-2 と、ドレインをノードＮ1-2 と、ゲ
ートをノードＮ1-1 と、ソースを接地線１６と接続した
Ｎチャネル型ＭＯＳトランジスタＭ1-3 と、ドレインを
出力φ1-2 と、ゲートを第１の電源と、ソースをノード
Ｎ1-1 と接続したＮチャネル型ＭＯＳトランジスタＭ
1-4 で構成している。
ながら詳細に説明する。図１は本発明の第１実施例を示
すレベルシフタ回路図である。入力線１３の入力信号φ
1-1 は、第１の電源電位（Ｖｃｃレベル）と接地電位
（Ｖｓｓレベル）の間を振幅する信号である。この入力
信号φ1-1 を入力とするインバータＩＮＶ1-1 と、ソー
スを第１の電源電位より高い電位（Ｖｐｐレベル）の第
２の電源線１５と接続し、ゲート、ドレインを互いのド
レイン、ゲートと接続したＰチャネル型ＭＯＳトランジ
スタＭ1-1 とＭ1-2 と、ドレインをノードＮ1-2 と、ゲ
ートをノードＮ1-1 と、ソースを接地線１６と接続した
Ｎチャネル型ＭＯＳトランジスタＭ1-3 と、ドレインを
出力φ1-2 と、ゲートを第１の電源と、ソースをノード
Ｎ1-1 と接続したＮチャネル型ＭＯＳトランジスタＭ
1-4 で構成している。
【００１８】以下、第１の実施例におけるレベルシフタ
回路の動作を述べる。図２は本発明の第１実施例を示す
レベルシフタ回路の動作電圧波形図、図３はそのレベル
シフタ回路の第２の電源線の電流波形図である。図２
（ａ）に示すように、入力信号φ1-1 をＶｃｃレベルか
らＶｓｓレベルにすると、インバータＩＮＶ1-1 によ
り、ノードＮ1-1 はＶｓｓレベルからＶｃｃレベルとな
り、トランジスタＭ1-3 をＯＮさせ、ノードＮ1-2 をＶ
ｐｐレベルからＶｓｓレベルにする。同時に、トランジ
スタＭ1-4 を介して出力φ1-2 に電荷を供給し、ノード
Ｎ1-2 によりトランジスタＭ1-2 を介して供給するとと
もに、出力φ1-2 をＶｓｓレベルからＶｐｐレベルにす
る。すると、出力φ1-2 はトランジスタＭ1-1 をＯＦＦ
する。
回路の動作を述べる。図２は本発明の第１実施例を示す
レベルシフタ回路の動作電圧波形図、図３はそのレベル
シフタ回路の第２の電源線の電流波形図である。図２
（ａ）に示すように、入力信号φ1-1 をＶｃｃレベルか
らＶｓｓレベルにすると、インバータＩＮＶ1-1 によ
り、ノードＮ1-1 はＶｓｓレベルからＶｃｃレベルとな
り、トランジスタＭ1-3 をＯＮさせ、ノードＮ1-2 をＶ
ｐｐレベルからＶｓｓレベルにする。同時に、トランジ
スタＭ1-4 を介して出力φ1-2 に電荷を供給し、ノード
Ｎ1-2 によりトランジスタＭ1-2 を介して供給するとと
もに、出力φ1-2 をＶｓｓレベルからＶｐｐレベルにす
る。すると、出力φ1-2 はトランジスタＭ1-1 をＯＦＦ
する。
【００１９】次いで、図２（ｂ）に示すように、入力信
号φ1-1 をＶｓｓレベルからＶｃｃレベルにすると、イ
ンバータＩＮＶ1-1 により、ノードＮ1-1 はＶｃｃレベ
ルからＶｓｓレベルとなり、トランジスタＭ1-3 をＯＦ
Ｆする。同時に、ゲートが第１の電源に接続され、たえ
ずＯＮとなっているトランジスタＭ1-4 を介して出力φ
1-2 をＶｓｓレベルに下げ、トランジスタＭ1-1 をＯＮ
させる。ノードＮ1-2はＶｐｐレベルとなりトランジス
タＭ1-2 をＯＦＦさせる。
号φ1-1 をＶｓｓレベルからＶｃｃレベルにすると、イ
ンバータＩＮＶ1-1 により、ノードＮ1-1 はＶｃｃレベ
ルからＶｓｓレベルとなり、トランジスタＭ1-3 をＯＦ
Ｆする。同時に、ゲートが第１の電源に接続され、たえ
ずＯＮとなっているトランジスタＭ1-4 を介して出力φ
1-2 をＶｓｓレベルに下げ、トランジスタＭ1-1 をＯＮ
させる。ノードＮ1-2はＶｐｐレベルとなりトランジス
タＭ1-2 をＯＦＦさせる。
【００２０】このように構成することにより、入力信号
φ1-1 がＶｃｃレベルからＶｓｓレベルになる時には、
図３（ａ）に示すように、図４及び図５に示した従来の
場合は、電流波形（ii）となり、貫通電流Ｉ1 が流れる
のに対して、この実施例の場合には、インバータＩＮＶ
1-1 のノードＮ1-1 からの出力が、ゲートに第１の電源
が接続され、たえずＯＮになっているトランジスタＭ
1-4 を介して出力φ1-2に電荷を供給するため、電流波
形（ｉ）となり、従来例における貫通電流Ｉ1 は発生し
ない。
φ1-1 がＶｃｃレベルからＶｓｓレベルになる時には、
図３（ａ）に示すように、図４及び図５に示した従来の
場合は、電流波形（ii）となり、貫通電流Ｉ1 が流れる
のに対して、この実施例の場合には、インバータＩＮＶ
1-1 のノードＮ1-1 からの出力が、ゲートに第１の電源
が接続され、たえずＯＮになっているトランジスタＭ
1-4 を介して出力φ1-2に電荷を供給するため、電流波
形（ｉ）となり、従来例における貫通電流Ｉ1 は発生し
ない。
【００２１】このように、この実施例では、入力信号φ
1-1 がＶｃｃレベルからＶｓｓレベルになる時、また、
出力φ1-2 の電位上昇がトランジスタＭ1-1 の移動度ｇ
ｍを下げるため、ノードＮ1-2 のＶｐｐレベルからＶｓ
ｓレベルへの動作を高速にし、貫通電流Ｉ1 が減少す
る。したがって、第２の電源線の電流値は従来例に比べ
て減少する。
1-1 がＶｃｃレベルからＶｓｓレベルになる時、また、
出力φ1-2 の電位上昇がトランジスタＭ1-1 の移動度ｇ
ｍを下げるため、ノードＮ1-2 のＶｐｐレベルからＶｓ
ｓレベルへの動作を高速にし、貫通電流Ｉ1 が減少す
る。したがって、第２の電源線の電流値は従来例に比べ
て減少する。
【００２２】また、入力信号φ1-1 がＶｓｓレベルから
Ｖｃｃレベルになる場合にも、図３（ｂ）に示すよう
に、図４及び図５に示した従来の場合は、電流波形（i
i）となり、貫通電流Ｉ2 が流れるのに対して、この実
施例の場合には、電流波形（ｉ）となり、従来例におけ
る貫通電流Ｉ2 は発生しない。次に、本発明の第２実施
例について説明する。
Ｖｃｃレベルになる場合にも、図３（ｂ）に示すよう
に、図４及び図５に示した従来の場合は、電流波形（i
i）となり、貫通電流Ｉ2 が流れるのに対して、この実
施例の場合には、電流波形（ｉ）となり、従来例におけ
る貫通電流Ｉ2 は発生しない。次に、本発明の第２実施
例について説明する。
【００２３】図６は本発明の第２実施例を示すレベルシ
フタ回路図、図７はそのレベルシフタ回路の動作電圧波
形図である。入力線２３の入力信号φ2-1 は、第１の電
源電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の
間を振幅する。この入力信号φ2-1 を入力するインバー
タＩＮＶ2-1 と、このＩＮＶ2-1 の出力ノードＮ2-1 を
入力とするＩＮＶ2-2 と、ソースを第１の電源電位（Ｖ
ｃｃ）より高い電位（Ｖｐｐレベル）の第２の電源線２
５と接続し、ゲート、ドレインを互いのドレイン、ゲー
トと接続したＰチャネル型ＭＯＳトランジスタＭ2-1 、
Ｍ2-2 と、ドレインをノードＮ2-3 とゲートを第１の電
源とソースをノードＮ2-1 と接続したＮチャネル型ＭＯ
ＳトランジスタＭ2-3 と、ドレインを出力φ2-2 とゲー
トを第１の電源とソースをノードＮ2-2と接続したＮチ
ャネル型ＭＯＳトランジスタＭ2-4 で構成している。
フタ回路図、図７はそのレベルシフタ回路の動作電圧波
形図である。入力線２３の入力信号φ2-1 は、第１の電
源電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の
間を振幅する。この入力信号φ2-1 を入力するインバー
タＩＮＶ2-1 と、このＩＮＶ2-1 の出力ノードＮ2-1 を
入力とするＩＮＶ2-2 と、ソースを第１の電源電位（Ｖ
ｃｃ）より高い電位（Ｖｐｐレベル）の第２の電源線２
５と接続し、ゲート、ドレインを互いのドレイン、ゲー
トと接続したＰチャネル型ＭＯＳトランジスタＭ2-1 、
Ｍ2-2 と、ドレインをノードＮ2-3 とゲートを第１の電
源とソースをノードＮ2-1 と接続したＮチャネル型ＭＯ
ＳトランジスタＭ2-3 と、ドレインを出力φ2-2 とゲー
トを第１の電源とソースをノードＮ2-2と接続したＮチ
ャネル型ＭＯＳトランジスタＭ2-4 で構成している。
【００２４】以下、本発明の第２実施例を示すレベルシ
フタ回路の動作について図６及び図７を参照しながら説
明する。まず、図７（ａ）に示すように、入力信号φ
2-1 をＶｃｃレベルからＶｓｓレベルにすると、インバ
ータＩＮＶ2-1 により、ノードＮ2-1 はＶｓｓレベルか
らＶｃｃレベルとなり、トランジスタＭ2-3 を介してノ
ードＮ2-3 はＶｃｃレベルとなり、トランジスタＭ2-2
をＯＦＦする。また、ノードＮ2-1 はインバータＩＮＶ
2-2 により、ノードＮ2-2 をＶｃｃレベルからＶｓｓレ
ベルとし、トランジスタＭ2-4 を介して出力φ2-2 をＶ
ｓｓレベルにする。
フタ回路の動作について図６及び図７を参照しながら説
明する。まず、図７（ａ）に示すように、入力信号φ
2-1 をＶｃｃレベルからＶｓｓレベルにすると、インバ
ータＩＮＶ2-1 により、ノードＮ2-1 はＶｓｓレベルか
らＶｃｃレベルとなり、トランジスタＭ2-3 を介してノ
ードＮ2-3 はＶｃｃレベルとなり、トランジスタＭ2-2
をＯＦＦする。また、ノードＮ2-1 はインバータＩＮＶ
2-2 により、ノードＮ2-2 をＶｃｃレベルからＶｓｓレ
ベルとし、トランジスタＭ2-4 を介して出力φ2-2 をＶ
ｓｓレベルにする。
【００２５】次いで、図７（ｂ）に示すように、入力信
号φ2-1 をＶｓｓレベルからＶｃｃレベルにすると、イ
ンバータＩＮＶ2-1 によりノードＮ2-1 はＶｃｃレベル
からＶｓｓレベルとなり、トランジスタＭ2-3 を介して
ノードＮ2-3 をＶｐｐレベルからＶｓｓレベルにする。
同時に、インバータＩＮＶ2-2 によりノードＮ2-2 をＶ
ｃｃレベルとし、トランジスタＭ2-4 を介して出力φ
2-2 をＶｃｃレベルにし、トランジスタＭ2-1 をＯＦＦ
する。ノードＮ2-3 はトランジスタＭ2-2 をＯＮし、ト
ランジスタＭ2-2 を介して出力φ2-2 をＶｐｐレベルと
し、出力φ2-2 はトランジスタＭ2-1 をＯＦＦする。
号φ2-1 をＶｓｓレベルからＶｃｃレベルにすると、イ
ンバータＩＮＶ2-1 によりノードＮ2-1 はＶｃｃレベル
からＶｓｓレベルとなり、トランジスタＭ2-3 を介して
ノードＮ2-3 をＶｐｐレベルからＶｓｓレベルにする。
同時に、インバータＩＮＶ2-2 によりノードＮ2-2 をＶ
ｃｃレベルとし、トランジスタＭ2-4 を介して出力φ
2-2 をＶｃｃレベルにし、トランジスタＭ2-1 をＯＦＦ
する。ノードＮ2-3 はトランジスタＭ2-2 をＯＮし、ト
ランジスタＭ2-2 を介して出力φ2-2 をＶｐｐレベルと
し、出力φ2-2 はトランジスタＭ2-1 をＯＦＦする。
【００２６】この第２の実施例では、図７（ａ）に示す
ように、入力信号φ2-1 がＶｃｃレベルからＶｓｓレベ
ルになる時、インバータＩＮＶ2-1 の出力ノードＮ2-1
が、ゲートに第１の電源が接続され、たえずＯＮになっ
ているトランジスタＭ2-3 を介してノードＮ2-3 に電荷
を供給するため、トランジスタＭ2-1 、Ｍ2-3 の貫通電
流Ｉ1 は発生しない。
ように、入力信号φ2-1 がＶｃｃレベルからＶｓｓレベ
ルになる時、インバータＩＮＶ2-1 の出力ノードＮ2-1
が、ゲートに第１の電源が接続され、たえずＯＮになっ
ているトランジスタＭ2-3 を介してノードＮ2-3 に電荷
を供給するため、トランジスタＭ2-1 、Ｍ2-3 の貫通電
流Ｉ1 は発生しない。
【００２７】また、図７（ｂ）に示すように、入力信号
φ2-1 がＶｓｓレベルからＶｃｃレベルとなる時、イン
バータＩＮＶ2-2 の出力ノードＮ2-2 が、ゲートに第１
の電源が接続され、たえずＯＮになっているトランジス
タＭ2-4 を介して出力φ2-2に電荷を供給するためトラ
ンジスタＭ2-2 、Ｍ2-4 による貫通電流Ｉ2 は発生しな
い。
φ2-1 がＶｓｓレベルからＶｃｃレベルとなる時、イン
バータＩＮＶ2-2 の出力ノードＮ2-2 が、ゲートに第１
の電源が接続され、たえずＯＮになっているトランジス
タＭ2-4 を介して出力φ2-2に電荷を供給するためトラ
ンジスタＭ2-2 、Ｍ2-4 による貫通電流Ｉ2 は発生しな
い。
【００２８】次に、本発明の第３実施例について説明す
る。図８は本発明の第３実施例を示すレベルシフタ回路
図、図９はそのレベルシフタ回路の動作電圧波形図であ
る。入力線３３の入力信号φ3-1 は、第１の電源電位
（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の間を振
幅する。その入力信号φ3-1 を入力とするインバータＩ
ＮＶ3-1 と、インバータＩＮＶ3-1 の出力ノードＮ3-1
と第２のＮＡＮＤ回路（以下ＮＡ3-2 という）の出力ノ
ードＮ3-3 を入力とする第１のＮＡＮＤ回路（Ｎ
Ａ3-1 ）と、入力信号φ3-1 とＮＡ3-1 の出力ノードＮ
3-2 を入力とするＮＡ 3-2 と、ソースを第１の電源電位
（Ｖｃｃレベル）より高い電位（Ｖｐｐレベル）の第２
の電源線３５と接続し、ゲート、ドレインを互いのドレ
イン、ゲートと接続したＰチャネル型ＭＯＳトランジス
タＭ3-1 、Ｍ3-2 と、ドレインをノードＮ3-4 とゲート
を第１の電源とソースをノードＮ3-2 と接続したＮチャ
ネル型ＭＯＳトランジスタＭ3-3 と、ドレインを出力φ
3-2 と、ゲートを第１の電源とソースをノードＮ3-3 と
接続したＮチャネル型ＭＯＳトランジスタＭ3-4 で構成
している。
る。図８は本発明の第３実施例を示すレベルシフタ回路
図、図９はそのレベルシフタ回路の動作電圧波形図であ
る。入力線３３の入力信号φ3-1 は、第１の電源電位
（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の間を振
幅する。その入力信号φ3-1 を入力とするインバータＩ
ＮＶ3-1 と、インバータＩＮＶ3-1 の出力ノードＮ3-1
と第２のＮＡＮＤ回路（以下ＮＡ3-2 という）の出力ノ
ードＮ3-3 を入力とする第１のＮＡＮＤ回路（Ｎ
Ａ3-1 ）と、入力信号φ3-1 とＮＡ3-1 の出力ノードＮ
3-2 を入力とするＮＡ 3-2 と、ソースを第１の電源電位
（Ｖｃｃレベル）より高い電位（Ｖｐｐレベル）の第２
の電源線３５と接続し、ゲート、ドレインを互いのドレ
イン、ゲートと接続したＰチャネル型ＭＯＳトランジス
タＭ3-1 、Ｍ3-2 と、ドレインをノードＮ3-4 とゲート
を第１の電源とソースをノードＮ3-2 と接続したＮチャ
ネル型ＭＯＳトランジスタＭ3-3 と、ドレインを出力φ
3-2 と、ゲートを第１の電源とソースをノードＮ3-3 と
接続したＮチャネル型ＭＯＳトランジスタＭ3-4 で構成
している。
【００２９】以下、本発明の第３実施例を示すレベルシ
フタ回路の動作について図８及び図９を参照しながら説
明する。まず、図９（ａ）に示すように、入力信号φ
3-1 をＶｃｃレベルからＶｓｓレベルにすると、ＮＡ
3-2 によりノードＮ3-3 はＶｓｓレベルからＶｃｃレベ
ルとなる。ノードＮ3-3 は、ゲートが第１の電源に接続
され、たえずＯＮとなっているトランジスタＭ3-4 を介
して出力φ3-2 をＶｓｓレベルからＶｃｃレベルにし、
同時にＮＡ3-1 によりノードＮ3-2 をＶｃｃレベルから
Ｖｓｓレベルにする。ノードＮ3-2 は、ゲートが第１の
電源に接続され、たえずＯＮとなっているトランジスタ
Ｍ3-3 を介してノードＮ3-4 をＶｐｐレベルからＶｓｓ
レベルにし、トランジスタＭ3-2 をＯＮし、出力φ3-2
をＶｐｐレベルに充電する。出力φ3-2がＶｐｐレベル
となると、トランジスタＭ3-1 はＯＦＦする。
フタ回路の動作について図８及び図９を参照しながら説
明する。まず、図９（ａ）に示すように、入力信号φ
3-1 をＶｃｃレベルからＶｓｓレベルにすると、ＮＡ
3-2 によりノードＮ3-3 はＶｓｓレベルからＶｃｃレベ
ルとなる。ノードＮ3-3 は、ゲートが第１の電源に接続
され、たえずＯＮとなっているトランジスタＭ3-4 を介
して出力φ3-2 をＶｓｓレベルからＶｃｃレベルにし、
同時にＮＡ3-1 によりノードＮ3-2 をＶｃｃレベルから
Ｖｓｓレベルにする。ノードＮ3-2 は、ゲートが第１の
電源に接続され、たえずＯＮとなっているトランジスタ
Ｍ3-3 を介してノードＮ3-4 をＶｐｐレベルからＶｓｓ
レベルにし、トランジスタＭ3-2 をＯＮし、出力φ3-2
をＶｐｐレベルに充電する。出力φ3-2がＶｐｐレベル
となると、トランジスタＭ3-1 はＯＦＦする。
【００３０】次いで、図９（ｂ）に示すように、入力信
号φ3-1 をＶｓｓレベルからＶｃｃレベルにすると、イ
ンバータＩＮＶ3-1 により、ノードＮ3-1 はＶｃｃレベ
ルからＶｓｓレベルになり、ＮＡ3-1 により、ノードＮ
3-2 をＶｃｃレベルとする。ノードＮ3-2 は、ゲートが
第１の電源に接続され、たえずＯＮとなっているトラン
ジスタＭ3-3 を介してノードＮ3-4 をＶｃｃレベルにす
る。同時に、ＮＡ3-2によりノードＮ3-3 をＶｓｓレベ
ルとし、ゲートが第１の電源に接続され、トランジスタ
Ｍ3-4 を介して出力φ3-2 をＶｓｓレベルにする。出力
φ3-2 はトランジスタＭ3-1 をＯＮし、ノードＮ3-4 を
Ｖｐｐレベルにし、トランジスタＭ3-2をＯＦＦする。
号φ3-1 をＶｓｓレベルからＶｃｃレベルにすると、イ
ンバータＩＮＶ3-1 により、ノードＮ3-1 はＶｃｃレベ
ルからＶｓｓレベルになり、ＮＡ3-1 により、ノードＮ
3-2 をＶｃｃレベルとする。ノードＮ3-2 は、ゲートが
第１の電源に接続され、たえずＯＮとなっているトラン
ジスタＭ3-3 を介してノードＮ3-4 をＶｃｃレベルにす
る。同時に、ＮＡ3-2によりノードＮ3-3 をＶｓｓレベ
ルとし、ゲートが第１の電源に接続され、トランジスタ
Ｍ3-4 を介して出力φ3-2 をＶｓｓレベルにする。出力
φ3-2 はトランジスタＭ3-1 をＯＮし、ノードＮ3-4 を
Ｖｐｐレベルにし、トランジスタＭ3-2をＯＦＦする。
【００３１】この第３の実施例では、図９（ａ）に示す
ように、入力信号φ3-1 がＶｃｃレベルからＶｓｓレベ
ルになる時、ノードＮ3-3 がトランジスタＭ3-4 を介し
て出力φ3-2 に電荷を供給するため、従来例における貫
通電流Ｉ1 は発生しない。また、出力φ3-2 の電位上昇
がトランジスタＭ3-1 の移動度ｇｍを下げるため、ノー
ドＮ3-4 のＶｐｐレベルからＶｓｓレベルへの動作を高
速にし、貫通電流Ｉ1 が減少する。
ように、入力信号φ3-1 がＶｃｃレベルからＶｓｓレベ
ルになる時、ノードＮ3-3 がトランジスタＭ3-4 を介し
て出力φ3-2 に電荷を供給するため、従来例における貫
通電流Ｉ1 は発生しない。また、出力φ3-2 の電位上昇
がトランジスタＭ3-1 の移動度ｇｍを下げるため、ノー
ドＮ3-4 のＶｐｐレベルからＶｓｓレベルへの動作を高
速にし、貫通電流Ｉ1 が減少する。
【００３２】また、図９（ｂ）に示すように、入力信号
φ3-1 が、ＶｓｓレベルからＶｃｃレベルになる場合
も、貫通電流Ｉ2 を減少させることができる。次に、本
発明の第４実施例について説明する。図１０は本発明の
第４実施例を示すレベルシフタ回路図、図１１はそのレ
ベルシフタ回路の動作電圧波形図である。
φ3-1 が、ＶｓｓレベルからＶｃｃレベルになる場合
も、貫通電流Ｉ2 を減少させることができる。次に、本
発明の第４実施例について説明する。図１０は本発明の
第４実施例を示すレベルシフタ回路図、図１１はそのレ
ベルシフタ回路の動作電圧波形図である。
【００３３】入力線４３の入力信号φ4-1 は第１の電源
電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の間
を振幅する。更に、その入力信号φ4-1 を入力とするイ
ンバータＩＮＶ4-1 と、インバータＩＮＶ4-1 の出力ノ
ードＮ4-1 と第１のＮＯＲ回路（ＮＯ4-1 という）の出
力ノードＮ4-2 を入力とする第２のＮＯＲ回路（以下、
ＮＯ4-2 という）と、入力信号φ4-1 とＮＯ4-2 の出力
ノードＮ4-3 を入力とするＮＯ4-1 と、ノードＮ4-2 を
入力とするインバータＩＮＶ4-2 と、ノードＮ 4-3 を入
力とするインバータＩＮＶ4-3 と、ソースを第１の電源
電位（Ｖｃｃレベル）より高い電位（Ｖｐｐレベル）の
第２の電源線４５と接続し、ゲート、ドレインを互いの
ドレイン、ゲートと接続したＰチャネル型ＭＯＳトラン
ジスタＭ 4-1 ，Ｍ4-2 と、ドレインをノードＮ4-6 と、
ゲートを第１の電源と、ソースをノードＮ4-4 と接続し
たＮチャネル型ＭＯＳトランジスタＭ4-3 と、ドレイン
を出力φ4-2 とゲートを第１の電源とソースをノードＮ
4-5 と接続したＮチャネル型ＭＯＳトランジスタＭ4-4
で構成している。
電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベル）の間
を振幅する。更に、その入力信号φ4-1 を入力とするイ
ンバータＩＮＶ4-1 と、インバータＩＮＶ4-1 の出力ノ
ードＮ4-1 と第１のＮＯＲ回路（ＮＯ4-1 という）の出
力ノードＮ4-2 を入力とする第２のＮＯＲ回路（以下、
ＮＯ4-2 という）と、入力信号φ4-1 とＮＯ4-2 の出力
ノードＮ4-3 を入力とするＮＯ4-1 と、ノードＮ4-2 を
入力とするインバータＩＮＶ4-2 と、ノードＮ 4-3 を入
力とするインバータＩＮＶ4-3 と、ソースを第１の電源
電位（Ｖｃｃレベル）より高い電位（Ｖｐｐレベル）の
第２の電源線４５と接続し、ゲート、ドレインを互いの
ドレイン、ゲートと接続したＰチャネル型ＭＯＳトラン
ジスタＭ 4-1 ，Ｍ4-2 と、ドレインをノードＮ4-6 と、
ゲートを第１の電源と、ソースをノードＮ4-4 と接続し
たＮチャネル型ＭＯＳトランジスタＭ4-3 と、ドレイン
を出力φ4-2 とゲートを第１の電源とソースをノードＮ
4-5 と接続したＮチャネル型ＭＯＳトランジスタＭ4-4
で構成している。
【００３４】以下、本発明の第４実施例を示すレベルシ
フタ回路の動作について図１０及び図１１を参照しなが
ら説明する。まず、図１１（ａ）に示すように、入力信
号φ4-1 をＶｃｃレベルからＶｓｓレベルにすると、イ
ンバータＩＮＶ4-1 により、ノードＮ4-1 はＶｓｓレベ
ルからＶｃｃレベルとなり、ＮＯ4-2 によりノードＮ
4-3 をＶｓｓレベルにする。ノードＮ4-3 はインバータ
ＩＮＶ4-3 により、ノードＮ4-5 をＶｃｃレベルとし、
ゲートが第１の電源に接続され、たえずＯＮとなってい
るトランジスタＭ4-4 を介して出力φ4-2 をＶｃｃレベ
ルにする。
フタ回路の動作について図１０及び図１１を参照しなが
ら説明する。まず、図１１（ａ）に示すように、入力信
号φ4-1 をＶｃｃレベルからＶｓｓレベルにすると、イ
ンバータＩＮＶ4-1 により、ノードＮ4-1 はＶｓｓレベ
ルからＶｃｃレベルとなり、ＮＯ4-2 によりノードＮ
4-3 をＶｓｓレベルにする。ノードＮ4-3 はインバータ
ＩＮＶ4-3 により、ノードＮ4-5 をＶｃｃレベルとし、
ゲートが第１の電源に接続され、たえずＯＮとなってい
るトランジスタＭ4-4 を介して出力φ4-2 をＶｃｃレベ
ルにする。
【００３５】同時に、ノードＮ4-3 はＮＯ4-1 によりＮ
4-2 をＶｃｃレベルとし、ノードＮ 4-2 はインバータＩ
ＮＶ4-2 によりノードＮ4-4 をＶｓｓレベルにする。ノ
ードＮ4-4 はゲートが第１の電源に接続され、たえずＯ
ＮとなっているトランジスタＭ4-3 を介してノードＮ
4-6 をＶｓｓレベルにし、トランジスタＭ4-2 をＯＮ
し、出力φ4-2 をＶｐｐレベルにする。この出力φ4-2
はトランジスタＭ4-1 をＯＦＦする。
4-2 をＶｃｃレベルとし、ノードＮ 4-2 はインバータＩ
ＮＶ4-2 によりノードＮ4-4 をＶｓｓレベルにする。ノ
ードＮ4-4 はゲートが第１の電源に接続され、たえずＯ
ＮとなっているトランジスタＭ4-3 を介してノードＮ
4-6 をＶｓｓレベルにし、トランジスタＭ4-2 をＯＮ
し、出力φ4-2 をＶｐｐレベルにする。この出力φ4-2
はトランジスタＭ4-1 をＯＦＦする。
【００３６】次に、図１１（ｂ）に示すように、入力信
号φ4-1 をＶｓｓレベルからＶｃｃレベルにすると、Ｎ
Ｏ4-1 により、ノードＮ4-2 はＶｓｓレベルとなり、イ
ンバータＩＮＶ4-2 により、ノードＮ4-4 はＶｃｃレベ
ルとなる。ノードＮ4-4 は、ゲートが第１の電源に接続
され、たえずＯＮとなっているトランジスタＭ4-3 を介
してノードＮ4-6 をＶｃｃレベルとする。
号φ4-1 をＶｓｓレベルからＶｃｃレベルにすると、Ｎ
Ｏ4-1 により、ノードＮ4-2 はＶｓｓレベルとなり、イ
ンバータＩＮＶ4-2 により、ノードＮ4-4 はＶｃｃレベ
ルとなる。ノードＮ4-4 は、ゲートが第１の電源に接続
され、たえずＯＮとなっているトランジスタＭ4-3 を介
してノードＮ4-6 をＶｃｃレベルとする。
【００３７】また、ノードＮ4-2 はＮＯ4-2 により、ノ
ードＮ4-3 をＶｃｃレベルとし、インバータＩＮＶ4-3
によりノードＮ4-5 をＶｓｓレベルとする。ノードＮ
4-5 は、ゲートが第１の電源に接続され、たえずＯＮと
なっているトランジスタＭ4-4を介して、出力φ4-2 を
Ｖｓｓレベルにする。出力φ4-2 はトランジスタＭ4-1
をＯＮし、ノードＮ4-6 をＶｐｐレベルとする。
ードＮ4-3 をＶｃｃレベルとし、インバータＩＮＶ4-3
によりノードＮ4-5 をＶｓｓレベルとする。ノードＮ
4-5 は、ゲートが第１の電源に接続され、たえずＯＮと
なっているトランジスタＭ4-4を介して、出力φ4-2 を
Ｖｓｓレベルにする。出力φ4-2 はトランジスタＭ4-1
をＯＮし、ノードＮ4-6 をＶｐｐレベルとする。
【００３８】この第４実施例では、図１１（ａ）に示す
ように、入力信号φ4-1 がＶｃｃレベルからＶｓｓレベ
ルになる時、ノードＮ4-5 がトランジスタＭ4-4 を介し
て出力φ4-2 に電荷を供給するため、従来例における貫
通電流Ｉ1 は発生しない。また、出力φ4-2 の電位上昇
がトランジスタＭ4-1 の移動度ｇｍを下げるため、ノー
ドＮ4-6 のＶｐｐレベルからＶｓｓレベルへの動作を高
速にし、貫通電流Ｉ2 も減少する。
ように、入力信号φ4-1 がＶｃｃレベルからＶｓｓレベ
ルになる時、ノードＮ4-5 がトランジスタＭ4-4 を介し
て出力φ4-2 に電荷を供給するため、従来例における貫
通電流Ｉ1 は発生しない。また、出力φ4-2 の電位上昇
がトランジスタＭ4-1 の移動度ｇｍを下げるため、ノー
ドＮ4-6 のＶｐｐレベルからＶｓｓレベルへの動作を高
速にし、貫通電流Ｉ2 も減少する。
【００３９】また、図１１（ｂ）に示すように、入力信
号φ4-1 が、ＶｓｓレベルからＶｃｃレベルになる場合
も、貫通電流Ｉ2 を減少させることができる。次に、本
発明の第５実施例について説明する。図１２は本発明の
第５実施例を示すレベルシフタ回路図、図１３はそのレ
ベルシフタ回路の動作電圧波形図である。
号φ4-1 が、ＶｓｓレベルからＶｃｃレベルになる場合
も、貫通電流Ｉ2 を減少させることができる。次に、本
発明の第５実施例について説明する。図１２は本発明の
第５実施例を示すレベルシフタ回路図、図１３はそのレ
ベルシフタ回路の動作電圧波形図である。
【００４０】この実施例においては、第１の実施例と同
様のレベルシフタ回路５４と、このレベルシフタ回路５
４に接続される出力ドライバ回路５６を有している。す
なわち、レベルシフタ回路５４は入力信号発生回路に接
続される。つまり、入力線５３の入力信号φ5-1 は第１
の電源電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベ
ル）の間を振幅する。更に、この入力信号φ5-1 を入力
とするインバータＩＮＶ5-1 と、ソースを第１の電源電
位（Ｖｃｃ）より高い電位（Ｖｐｐレベル）の第２の電
源線５５と接続し、ゲート、ドレインを互いのドレイ
ン、ゲートと接続したＰチャネル型ＭＯＳトランジスタ
Ｍ5-1 とＭ5-2 と、ドレインをノードＮ5-2 と、ゲート
をノードＮ5-1 と、ソースを接地線５７と接続したＮチ
ャネル型ＭＯＳトランジスタＭ5-3 と、ドレインを出力
φ5-2 と、ゲートを第１の電源と、ソースをノードＮ
5-1 と接続したＮチャネル型ＭＯＳトランジスタＭ5-4
で構成している。
様のレベルシフタ回路５４と、このレベルシフタ回路５
４に接続される出力ドライバ回路５６を有している。す
なわち、レベルシフタ回路５４は入力信号発生回路に接
続される。つまり、入力線５３の入力信号φ5-1 は第１
の電源電位（Ｖｃｃレベル）と接地電位（Ｖｓｓレベ
ル）の間を振幅する。更に、この入力信号φ5-1 を入力
とするインバータＩＮＶ5-1 と、ソースを第１の電源電
位（Ｖｃｃ）より高い電位（Ｖｐｐレベル）の第２の電
源線５５と接続し、ゲート、ドレインを互いのドレイ
ン、ゲートと接続したＰチャネル型ＭＯＳトランジスタ
Ｍ5-1 とＭ5-2 と、ドレインをノードＮ5-2 と、ゲート
をノードＮ5-1 と、ソースを接地線５７と接続したＮチ
ャネル型ＭＯＳトランジスタＭ5-3 と、ドレインを出力
φ5-2 と、ゲートを第１の電源と、ソースをノードＮ
5-1 と接続したＮチャネル型ＭＯＳトランジスタＭ5-4
で構成している。
【００４１】そして、前記出力ドライバ回路５６は、ソ
ースを第２の電源線５５と、ゲートを出力φ5-2 と、ド
レインを出力φ5-3 と接続するＰチャネル型ＭＯＳトラ
ンジスタＭ5-5 と、ドレインを出力φ5-3 とゲートを出
力φ5-2 とソースを接地線５７と接続したＮチャネル型
ＭＯＳトランジスタＭ5-6 で構成し、出力φ5-3 を得る
ようにしている。
ースを第２の電源線５５と、ゲートを出力φ5-2 と、ド
レインを出力φ5-3 と接続するＰチャネル型ＭＯＳトラ
ンジスタＭ5-5 と、ドレインを出力φ5-3 とゲートを出
力φ5-2 とソースを接地線５７と接続したＮチャネル型
ＭＯＳトランジスタＭ5-6 で構成し、出力φ5-3 を得る
ようにしている。
【００４２】以下、本発明の第５実施例を示すレベルシ
フタ回路の動作について図１３を参照しながら説明す
る。まず、レベルシフタ回路５４の動作は第１の実施例
の動作と同様であり、図１３（ａ）に示すように、入力
信号φ5-1 をＶｃｃレベルからＶｓｓレベルにする場合
には、出力ドライバ回路５６にてＶｓｓレベルからＶｐ
ｐレベルへとシフトする出力φ5-2 の反転出力φ5-3 を
得るものである。また、図１３（ｂ）に示すように、入
力信号φ5-1 をＶｓｓレベルからＶｃｃレベルにする場
合には、出力ドライバ回路５６にてＶｐｐレベルからＶ
ｃｃレベルへシフトする出力φ5-2 の反転出力φ5-3 を
得るものである。
フタ回路の動作について図１３を参照しながら説明す
る。まず、レベルシフタ回路５４の動作は第１の実施例
の動作と同様であり、図１３（ａ）に示すように、入力
信号φ5-1 をＶｃｃレベルからＶｓｓレベルにする場合
には、出力ドライバ回路５６にてＶｓｓレベルからＶｐ
ｐレベルへとシフトする出力φ5-2 の反転出力φ5-3 を
得るものである。また、図１３（ｂ）に示すように、入
力信号φ5-1 をＶｓｓレベルからＶｃｃレベルにする場
合には、出力ドライバ回路５６にてＶｐｐレベルからＶ
ｃｃレベルへシフトする出力φ5-2 の反転出力φ5-3 を
得るものである。
【００４３】すなわち、第１の実施例における出力φ
1-2 の動作で、Ｖｓｓレベルから一度Ｖｃｃ−Ｖｔｎレ
ベル（ＶｔｎはＮチャネル型ＭＯＳトランジスタの閾
値）まで上昇させ、後にＶｐｐレベルとする動作が、出
力φ1-2 の入力先において不具合がある場合、例えば大
きな負荷容量があり、インバータ等の素子がある場合、
ＶｓｓレベルからＶｃｃ−Ｖｔｎレベルへの動作時、負
荷容量のため動作速度が遅れ、次段のインバータで貫通
電流が発生することが考えられる。この動作が不具合と
される時、第５の実施例、つまり出力ドライバ回路５６
をレベルシフタ回路５４の出力の直後に配置し、出力φ
5-2 の負荷を減らし、出力φ5-2 の動作を速くすること
により、出力ドライバによる貫通電流を発生させること
なく、第１の実施例と同様の効果を得ることができる。
1-2 の動作で、Ｖｓｓレベルから一度Ｖｃｃ−Ｖｔｎレ
ベル（ＶｔｎはＮチャネル型ＭＯＳトランジスタの閾
値）まで上昇させ、後にＶｐｐレベルとする動作が、出
力φ1-2 の入力先において不具合がある場合、例えば大
きな負荷容量があり、インバータ等の素子がある場合、
ＶｓｓレベルからＶｃｃ−Ｖｔｎレベルへの動作時、負
荷容量のため動作速度が遅れ、次段のインバータで貫通
電流が発生することが考えられる。この動作が不具合と
される時、第５の実施例、つまり出力ドライバ回路５６
をレベルシフタ回路５４の出力の直後に配置し、出力φ
5-2 の負荷を減らし、出力φ5-2 の動作を速くすること
により、出力ドライバによる貫通電流を発生させること
なく、第１の実施例と同様の効果を得ることができる。
【００４４】また、上記した出力ドライバ回路を第２実
施例のレベルシフタ回路の出力の直後に配置することに
より第６実施例を、上記した出力ドライバ回路を第３実
施例のレベルシフタ回路の出力の直後に配置することに
より第７実施例を、上記した出力ドライバ回路を第４実
施例のレベルシフタ回路の出力の直後に配置することに
より第８実施例を、それぞれ構成することができる。
施例のレベルシフタ回路の出力の直後に配置することに
より第６実施例を、上記した出力ドライバ回路を第３実
施例のレベルシフタ回路の出力の直後に配置することに
より第７実施例を、上記した出力ドライバ回路を第４実
施例のレベルシフタ回路の出力の直後に配置することに
より第８実施例を、それぞれ構成することができる。
【００４５】このように構成することにより、第５実施
例と同様の効果を奏することができる。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
例と同様の効果を奏することができる。なお、本発明は
上記実施例に限定されるものではなく、本発明の趣旨に
基づいて種々の変形が可能であり、これらを本発明の範
囲から排除するものではない。
【００４６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ドレインをレベルシフタ出力ノードに接続する
第１のＮチャネル型ＭＯＳトランジスタ、及びドレイン
を出力ドライブＰチャネル型ＭＯＳトランジスタのゲー
トノードに接続する第２のＮチャネル型ＭＯＳトランジ
スタの、両方もしくは第１のＮチャネル型ＭＯＳトラン
ジスタのみの、ゲートを第１の電源線に接続し、ソース
入力によって動作させることにより、入力信号のずれに
よって発生する第２の電源線から接地線への貫通電流を
低減することができる。また、入力手段においてタイミ
ングを設定することにより、更に貫通電流を低減するこ
とができる。
よれば、ドレインをレベルシフタ出力ノードに接続する
第１のＮチャネル型ＭＯＳトランジスタ、及びドレイン
を出力ドライブＰチャネル型ＭＯＳトランジスタのゲー
トノードに接続する第２のＮチャネル型ＭＯＳトランジ
スタの、両方もしくは第１のＮチャネル型ＭＯＳトラン
ジスタのみの、ゲートを第１の電源線に接続し、ソース
入力によって動作させることにより、入力信号のずれに
よって発生する第２の電源線から接地線への貫通電流を
低減することができる。また、入力手段においてタイミ
ングを設定することにより、更に貫通電流を低減するこ
とができる。
【図１】本発明の第１実施例を示すレベルシフタ回路図
である。
である。
【図２】本発明の第１実施例を示すレベルシフタ回路の
動作電圧波形図である。
動作電圧波形図である。
【図３】本発明の第１実施例を示すレベルシフタ回路の
第２の電源線の電流波形図である。
第２の電源線の電流波形図である。
【図４】従来のレベルシフタ回路図である。
【図５】従来のレベルシフタ回路の動作電圧波形図であ
る。
る。
【図６】本発明の第２実施例を示すレベルシフタ回路図
である。
である。
【図７】本発明の第２実施例を示すレベルシフタ回路の
動作電圧波形図である。
動作電圧波形図である。
【図８】本発明の第３実施例を示すレベルシフタ回路図
である。
である。
【図９】本発明の第３実施例を示すレベルシフタ回路の
動作電圧波形図である。
動作電圧波形図である。
【図１０】本発明の第４実施例を示すレベルシフタ回路
図である。
図である。
【図１１】本発明の第４実施例を示すレベルシフタ回路
の動作電圧波形図である。
の動作電圧波形図である。
【図１２】本発明の第５実施例を示すレベルシフタ回路
図である。
図である。
【図１３】本発明の第５実施例を示すレベルシフタ回路
の動作電圧波形図である。
の動作電圧波形図である。
【符号の説明】 １３，２３，３３，４３，５３ 入力線 １５，２５，３５，４５，５５ 第２の電源線 １６，５７ 接地線 φ1-1 ，φ2-1 ，φ3-1 ，φ4-1 ，φ5-1 入力信号 ＩＮＶ1-1 ，ＩＮＶ2-1 ，ＩＮＶ2-2 ，ＩＮＶ3-1 ，Ｉ
ＮＶ4-1 ，ＩＮＶ4-2，ＩＮＶ4-3 ，ＩＮＶ5-1 イ
ンバータ Ｍ1-1 ，Ｍ1-2 ，Ｍ2-1 ，Ｍ2-2 ，Ｍ3-1 ，Ｍ3-2 ，Ｍ
4-1 ，Ｍ4-2 ，Ｍ5-1，Ｍ5-1 ，Ｍ5-5 Ｐチャネル
型ＭＯＳトランジスタ Ｎ1-2 ，Ｎ2-1 ，Ｎ2-2 ，Ｎ2-3 ，Ｎ3-1 ，Ｎ3-2 ，Ｎ
3-3 ，Ｎ3-4 ，Ｎ4-1，Ｎ4-2 ，Ｎ4-3 ，Ｎ4-4 ，Ｎ
4-5 ，Ｎ4-6 ，Ｎ5-1 ，Ｎ5-1 ノード Ｍ1-3 ，Ｍ1-4 ，Ｍ2-3 ，Ｍ2-4 ，Ｍ3-3 ，Ｍ3-4 ，Ｍ
4-3 ，Ｍ4-4 ，Ｍ5-3 Ｍ5-6 Ｎチャネル型ＭＯＳトランジスタ φ1-2 ，φ2-2 ，φ3-2 ，φ4-2 ，φ5-2 ，φ5-3
出力 ＮＡ3-1 第１のＮＡＮＤ回路 ＮＡ3-2 第２のＮＡＮＤ回路 ＮＯ4-1 第１のＮＯＲ回路 ＮＯ4-2 第２のＮＯＲ回路 ５４ レベルシフタ回路 ５６ 出力ドライバ回路
ＮＶ4-1 ，ＩＮＶ4-2，ＩＮＶ4-3 ，ＩＮＶ5-1 イ
ンバータ Ｍ1-1 ，Ｍ1-2 ，Ｍ2-1 ，Ｍ2-2 ，Ｍ3-1 ，Ｍ3-2 ，Ｍ
4-1 ，Ｍ4-2 ，Ｍ5-1，Ｍ5-1 ，Ｍ5-5 Ｐチャネル
型ＭＯＳトランジスタ Ｎ1-2 ，Ｎ2-1 ，Ｎ2-2 ，Ｎ2-3 ，Ｎ3-1 ，Ｎ3-2 ，Ｎ
3-3 ，Ｎ3-4 ，Ｎ4-1，Ｎ4-2 ，Ｎ4-3 ，Ｎ4-4 ，Ｎ
4-5 ，Ｎ4-6 ，Ｎ5-1 ，Ｎ5-1 ノード Ｍ1-3 ，Ｍ1-4 ，Ｍ2-3 ，Ｍ2-4 ，Ｍ3-3 ，Ｍ3-4 ，Ｍ
4-3 ，Ｍ4-4 ，Ｍ5-3 Ｍ5-6 Ｎチャネル型ＭＯＳトランジスタ φ1-2 ，φ2-2 ，φ3-2 ，φ4-2 ，φ5-2 ，φ5-3
出力 ＮＡ3-1 第１のＮＡＮＤ回路 ＮＡ3-2 第２のＮＡＮＤ回路 ＮＯ4-1 第１のＮＯＲ回路 ＮＯ4-2 第２のＮＯＲ回路 ５４ レベルシフタ回路 ５６ 出力ドライバ回路
Claims (5)
- 【請求項１】 第１の電源電位と接地電位の間を振幅す
る信号を入力とし、第１の電源電位よりも高い第２の電
源電位と接地電位の間を振幅する信号に変換し、出力す
るレベルシフタ回路において、 （ａ）入力信号発生回路より出力する第１の電源電位と
接地電位の間を振幅する入力信号線に接続する第１のイ
ンバータと、 （ｂ）ソースを第２の電源線に接続し、ゲート、ドレイ
ンを互いのドレイン、ゲートに接続する第１、第２のＰ
チャネル型ＭＯＳトランジスタと、 （ｃ）ドレインを前記第１のＰチャネル型ＭＯＳトラン
ジスタのドレインと、ゲートを前記第１のインバータの
出力と、ソースを接地線と接続する第１のＮチャネル型
ＭＯＳトランジスタと、 （ｄ）ドレインをレベルシフタの出力ノードである前記
第２のＰチャネル型ＭＯＳトランジスタのドレインと、
ゲートを第１の電源線と、ソースを前記第１のインバー
タの出力と接続する第２のＮチャネル型ＭＯＳトランジ
スタとを有することを特徴とするレベルシフタ回路。 - 【請求項２】 第１の電源電位と接地電位の間を振幅す
る信号を入力とし、第１の電源電位よりも高い第２の電
源電位と接地電位の間を振幅する信号に変換し、出力す
るレベルシフタ回路において、 （ａ）入力信号発生回路より出力する第１の電源電位と
接地電位の間を振幅する入力信号線に接続する第１のイ
ンバータと、 （ｂ）該第１のインバータの出力を入力とする第２のイ
ンバータと、 （ｃ）ソースを第２の電源線に接続し、ゲート、ドレイ
ンを互いのドレイン、ゲートに接続する第１、第２のＰ
チャネル型ＭＯＳトランジスタと、 （ｄ）ドレインを前記第１のＰチャネル型ＭＯＳトラン
ジスタのドレインと、ゲートを第１の電源線と、ソース
を前記第１のインバータの出力と接続する第１のＮチャ
ネル型ＭＯＳトランジスタと、 （ｅ）ドレインをレベルシフタの出力ノードである前記
第２のＰチャネル型ＭＯＳトランジスタのドレインと、
ゲートを前記第１の電源線と、ソースを第２のインバー
タの出力と接続する第２のＮチャネル型ＭＯＳトランジ
スタとを有することを特徴とするレベルシフタ回路。 - 【請求項３】 第１の電源電位と接地電位の間を振幅す
る信号を入力とし、第１の電源電位よりも高い第２の電
源電位と接地電位の間を振幅する信号に変換し、出力す
るレベルシフタ回路において、 （ａ）入力信号発生回路より出力する第１の電源電位と
接地電位の間を振幅する入力信号線に接続する第１のイ
ンバータと、 （ｂ）該第１のインバータの出力と、第２のＮＡＮＤ回
路の出力を入力とする第１のＮＡＮＤ回路と、該入力信
号と前記第１のＮＡＮＤ回路の出力を入力とする第２の
ＮＡＮＤ回路と、 （ｃ）ソースを第２の電源線に接続し、ゲート、ドレイ
ンを互いのドレイン、ゲートに接続する第１、第２のＰ
チャネル型ＭＯＳトランジスタと、 （ｄ）ドレインを前記第１のＰチャネル型ＭＯＳトラン
ジスタのドレインと、ゲートを第１の電源線と、ソース
を前記第１のＮＡＮＤ回路の出力と接続する第１のＮチ
ャネル型ＭＯＳトランジスタと、 （ｅ）ドレインをレベルシフタの出力ノードである前記
第２のＰチャネル型ＭＯＳトランジスタのドレインと、
ゲートを前記第１の電源線と、ソースを前記第２のＮＡ
ＮＤ回路の出力と接続する第２のＮチャネル型ＭＯＳト
ランジスタとを有することを特徴とするレベルシフタ回
路。 - 【請求項４】 第１の電源電位と接地電位の間を振幅す
る信号を入力とし、第１の電源電位よりも高い第２の電
源電位と接地電位の間を振幅する信号に変換し、出力す
るレベルシフタ回路において、 （ａ）入力信号発生回路より出力する第１の電源電位と
接地電位の間を振幅する入力信号線と第２のＮＯＲ回路
の出力とを入力とする第１のＮＯＲ回路と、 （ｂ）前記入力線に接続される第１のインバータと、 （ｃ）該第１のインバータの出力と前記第１のＮＯＲ回
路の出力を入力とする前記第２のＮＯＲ回路と、 （ｄ）前記第１のＮＯＲ回路の出力を入力とする第２の
インバータと、 （ｅ）前記第２のＮＯＲ回路の出力を入力とする第３の
インバータと、 （ｆ）ソースを第２の電源線に接続し、ゲート、ドレイ
ンを互いのドレイン、ゲートに接続する第１、第２のＰ
チャネル型ＭＯＳトランジスタと、 （ｇ）ドレインを前記第１のＰチャネル型ＭＯＳトラン
ジスタのドレインと、ゲートを第１の電源線と、ソース
を前記第２のインバータの出力と接続する第１のＮチャ
ネル型ＭＯＳトランジスタと、 （ｈ）ドレインをレベルシフタの出力ノードである前記
第２のＰチャネル型ＭＯＳトランジスタのドレインと、
ゲートを前記第１の電源線と、ソースを前記第３のイン
バータの出力と接続する第２のＮチャネル型ＭＯＳトラ
ンジスタとを有することを特徴とするレベルシフタ回
路。 - 【請求項５】 請求項１、２、３又は４記載のレベルシ
フタ回路において、ソースを前記第２の電源線と、ゲー
トをレベルシフタの出力ノードと、ドレインをドライバ
の出力ノードと接続する第３のＰチャネル型ＭＯＳトラ
ンジスタと、ドレインをドライバの出力ノードと、ゲー
トをレベルシフタの出力ノードと、ソースを接地線と接
続した第３のＮチャネル型ＭＯＳトランジスタで構成し
た出力ドライブ回路を有することを特徴とするレベルシ
フタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000998A JPH06204850A (ja) | 1993-01-07 | 1993-01-07 | レベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000998A JPH06204850A (ja) | 1993-01-07 | 1993-01-07 | レベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204850A true JPH06204850A (ja) | 1994-07-22 |
Family
ID=11489264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000998A Pending JPH06204850A (ja) | 1993-01-07 | 1993-01-07 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204850A (ja) |
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- 1993-01-07 JP JP5000998A patent/JPH06204850A/ja active Pending
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