JP3396448B2 - ドライバ回路 - Google Patents
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- G09G3/3685—Details of drivers for data electrodes
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Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ（以
下、ＬＣＤという）装置等に設けられ、駆動電圧をスイ
ッチングによって選択して出力するドライバ回路に関す
るものである。
下、ＬＣＤという）装置等に設けられ、駆動電圧をスイ
ッチングによって選択して出力するドライバ回路に関す
るものである。
【０００２】
【従来の技術】ＬＣＤ装置には、集積回路（以下、ＩＣ
という）化されたＬＣＤドライバＩＣが設けられてい
る。ＬＣＤドライバＩＣは、セグメント方向やこれに垂
直のコモン方向に駆動電圧を与えて液晶素子を駆動する
役割を果たすものである。従来のＬＣＤドライバＩＣ
は、内部ロジック用電源電圧ＶＤＤ及び液晶出力用電源
電圧ＶＵＯの２種類の電源電圧を持っている。液晶素子
を駆動する電圧は、６〜５０［Ｖ］と様々で、液晶の種
類により異なる。そのため、液晶素子を駆動するために
用いる電源電圧ＶＵＯをそのままＩＣ内部のロジック回
路に使用できず、ロジック回路には電源電圧ＶＤＤを用
いている。よって、液晶を駆動する電圧は、ロジック回
路で生成されたロジック信号を、電源電圧ＶＵＯを用い
た信号に変換して出力するようになっている。その具体
例を、次の図２に示す。
という）化されたＬＣＤドライバＩＣが設けられてい
る。ＬＣＤドライバＩＣは、セグメント方向やこれに垂
直のコモン方向に駆動電圧を与えて液晶素子を駆動する
役割を果たすものである。従来のＬＣＤドライバＩＣ
は、内部ロジック用電源電圧ＶＤＤ及び液晶出力用電源
電圧ＶＵＯの２種類の電源電圧を持っている。液晶素子
を駆動する電圧は、６〜５０［Ｖ］と様々で、液晶の種
類により異なる。そのため、液晶素子を駆動するために
用いる電源電圧ＶＵＯをそのままＩＣ内部のロジック回
路に使用できず、ロジック回路には電源電圧ＶＤＤを用
いている。よって、液晶を駆動する電圧は、ロジック回
路で生成されたロジック信号を、電源電圧ＶＵＯを用い
た信号に変換して出力するようになっている。その具体
例を、次の図２に示す。
【０００３】図２は、従来のドライバ回路を示す回路図
である。このドライバ回路は、ドライバＩＣの出力段に
設けられた回路であり、図示しないロジック回路で生成
されたロジック信号Ｓinをインバータ１と該インバータ
１に直列のインバータ２とを介して入力するレベルシフ
タ１０と、２つのスイッチ回路２１，２２とを備えてい
る。インバータ１，２は、電源電圧ＶＤＤから電圧供給
を受けるＶＤＤ系の回路である。レベルシフタ１０は、
電源電圧ＶＵＯとグランドＧＮＤとの間に直列に接続さ
れたＰチャネル型Ｍ０Ｓトランジスタ（以下、ＰＭＯＳ
という）１１及びＮチャネル型Ｍ０Ｓトランジスタ（以
下、ＮＭ０Ｓという）１２と、該電源電圧ＶＵＯとグラ
ンドＧＮＤとの間に、ＰＭＯＳ１１及びＮＭ０Ｓ１２と
は並列に接続されたＰＭ０Ｓ１３及びＮＭ０Ｓ１４とを
有している。ＰＭ０Ｓ１１とＮＭ０Ｓ１２の間の接続ノ
ードＮ１が、ＰＭ０Ｓ１３のゲートに接続されると共
に、該ＰＭ０Ｓ１３とＮＭ０Ｓ１４の間の接続ノードＮ
２が、ＰＭＯＳ１１のゲートに接続されている。接続ノ
ードＮ１が電源電圧ＶＵＯでレベルシフトした変換電圧
を示すようになっている。電源電圧ＶＵＯは外部から与
えられることもあるが、最近の傾向では電源電圧ＶＤＤ
の電圧レベルをドライバＩＣ内の昇圧回路で２倍或いは
３倍にして作成することが多い。
である。このドライバ回路は、ドライバＩＣの出力段に
設けられた回路であり、図示しないロジック回路で生成
されたロジック信号Ｓinをインバータ１と該インバータ
１に直列のインバータ２とを介して入力するレベルシフ
タ１０と、２つのスイッチ回路２１，２２とを備えてい
る。インバータ１，２は、電源電圧ＶＤＤから電圧供給
を受けるＶＤＤ系の回路である。レベルシフタ１０は、
電源電圧ＶＵＯとグランドＧＮＤとの間に直列に接続さ
れたＰチャネル型Ｍ０Ｓトランジスタ（以下、ＰＭＯＳ
という）１１及びＮチャネル型Ｍ０Ｓトランジスタ（以
下、ＮＭ０Ｓという）１２と、該電源電圧ＶＵＯとグラ
ンドＧＮＤとの間に、ＰＭＯＳ１１及びＮＭ０Ｓ１２と
は並列に接続されたＰＭ０Ｓ１３及びＮＭ０Ｓ１４とを
有している。ＰＭ０Ｓ１１とＮＭ０Ｓ１２の間の接続ノ
ードＮ１が、ＰＭ０Ｓ１３のゲートに接続されると共
に、該ＰＭ０Ｓ１３とＮＭ０Ｓ１４の間の接続ノードＮ
２が、ＰＭＯＳ１１のゲートに接続されている。接続ノ
ードＮ１が電源電圧ＶＵＯでレベルシフトした変換電圧
を示すようになっている。電源電圧ＶＵＯは外部から与
えられることもあるが、最近の傾向では電源電圧ＶＤＤ
の電圧レベルをドライバＩＣ内の昇圧回路で２倍或いは
３倍にして作成することが多い。
【０００４】スイッチ回路２１は、ＰＭ０Ｓ２１ａとＮ
Ｍ０Ｓ２１ｂとからなるトランスファゲートで構成さ
れ、電源電圧ＶＵＯと出力ノードＮｏｕｔとの間に接続
されている。ＰＭ０Ｓ２１ａのゲートには、レベルシフ
タ１０の接続ノードＮ１の電圧がインバータ２３で反転
されて与えられ、ＮＭ０Ｓ２１ｂのゲートには、該イン
バータ２３の出力信号がインバータ２４で反転されて与
えられる接続になっている。一方、スイッチ回路２２
は、ＰＭ０Ｓ２２ａとＮＭ０Ｓ２２ｂとからなるトラン
スファゲートで構成され、グランドＧＮＤと出力ノード
Ｎｏｕｔとの間に接続されている。ＮＭ０Ｓ２２ｂのゲ
ートには、レベルシフタ１０の接続ノードＮ１の電圧が
インバータ２３を介して与えられ、ＰＭ０Ｓ２２ａのゲ
ートには、該インバータ２３の出力信号がインバータ２
４を介して与えられる接続になっている。
Ｍ０Ｓ２１ｂとからなるトランスファゲートで構成さ
れ、電源電圧ＶＵＯと出力ノードＮｏｕｔとの間に接続
されている。ＰＭ０Ｓ２１ａのゲートには、レベルシフ
タ１０の接続ノードＮ１の電圧がインバータ２３で反転
されて与えられ、ＮＭ０Ｓ２１ｂのゲートには、該イン
バータ２３の出力信号がインバータ２４で反転されて与
えられる接続になっている。一方、スイッチ回路２２
は、ＰＭ０Ｓ２２ａとＮＭ０Ｓ２２ｂとからなるトラン
スファゲートで構成され、グランドＧＮＤと出力ノード
Ｎｏｕｔとの間に接続されている。ＮＭ０Ｓ２２ｂのゲ
ートには、レベルシフタ１０の接続ノードＮ１の電圧が
インバータ２３を介して与えられ、ＰＭ０Ｓ２２ａのゲ
ートには、該インバータ２３の出力信号がインバータ２
４を介して与えられる接続になっている。
【０００５】このドライバ回路は、ＰＭ０ＳとＮＭ０Ｓ
とで構成され、インバータ１，２，２３，２４も、ＰＭ
０ＳとＮＭ０Ｓとでそれぞれ構成されている。図２中の
（）内には、ドライバ回路内のトランジスタサイズが示
されている。後述する図１及び図７中の（）内も、トラ
ンジスタサイズを示すものである。各インバータ１，２
を構成するＰＭ０Ｓでは、近傍の（）内に示すように、
ゲート長が例えば１μｍ及びゲート幅は１０μｍ（Ｐ１
０／１）に形成されている。ＮＭ０Ｓのゲート長は１μ
ｍ、及びゲート幅は１０μｍ（Ｎ１０／１）に形成され
ている。これに対し、インバータ２３，２４は、電源電
圧ＶＵＯから電圧供給を受けたＶＵＯ系の回路であり、
インバータ２３のＰＭ０Ｓのゲート長は１μｍ、及びゲ
ート幅は３μｍ（Ｐ３／１）に形成され、該インバータ
２３のＮＭ０Ｓのゲート長は１μｍ、及びゲート幅は３
μｍ（Ｎ３／１）に形成されている。インバータ２４の
ＰＭ０Ｓのゲート長は１μｍ、及びゲート幅は１０μｍ
（Ｐ１０／１）に形成され、該インバータ２４のＮＭ０
Ｓのゲート長は１μｍ、及びゲート幅は５μｍ（Ｎ５／
１）に形成されている。レベルシフタ１０内の各ＰＭ０
Ｓ１１，１３のゲート長は３０μｍ、及びゲート幅は３
μｍ（３／３０）にそれぞれ形成されている。各ＮＭ０
Ｓ１２，１４のゲート長は１μｍ、及びゲート幅は３０
μｍ（３０／１）で形成されている。スイッチ２１のＰ
Ｍ０Ｓ２１ａのゲート長は１μｍ、ゲート幅は５０μｍ
（５０／１）に形成され、ＮＭ０Ｓ２１ｂのゲート長は
１μｍ、及びゲート幅は３０μｍ（３０／１）で形成さ
れている。スイッチ２２のＰＭ０Ｓ２２ａのゲート長は
１μｍ、及びゲート幅は５０μｍ（５０／１）に形成さ
れ、ＮＭ０Ｓ２２ｂのゲート長は１μｍ、ゲート幅は３
０μｍ（３０／１）に形成されている。
とで構成され、インバータ１，２，２３，２４も、ＰＭ
０ＳとＮＭ０Ｓとでそれぞれ構成されている。図２中の
（）内には、ドライバ回路内のトランジスタサイズが示
されている。後述する図１及び図７中の（）内も、トラ
ンジスタサイズを示すものである。各インバータ１，２
を構成するＰＭ０Ｓでは、近傍の（）内に示すように、
ゲート長が例えば１μｍ及びゲート幅は１０μｍ（Ｐ１
０／１）に形成されている。ＮＭ０Ｓのゲート長は１μ
ｍ、及びゲート幅は１０μｍ（Ｎ１０／１）に形成され
ている。これに対し、インバータ２３，２４は、電源電
圧ＶＵＯから電圧供給を受けたＶＵＯ系の回路であり、
インバータ２３のＰＭ０Ｓのゲート長は１μｍ、及びゲ
ート幅は３μｍ（Ｐ３／１）に形成され、該インバータ
２３のＮＭ０Ｓのゲート長は１μｍ、及びゲート幅は３
μｍ（Ｎ３／１）に形成されている。インバータ２４の
ＰＭ０Ｓのゲート長は１μｍ、及びゲート幅は１０μｍ
（Ｐ１０／１）に形成され、該インバータ２４のＮＭ０
Ｓのゲート長は１μｍ、及びゲート幅は５μｍ（Ｎ５／
１）に形成されている。レベルシフタ１０内の各ＰＭ０
Ｓ１１，１３のゲート長は３０μｍ、及びゲート幅は３
μｍ（３／３０）にそれぞれ形成されている。各ＮＭ０
Ｓ１２，１４のゲート長は１μｍ、及びゲート幅は３０
μｍ（３０／１）で形成されている。スイッチ２１のＰ
Ｍ０Ｓ２１ａのゲート長は１μｍ、ゲート幅は５０μｍ
（５０／１）に形成され、ＮＭ０Ｓ２１ｂのゲート長は
１μｍ、及びゲート幅は３０μｍ（３０／１）で形成さ
れている。スイッチ２２のＰＭ０Ｓ２２ａのゲート長は
１μｍ、及びゲート幅は５０μｍ（５０／１）に形成さ
れ、ＮＭ０Ｓ２２ｂのゲート長は１μｍ、ゲート幅は３
０μｍ（３０／１）に形成されている。
【０００６】図３（ｉ）〜（iii)は、図２のシミュレー
ション結果（その１）を示す波形図であり、同図（ｉ）
は図２中のロジック信号ＳinとノードＮ１の波形、同図
（ii）は同図（ｉ）のＡ部拡大図、及び同図（iii)は同
図（ｉ）のＢ部拡大図をそれぞれ示している。この図３
（ｉ）〜（iii)を参照しつつ、図２のドライバ回路の動
作を説明する。図示しないロジック回路が生成したロジ
ック信号Ｓinは、インバータ１を介してレベルシフタ１
０のＭＭ０Ｓ１２のゲートに与えられると共にインバー
タ１及びインバータ２を介してＮＭ０Ｓ１４のゲートに
与えられる。ロジック信号Ｓinが図３（ｉ）のように
“Ｈ”，“Ｌ”を繰り返す、各ＮＭＯＳ１２，１４の導
通状態がロジック信号Ｓinのレベルに応じて変化し、ノ
ードＮ１，Ｎ２の電圧もそれぞれ変化する。これによ
り、各ＰＭ０Ｓ１１，１３の導通状態も変化し、ノード
Ｎ１の電圧が、電源電圧ＶＵＯとＰＭ０Ｓ１１及びＮＭ
０Ｓ１２の導通状態とで設定され、ロジック信号Ｓinよ
りも大きな振幅を示す。同様に、ノードＮ２の電圧も電
源電圧ＶＵＯとＰＭ０Ｓ１３及びＮＭ０Ｓ１４の導通状
態で設定される。レベルシフタ１０は、ノードＮ１の電
圧をインバータ２３に与え、各スイッチ回路２１，２２
のスイッチングを行う。つまり、インバータ２３は接続
ノードＮ１の電圧レベルを反転して出力信号Ｓ２３を出
力し、インバータ２４は、該出力信号Ｓ２３の電圧レベ
ルを反転して出力信号Ｓ２４を出力する。これらの出力
信号Ｓ２３，Ｓ２４がスイッチ回路２１，２２に与えら
れる。例えば、接続ノードＮ１の電圧が高い場合には、
スイッチ回路２１がオンして電源電圧ＶＵＯと出力ノー
ドＮｏｕｔとの間を閉じる。スイッチ２２がオフして出
力ノードＮｏｕｔとグランドＧＮＤとの間を遮断する。
このときには、電源電圧ＶＵＯが出力端子ＯＵＴを介し
て液晶素子に与えられる。接続ノードＮ１の電圧が低い
場合には、スイッチ２２がオンしてグランドＧＮＤと出
力ノードＮｏｕｔとを閉じ、スイッチ２１がオフする。
このときには、グランドＧＮＤの電圧が出力端子ＯＵＴ
を介して液晶素子に与えられる。
ション結果（その１）を示す波形図であり、同図（ｉ）
は図２中のロジック信号ＳinとノードＮ１の波形、同図
（ii）は同図（ｉ）のＡ部拡大図、及び同図（iii)は同
図（ｉ）のＢ部拡大図をそれぞれ示している。この図３
（ｉ）〜（iii)を参照しつつ、図２のドライバ回路の動
作を説明する。図示しないロジック回路が生成したロジ
ック信号Ｓinは、インバータ１を介してレベルシフタ１
０のＭＭ０Ｓ１２のゲートに与えられると共にインバー
タ１及びインバータ２を介してＮＭ０Ｓ１４のゲートに
与えられる。ロジック信号Ｓinが図３（ｉ）のように
“Ｈ”，“Ｌ”を繰り返す、各ＮＭＯＳ１２，１４の導
通状態がロジック信号Ｓinのレベルに応じて変化し、ノ
ードＮ１，Ｎ２の電圧もそれぞれ変化する。これによ
り、各ＰＭ０Ｓ１１，１３の導通状態も変化し、ノード
Ｎ１の電圧が、電源電圧ＶＵＯとＰＭ０Ｓ１１及びＮＭ
０Ｓ１２の導通状態とで設定され、ロジック信号Ｓinよ
りも大きな振幅を示す。同様に、ノードＮ２の電圧も電
源電圧ＶＵＯとＰＭ０Ｓ１３及びＮＭ０Ｓ１４の導通状
態で設定される。レベルシフタ１０は、ノードＮ１の電
圧をインバータ２３に与え、各スイッチ回路２１，２２
のスイッチングを行う。つまり、インバータ２３は接続
ノードＮ１の電圧レベルを反転して出力信号Ｓ２３を出
力し、インバータ２４は、該出力信号Ｓ２３の電圧レベ
ルを反転して出力信号Ｓ２４を出力する。これらの出力
信号Ｓ２３，Ｓ２４がスイッチ回路２１，２２に与えら
れる。例えば、接続ノードＮ１の電圧が高い場合には、
スイッチ回路２１がオンして電源電圧ＶＵＯと出力ノー
ドＮｏｕｔとの間を閉じる。スイッチ２２がオフして出
力ノードＮｏｕｔとグランドＧＮＤとの間を遮断する。
このときには、電源電圧ＶＵＯが出力端子ＯＵＴを介し
て液晶素子に与えられる。接続ノードＮ１の電圧が低い
場合には、スイッチ２２がオンしてグランドＧＮＤと出
力ノードＮｏｕｔとを閉じ、スイッチ２１がオフする。
このときには、グランドＧＮＤの電圧が出力端子ＯＵＴ
を介して液晶素子に与えられる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＬＣＤドライバＩＣ中に設けられたドライバ回路におい
ては、次のような課題があった。図４（ｉ）〜（iii)
は、図２のシミュレーション結果（その２）を示す図で
あり、同図（ｉ）は図２中の信号Ｓ２３，Ｓ２４の波
形、、同図（ii）は同図（ｉ）のＣ部拡大図、及び同図
（iii)は同図（ｉ）のＤ部拡大図をそれぞれ示してい
る。この図４（ｉ）〜（iii)を参照しつつ、図２のドラ
イバ回路の課題を説明する。ロジック回路から入力され
たロジック信号Ｓinの論理レベルが切り替わると、図４
（ｉ）のように、インバータ２３，２４の出力信号Ｓ２
３，Ｓ２４のレベルは同時に遷移する。これにより、ス
イッチ回路２１，２２のオン、オフも同じタイミングで
切り替わる。このとき、図４（ii），（iii)のように、
一瞬ではあるが、スイッチ回路２１，２２の両方がオン
する区間（同時ＯＮ）が存在し、電源電圧ＶＵＯからグ
ランドＧＮＤに貫通電流が流れる。これにより、消費電
力も多くなる。
ＬＣＤドライバＩＣ中に設けられたドライバ回路におい
ては、次のような課題があった。図４（ｉ）〜（iii)
は、図２のシミュレーション結果（その２）を示す図で
あり、同図（ｉ）は図２中の信号Ｓ２３，Ｓ２４の波
形、、同図（ii）は同図（ｉ）のＣ部拡大図、及び同図
（iii)は同図（ｉ）のＤ部拡大図をそれぞれ示してい
る。この図４（ｉ）〜（iii)を参照しつつ、図２のドラ
イバ回路の課題を説明する。ロジック回路から入力され
たロジック信号Ｓinの論理レベルが切り替わると、図４
（ｉ）のように、インバータ２３，２４の出力信号Ｓ２
３，Ｓ２４のレベルは同時に遷移する。これにより、ス
イッチ回路２１，２２のオン、オフも同じタイミングで
切り替わる。このとき、図４（ii），（iii)のように、
一瞬ではあるが、スイッチ回路２１，２２の両方がオン
する区間（同時ＯＮ）が存在し、電源電圧ＶＵＯからグ
ランドＧＮＤに貫通電流が流れる。これにより、消費電
力も多くなる。
【０００８】前述したように、電源電圧ＶＵＯを昇圧回
路で作成している場合には、特にその電源電圧ＶＵＯは
負荷特性に弱い性質を持つので、貫通電流が流れること
によって電源電圧ＶＵＯがレベルダウンする。レベルダ
ウンすれば、当然液晶表示に影響がでてくる。この貫通
電流を防止するためには、スイッチ回路２１，２２の両
方がオフする区間（以下、ＯＦＦ−ＯＦＦ区間という）
を作ることが必要になってくる。ところが、新たに多く
のゲートを追加することにより、ＯＦＦ−ＯＦＦ区間を
作る回路を実現できたとしても、ドライバＩＣでは、例
えばセグメント方向の液晶素子の数分、図２のドライバ
回路が必要になるので、レイアウト的に課題が残る。
路で作成している場合には、特にその電源電圧ＶＵＯは
負荷特性に弱い性質を持つので、貫通電流が流れること
によって電源電圧ＶＵＯがレベルダウンする。レベルダ
ウンすれば、当然液晶表示に影響がでてくる。この貫通
電流を防止するためには、スイッチ回路２１，２２の両
方がオフする区間（以下、ＯＦＦ−ＯＦＦ区間という）
を作ることが必要になってくる。ところが、新たに多く
のゲートを追加することにより、ＯＦＦ−ＯＦＦ区間を
作る回路を実現できたとしても、ドライバＩＣでは、例
えばセグメント方向の液晶素子の数分、図２のドライバ
回路が必要になるので、レイアウト的に課題が残る。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、ドライバ回路において、入力されたロジ
ック信号に対応する電圧を第１の接続ノードに出力する
レベルシフタと、ＰＭＯＳ及びＮＮＭＯＳで構成され、
前記第１の接続ノードの電圧を検出し第１の選択信号を
出力する第１のインバータと、前記第１のインバータを
構成する前記ＰＭＯＳ及び前記ＮＮＭＯＳとはサイズの
異なるＰＭＯＳ及びＮＮＭＯＳで構成され、前記第１の
接続ノードの電圧を検出し第２の選択信号を出力する第
２のインバータとを有している。さらに、第１の電源電
圧または第２の電源電圧が出力される出力ノードと、前
記第１の電源電圧と前記出力ノードとの間に接続され、
前記第１の選択信号によりオン状態またはオフ状態とな
る第１のスイッチ回路と、前記第２の電源電圧と前記出
力ノードとの間に接続され、前記第２の選択信号に より
オン状態またはオフ状態となる第２のスイッチ回路とを
有している。 このような構成を採用したことにより、レ
ベルシフタの第１の接続ノードに出力された電圧に基づ
き、第１のインバータ及び第２のインバータによってタ
イミングの異なる第１の選択信号と第２の選択信号が発
生する。この第１の選択信号及び第２の選択信号によ
り、第１のスイッチ回路及び第２のスイッチ回路が同時
にオン状態になることなく、これらの第１のスイッチ回
路と第２のスイッチ回路とがオン、オフ動作する。
に、本発明は、ドライバ回路において、入力されたロジ
ック信号に対応する電圧を第１の接続ノードに出力する
レベルシフタと、ＰＭＯＳ及びＮＮＭＯＳで構成され、
前記第１の接続ノードの電圧を検出し第１の選択信号を
出力する第１のインバータと、前記第１のインバータを
構成する前記ＰＭＯＳ及び前記ＮＮＭＯＳとはサイズの
異なるＰＭＯＳ及びＮＮＭＯＳで構成され、前記第１の
接続ノードの電圧を検出し第２の選択信号を出力する第
２のインバータとを有している。さらに、第１の電源電
圧または第２の電源電圧が出力される出力ノードと、前
記第１の電源電圧と前記出力ノードとの間に接続され、
前記第１の選択信号によりオン状態またはオフ状態とな
る第１のスイッチ回路と、前記第２の電源電圧と前記出
力ノードとの間に接続され、前記第２の選択信号に より
オン状態またはオフ状態となる第２のスイッチ回路とを
有している。 このような構成を採用したことにより、レ
ベルシフタの第１の接続ノードに出力された電圧に基づ
き、第１のインバータ及び第２のインバータによってタ
イミングの異なる第１の選択信号と第２の選択信号が発
生する。この第１の選択信号及び第２の選択信号によ
り、第１のスイッチ回路及び第２のスイッチ回路が同時
にオン状態になることなく、これらの第１のスイッチ回
路と第２のスイッチ回路とがオン、オフ動作する。
【００１０】前記ドライバ回路において、例えば、前記
第１のインバータを構成する前記ＰＭＯＳのゲート長と
前記第２のインバータを構成する前記ＰＭＯＳのゲート
長とが異なり、前記第１のインバータを構成する前記Ｎ
ＮＭＯＳのゲート長と前記第２のインバータを構成する
前記ＮＮＭＯＳのゲート長とが異なる。
第１のインバータを構成する前記ＰＭＯＳのゲート長と
前記第２のインバータを構成する前記ＰＭＯＳのゲート
長とが異なり、前記第１のインバータを構成する前記Ｎ
ＮＭＯＳのゲート長と前記第２のインバータを構成する
前記ＮＮＭＯＳのゲート長とが異なる。
【００１１】前記ドライバ回路において、例えば、前記
レベルシフタは、前記第１の接続ノードと、第２の接続
ノードと、前記第１の電源電圧と前記第１の接続ノード
との間に接続され、制御電極が前記第２の接続ノードに
接続された第１導電型の第１のトランジスタと、前記第
１の接続ノードとグランドとの間に接続され、制御電極
には前記ロジック信号が入力される前記第１導電型に相
補的な第２導電型の第２のトランジスタと、前記第１の
電源電圧と前記第２の接続ノードとの間に接続され、制
御電極が前記第１の接続ノードに接続された前記第１導
電型の第３のトランジスタと、前記第２の接続ノードと
前記グランドとの間に接続され、制御電極には前記ロジ
ック信号の逆相信号が入力される前記第２導電型の第４
のトランジスタとで構成される。
レベルシフタは、前記第１の接続ノードと、第２の接続
ノードと、前記第１の電源電圧と前記第１の接続ノード
との間に接続され、制御電極が前記第２の接続ノードに
接続された第１導電型の第１のトランジスタと、前記第
１の接続ノードとグランドとの間に接続され、制御電極
には前記ロジック信号が入力される前記第１導電型に相
補的な第２導電型の第２のトランジスタと、前記第１の
電源電圧と前記第２の接続ノードとの間に接続され、制
御電極が前記第１の接続ノードに接続された前記第１導
電型の第３のトランジスタと、前記第２の接続ノードと
前記グランドとの間に接続され、制御電極には前記ロジ
ック信号の逆相信号が入力される前記第２導電型の第４
のトランジスタとで構成される。
【００１２】
【発明の実施の形態】（第１の実施形態）
図１は、本発明の第１の実施形態を示すドライバ回路の
構成図である。このドライバ回路は、ドライバＩＣの出
力段に設けられ、第１の電源電圧ＶＵＯまたは第２の電
源電圧であるグランドＧＮＤの電圧を駆動電圧として出
力する回路であり、図示しないロジック回路で生成され
たロジック信号Ｓinを、従来の図２と同様のインバータ
１とそれに直列のインバータ２とを介して入力し、該電
源電圧ＶＵＯで電圧変換するレベルシフタ３０と、第１
のスイッチ回路４１と、第２のスイッチ回路４２とを、
備えている。インバータ１，２は、第３の電源電圧ＶＤ
Ｄから電圧供給を受けて動作するＶＤＤ系の回路であ
る。レベルシフタ３０は、電源電圧ＶＵＯとグランドＧ
ＮＤとの間に直列に接続された第１及び第２のトランジ
スタであるＰＭＯＳ３１及びＮＭ０Ｓ３２と、該電源電
圧ＶＵＯとグランドＧＮＤとの間に該ＰＭＯＳ３１及び
ＮＭ０Ｓ３２とは並列に接続された第３及び第４のトラ
ンジスタであるＰＭ０Ｓ３３及びＮＭ０Ｓ３４とを有し
ている。ＰＭ０Ｓ３１とＮＭ０Ｓ３２の間の第１の接続
ノードＮ１がＰＭ０Ｓ３３の制御電極であるゲートに接
続され、該ＰＭ０Ｓ３３とＮＭ０Ｓ３４の間の第２の接
続ノードＮ２がＰＭＯＳ３１のゲートに接続されてい
る。接続ノードＮ１及びＮ２から電源電圧ＶＵＯでレベ
ルシフトした電圧を出力するようになっている。
構成図である。このドライバ回路は、ドライバＩＣの出
力段に設けられ、第１の電源電圧ＶＵＯまたは第２の電
源電圧であるグランドＧＮＤの電圧を駆動電圧として出
力する回路であり、図示しないロジック回路で生成され
たロジック信号Ｓinを、従来の図２と同様のインバータ
１とそれに直列のインバータ２とを介して入力し、該電
源電圧ＶＵＯで電圧変換するレベルシフタ３０と、第１
のスイッチ回路４１と、第２のスイッチ回路４２とを、
備えている。インバータ１，２は、第３の電源電圧ＶＤ
Ｄから電圧供給を受けて動作するＶＤＤ系の回路であ
る。レベルシフタ３０は、電源電圧ＶＵＯとグランドＧ
ＮＤとの間に直列に接続された第１及び第２のトランジ
スタであるＰＭＯＳ３１及びＮＭ０Ｓ３２と、該電源電
圧ＶＵＯとグランドＧＮＤとの間に該ＰＭＯＳ３１及び
ＮＭ０Ｓ３２とは並列に接続された第３及び第４のトラ
ンジスタであるＰＭ０Ｓ３３及びＮＭ０Ｓ３４とを有し
ている。ＰＭ０Ｓ３１とＮＭ０Ｓ３２の間の第１の接続
ノードＮ１がＰＭ０Ｓ３３の制御電極であるゲートに接
続され、該ＰＭ０Ｓ３３とＮＭ０Ｓ３４の間の第２の接
続ノードＮ２がＰＭＯＳ３１のゲートに接続されてい
る。接続ノードＮ１及びＮ２から電源電圧ＶＵＯでレベ
ルシフトした電圧を出力するようになっている。
【００１３】スイッチ回路４１は、ＰＭ０Ｓ４１ａとＮ
Ｍ０Ｓ４１ｂとからなるトランスファゲートで構成さ
れ、電源電圧ＶＵＯと出力ノードＮｏｕｔとの間に接続
されている。出力ノードＮｏｕｔが出力端子ＯＵＴに接
続されている。ＰＭ０Ｓ４１ａのゲートには、レベルシ
フタ１０の接続ノードＮ１の電圧を入力電圧とするイン
バータ４３の出力信号Ｓ４３が与えられる接続になって
いる。出力信号Ｓ４３は、スイッチ回路４１を選択する
第１の選択信号である。ＮＭ０Ｓ４１ｂのゲートには、
インバータ４３の出力信号Ｓ４３を入力電圧とするイン
バータ４４の出力信号Ｓ４４が与えられる接続になって
いる。一方、スイッチ回路４２は、ＰＭ０Ｓ４２ａとＮ
Ｍ０Ｓ４２ｂとからなるトランスファゲートで構成さ
れ、グランドＧＮＤと出力ノードＮｏｕｔとの間に接続
されている。ＰＭ０Ｓ４２ａのゲートには、レベルシフ
タ１０の接続ノードＮ２の電圧を入力電圧とするインバ
ータ４５の出力信号Ｓ４５が与えられる接続になってい
る。出力信号Ｓ４５は、スイッチ回路４２を選択する第
２の選択信号である。ＮＭ０Ｓ４２ｂのゲートには、イ
ンバータ４５の出力信号Ｓ４５を入力電圧とするインバ
ータ４４の出力信号Ｓ４６が与えられる接続になってい
る。つまり、インバータ４３〜４６は、レベルシフタ３
０と相俟ってスイッチ回路４１，４２を相補的にオン、
オフ状態にする選択手段を構成している。このドライバ
回路は、従来の回路を示す図２と同様に、ＰＭ０ＳとＮ
Ｍ０Ｓとで構成され、インバータ１，２，４３〜４６
も、ＰＭ０Ｓ及びＮＭ０Ｓでそれぞれ構成されている。
Ｍ０Ｓ４１ｂとからなるトランスファゲートで構成さ
れ、電源電圧ＶＵＯと出力ノードＮｏｕｔとの間に接続
されている。出力ノードＮｏｕｔが出力端子ＯＵＴに接
続されている。ＰＭ０Ｓ４１ａのゲートには、レベルシ
フタ１０の接続ノードＮ１の電圧を入力電圧とするイン
バータ４３の出力信号Ｓ４３が与えられる接続になって
いる。出力信号Ｓ４３は、スイッチ回路４１を選択する
第１の選択信号である。ＮＭ０Ｓ４１ｂのゲートには、
インバータ４３の出力信号Ｓ４３を入力電圧とするイン
バータ４４の出力信号Ｓ４４が与えられる接続になって
いる。一方、スイッチ回路４２は、ＰＭ０Ｓ４２ａとＮ
Ｍ０Ｓ４２ｂとからなるトランスファゲートで構成さ
れ、グランドＧＮＤと出力ノードＮｏｕｔとの間に接続
されている。ＰＭ０Ｓ４２ａのゲートには、レベルシフ
タ１０の接続ノードＮ２の電圧を入力電圧とするインバ
ータ４５の出力信号Ｓ４５が与えられる接続になってい
る。出力信号Ｓ４５は、スイッチ回路４２を選択する第
２の選択信号である。ＮＭ０Ｓ４２ｂのゲートには、イ
ンバータ４５の出力信号Ｓ４５を入力電圧とするインバ
ータ４４の出力信号Ｓ４６が与えられる接続になってい
る。つまり、インバータ４３〜４６は、レベルシフタ３
０と相俟ってスイッチ回路４１，４２を相補的にオン、
オフ状態にする選択手段を構成している。このドライバ
回路は、従来の回路を示す図２と同様に、ＰＭ０ＳとＮ
Ｍ０Ｓとで構成され、インバータ１，２，４３〜４６
も、ＰＭ０Ｓ及びＮＭ０Ｓでそれぞれ構成されている。
【００１４】図１中の（）内に示したように、ＶＤＤ系
の各インバータ１，２は、ＰＭ０Ｓのゲート長が例えば
１μｍ、及びゲート幅が１０μｍ（Ｐ１０／１）にそれ
ぞれ形成されている。ＮＭ０Ｓのゲート長は１μｍ、及
びゲート幅は１０μｍ（Ｎ１０／１）にそれぞれ形成さ
れている。これに対し、インバータ４３〜４６は、電源
電圧ＶＵＯから電圧供給を受けるＶＵＯ系の回路であ
る。インバータ４３のＰＭ０Ｓのゲート長は１μｍ、及
びゲート幅は３μｍ（Ｐ３／１）に形成され、該インバ
ータ４３のＮＭ０Ｓのゲート長は１μｍ、及びゲート幅
は３μｍ（Ｎ３／１）に形成されている。インバータ４
５もインバータ４３と同様であり、ＰＭ０Ｓのゲート長
は１μｍ及びゲート幅は３μｍ（Ｐ３／１）に形成さ
れ、該インバータ４５のＮＭ０Ｓのゲート長は１μｍ及
びゲート幅は３μｍ（Ｎ３／１）に形成されている。
の各インバータ１，２は、ＰＭ０Ｓのゲート長が例えば
１μｍ、及びゲート幅が１０μｍ（Ｐ１０／１）にそれ
ぞれ形成されている。ＮＭ０Ｓのゲート長は１μｍ、及
びゲート幅は１０μｍ（Ｎ１０／１）にそれぞれ形成さ
れている。これに対し、インバータ４３〜４６は、電源
電圧ＶＵＯから電圧供給を受けるＶＵＯ系の回路であ
る。インバータ４３のＰＭ０Ｓのゲート長は１μｍ、及
びゲート幅は３μｍ（Ｐ３／１）に形成され、該インバ
ータ４３のＮＭ０Ｓのゲート長は１μｍ、及びゲート幅
は３μｍ（Ｎ３／１）に形成されている。インバータ４
５もインバータ４３と同様であり、ＰＭ０Ｓのゲート長
は１μｍ及びゲート幅は３μｍ（Ｐ３／１）に形成さ
れ、該インバータ４５のＮＭ０Ｓのゲート長は１μｍ及
びゲート幅は３μｍ（Ｎ３／１）に形成されている。
【００１５】インバータ４４のＰＭ０Ｓのゲート長は１
μｍ、及びゲート幅は１０μｍ（Ｐ１０／１）に形成さ
れ、該インバータ４４のＮＭ０Ｓのゲート長は１μｍ、
及びゲート幅は５μｍ（Ｎ５／１）に形成されている。
同様に、インバータ４６のＰＭ０Ｓのゲート長は１μ
ｍ、及びゲート幅は１０μｍ（Ｐ１０／１）に形成さ
れ、該インバータ４６のＮＭ０Ｓのゲート長は１μｍ、
及びゲート幅は５μｍ（Ｎ５／１）に形成されている。
レベルシフタ３０内の各ＰＭ０Ｓ３１，３３のゲート長
は３０μｍ、及びゲート幅は３μｍ（３／３０）にそれ
ぞれ形成されている。各ＮＭ０Ｓ３２，３４のゲート長
は１μｍ、及びゲート幅は３０μｍ（３０／１）にそれ
ぞれ形成されている。スイッチ回路４１のＰＭ０Ｓ４１
ａのゲート長は１μｍ、及びゲート幅は５０μｍ（５０
／１）で形成され、ＮＭ０Ｓ４１ｂのゲート長は１μ
ｍ、及びゲート幅は３０μｍ（３０／１）に形成されて
いる。スイッチ回路４２のＰＭ０Ｓ４２ａのゲート長は
１μｍ、及びゲート幅は５０μｍ（５０／１）に形成さ
れ、ＮＭ０Ｓ４２ｂのゲート長は１μｍ、及びゲート幅
は３０μｍ（３０／１）に形成されている。
μｍ、及びゲート幅は１０μｍ（Ｐ１０／１）に形成さ
れ、該インバータ４４のＮＭ０Ｓのゲート長は１μｍ、
及びゲート幅は５μｍ（Ｎ５／１）に形成されている。
同様に、インバータ４６のＰＭ０Ｓのゲート長は１μ
ｍ、及びゲート幅は１０μｍ（Ｐ１０／１）に形成さ
れ、該インバータ４６のＮＭ０Ｓのゲート長は１μｍ、
及びゲート幅は５μｍ（Ｎ５／１）に形成されている。
レベルシフタ３０内の各ＰＭ０Ｓ３１，３３のゲート長
は３０μｍ、及びゲート幅は３μｍ（３／３０）にそれ
ぞれ形成されている。各ＮＭ０Ｓ３２，３４のゲート長
は１μｍ、及びゲート幅は３０μｍ（３０／１）にそれ
ぞれ形成されている。スイッチ回路４１のＰＭ０Ｓ４１
ａのゲート長は１μｍ、及びゲート幅は５０μｍ（５０
／１）で形成され、ＮＭ０Ｓ４１ｂのゲート長は１μ
ｍ、及びゲート幅は３０μｍ（３０／１）に形成されて
いる。スイッチ回路４２のＰＭ０Ｓ４２ａのゲート長は
１μｍ、及びゲート幅は５０μｍ（５０／１）に形成さ
れ、ＮＭ０Ｓ４２ｂのゲート長は１μｍ、及びゲート幅
は３０μｍ（３０／１）に形成されている。
【００１６】図５（ｉ）〜（iii)は、図１のシミュレー
ション結果（その１）を示す波形図であり、同図（ｉ）
は図１中のロジック信号ＳinとノードＮ１，Ｎ２の波
形、同図（ii）は同図（ｉ）のＥ部拡大図、及び同図
（iii)は同図（ｉ）のＦ部拡大図をそれぞれ示してい
る。図６（ｉ）〜（iii)は、図１のシミュレーション結
果（その２）を示す波形図であり、同図（ｉ）は図１中
の信号Ｓ４３〜Ｓ４６の波形、同図（ii）は同図（ｉ）
のＧ部拡大図、及び同図（iii)は同図（ｉ）のＨ部拡大
図をそれぞれ示している。これらの図５（ｉ）〜（iii)
及び図６（ｉ）〜（iii)を参照しつつ、図１のドライバ
回路の動作を説明する。図示しないロジック回路が生成
したロジック信号Ｓinは、インバータ１で反転されてレ
ベルシフタ３０のＭＭ０Ｓ３２のゲートに与えられると
共にインバータ１及びインバータ２を介してＮＭ０Ｓ３
４のゲートに与えられる。図５（ｉ）のように“Ｈ”と
“Ｌ”を繰り返すロジック信号Ｓinが、図５（iii)のよ
うに０［Ｖ］から２［Ｖ］に立ち上がると、各ＮＭＯＳ
３２，３４の導通状態がロジック信号Ｓinのレベルに応
じて変化し、接続ノードＮ１，Ｎ２の電圧もそれぞれ逆
方向に変化する。これにより、各ＰＭ０Ｓ３１，３３の
導通状態も変化し、接続ノードＮ１の電圧が５［Ｖ］、
接続ノードＮ２の電圧が０［Ｖ］になる。図５（ii）の
ように、ロジック信号Ｓinが２［Ｖ］から０［Ｖ］に立
ち下がると、各ＮＭＯＳ３２，３４の導通状態が信号Ｓ
inのレベルに応じて変化し、接続ノードＮ１，Ｎ２の電
圧もそれぞれ逆方向に変化する。これにより、各ＰＭ０
Ｓ３１，３３の導通状態も変化し、接続ノードＮ１の電
圧が０［Ｖ］、接続ノードＮ２の電圧が５［Ｖ］にな
る。つまり、電源電圧ＶＵＯとＰＭ０Ｓ３１及びＮＭ０
Ｓ３２の導通状態とで接続ノードＮ１の電圧が設定さ
れ、該電源電圧ＶＵＯとＰＭ０Ｓ３３及びＮＭ０Ｓ３４
の導通状態とで接続ノードＮ２の電圧が設定され、それ
ぞれ０〜５［Ｖ］でスイングする電圧となる。
ション結果（その１）を示す波形図であり、同図（ｉ）
は図１中のロジック信号ＳinとノードＮ１，Ｎ２の波
形、同図（ii）は同図（ｉ）のＥ部拡大図、及び同図
（iii)は同図（ｉ）のＦ部拡大図をそれぞれ示してい
る。図６（ｉ）〜（iii)は、図１のシミュレーション結
果（その２）を示す波形図であり、同図（ｉ）は図１中
の信号Ｓ４３〜Ｓ４６の波形、同図（ii）は同図（ｉ）
のＧ部拡大図、及び同図（iii)は同図（ｉ）のＨ部拡大
図をそれぞれ示している。これらの図５（ｉ）〜（iii)
及び図６（ｉ）〜（iii)を参照しつつ、図１のドライバ
回路の動作を説明する。図示しないロジック回路が生成
したロジック信号Ｓinは、インバータ１で反転されてレ
ベルシフタ３０のＭＭ０Ｓ３２のゲートに与えられると
共にインバータ１及びインバータ２を介してＮＭ０Ｓ３
４のゲートに与えられる。図５（ｉ）のように“Ｈ”と
“Ｌ”を繰り返すロジック信号Ｓinが、図５（iii)のよ
うに０［Ｖ］から２［Ｖ］に立ち上がると、各ＮＭＯＳ
３２，３４の導通状態がロジック信号Ｓinのレベルに応
じて変化し、接続ノードＮ１，Ｎ２の電圧もそれぞれ逆
方向に変化する。これにより、各ＰＭ０Ｓ３１，３３の
導通状態も変化し、接続ノードＮ１の電圧が５［Ｖ］、
接続ノードＮ２の電圧が０［Ｖ］になる。図５（ii）の
ように、ロジック信号Ｓinが２［Ｖ］から０［Ｖ］に立
ち下がると、各ＮＭＯＳ３２，３４の導通状態が信号Ｓ
inのレベルに応じて変化し、接続ノードＮ１，Ｎ２の電
圧もそれぞれ逆方向に変化する。これにより、各ＰＭ０
Ｓ３１，３３の導通状態も変化し、接続ノードＮ１の電
圧が０［Ｖ］、接続ノードＮ２の電圧が５［Ｖ］にな
る。つまり、電源電圧ＶＵＯとＰＭ０Ｓ３１及びＮＭ０
Ｓ３２の導通状態とで接続ノードＮ１の電圧が設定さ
れ、該電源電圧ＶＵＯとＰＭ０Ｓ３３及びＮＭ０Ｓ３４
の導通状態とで接続ノードＮ２の電圧が設定され、それ
ぞれ０〜５［Ｖ］でスイングする電圧となる。
【００１７】接続ノードＮ１，Ｎ２の電圧がインバータ
４３及びインバータ４５に与えられる。各接続ノードＮ
１及びＮ２の電圧波形は、図５（ii），（iii)のよう
に、立ち上がる場合と立ち下がる場合とでタイミングが
ずれる。このタイミングずれにより、インバータ４３の
出力信号Ｓ４３のレベルが反転するタイミングと、イン
バータ４５の出力信号Ｓ４５の出力信号Ｓ４５のレベル
が反転するタイミングとが、図６（ii），（iii)のよう
にずれる。例えば、接続ノードＮ１の電圧が５［Ｖ］で
接続ノードＮ２の電圧が０［Ｖ］の状態のときには、出
力信号Ｓ４３が０［Ｖ］、出力信号Ｓ４４が５［Ｖ］、
出力信号Ｓ４５が５［Ｖ］、及び出力信号Ｓ４６が０
［Ｖ］になっており、スイッチ回路４１がオンし、スイ
ッチ回路４２がオフしている。ここで、ロジック信号Ｓ
inの変化が起きると、まず接続ノードＮ１の電圧が遷移
を開始し、出力信号Ｓ４３が降下すると共に出力信号Ｓ
４４が上昇する。これにより、スイッチ回路４１がオフ
になる。その後、接続ノードＮ２の電圧が、接続ノード
Ｎ１に遅れて遷移を開始する。この遷移により、出力信
号Ｓ４５が降下すると共に出力信号Ｓ４６が上昇し、ス
イッチ回路４２がオンする。つまり、両方のスイッチ回
路４１，４２が共にオフするＯＦＦ−ＯＦＦ区間が生じ
る。
４３及びインバータ４５に与えられる。各接続ノードＮ
１及びＮ２の電圧波形は、図５（ii），（iii)のよう
に、立ち上がる場合と立ち下がる場合とでタイミングが
ずれる。このタイミングずれにより、インバータ４３の
出力信号Ｓ４３のレベルが反転するタイミングと、イン
バータ４５の出力信号Ｓ４５の出力信号Ｓ４５のレベル
が反転するタイミングとが、図６（ii），（iii)のよう
にずれる。例えば、接続ノードＮ１の電圧が５［Ｖ］で
接続ノードＮ２の電圧が０［Ｖ］の状態のときには、出
力信号Ｓ４３が０［Ｖ］、出力信号Ｓ４４が５［Ｖ］、
出力信号Ｓ４５が５［Ｖ］、及び出力信号Ｓ４６が０
［Ｖ］になっており、スイッチ回路４１がオンし、スイ
ッチ回路４２がオフしている。ここで、ロジック信号Ｓ
inの変化が起きると、まず接続ノードＮ１の電圧が遷移
を開始し、出力信号Ｓ４３が降下すると共に出力信号Ｓ
４４が上昇する。これにより、スイッチ回路４１がオフ
になる。その後、接続ノードＮ２の電圧が、接続ノード
Ｎ１に遅れて遷移を開始する。この遷移により、出力信
号Ｓ４５が降下すると共に出力信号Ｓ４６が上昇し、ス
イッチ回路４２がオンする。つまり、両方のスイッチ回
路４１，４２が共にオフするＯＦＦ−ＯＦＦ区間が生じ
る。
【００１８】接続ノードＮ１の電圧が０［Ｖ］で接続ノ
ードＮ２の電圧が５［Ｖ］の状態のときには、出力信号
Ｓ４３が５［Ｖ］、出力信号Ｓ４４が０［Ｖ］、出力信
号Ｓ４５が０［Ｖ］、及び出力信号Ｓ４６が５［Ｖ］に
なっており、スイッチ回路４１がオフし、スイッチ回路
４２がオンしている。ここで、ロジック信号Ｓinの変化
が起きると、まず接続ノードＮ２の電圧が遷移を開始
し、出力信号Ｓ４６が降下すると共に出力信号Ｓ４５が
上昇する。これにより、スイッチ回路４２がオフにな
る。その後、接続ノードＮ１の電圧が、接続ノードＮ２
に遅れて遷移を開始する。この遷移により、出力信号Ｓ
４３が降下すると共に出力信号Ｓ４４が上昇し、スイッ
チ回路４１がオンする。つまり、両方のスイッチ回路４
１，４２が共にオフするＯＦＦ−ＯＦＦ区間が生じる。
スイッチ回路４１がオンした場合には出力ノードＮｏｕ
ｔが電源電圧ＶＵＯに接続され、出力端子ＯＵＴを介し
て電源電圧ＶＵＯが出力される。スイッチ回路４２がオ
ンした場合には出力ノードＮｏｕｔがグランドＧＮＤに
接続され、出力端子ＯＵＴを介してグランドＧＮＤの電
圧が出力される。
ードＮ２の電圧が５［Ｖ］の状態のときには、出力信号
Ｓ４３が５［Ｖ］、出力信号Ｓ４４が０［Ｖ］、出力信
号Ｓ４５が０［Ｖ］、及び出力信号Ｓ４６が５［Ｖ］に
なっており、スイッチ回路４１がオフし、スイッチ回路
４２がオンしている。ここで、ロジック信号Ｓinの変化
が起きると、まず接続ノードＮ２の電圧が遷移を開始
し、出力信号Ｓ４６が降下すると共に出力信号Ｓ４５が
上昇する。これにより、スイッチ回路４２がオフにな
る。その後、接続ノードＮ１の電圧が、接続ノードＮ２
に遅れて遷移を開始する。この遷移により、出力信号Ｓ
４３が降下すると共に出力信号Ｓ４４が上昇し、スイッ
チ回路４１がオンする。つまり、両方のスイッチ回路４
１，４２が共にオフするＯＦＦ−ＯＦＦ区間が生じる。
スイッチ回路４１がオンした場合には出力ノードＮｏｕ
ｔが電源電圧ＶＵＯに接続され、出力端子ＯＵＴを介し
て電源電圧ＶＵＯが出力される。スイッチ回路４２がオ
ンした場合には出力ノードＮｏｕｔがグランドＧＮＤに
接続され、出力端子ＯＵＴを介してグランドＧＮＤの電
圧が出力される。
【００１９】以上のように、この第１の実施形態では、
接続ノードＮ２に接続されたインバータ４５，４６を設
け、該インバータ４５，４６の出力信号Ｓ４５，Ｓ４６
でスイッチ回路４２のスイッチングを行うようにしてい
る。そのため、ロジック信号Ｓinのレベルが遷移したと
きに、接続ノードＮ１，Ｎ２の電圧波形の異なりによる
タイミングずれから、スイッチ回路４１，４２が共にオ
フするＯＦＦ−ＯＦＦ区間が設定できるようになり、貫
通電流が防止できる。しかも、従来回路を示す図２の回
路に対して追加されるのは、２個のインバータ４５，４
６だけなので、レイアウト上の問題にまで発展しない。
接続ノードＮ２に接続されたインバータ４５，４６を設
け、該インバータ４５，４６の出力信号Ｓ４５，Ｓ４６
でスイッチ回路４２のスイッチングを行うようにしてい
る。そのため、ロジック信号Ｓinのレベルが遷移したと
きに、接続ノードＮ１，Ｎ２の電圧波形の異なりによる
タイミングずれから、スイッチ回路４１，４２が共にオ
フするＯＦＦ−ＯＦＦ区間が設定できるようになり、貫
通電流が防止できる。しかも、従来回路を示す図２の回
路に対して追加されるのは、２個のインバータ４５，４
６だけなので、レイアウト上の問題にまで発展しない。
【００２０】（第２の実施形態）
図７は、本発明の第２の実施形態を示すドライバ回路の
構成図である。このドライバ回路は、ドライバＩＣの出
力段に設けられ、電源電圧ＶＵＯとグランドＧＮＤの電
圧を駆動電圧として出力する回路であり、図示しないロ
ジック回路で生成されたロジック信号Ｓinを、インバー
タ１とそれに直列のインバータ２とを介して入力し、電
源電圧ＶＵＯで電圧変換するレベルシフタ５０と、スイ
ッチ回路６１とスイッチ回路６２とを備えている。イン
バータ１，２は、第１の実施形態と同様に、電源電圧Ｖ
ＤＤから電圧供給を受けて動作するＶＤＤ系の回路であ
る。レベルシフタ５０は、第１の実施形態のレベルシフ
タ３０と同様であり、電源電圧ＶＵＯとグランドＧＮＤ
との間に直列に接続されたＰＭＯＳ５１及びＮＭ０Ｓ５
２と、該電源電圧ＶＵＯとグランドＧＮＤとの間に該Ｐ
ＭＯＳ５１及びＮＭ０Ｓ５２とは並列に接続されたＰＭ
０Ｓ５３及びＮＭ０Ｓ５４とを有している。ＰＭ０Ｓ５
１とＮＭ０Ｓ５２の間の第１の接続ノードＮ１がＰＭ０
Ｓ５３のゲートに接続され、該ＰＭ０Ｓ５３とＮＭ０Ｓ
５４の間の第２の接続ノードＮ２がＰＭＯＳ５１のゲー
トに接続されている。スイッチ回路６１は、ＰＭ０Ｓ６
１ａとＮＭ０Ｓ６１ｂとからなるトランスファゲートで
構成され、電源電圧ＶＵＯと出力ノードＮｏｕｔとの間
に接続されている。出力ノードＮｏｕｔが出力端子ＯＵ
Ｔに接続されている。ＰＭ０Ｓ６１ａのゲートには、第
１のインバータ６３の出力端子が接続されている。ＮＭ
０Ｓ６１ｂのゲートには、インバータ６３の出力端子に
接続されたインバータ６４の出力端子が接続されてい
る。
構成図である。このドライバ回路は、ドライバＩＣの出
力段に設けられ、電源電圧ＶＵＯとグランドＧＮＤの電
圧を駆動電圧として出力する回路であり、図示しないロ
ジック回路で生成されたロジック信号Ｓinを、インバー
タ１とそれに直列のインバータ２とを介して入力し、電
源電圧ＶＵＯで電圧変換するレベルシフタ５０と、スイ
ッチ回路６１とスイッチ回路６２とを備えている。イン
バータ１，２は、第１の実施形態と同様に、電源電圧Ｖ
ＤＤから電圧供給を受けて動作するＶＤＤ系の回路であ
る。レベルシフタ５０は、第１の実施形態のレベルシフ
タ３０と同様であり、電源電圧ＶＵＯとグランドＧＮＤ
との間に直列に接続されたＰＭＯＳ５１及びＮＭ０Ｓ５
２と、該電源電圧ＶＵＯとグランドＧＮＤとの間に該Ｐ
ＭＯＳ５１及びＮＭ０Ｓ５２とは並列に接続されたＰＭ
０Ｓ５３及びＮＭ０Ｓ５４とを有している。ＰＭ０Ｓ５
１とＮＭ０Ｓ５２の間の第１の接続ノードＮ１がＰＭ０
Ｓ５３のゲートに接続され、該ＰＭ０Ｓ５３とＮＭ０Ｓ
５４の間の第２の接続ノードＮ２がＰＭＯＳ５１のゲー
トに接続されている。スイッチ回路６１は、ＰＭ０Ｓ６
１ａとＮＭ０Ｓ６１ｂとからなるトランスファゲートで
構成され、電源電圧ＶＵＯと出力ノードＮｏｕｔとの間
に接続されている。出力ノードＮｏｕｔが出力端子ＯＵ
Ｔに接続されている。ＰＭ０Ｓ６１ａのゲートには、第
１のインバータ６３の出力端子が接続されている。ＮＭ
０Ｓ６１ｂのゲートには、インバータ６３の出力端子に
接続されたインバータ６４の出力端子が接続されてい
る。
【００２１】一方、スイッチ回路６２は、ＰＭ０Ｓ６２
ａとＮＭ０Ｓ６２ｂとからなるトランスファゲートで構
成され、グランドＧＮＤと出力ノードＮｏｕｔとの間に
接続されている。ＮＭ０Ｓ６２ｂのゲートには、第２の
インバータ６５の出力端子が接続され、ＰＭＯＳ６２ａ
のゲートには、インバータ６５の出力端子に接続された
インバータ６６の出力端子が接続されている。インバー
タ６３，６４，６５，６６から、それぞれ出力信号Ｓ６
３，Ｓ６４，Ｓ６５，Ｓ６６が出力される。インバータ
６３，６５は、レベルシフタ５０と相俟ってスイッチ回
路６１，６２を選択する選択手段を構成するものであ
り、該各インバータ６３，６５の出力信号Ｓ６３，Ｓ６
５は、スイッチ回路６１，６２を選択する第１及び第２
の選択信号となる。インバータ６３，６５の入力端子
は、第１の実施形態とは異なり、両方とも接続ノードＮ
１に接続されている。
ａとＮＭ０Ｓ６２ｂとからなるトランスファゲートで構
成され、グランドＧＮＤと出力ノードＮｏｕｔとの間に
接続されている。ＮＭ０Ｓ６２ｂのゲートには、第２の
インバータ６５の出力端子が接続され、ＰＭＯＳ６２ａ
のゲートには、インバータ６５の出力端子に接続された
インバータ６６の出力端子が接続されている。インバー
タ６３，６４，６５，６６から、それぞれ出力信号Ｓ６
３，Ｓ６４，Ｓ６５，Ｓ６６が出力される。インバータ
６３，６５は、レベルシフタ５０と相俟ってスイッチ回
路６１，６２を選択する選択手段を構成するものであ
り、該各インバータ６３，６５の出力信号Ｓ６３，Ｓ６
５は、スイッチ回路６１，６２を選択する第１及び第２
の選択信号となる。インバータ６３，６５の入力端子
は、第１の実施形態とは異なり、両方とも接続ノードＮ
１に接続されている。
【００２２】ここで、ドライバ回路内のトランジスタの
形成例を説明する。図７に示したように、ＶＤＤ系の各
インバータ１，２を構成するＰＭ０Ｓのゲート長は１μ
ｍ及びゲート幅は１０μｍ（Ｐ１０／１）であり、ＮＭ
０Ｓのゲート長は１μｍ及びゲート幅は１０μｍ（Ｎ１
０／１）である。これに対し、インバータ６３〜６６
は、電源電圧ＶＵＯから電圧供給を受けるＶＵＯ系の回
路である。インバータ６３のＰＭ０Ｓのゲート長は３μ
ｍ、及びゲート幅は３μｍ（Ｐ３／３）に形成され、該
インバータ６３のＮＭ０Ｓのゲート長は１μｍ、及びゲ
ート幅は３μｍ（Ｎ３／１）に形成されている。インバ
ータ６４のＰＭ０Ｓのゲート長は１μｍ、及びゲート幅
は１０μｍ（Ｐ１０／１）に形成され、該インバータ６
４のＮＭ０Ｓのゲート長は１μｍ、及びゲート幅は５μ
ｍ（Ｎ５／１）に形成されている。インバータ６５は、
第１の実施形態とは異なり、インバータ６３と同様では
なく、ＰＭ０Ｓのゲート長は１μｍ、及びゲート幅は３
μｍ（Ｐ３／１）に形成され、該インバータ６５のＮＭ
０Ｓのゲート長は３μｍ、及びゲート幅は３μｍ（Ｎ３
／３）に形成されている。インバータ６６のＰＭ０Ｓの
ゲート長は１μｍ、及びゲート幅は１０μｍ（Ｐ１０／
１）に形成され、該インバータ６６のＮＭ０Ｓのゲート
長は１μｍ、及びゲート幅は５μｍ（Ｎ５／１）に形成
されている。
形成例を説明する。図７に示したように、ＶＤＤ系の各
インバータ１，２を構成するＰＭ０Ｓのゲート長は１μ
ｍ及びゲート幅は１０μｍ（Ｐ１０／１）であり、ＮＭ
０Ｓのゲート長は１μｍ及びゲート幅は１０μｍ（Ｎ１
０／１）である。これに対し、インバータ６３〜６６
は、電源電圧ＶＵＯから電圧供給を受けるＶＵＯ系の回
路である。インバータ６３のＰＭ０Ｓのゲート長は３μ
ｍ、及びゲート幅は３μｍ（Ｐ３／３）に形成され、該
インバータ６３のＮＭ０Ｓのゲート長は１μｍ、及びゲ
ート幅は３μｍ（Ｎ３／１）に形成されている。インバ
ータ６４のＰＭ０Ｓのゲート長は１μｍ、及びゲート幅
は１０μｍ（Ｐ１０／１）に形成され、該インバータ６
４のＮＭ０Ｓのゲート長は１μｍ、及びゲート幅は５μ
ｍ（Ｎ５／１）に形成されている。インバータ６５は、
第１の実施形態とは異なり、インバータ６３と同様では
なく、ＰＭ０Ｓのゲート長は１μｍ、及びゲート幅は３
μｍ（Ｐ３／１）に形成され、該インバータ６５のＮＭ
０Ｓのゲート長は３μｍ、及びゲート幅は３μｍ（Ｎ３
／３）に形成されている。インバータ６６のＰＭ０Ｓの
ゲート長は１μｍ、及びゲート幅は１０μｍ（Ｐ１０／
１）に形成され、該インバータ６６のＮＭ０Ｓのゲート
長は１μｍ、及びゲート幅は５μｍ（Ｎ５／１）に形成
されている。
【００２３】レベルシフタ５０内の各ＰＭ０Ｓ５１，５
３のゲート長は、第１の実施形態と同様に３０μｍ、及
びゲート幅は３μｍ（３／３０）にそれぞれ形成されて
いる。各ＮＭ０Ｓ５２，５４のゲート長は１μｍ、及び
ゲート幅は３０μｍ（３０／１）にそれぞれ形成されて
いる。スイッチ回路５１のＰＭ０Ｓ５１ａのゲート長は
１μｍ、及びゲート幅は５０μｍ（５０／１）に形成さ
れ、ＮＭ０Ｓ５１ｂのゲート長は１μｍ、及びゲート幅
は３０μｍ（３０／１）に形成されている。スイッチ回
路５２のＰＭ０Ｓ５２ａのゲート長は１μｍ、及びゲー
ト幅は５０μｍ（５０／１）に形成され、ＮＭ０Ｓ５２
ｂのゲート長は１μｍ、及びゲート幅は３０μｍ（３０
／１）に形成されている。
３のゲート長は、第１の実施形態と同様に３０μｍ、及
びゲート幅は３μｍ（３／３０）にそれぞれ形成されて
いる。各ＮＭ０Ｓ５２，５４のゲート長は１μｍ、及び
ゲート幅は３０μｍ（３０／１）にそれぞれ形成されて
いる。スイッチ回路５１のＰＭ０Ｓ５１ａのゲート長は
１μｍ、及びゲート幅は５０μｍ（５０／１）に形成さ
れ、ＮＭ０Ｓ５１ｂのゲート長は１μｍ、及びゲート幅
は３０μｍ（３０／１）に形成されている。スイッチ回
路５２のＰＭ０Ｓ５２ａのゲート長は１μｍ、及びゲー
ト幅は５０μｍ（５０／１）に形成され、ＮＭ０Ｓ５２
ｂのゲート長は１μｍ、及びゲート幅は３０μｍ（３０
／１）に形成されている。
【００２４】図８（ｉ）〜（iii)は、図７のシミュレー
ション結果（その１）を示す波形図であり、同図（ｉ）
は図７中のロジック信号ＳinとノードＮ１の波形、同図
（ii）は同図（ｉ）のＪ部拡大図、及び同図（iii)は同
図（ｉ）のＫ部拡大図をそれぞれ示している。図９
（ｉ）〜（iii)は、図７のシミュレーション結果（その
２）を示す波形図であり、同図（ｉ）は図７中の信号Ｓ
６３〜Ｓ６６の波形、同図（ii）は同図（ｉ）のＬ部拡
大図、及び同図（iii)は同図（ｉ）のＭ部拡大図をそれ
ぞれ示している。これらの図８（ｉ）〜（iii)及び図９
（ｉ）〜（iii)を参照しつつ、図７のドライバ回路の動
作を説明する。図示しないロジック回路が生成したロジ
ック信号Ｓinは、インバータ１で反転されてレベルシフ
タ５０のＭＭ０Ｓ５２のゲートに与えられると共にイン
バータ１及びインバータ２を介してＮＭ０Ｓ５４のゲー
トに与えられる。ロジック信号Ｓinが図８（ii）のよう
に０［Ｖ］から２［Ｖ］に立ち上がると、各ＮＭＯＳ５
２，５４の導通状態がロジック信号Ｓinのレベルに応じ
て変化し、接続ノードＮ１，Ｎ２の電圧もそれぞれ逆方
向に遷移する。これにより、各ＰＭ０Ｓ５１，５３の導
通状態も変化し、接続ノードＮ１の電圧が５［Ｖ］、接
続ノードＮ２の電圧が０［Ｖ］になる。ロジック信号Ｓ
inが２［Ｖ］から０［Ｖ］に立ち下がると、各ＮＭＯＳ
５２，５４の導通状態が信号Ｓinのレベルに応じて遷移
し、接続ノードＮ１，Ｎ２の電圧もそれぞれ逆方向に遷
移する。これにより、各ＰＭ０Ｓ５１，５３の導通状態
も変化し、接続ノードＮ１の電圧が０［Ｖ］、接続ノー
ド２の電圧が５［Ｖ］になる。つまり、電源電圧ＶＵＯ
とＰＭ０Ｓ５１及びＮＭ０Ｓ５２の導通状態とで接続ノ
ードＮ１の電圧が設定され、接続ノードＮ１の電圧は０
〜５［Ｖ］でスイングする電圧となる。
ション結果（その１）を示す波形図であり、同図（ｉ）
は図７中のロジック信号ＳinとノードＮ１の波形、同図
（ii）は同図（ｉ）のＪ部拡大図、及び同図（iii)は同
図（ｉ）のＫ部拡大図をそれぞれ示している。図９
（ｉ）〜（iii)は、図７のシミュレーション結果（その
２）を示す波形図であり、同図（ｉ）は図７中の信号Ｓ
６３〜Ｓ６６の波形、同図（ii）は同図（ｉ）のＬ部拡
大図、及び同図（iii)は同図（ｉ）のＭ部拡大図をそれ
ぞれ示している。これらの図８（ｉ）〜（iii)及び図９
（ｉ）〜（iii)を参照しつつ、図７のドライバ回路の動
作を説明する。図示しないロジック回路が生成したロジ
ック信号Ｓinは、インバータ１で反転されてレベルシフ
タ５０のＭＭ０Ｓ５２のゲートに与えられると共にイン
バータ１及びインバータ２を介してＮＭ０Ｓ５４のゲー
トに与えられる。ロジック信号Ｓinが図８（ii）のよう
に０［Ｖ］から２［Ｖ］に立ち上がると、各ＮＭＯＳ５
２，５４の導通状態がロジック信号Ｓinのレベルに応じ
て変化し、接続ノードＮ１，Ｎ２の電圧もそれぞれ逆方
向に遷移する。これにより、各ＰＭ０Ｓ５１，５３の導
通状態も変化し、接続ノードＮ１の電圧が５［Ｖ］、接
続ノードＮ２の電圧が０［Ｖ］になる。ロジック信号Ｓ
inが２［Ｖ］から０［Ｖ］に立ち下がると、各ＮＭＯＳ
５２，５４の導通状態が信号Ｓinのレベルに応じて遷移
し、接続ノードＮ１，Ｎ２の電圧もそれぞれ逆方向に遷
移する。これにより、各ＰＭ０Ｓ５１，５３の導通状態
も変化し、接続ノードＮ１の電圧が０［Ｖ］、接続ノー
ド２の電圧が５［Ｖ］になる。つまり、電源電圧ＶＵＯ
とＰＭ０Ｓ５１及びＮＭ０Ｓ５２の導通状態とで接続ノ
ードＮ１の電圧が設定され、接続ノードＮ１の電圧は０
〜５［Ｖ］でスイングする電圧となる。
【００２５】接続ノードＮ１の電圧がインバータ６３及
びインバータ６５に与えられる。接続ノードＮ１の電圧
は、図８（ii），（iii)の波形のように、立ち上がった
り立ち下がったりする。例えば、接続ノードＮ１の電圧
が５［Ｖ］で接続ノードＮ２の電圧が０［Ｖ］の状態の
ときには、出力信号Ｓ６３が０［Ｖ］、出力信号Ｓ６４
が５［Ｖ］、出力信号Ｓ６５が０［Ｖ］、及び出力信号
Ｓ６６が５［Ｖ］になっており、スイッチ回路６１がオ
ンし、スイッチ回路６２がオフしている。このとき、ロ
ジック信号Ｓinが遷移すると、まず接続ノードＮ１の電
圧が０［Ｖ］に向けて遷移を開始する。インバータ６３
とインバータ６５とは、これらを構成するＰＭ０Ｓ及び
ＮＭ０Ｓのサイズが異なる、つまり、ゲート幅とゲート
長が異なる。そのため、インバータ６３は、接続ノード
Ｎ１の電圧の立ち下がりをインバータ６５よも速く検出
して“Ｈ”に遷移した信号Ｓ６３を出力する。これによ
りインバータ６４の出力信号Ｓ６４も“Ｌ”になり、ス
イッチ６１がオフ状態になる。その後、インバータ６５
が接続ノードＮ１の立ち下がりを検出し、“Ｈ”に遷移
した出力信号Ｓ６５を出力する。これによりインバータ
６６の出力信号Ｓ６６も“Ｌ”になり、スイッチ回路６
２がオフ状態になる。よって、両方のスイッチ回路６
１，６２が共にオフするＯＦＦ−ＯＦＦ区間が生じる。
びインバータ６５に与えられる。接続ノードＮ１の電圧
は、図８（ii），（iii)の波形のように、立ち上がった
り立ち下がったりする。例えば、接続ノードＮ１の電圧
が５［Ｖ］で接続ノードＮ２の電圧が０［Ｖ］の状態の
ときには、出力信号Ｓ６３が０［Ｖ］、出力信号Ｓ６４
が５［Ｖ］、出力信号Ｓ６５が０［Ｖ］、及び出力信号
Ｓ６６が５［Ｖ］になっており、スイッチ回路６１がオ
ンし、スイッチ回路６２がオフしている。このとき、ロ
ジック信号Ｓinが遷移すると、まず接続ノードＮ１の電
圧が０［Ｖ］に向けて遷移を開始する。インバータ６３
とインバータ６５とは、これらを構成するＰＭ０Ｓ及び
ＮＭ０Ｓのサイズが異なる、つまり、ゲート幅とゲート
長が異なる。そのため、インバータ６３は、接続ノード
Ｎ１の電圧の立ち下がりをインバータ６５よも速く検出
して“Ｈ”に遷移した信号Ｓ６３を出力する。これによ
りインバータ６４の出力信号Ｓ６４も“Ｌ”になり、ス
イッチ６１がオフ状態になる。その後、インバータ６５
が接続ノードＮ１の立ち下がりを検出し、“Ｈ”に遷移
した出力信号Ｓ６５を出力する。これによりインバータ
６６の出力信号Ｓ６６も“Ｌ”になり、スイッチ回路６
２がオフ状態になる。よって、両方のスイッチ回路６
１，６２が共にオフするＯＦＦ−ＯＦＦ区間が生じる。
【００２６】接続ノードＮ１の電圧が０［Ｖ］で接続ノ
ードＮ２の電圧が５［Ｖ］の状態のときには、出力信号
Ｓ６３が５［Ｖ］、出力信号Ｓ６４が０［Ｖ］、出力信
号Ｓ６５が５［Ｖ］、及び出力信号Ｓ６６が０［Ｖ］に
なっており、スイッチ回路６１がオフし、スイッチ回路
６２がオンしている。このとき、ロジック信号Ｓinが遷
移すると、接続ノードＮ１の電圧が５［Ｖ］に向けて遷
移を開始する。インバータ６３とインバータ６５とは、
これらを構成するＰＭ０Ｓ及びＮＭ０Ｓのサイズが異な
るので、インバータ６５は接続ノードＮ１の電圧の立ち
上がりをインバータ６３よも速く検出して“Ｌ”に遷移
した信号Ｓ６５を出力する。これによりインバータ６６
の出力信号Ｓ６６も“Ｈ”になり、スイッチ６２がオフ
状態になる。その後、インバータ６３が接続ノードＮ１
の立ち上がりを検出し、“Ｌ”に遷移した出力信号Ｓ６
３を出力する。これによりインバータ６４の出力信号Ｓ
６４も“Ｈ”になり、スイッチ回路６１がオフ状態にな
る。よって、両方のスイッチ回路６１，６２が共にオフ
するＯＦＦ−ＯＦＦ区間が生じる。スイッチ回路６１が
オンした場合には出力ノードＮｏｕｔが電源電圧ＶＵＯ
に接続され、出力端子ＯＵＴを介して電源電圧ＶＵＯが
出力される。スイッチ回路６２がオンした場合には出力
ノードＮｏｕｔがグランドＧＮＤに接続され、出力端子
ＯＵＴを介してグランドＧＮＤの電圧が出力される。
ードＮ２の電圧が５［Ｖ］の状態のときには、出力信号
Ｓ６３が５［Ｖ］、出力信号Ｓ６４が０［Ｖ］、出力信
号Ｓ６５が５［Ｖ］、及び出力信号Ｓ６６が０［Ｖ］に
なっており、スイッチ回路６１がオフし、スイッチ回路
６２がオンしている。このとき、ロジック信号Ｓinが遷
移すると、接続ノードＮ１の電圧が５［Ｖ］に向けて遷
移を開始する。インバータ６３とインバータ６５とは、
これらを構成するＰＭ０Ｓ及びＮＭ０Ｓのサイズが異な
るので、インバータ６５は接続ノードＮ１の電圧の立ち
上がりをインバータ６３よも速く検出して“Ｌ”に遷移
した信号Ｓ６５を出力する。これによりインバータ６６
の出力信号Ｓ６６も“Ｈ”になり、スイッチ６２がオフ
状態になる。その後、インバータ６３が接続ノードＮ１
の立ち上がりを検出し、“Ｌ”に遷移した出力信号Ｓ６
３を出力する。これによりインバータ６４の出力信号Ｓ
６４も“Ｈ”になり、スイッチ回路６１がオフ状態にな
る。よって、両方のスイッチ回路６１，６２が共にオフ
するＯＦＦ−ＯＦＦ区間が生じる。スイッチ回路６１が
オンした場合には出力ノードＮｏｕｔが電源電圧ＶＵＯ
に接続され、出力端子ＯＵＴを介して電源電圧ＶＵＯが
出力される。スイッチ回路６２がオンした場合には出力
ノードＮｏｕｔがグランドＧＮＤに接続され、出力端子
ＯＵＴを介してグランドＧＮＤの電圧が出力される。
【００２７】以上のように、この第２の実施形態では、
レベルシフタ５０の接続ノードＮ１にインバータ６３，
６５を接続してスイッチ回路６１，６２に出力信号Ｓ６
３，Ｓ６５を与えるようにすると共に、該インバータ６
３，６５を構成するＰＭＯＳ及びＮＭ０Ｓのサイズを変
えているので、スイッチ回路６１，６２をＯＦＦ−ＯＦ
Ｆ区間が生じようにオン、オフさせることができる。よ
って、有害な貫通電流を防止できると共に、該貫通電流
の流れないドライバ回路を従来の回路に２つのインバー
タを追加するだけででき、レイアウトの問題がない。
レベルシフタ５０の接続ノードＮ１にインバータ６３，
６５を接続してスイッチ回路６１，６２に出力信号Ｓ６
３，Ｓ６５を与えるようにすると共に、該インバータ６
３，６５を構成するＰＭＯＳ及びＮＭ０Ｓのサイズを変
えているので、スイッチ回路６１，６２をＯＦＦ−ＯＦ
Ｆ区間が生じようにオン、オフさせることができる。よ
って、有害な貫通電流を防止できると共に、該貫通電流
の流れないドライバ回路を従来の回路に２つのインバー
タを追加するだけででき、レイアウトの問題がない。
【００２８】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 各スイッチ回路４１，４２，６１，６２は、Ｐ
Ｍ０Ｓ４１ａ，４２ａ，６１ａ，６２ａとＮＭ０Ｓ４１
ｂ，４２ｂ，６１ｂ，６２ｂとからなるトランスファゲ
ートで構成したが、１つのスイッチング素子のみで構成
することも可能であり、例えばＮＭ０Ｓ４１ｂ，４２
ｂ，６１ｂやＰＭ０Ｓ６２ａを省略してよい。この場
合、インバータ４４，４６，６４，６６は不要になる。 （２） 第２の実施形態では、レベルシフタ５０とイン
バータ６３〜６６で選択手段を構成したが、第１の実施
形態のように２つの接続ノードＮ１，Ｎ２の電圧の遷移
のずれに基づいてＯＦＦ−ＯＦＦ区間を設定しないの
で、レベルシフタ５０の代わりに、ロジック信号Ｓinに
対応する電圧を接続ノードＮ１から発生する他の電圧出
力手段に変更できる。例えば、レベルシフタ５０の変わ
りに、電源電圧ＶＵＯでロジック信号Ｓinの波形整形を
行うような電圧出力手段でもよい。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 各スイッチ回路４１，４２，６１，６２は、Ｐ
Ｍ０Ｓ４１ａ，４２ａ，６１ａ，６２ａとＮＭ０Ｓ４１
ｂ，４２ｂ，６１ｂ，６２ｂとからなるトランスファゲ
ートで構成したが、１つのスイッチング素子のみで構成
することも可能であり、例えばＮＭ０Ｓ４１ｂ，４２
ｂ，６１ｂやＰＭ０Ｓ６２ａを省略してよい。この場
合、インバータ４４，４６，６４，６６は不要になる。 （２） 第２の実施形態では、レベルシフタ５０とイン
バータ６３〜６６で選択手段を構成したが、第１の実施
形態のように２つの接続ノードＮ１，Ｎ２の電圧の遷移
のずれに基づいてＯＦＦ−ＯＦＦ区間を設定しないの
で、レベルシフタ５０の代わりに、ロジック信号Ｓinに
対応する電圧を接続ノードＮ１から発生する他の電圧出
力手段に変更できる。例えば、レベルシフタ５０の変わ
りに、電源電圧ＶＵＯでロジック信号Ｓinの波形整形を
行うような電圧出力手段でもよい。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＰＭＯＳ及びＮＭＯＳで構成された第１のインバ
ータと、前記ＰＭＯＳ及びＮＭＯＳとはサイズの異なる
ＰＭＯＳ及びＮＭＯＳで構成された第２のインバータと
を有するので、第１のスイッチ回路及び第２のスイッチ
回路をＯＦＦ−ＯＦＦ区間が生じるようにオン、オフさ
せることができ、第１の電源電圧、出力ノード、及び第
２の電源電圧間の貫通電流を防止することができる。こ
れにより、従来に比べて素子の増加数を抑制しつつ、有
害な電源電圧の変動を防止できる。その上、ドライバ回
路を構成するレベルシフタにおける不要な貫通電流を低
減でき、ドライバ回路全体、さらには本発明のドライバ
回路を備えた表示装置等の全体の消費電力を低減するこ
とができる。
れば、ＰＭＯＳ及びＮＭＯＳで構成された第１のインバ
ータと、前記ＰＭＯＳ及びＮＭＯＳとはサイズの異なる
ＰＭＯＳ及びＮＭＯＳで構成された第２のインバータと
を有するので、第１のスイッチ回路及び第２のスイッチ
回路をＯＦＦ−ＯＦＦ区間が生じるようにオン、オフさ
せることができ、第１の電源電圧、出力ノード、及び第
２の電源電圧間の貫通電流を防止することができる。こ
れにより、従来に比べて素子の増加数を抑制しつつ、有
害な電源電圧の変動を防止できる。その上、ドライバ回
路を構成するレベルシフタにおける不要な貫通電流を低
減でき、ドライバ回路全体、さらには本発明のドライバ
回路を備えた表示装置等の全体の消費電力を低減するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すドライバ回路の
構成図である。
構成図である。
【図２】従来のドライバ回路を示す回路図である。
【図３】図２のシミュレーション結果（その１）を示す
波形図である。
波形図である。
【図４】図２のシミュレーション結果（その２）を示す
波形図である。
波形図である。
【図５】図１のシミュレーション結果（その１）を示す
波形図である。
波形図である。
【図６】図１のシミュレーション結果（その２）を示す
波形図である。
波形図である。
【図７】本発明の第２の実施形態を示すドライバ回路の
構成図である。
構成図である。
【図８】図７のシミュレーション結果（その１）を示す
波形図である。
波形図である。
【図９】図７のシミュレーション結果（その２）を示す
波形図である。
波形図である。
３０，５０ レベルシフタ
３１，３３，５１，５３ ＰＭ０Ｓ
３２，３４，５２，５４ ＮＭ０Ｓ
４１，４２，６１，６２ スイッチ回路
４３〜４６，６３〜６６ インバータ
Ｓin ロジック信号
ＶＵＯ 電源電圧
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
H03K 19/00
Claims (3)
- 【請求項１】 入力されたロジック信号に対応する電圧
を第１の接続ノードに出力するレベルシフタと、 Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＮＭ
ＯＳトランジスタで構成され、前記第１の接続ノードの
電圧を検出し第１の選択信号を出力する第１のインバー
タと、 前記第１のインバータを構成する前記Ｐチャネル型ＭＯ
Ｓトランジスタ及び前記Ｎチャネル型ＮＭＯＳトランジ
スタとはサイズの異なるＰチャネル型ＭＯＳトランジス
タ及びＮチャネル型ＮＭＯＳトランジスタで構成され、
前記第１の接続ノードの電圧を検出し第２の選択信号を
出力する第２のインバータと、 第１の電源電圧または第２の電源電圧が出力される出力
ノードと、 前記第１の電源電圧と前記出力ノードとの間に接続さ
れ、前記第１の選択信号によりオン状態またはオフ状態
となる第１のスイッチ回路と、 前記第２の電源電圧と前記出力ノードとの間に接続さ
れ、前記第２の選択信号によりオン状態またはオフ状態
となる第２のスイッチ回路とを有することを特徴とする
ドライバ回路。 - 【請求項２】 前記第１のインバータを構成する前記Ｐ
チャネル型ＭＯＳトランジスタのゲート長と前記第２の
インバータを構成する前記Ｐチャネル型ＭＯＳトランジ
スタのゲート長とが異なり、 前記第１のインバータを構成する前記Ｎチャネル型ＮＭ
ＯＳトランジスタのゲート長と前記第２のインバータを
構成する前記Ｎチャネル型ＮＭＯＳトランジスタのゲー
ト長とが異なることを特徴とする請求項１記載のドライ
バ回路。 - 【請求項３】 前記レベルシフタは、 前記第１の接続ノードと、 第２の接続ノードと、 前記第１の電源電圧と前記第１の接続ノードとの間に接
続され、制御電極が前記第２の接続ノードに接続された
第１導電型の第１のトランジスタと、 前記第１の接続ノードとグランドとの間に接続され、制
御電極には前記ロジック信号が入力される前記第１導電
型に相補的な第２導電型の第２のトランジスタと、 前記第１の電源電圧と前記第２の接続ノードとの間に接
続され、制御電極が前記第１の接続ノードに接続された
前記第１導電型の第３のトランジスタと、 前記第２の接続ノードと前記グランドとの間に接続さ
れ、制御電極には前記ロジック信号の逆相信号が入力さ
れる前記第２導電型の第４のトランジスタとで構成され
ることを特徴とする請求項１記載のドライバ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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