KR100197188B1 - 고내압회로 및 전압레벨 변환회로 - Google Patents

고내압회로 및 전압레벨 변환회로 Download PDF

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Abstract

소정의 노드에 저구동능력이지만 고내압의 트랜지스터와, 고구동능력이지만 저내압의 트랜지스터가 병렬로 접속된다. 상기 소정의 노드의 전하를 방전할 때 최초는 상기 고내압의 트랜지스터를 온 하고, 그 후에 상기 고구동능력의 트랜지스터를 온 시킨다. 따라서, 상기 고구동능력의 스위치회로의 온 타이밍의 설정은 상기 고내압의 스위치회로의 논리전압의 천이과정만을 고려하면 되고, 용이한 타이밍설정이 된다. 또, 상기 고구동능력의 스위치회로가 온 한 후는 소정의 노드 전하의 방전경로가 상기 양 스위치회로를 병렬로 거치는 2계통이 되므로 동작속도의 고속화가 도모된다.

Description

고내압회로 및 전압레벨 변환회로
제1도는 본 발명의 제1 실시예의 고내압회로의 블록구성을 나타내는 도면.
제2도는 동 고내압회로의 동장 타이밍을 나타내는 도면.
제3도는 본 발명의 제1 실시예의 제1 구체적 회로를 나타내는 도면.
제4도는 동 구체적 회로의 동작 타이밍을 나타내는 도면.
제5도는 본 발명의 제1 실시예의 제2 구체적 회로를 나타내는 도면.
제6도는 트랜지스터의 게이트길이 및 게이트폭과 트랜지스터의 내압과의 관계를 나타내는 도면.
제7도는 동 제3 구체적 회로의 동작 타이밍을 나타내는 도면.
제8도는 동 제4 구체적 회로를 나타내는 도면.
제9도는 동 제4 구체적 회로의 동작 타이밍을 나타내는 도면.
제10도는 본 발명의 제2 실시예의 고내압회로의 블록구성을 나타내는 도면.
제11도는 동 고내압회로의 동작 타이밍을 나타내는 도면.
제12도는 동 고내압회로의 구체적 회로를 나타내는 도면
제13도는 동 구체적 회로의 동작 타이밍을 나타내는 도면.
제14도는 본 발명의 제3 실시예의 고내압회로를 나타내는 도면.
제15도는 동 고내압회로의 동작 타이밍을 나타내는 도면.
제16도는 본 발명의 제4 실시예의 전압레벨 변환회로를 나타내는 도면.
제17도는 동 전압레벨 변환회로의 동작 타이밍을 나타내는 도면.
제18도는 본 발명의 제5 실시예의 전압레벨 변환회로를 나타내는 도면.
제19도는 본 발명의 제6 실시예의 전압레벨 변환회로를 나타내는 도면.
제20도는 본 발명의 제7 실시예의 전압레벨 변환회로를 나타내는 도면.
제21도는 종래의 고내압회로의 구체적 회로를 나타내는 도면.
제22도는 동 구체적 회로의 동작 타이밍을 나타내는 도면.
제23도는 고내압회로에 이용하는 N채널형 MOS 트랜지스터의 온 내압특성을 나타내는 도면.
제24도는 고내압회로에 이용하는 P채널형 MOS 트랜지스터의 온(ON) 내압특성을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
S11 : 제1 스위치회로 S12 : 제2 스위치회로
S13 : 제3 스위치회로 N11 : 출력노드
[발명의 배경]
본 발명의 고내압 전원을 이용하는 고내압회로에 있어서의 고내압회로의 개량 및 이 고내압회로를 이용한 전압레벨 변환회로에 관한 것이다.
일반적으로 고전압 전원을 이용하는 고내압회로에 있어서는, 그 고내압에서도 파괴되지 않고 양호하게 동작할 수 있는 고내압회로가 필요하다. 즉, N채널형 MOS 트랜지스터의 특성은 제23도에 나타내는 바와 같이 게이트 전압(Vgn)이 0V일때의 오프 내압은 15v이상이지만, 게이트 전압(Vgn)이 0v보다는 높아지면 온 내압은 9V 정도로 낮아진다. 한편, P채널형 MOS 트랜지스터의 특성은 제24도에 나타내는 바와 같이 게이트 전압(Bgp)이 15v일 때의 오프 내압(오프 동작시에서의 내 전압)도 게이트 전압(Vgp)이 15v 보다는 낮은 온 내압(온동작시에서의 내전압)도 모두 15v 이상이다. 따라서 N채널형 및 P채널형 양쪽의 MOS 트랜지스터를 가지는 고내압회로에서는 N 채널형 MOS 트랜지스터가 온 했을 때 그 소스와 드레인에 고전압(예를 들면 12V)이 걸리는 상황이 장시간 계속하면 핫 캐리어가 발생하여 그 N채널형 MOS 트랜지스터가 파괴되는 일이 있다.
그래서 종래 N 채널형 MOS 트랜지스터의 파괴를 방지하는 고내압회로로서 일본 특허공개정보 5-259891등에 개시된 것이 알려져 있다. 이 고내압회로는 개략적으로 설명하면 인버터를 클록드 인버터로 함으로써 트랜지스터에 흐르는 전류를 억제하여 핫 캐리어의 발생을 방지하고, 고내압을 도모하고자 하는 것이다. 이하, 이 회로를 설명한다.
제21도는 종래의 고내압회로를 나타태는 도면이다. 동 도면에서 VPP는 고전압 전원, VSS는 접지 전압원이며, 이 양 전원(VPP, VSS) 사이에 2개의 P채널형 MOS 트랜지스터(Qp211, Qp12)와 2개의 N채널형 MOS트랜지스터(Qn211, Qn212)의 4개의 트랜지스터가 직렬로 배치된다.
N211은 출력노드로서, P채널형 MOS 트랜지스터(Qp212)와 N채널형 MOS 트랜지스터(Qn212)의 접속점이다. N212는 2개의 P채널형 MOS 트랜지스터(Qp211, Qp212)의 접속노드, N213은 2개의 N채널형 MOS 트랜지스터(Qn211, Qn212)의 접속노드이다. P채널형 MOS 트랜지스터(Qp211) 및 N채널형 MOS 트랜지스터(Qn211)의 각 게이트에는 제어신호(C211)가 입력되고, P채널형 MOS 트랜지스터(Qn212)의 게이트에는 제어신호(C212)가, N채널형 MOS 트랜지스터(Qn212)의 게이트에는 제어신호(C213)가 각각 입력된다.
이어서 상기 종래의 고내압회로의 동작을 제22도에 나타내는 타이밍도에 의거하여 설명한다.
당초, 제어신호(C211, C212, C213)는 각각 논리전압 L, L, H로서, 노드(N211~N213)는 모두 논리전압 H(고전압 전원(VPP)의 고전압 (Vh)이다. 이어서 시간 t20에 있어서, 제어신호(C212, C213)를 각각 논리전압 H, L로 하여, P 채널형 및 N채널형의 2개의 MOS 트랜지스터(Qp212, Qn212)를 OFF 동작시켜서 출력노드(N211)를 플로팅한다.
계속해서 시간 t21에서 제어신호(C211)를 논리전압 H로 하면 N채널형 MOS 트랜지스터(Qn211)가 ON 동작하여 노드(N213)는 논리전압 H로부터 L로 천이하기 시작한다. 그후, 상기 노드(N213)의 전압의 저하가 어느 정도 진행한 단계, 예를 들면 노드(N213)의 전압이 상기 고전압(Vh)의 1/2값의 전압으로까지 저하한 단계의 시간 t22에서 제어신호(C212, C213)를 각각 논리전압 L, H로 한다. 이에 의하여 N채널형 MOS 트랜지스터(Qn212)가 ON 동작하여 출력노드(N211)가 접지 전압원(VSS)에 접속되고 출력노드(N211)의 전압은 논리전압 H로부터 L로 천이하기 시작한다. 이때 N채널형 MOS 트랜지스터(Qn212)에는 출력노드(N211)의 전압과 노드(N213)의 전압의 전위차 즉, 상기 고전압(Vh)의 반만큼의 값이 인가되고 N채널형 MOS 트랜지스터(Qn211)에는 노드(N213)의 전압과 접지 전압원(VSS)의 접지전위와의 전위차, 즉 상기 고전압(Vh)의 반만큼의 값이 인가되므로 이 양 N채널형 MOS트랜지스터(Qn211, Qn212)에 흐르는 전류가 적게 제한되어, 이 양 트랜지스터(Qn211, Qn212)는 파괴가 어려워진다.
그러나 상기 종래의 고내압회로에서는 2개의 N채널형 MOS 트랜지스터(Qn211, Qn212)가 직렬로 접속되고, 따라서 시간 t22의 설정에 대해서는 한쪽의 N채널형 MOS 트랜지스터(Qn211)의 논리전압 H로부터 L로의 천이과정과, 다른 쪽의 N채널형 MOS 트랜지스터(Qn 212)의 논리 H로부터 L로의 천이과정의 양쪽을 고려할 필요가 있고, 이 때문에 시간 t22의 클록 타이밍의 설정이 어렵고, 그 결과, 시간 t22의 설정이 적절하지 않은 경우에는 N채널형 MOS 트랜지스터(Qn211, Qn212)가 파괴되게 된다.
또, 2개의 N채널형 MOS 트랜지스터(Qn211, Qn212)가 직렬로 접속되어 있기 때문에 구동능력이 낮고, 동작속도가 늦어진다는 문제가 있었다.
특히 출력노드(N211)가 가지는 용량값이 큰 경우에는 시간 t22의 타이밍설정이 한층 어려워지는 동시에 동작속도도 늦어지는 결점이 있다.
[발명의 개요]
본 발명의 목적은 고내압회로에 있어서 클록 타이밍의 설정이 용이하며 또 동작속도를 빠르게 하는 데에 있다.
이상의 목적을 달성하기 위해 본 발명에서는 소정의 노드에 2개의 MOS 트랜지스터를 병렬로 접속함으로써 이 각 MOS 트랜지스터의 논리전압 H로부터 L로의 천이과정의 양방을 함께 고려할 필요를 없애고, 클록 타이밍의 설정을 용이하게 하는 동시에 논리전압 H로부터 L로의 천이과정에서의 전하의 방전경로를 2계통으로 하여 동작속도를 높이는 것으로 한다.
구체적으로 본 발명의 고내압회로는 고전압 전원을 전압원으로 하여 동작하는 고내압회로로서, 상기 고전압 전원과 소정의 노드 사이에 접속된 제1 스위치회로와, 상기 소정의 노드와 접지 전압원 사이에 접속된 제2 및 제3 스위치회로를 구비하고, 상기 제3 스위치회로는 상기 제2 스위치회로에 비하여 온동작상태에서의 내전압이 높고, 상기 소정의 노드의 전압이 상기 고전압 전원의 고전압에 있는 경우에 이 소정의 노드에 축적된 전하를 방전할 때, 그 당초에 상기 제3 스위치회로를 거쳐서 상기 소정의 노드의 전하를 방전하는 것을 특징으로 한다.
또 본 발명은 상기 고내압의 제3 스위치회로가 게이트길이가 긴 MOS 트랜지스터 또는 게이트폭이 좁은 MOS 트랜지스터를 복수개 병렬접속하여 구성되는 것을 특징으로 한다.
또 본 발명의 전압레벨 변환회로는 소정 전압과 접지전압으로 변화하는 외부 신호를 입력하고, 이 입력신호가 상기 소정전압일 때 접지전압의 신호를 출력하고, 상기 입력신호가 접지전압일 때 상기 소정전압보다도 높은 고전압의 신호를 출력하는 전압레벨 변환회로서, 상기 고전압을 발생하는 고전압 전원과, 상기 고전압 전원과 출력노드와의 사이에 접속된 제1 스위치회로와, 상기 출력노드와 전지전압원과의 사이에 접속된 제2 및 제3 스위치회로를 구비하고, 상기 제3 스위치회로는 상기 제2 스위치회로에 비하여 온동작상태에서의 내전압이 높고, 상기 외부신호가 접지전압일 때 상기 제1 스위치회로를 ON 동작시켜서 상기 고전압 전원을 상기 출력노드에 접속하고, 한편, 상기 외부신호가 상기 전원전압으로부터 소정 전압으로 천이했을 때, 그 당초에 상기 제3 스위치회로를 ON 동작시키고, 그후 설정기간 경과시에 상기 제2 스위치회로를 온동작시켜서 상기 출력노드를 상기 접지 전압원에 접속하는 것을 특징으로 한다.
이상의 구성에 의하여 본 발명에서는 소정의 노드를 논리전압 H로부터 L로 할 때에는 우선 고내압의 제3 스위치회로를 온 시키고, 이로써 상기 소정의 노드가 접지 전압원에 접속되어 이 소정노드의 전압이 저하하고, 그후, 설정시간이 경과한 시점에서 제2 스위치회로가 온 제어된다. 따라서 제2 스위치회로의 온(ON) 타이밍의 설정은 제3 스위치회로의 논리전압 H로부터 L로의 천이과정만을 고려하면 되어 용이한 타이밍설정이 된다. 또 제2 스위치회로가 온 된 후에 소정의 노드 전하의 방전경로가 제2 및 제3 스위치회로를 병렬로 지나는 2계통으로 되므로 동작속도의 고속화가 도모된다.
본 발명의 상기 목적과 신규한 특징은 다음의 상세한 설명을 첨부도면을 참조하여 읽으면 보다 완전하게 알 수 있게 될 것이다.
이하 본 발명에 대하여 바람직한 각 실시예를 첨부 도면에 따라 설명한다.
[제1 실시예]
제1도는 본 발명의 고내압회로의 제1 실시예를 나타내는 블록회로도이다. 동 도면에서, 제1도에 있어서 VPP는 소정의 고전압(예를 들면 12v)을 발생하는 고전압 전원, VSS는 접지 전압원, S11~S13은 각각 제1, 제2 및 제3 스위치회로, N11은 출력노드(소정의 노드)이다. 상기 제1 스위치회로(S11)는 상기 고전압 전원(VPP)과 상기 출력노드(N11) 사이에 배치되는 동시에 제어신호(C11)를 받아서 ON 동작한다. 또 상기 제2 스위치회로로(S12)는 상기 출력노드(N11)와 접지 전압원(VSS) 사이에 배치되고, 상기 제3 스위치로회로(S13)는 상기 제2 스위치회로(S12)에 병렬로 배치된다.
상기 제2 스위치회로(S12)는 내압은 낮지만 구동능력이 큰 스위치회로로 구성되는 동시에 제어신호(C12)를 받아서 ON 동작한다. 상기 제3 스위치회로(S13)는 구동능력은 작지만 고내압인 스위치회로로 구성되는 동시에 제어신호(C13)를 받아서 ON 동작한다.
이어서 상기 제1도에 나타낸 고내압회로의 동작을 제2도에 나타낸 타이밍도에 의거하여 설명한다.
처음에 제어신호(C11, C12 및 C13)는 모두 출력되지 않고, 따라서 3개의 스위치회로(S11~S13)는 모두 OFF되어 있고, 출력노드(N11)는 논리전압 L에 있다.
이어서 시간 t11에서 제어신호(C11)를 출력하면 제1 스위치회로(S11)가 ON 동작하므로 고전압 전원(VPP)이 출력노드(N11)에 접속되고, 따라서 출력노드(N11)는 논리전압 H가 된다.
그후, 시간 t12에서 제어신호 C11의 출력을 정지하면 제1 스위치회로(S11)가 OFF 동작되어 출력노드(N11)가 논리전압 H인채 플로팅된다.
이어서 시간 t13에서 제어신호(C13)를 출력하면 고내압의 제3 스위치회로(S13)가 ON 동작하고, 그 결과, 출력노드(N11)가 접지 전압원(VSS)에 접속되어 출력노드(N11)는 논리전압 H로부터 논리전압 L로 천이하기 시작한다.
그후 시간 t14의 시점, 즉, 출력노드(N11)의 전압이 논리전압 H와 논리전압 L의 중간전위 미만의 전압으로까지 저하한 시점에서 제어신호(C12)를 출력한다. 그 결과, 구동능력이 큰 제2 스위치회로(S12)가 ON 동작하여 출력노드(N11)는 제2 스위치회로(S12)를 통하여 접지 전압원(VSS)에 접속되고, 이 상태에서 출력노드(N11)의 전압은 논리전압 'L에 도달하게 된다.
여기에서 제2 스위치회로(S12)의 ON 동작의 타이밍, 즉, 제어신호(C12)를 출력하는 시간 t14의 설정에 대해서는 제3 스위치회로(S13)의 ON으로부터 OFF로의 천이과정(논리전압 H로부터 L로의 천이과정)만을 고려하면 되므로 이 타이밍설정을 용이하게 행할 수 있다.
더구나 제2 스위치회로(S12)가 ON 동작한 후에 출력노드(N11)는 동작능력이 작은 제3 스위치회로(S13)와 구동능력이 큰 제2 스위치회로(S12)의 양쪽을 통하여 접지 전압원(VSS)에 접속되므로 전하의 방전속도가 빨라져서 출력노드(N11)의 전압은 상기 중간전압으로부터 논리전압 L로 고속으로 천이한다.
[제1 실시예의 제1 구체예]
제3도는 본 발명의 제1 실시예에 대한 제 1 구체적 회로를 나타낸다.
동 도면에 있어서, 제1 스위치회로(S11)는 P채널형 MOS 트랜지스터(제1 MOS 트랜지스터)(Qp31)에 의하여 구성된다. 이 P채널형 MOS 트랜지스터(Qp31)는 그 소스가 고전압 전원(VPP)에 접속되고, 그 드레인이 출력노드(N11)에 접속되며, 그 게이트에 제어신호(C11)가 입력된다.
또 제2 스위치회로(S12)는 N채널형 MOS 트랜지스터(제2 MOS 트랜지스터)(Qn31)에 의하여 구성된다. 이 N채널형 MOS 트랜지스터(Qn31)는 그 소스가 접지 전압원(VSS)에, 그 드레인이 출력노드(N11)에 각각 접속되고, 그 게이트에는 제어신호(C12)가 입력된다. 또 제3 스위치회로(S13)는 다른 N채널형 MOS 트랜지스터(제3 MOS 트랜지스터)(Qn32)로 구성된다. 이 N채널형 MOS 트랜지스터(Qn32)는 그 소스가 접지전압(VSS)에, 그 드레인이 출력노드(N11)에 각각 접속되고, 그 게이트에는 제어신호(C13)가 입력된다.
상기 N채널형 MOS 트랜지스터(제2 MOS 트랜지스터)(Qn31)는 저내압이지만 구동능력이 크다. 한편, 다른 N채널형 MOS 트랜지스터(제3 MOS 트랜지스터)(Qn32)는 고내압이지만 구동능력이 작다.
따라서 본 구체적 회로는 제4도의 타이밍도에 나타내는 바와 같이 동작한다. 즉, 시간 t11에서 제어신호(C11)가 출력되면(즉, H (고전압 전원(VPP)의 전압)로부터 L(접지 전압원(VSS)의 전압)로 변화하면), P채널형 MOS 트랜지스터(Qp31)가 ON 동작하고, 출력노드(N11)는 논리전압 H가 된다. 이어서 시간 t12에서 상기 제어신호(C11)의 출력을 정지하고, 상기 P채널형 MOS 트랜지스터(Qp31)를 OFF 동작시켜서 출력노드(N11)를 플로팅한다. 그후, 시간 t13에서 제어신호(C13)가 출력되면 (즉, L에서부터 H로 변화한다), 고내압의 N채널형 MOS 트랜지스터(Qn32)가 ON 동작하고, 출력노드(N11)가 논리전압 H로부터 L로 천이하기 시작한다. 그리고 시간 t14에서 제어신호(C12)가 출력되면(즉, L에서부터 H로 변화하면), 구동능력이 큰 N채널형 MOS 트랜지스터(Qn32)도 ON 동작하여 출력노드(N11)는 고속으로 논리전압 L에까지 천이한다.
본 구체적 회로에서는 확실히 고전압(15V)의 내압을 가지고, 또, 출력노드(N11)의 전압의 논리전압 H에서부터 L로의 천이속도가 종래에 비하여 약 50%이상 고속화된다.
[제1 실시예의 제2 구체예]
제5도는 본 발명의 제1 실시예의 제2 구체적 회로를 나타낸다.
동 도면에서는 제3 스위치회로(S13)는 상호 병렬접속된 2개의 N채널형 MOS 트랜지스터(Qn32A, Qn32B)로 구성된다. 이 2개의 N채널형 MOS 트랜지스터(Qn32A, Qn32B)는 모두 제어신호(C13)를 받아서 ON 동작한다. 이 양 트랜지스터(Qn32A, Qn32B)는 모두 게이트길이(L)가 길고 게이트폭(W)이 좁은 N채널형 MOS 트랜지스터로 구성되어 있다.
그 밖의 구성은 상기 제1 구체적 회로와 마찬가지이므로 동일부부네 동일부호를 붙여서 그 설명을 생략한다. 또 본 구체적 회로의 동작은 상기 제1 구체적회로의 동작을 나타내는 제4도와 마찬가지이므로 그 동작설명도 생략한다.
제6도는 N채널형 MOS 트랜지스터의 온 내압특성곡선을 나타낸다. 동 도면에서 알 수 있는 바와 같이 N채널형 MOS 트랜지스터에서는 게이트길이(L)가 길수록 또 게이트폭(W)이 좁을수록 N채널형 MOS 트랜지스터의 온 내압은 높아진다. 따라서 본 구체적 회로와 같이 케이트길이(L)가 길고 또 게이트폭(W)이 좁은 N채널형 MOS 트랜지스터를 복수개 병렬로 접속하면 N채널형 MOS 트랜지스터의 온 내압을 높게 할 수 있다. 이와 같이 온 내압이 높아지는 이유는 트랜지스터부에서의 핫 캐리어 발생이 억제되기 때문이다.
예를 들면 게이트길이(L) = 1㎛, 게이트(W) = 100㎛의 N채널형 MOS 트랜지스터를 사용하면 온 내압은 4V이지만, 게이트길이(L) = 5㎛이고 게이트폭(W) = 25㎛인 N 채널형 MOS 트랜지스터를 병렬로 20개 접속한 구성으로 하면 N채널형 MOS 트랜지스터의 구동능력을 저하시키지 않고 N채널형 MOS 트랜지스터의 온 내압은 10V까지 높아진다.
또2개의 N채널형 MOS 트랜지스터(Qn32A, Qn32B)는 게이트길이(L)가 길고 또 게이트폭(W)이 좁은 것으로 구성하는 것이 가장 바람직하지만 게이트길이(L)만이 긴 것, 또는 케이트폭(W)만이 좁은 것을 사용해도 동요의 효과를 거두는 것은 물론이다. 또 게이트길이(L)가 짧은 N채널형 MOS 트랜지스터를 복수개 직렬로 접속하여도 같은 효과가 있다.
본 구체적 회로에서는 상기 제1 구체적 회로에 비하여 더욱 신뢰성이 좋고 레이아웃면적의 확대를 초래하지 않게 고내압회로를 구성할 수 있다.
[제1 실시예의 제3 구체예]
이어서 본 발명의 제1 실시예의 제3 구체적 회로를 설명한다.
본 구체적 회로의 구성은 제1 또는 제2 구체적 회로의 구성이 채용된다. 본 제3구체예에서 다른 점은 제어신호의 전압값이다.
제7도는 본 구체적 회로의 타이밍도를 나타낸다. 동 도면에 있어서, 2개의 제어신호(C11, C12)는 모두 고전압 전원(VPP)의 전압과 접지 전압원(VSS)의 전압으로 변화하도록 제어된다. 그러나 남는 제어신호(C13)는 고전압 전원(VPP)의 전압보다도 낮은 소정전압(Vo)과 접지 전압원(VSS)의 전압으로 변화하도록 제어된다.
따라서 본 구체적 회로에서는 제7도에 나타내는 바와 같이 제어신호(C13)는 시간 t13에서 전지전압원(VSS)의 전압으로부터 고전압 전원(VPP)의 전압보다도 낮은 소정전압(Vo)으로 천이한다. 이때 N채널형 MOS 트랜지스터(Qn32)(또는 Qn32A 및 Qn32B)의 게이트 전압이 상기 소정 전압(Vo)으로서 낮으므로 핫 캐리어의 발생이 억제된다. 따라서 이 N채널형 MOS 트랜지스터(Qn32)(또는 Qn32A 및 Qn32B)의 파괴가 발생되기 어렵게 되고 더한층 신뢰성이 좋은 고내압회로가 구성된다.
[제1 실시예의 제4 구체예]
제8도는 본 발명의 제1 실시예의 제4 구체적 회로를 나타낸다.
동 도면의 구체적 회로는 제3도에 나타낸 제1 구체적 회로에 비해 제3 스위치회로(S13)의 구성만이 다르다. 즉, 제3도에서는 제3 스위치회로(S13)가 N채널형 MOS 트랜지스터(Qn32)로 구성되었으나 본 구체적 회로에서는 제3 스위치회로(S13)가 P채널형 MOS 트랜지스터(Qp82)로 구성된다. 따라서 본 구체적 회로에서는 제9도의 타이밍도에 나타내는 바와 같이 P채널형 MOS 트랜지스터(Qp82)의 게이트에 입력하는 제어신호(C13)는 시간 t13에서 출력된다(시간 t13에서 H로부터 L로 변화한다).
일반적으로 제23도 및 제24도에 나타낸 트랜지스터의 특성도에서 알 수 있는 바와 같이 온 내압은 P채널형 MOS 트랜지스터 쪽이 N채널형 MOS 트랜지스터보다도 높다. 따라서 본 구체적 회로에서는 출력노드(N11)의 전하의 방전시에 우선 고내압의 P채널형 MOS 트랜지스터(Qp82)로 전하를 방전하고, 그후, 구동능력이 큰 N채널형 MOS 트랜지스터(Qn31)로 고속으로 전하를 방전하는 것이다.
본 구체적 회로에서는 P채널형 MOS 트랜지스터(Qp82)의 게이트 전압이 0v라면 전하를 완전하게는 방전할 수 없으므로 이 MOS 트랜지스터(Qp82)에 병렬로 접속된 N채널형 MOS 트랜지스터(Qn31)가 전하를 완전하게 방전한다.
[제2 실시예]
제10도는 본 발명의 제2 실시예의 블록회로도를 나타낸다.
동 도면의 고내압회로는 상기 제1 실시예를 나타내는 제1도의 고내압회로에 저항(R100)을 부가한 점만이 다르다. 이 저항(R101)은 출력노드(N11)와 제3 스위치회로(N13)의 상기 출력노드(N11)측(즉, 동 도면에 나타내는 노드(N102)와의 사이에 배치된다.
본 실시예의 고내압회로의 동작은 상기 제1 실시예의 고내압회로의 동작과 마찬가지이다. 단, 저항(R101)의 존재 때문에 제11도에 나타내는 타이밍도에서 알 수 있는 바와 같이 제3 스위치회로(13)에 고전압이 걸리는 시간이 단축된다.
이 고전압이 걸리는 시간은 출력노드(N11)의 용량과 저항(R101)의 값에 의하여 결정된다. 따라서 제3 스위치회로(S13)에 고전압이 걸리는 시간이 짧은 만큼 핫 캐리어의 발생이 더한층 효과적으로 억제되므로 상기 제1 실시예의 고내압회로에 비하여 한층 고내압화가 가능하다.
[제2 실시예의 구체예]
제12도는 본 발명의 제2 실시예의 구체적 회로를 나타낸다.
본 구체적 회로는 상기 제1 실시예의 제1 구체적 회로를 나타내는 제3도의 구성에 저항(101)을 부가한 구성이다. 본 구체적 회로의 동작 타이밍을 제13도에 나타낸다.
또 상기 제2 실시예의 고내압회로는 본 구체적 회로에 한정되지 않고, 그밖에 상기 제1 실시예의 제2 구체적 회로를 나타내는 제5도의 구성, 제3 구체적회로의 제어신호를 나타내는 제7도의 타이밍, 제4 구체적 회로를 나타내는 제8도의 구성에 의하여 구성하는 것이 가능하다.
[제3 실시예]
제14도는 본 발명의 제3 실시예의 회로도를 나타낸다.
본 실시예에서는 제3 스위치회로(S13)의 구성을 변경하고 있다. 즉, 제3 스위치회로(S13)는 3개의 N채널형 MOS 트랜지스터(Qn142, Qn143, Qn144)로 이루어진다. 제1 및 제2의 N채널형 MOS 트랜지스터(Qn144, Qn142)는 노드(N144)로 직렬로 접속되고, 도면중 상측에 위치하는 제1의 N채널형 MOS 트랜지스터(Qn144)의 드레인은 출력노드(N11)에 접속된다. 또, 도면중 하측에 위치하는 제2의 N채널형 MOS 트랜지스터(Qn142)는 그 소스가 접지 전압원(VSS)에 접속되고, 이 게이트에 제어신호(C13)가 입력된다. 상기 제3의 N채널형 MOS 트랜지스터(Qn143)는 그 소스에 상기 제어신호(C13)가 입력되고, 그 드레인은 N채널형 MOS 트랜지스터(Qn144)의 게이트 접속되며, 그 게이트는 고전압 전원(VPP)에 접속된다.
본 실시예에서는 제15도의 타이밍도에 나타내는 바와 같이 시간 t13에서 제어신호(C13)가 출력되면(즉, 논리전압 L로부터 H(고전압 전원(VPP)의 전압)로 변화하면), 이 제어신호(C13)가 그대로 제1의 N채널형 MOS 트랜지스터(Qn142)의 게이트에 입력되는 한편, 제2의 N채널형 MOS 트랜지스터(Qn144)의 게이트에는 상기 제어신호(C13)의 전압보다도 제3의 N채널형 MOS 트랜지스터(Qn143)의 임계값 전압만큼 낮은 전압이 입력된다. 그 결과, 제1 및 제2 양 트랜지스터(Qn144, Qn142)가 함께 ON 동작하여 출력노드(N11)의 전하는 접지 전압원(VSS)에 방전되고 출력노드(N11)의 전압은 논리전압 H로부터 L로 천이하지만 이 천이시에 제1의 N채널형 MOS 트랜지스터(Qn144)에는 전류가 흐르기 어려우므로 양 트랜지스터(Qn144, Qn142)의 파괴는 발생하기 어렵게 된다.
[제4 실시예]
제16도는 본 발명의 제4 실시예의 회로도를 나타낸다. 본 실시예는 본 발명의 고내압회로를 이용한 전압레벨 변환회로를 제공한다.
제16도에 있어서, 제1, 제2 및 제3 스위치회로(S1, S2 및 S3)는 상기 제1 실시예의 제1 구체적 회로를 나타내는 제3의 구성과 같다.
이하 다른 구성을 설명한다. 제어신호(외부신호)(C13)는 논리전압 H와L로 변화한다. 이 논리전압 H는 통상값의 예를 들면 3.3v~5v의 범위내의 소정전압이다. 상기 제어신호(C13)는 N채널형 MOS 트랜지스터(제3 스위치회로)(Qn32)의 게이트에 입력되는 동시에 N채널형 MOS 트랜지스터(Qn163)를 거쳐서 이 트랜지스터(Qn163)의 임계값 전압 분량만큼 전압이 저하되어, 제어신호(C11)로서 P채널형 MOS 트랜지스터(제1 스위치회로)(Qp31)의 게이트에 입력된다. 상기 N채널형 MOS 트랜지스터(다른 N채널형 MOS 트랜지스터(Qn163)의 게이트에는 상기 제어신호(C13)의 논리전압 H와 같은 전압원(VDD)이 접속된다.
16은 신호지연회로로서, 이 지연회로(16)는 상기 제어신호(C13)를 설정시간 만큼 지연시키고, 이 지연 신호가 제어신호(C13)로서 N채널형 MOS 트랜지스터(제2 스위치회로)(Qn31)의 게이트에 입력된다.
Qp162는 P채널형 MOS 트랜지스터로서, 그 게이트는 출력노드(N11)에, 그 소스는 고전압 전원(VPP)에, 그 드레인은 상기 P채널형 MOS 트랜지스터(제1 스위치회로)(Qp31)의 게이트에 각각 접속된다. 따라서 이 P채널형 MOS 트랜지스터(Qp162)는 출력노드(N11)의 전압이 논리전압 'H'로부터 L로 향하여 천이하면 ON 동작하여 고전압 전원(VPP)의 고전압(예를 들면 12v)을 P채널형 MOS 트랜지스터(제1 스위치회로)(Qp31)의 게이트에 인가하고, 이 제1 스위치회로를 완전하게 OFF 동작시킨다.
따라서, 본 실시예의 전압레벨 변환회로는 다음과 같이 동작한다. 즉, 제17도의 타이밍도에 나타내는 바와 같이 처음에 제어신호(C11, C12, C13)는 각각 논리전압 L, L, L에 있고, 출력노드(N11)는 논리전압H'에 있다.
이어서 시간 t13에서 제어신호(C13)를 논리전압 H로 하면 고내압의 N채널형 MOS 트랜지스터(제3 스위치회로)(Qn32)가 ON 동작하여 출력노드(N11)가 접지 전압원(VSS)에 접속되고, 출력노드(N11)의 전압은 논리전압 H로부터 L로 천이하기 시작한다. 이때 제어신호(C11)도 논리전압 H(예를 들면 3.3v)로 되고, P채널형 MOS 트랜지스터(제1 스위치회로)(Qn32)가 ON 동작하기 시작하여, 고전압 전원(VPP)과 출력노드(N11)의 접속이 끊어지지 시작한다.
이어서 설정시간이 경과한 시간 t14에서, 신호지연회로(16)로부터 제어신호(C12)가 출력되고(논리전압 L로부터 H로 변화하고), 구동능력이 큰 N채널형 MOS 트랜지스터(Qn31)(제2 스위치회로 (S12))가 ON 동작하여 출력노드(N11)가 완전히 논리전압 L'로 된다.
그 후, 시간 t15에서 제어신호(C13)를 논리전압 L로 하면 제어신호(C12)도 거의 동시에 논리전압 L'이 되어 2개의 N채널형 MOS 트랜지스터(Qn31, Qn32)(제2 및 제3 스위치회로 (S12, S13))가 함께 OFF 동작한다. 또 이때에는 제어신호(C11)도 논리전압 L로 되므로 P채널형 MOS 트랜지스터(Qp31)(제1 스위치회로(S11))가 ON 동작하여 출력노드(N11)의 전압이 논리전압 H가 된다. 이에 따른 P채널형 MOS 트랜지스터(QP162)는 OFF 동작한다.
따라서, 본 실시예의 전압레벨 변환회로는 접지전압과 소정전압(예를 들면 3.3v)으로 변화하는 제어신호(C13)를 접지전압과 고전압 전원(VPP)의 전압(예를 들면 12v)으로 변화하는 신호로 변환하여 이 변환후의 신호를 출력노드(N11)로부터 출력할 수 있다.
[제5 실시예]
제18도는 본 발명의 제5 실시예의 전압레벨 변환회로를 나타낸다. 동 도면에서는 상기 제1 실시예의 고내압회로의 제2 구체적 회로를 나타내는 제5도의 구성을 이용하여 전압레벨 변환회로를 구성한 것이다.
즉, 상기 제4 실시예를 나타내는 제16도의 전압레벨 변환회로의 제3 스위치회로(S13)의 구성을 변경하고, 이 제3 스위치회로(S13)를 병렬접속된 2개의 N채널형 MOS 트랜지스터(Qn32A, Qn32B)로 의하여 구성하고, 그 양 트랜지스터의 게이트길이(L)를 길게, 그 게이트폭(W)을 짧게하여 제3 스위치회로(S13)의 온 내압을 높게 한 것이다.
[제6 실시예]
제19도는 본 발명의 제6 실시예의 전압레벨 변환회로를 나타낸다. 동 도면과 상기 제4 실시예를 나타내는 제16도의 다른 점은 제3 스위치회로(S13)로서 N채널형 MOS 트랜지스터(Qp32)에 부가하여 다른 N채널형 MOS 트랜지스터(Qn33)를 직렬로 설치하고, 이 N채널형 MOS 트랜지스터(Qn33)의 게이트에 제어신호(C11), 즉 제어신호(C13)의 전압보다도 N채널형 MOS 트랜지스터(Qn163)의 임계값 전압만큼 낮은 전압이 입력되는 점이다.
따라서 본 실시예에서는 제어신호(C11)의 전압이 제어신호(13)의 전압보다도 N채널형 MOS 트랜지스터(Qn163)의 임계값 전압 분량만큼 낮은 전압이므로 그만큼 N채널형 MOS 트랜지스터(Qn33)에는 전류가 흐르기 어렵고 제3 스위치회로(S13)의 파괴를 발생시키기 어렵게 할 수 있다.
[제7 실시예]
제20도는 본 발명의 제7 실시예의 전압레벨 변환회로를 나타낸다. 동 도면과 상기 제6 실시예를 나타내는 제19도의 다른 점은 제3 스위치회로(S13)에 있어서, N채널형 MOS 트랜지스터(Qn32)를 생략하고, 제어신호(C11)에서 제어되는 N채널형 MOS 트랜지스터(Qn33)만을 배치한 것이다.
따라서 본 실시예에서는 N채널형 MOS 트랜지스터(Qn32)를 생략한 만큼 회로 구성을 용이하게 하면서 제3 스위치회로(S13)의 파괴를 생기게 하기 어렵게 할 수 있다.

Claims (20)

  1. 고전압 전원(VPP)을 전압원으로 하여 동작하는 고내압회로에 있어서, 상기 고전압 전원(VPP)과 소정의 노드(N11) 사이에 접속된 제1 스위치회로(S11)와, 상기 소정의 노드와 접지 전압원(VSS) 사이에 병렬접속된 제2 스위치회로(S12) 및 제3 스위치회로(S13)를 구비하고, 상기 제3 스위치회로(S13)는 온(ON) 상태에서의 내전압이 상기 고전압 전원의 고전압보다도 높은 구성을 가지며, 상기 제2 스위치회로(S12)는 온상태에서의 내전압이 상기 제3 스위치회로보다도 낮고 또한 상기 고전압 전원의 고전압보다도 낮은 구성을 가지며, 상기 소정의 노드(N11)의 전압이 상기 고전압 전원(VPP)의 고전압에 있는 상태에서는 상기 제3 스위치회로(S13)만을 온동작시키고, 상기 소정의 노드(S11)의 전압이 상기 제2 스위치회로(S12)가 갖는 내전압값보다도 낮게 되는 시점에서 상기 제2 스위치회로(S12)를 온동작시키는 것에 의해 상기 소정의 노드(S11)에 축적된 전하를 방전시키는 것을 특징으로 하는 고내압회로.
  2. 제1항에 있어서, 또한 소정의 노드와 제3 스위치회로 사이에는 저항이 배치되는 것을 특징으로 하는 고내압회로.
  3. 제1항에 있어서, 상기 소정 노드(N11)의 전압이 상기 고전압 전원의 고전압에 있는 경우에, 이 소정의 노드에 축적된 전하를 방전할 때, 그 당초에 상기 제3 스위치회로가 온동작하여 이 제3 스위치회로를 거쳐서 상기 소정의 노드의 전하를 방전하고, 상기 제3 스위치회로의 온동작시부터 설정시간 경과후에 제2 스위치회로가 온동작하여 제2 및 제3 스위치회로를 거쳐서 상기 소정의 노드의 전하를 방전하는 것을 특징으로 하는 고내압회로.
  4. 제3항에 있어서, 제2 스위치회로는 제3 스위치회로에 비하여 구동능력이 큰 것을 특징으로 하는 고내압회로.
  5. 제1항에 있어서, 제3 스위치회로는 N채널형 MOS 트랜지스터에 의하여 구성되는 것을 특징으로 하는 고내압회로.
  6. 제1항에 있어서, 제3 스위치회로는 P채널형 MOS 트랜지스터 의하여 구성되는 것을 특징으로 하는 고내압회로.
  7. 제5항 또는 제6항에 있어서, 제3 스위치회로는 1개의 MOS 트랜지스터에 의하여 구성되는 것을 특징으로 하는 고내압회로.
  8. 제5항 또는 제6항에 있어서, 제3 스위치회로는 게이트길이가 긴 MOS 트랜지스터가 복수개 병렬접속되어 이루어지는 것을 특징으로 하는 고내압회로.
  9. 제5항 또는 제6항에 있어서, 제3 스위치회로는 게이트폭이 좁은 MOS 트랜지스터가 복수개 병렬접속되어 이루어지는 것을 특징으로 하는 고내압회로.
  10. 제1항에 있어서, 제3 스위치회로는 1개의 N채널형 MOS 트랜지스터에 의하여 구성되고, 상기 N채널형 MOS 트랜지스터는 그 게이트에 고전압 전원의 전압보다도 낮은 전압이 인가되어 ON 동작하고, 그 ON 동작시에 상기 N채널형 MOS 트랜지스터를 거치는 전류를 흐르기 어렵게 하는 것을 특징으로 하는 고내압회로.
  11. 제1항에 있어서, 제3 스위치회로는, 소정의 노드와 접지 전압원 사이에 배치되고 또 상호 직렬접속된 제1 및 제2의 N채널형 MOS 트랜지스터와, 게이트가 고전압 전원에 접속된 제3의 N채널형 MOS 트랜지스터를 가지고, 상기 제2의 N채널형 MOS 트랜지스터는 제어신호를 받아서 ON 동작하고, 상기 제1의 N채널형 MOS 트랜지스터는 상기 제어신호를 상기 제3의 N채널형 MOS 트랜지스터를 통하여 받아서 ON 동작하는 것을 특징으로 하는 고내압회로.
  12. 소정전압과 접지전압으로 변화하는 외부신호를 입력으로 하고, 이 입력신호가 상기 소정 전압일 때 접지전압의 신호를 출력하고, 상기 입력신호가 접지전압일 때 상기 소정전압보다도 높은 고전압의 신호를 출력하는 전압레벨 변환회로에 있어서, 상기 고전압을 발생하는 고전압 전원(VPP)과, 상기 고전압 전원과 출력노드(N11) 사이에 배치된 제1 스위치회로(S11)와, 상기 출력노드와 접지 전압원(VSS) 사이에 병렬접속된 제2 스위치회로(S12) 및 제3 스위치회로(S13)를 구비하고, 상기 제3 스위치회로(S13)는 온(ON) 상태에서의 내전압이 상기 고전압 전원의 고전압보다도 높은 구성을 가지며, 상기 제2 스위치회로(S12)는 온상태에서의 내전압이 상기 제3 스위치회로보다도 낮고 또한 상기 고전압 전원의 고전압보다도 낮은 구성을 가지며, 상기 외부신호가 접지전압일 때 상기 제1 스위치회로(S11)를 ON 동작시켜서 상기 고전압 전원(VPP)을 상기 출력노드(N11)에 접속하는 한편, 상기 외부신호가 상기 접지전압으로부터 소정 전압으로 천이했을 때, 그 당초에 상기 제3 스위치회로를 ON 동작시키고, 그후 상기 출력노드(N11)의 전압이 상기 제2 스위치회로(S12)가 갖는 내전압값보다도 낮게 되는 설정기간 경과시에 상기 제2 스위치회로(S12)를 온동작시켜서 상기 출력노드(N11)를 상기 접지 전압원(VSS)에 접속하는 것을 특징으로 하는 전압레벨 변환회로.
  13. 제12항에 있어서, 입력신호를 설정시간 지연시키는 신호지연회로를 구비하고, 상기 입력신호가 소정전압으로 변화했을 때 상기 신호지연회로에 의하여 지연된 신호를 제2 스위치회로에 입력하여 상기 제2 스위치회로를 ON 동작시키는 것을 특징으로 하는 전압레벨 변환회로.
  14. 제12항에 있어서, 제2 스위치회로는 제3 스위치회로에 비하여 구동능력이 큰 것을 특징으로 하는 전압레벨 변환회로.
  15. 제12항에 있어서, 제3 스위치회로는 N채널형 MOS 트랜지스터에 의하여 구성되는 것을 특징으로 하는 전압레벨 변환회로.
  16. 제15항에 있어서, 제3 스위치회로를 구성하는 N채널형 MOS 트랜지스터의 게이트에는 상기 외부신호가 입력되는 것을 특징으로 하는 전압레벨 변환회로.
  17. 제12항에 있어서, 제3 스위치회로는 게이트길이가 긴 MOS 트랜지스터가 복수개 병렬접속되어 이루어지는 것을 특징으로 하는 전압레벨 변환회로.
  18. 제12항에 있어서, 제3 스위치회로는 게이트폭이 좁은 MOS 트랜지스터가 복수개 병렬접속되어 이루어지는 것을 특징으로 하는 전압레벨 변환회로.
  19. 제15항에 있어서, 별도로 상기 소정 전압을 발생하는 전압원이 게이트에 접속된 다른 N채널형 MOS 트랜지스터를 구비함과 동시에, 제3 스위치회로는 직렬접속된 2개의 N채널형 MOS 트랜지스터에 의하여 구성되고, 상기 제3 스위치회로를 구성하는 한쪽의 N채널형 MOS 트랜지스터의 게이트에는 상기 외부신호가 직접 입력되고, 다른 쪽의 N채널형 MOS 트랜지스터의 게이트에는 상기 외부신호가 상기 다른 N채널형 MOS 트랜지스터를 거쳐서 입력되는 것을 특징으로 하는 전압레벨 변환회로.
  20. 제15항에 있어서, 별도로 상기 소정 전압을 발생하는 전압원이 게이트에 접속된 다른 N채널형 MOS 트랜지스터를 구비하고, 제3 스위치회로는 1개의 N채널형 MOS 트랜지스터에 의하여 구성되고, 상기 제3 스위치회로를 구성하는 N채널형 MOS 트랜지스터의 게이트에는 상기 외부신호가 상기 다른 N채널형 MOS 트랜지스터를 거쳐서 입력되는 것을 특징으로 하는 전압레벨 변환회로.
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