JP2903838B2 - クロックドインバータ回路 - Google Patents
クロックドインバータ回路Info
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- JP2903838B2 JP2903838B2 JP4053995A JP5399592A JP2903838B2 JP 2903838 B2 JP2903838 B2 JP 2903838B2 JP 4053995 A JP4053995 A JP 4053995A JP 5399592 A JP5399592 A JP 5399592A JP 2903838 B2 JP2903838 B2 JP 2903838B2
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Description
【０００１】
【産業上の利用分野】本発明は、主に、液晶ディスプレ
イ、密着イメージセンサ、液晶シャッタ等の周辺駆動回
路に用いられるクロックドインバータ回路に関するもの
である。
イ、密着イメージセンサ、液晶シャッタ等の周辺駆動回
路に用いられるクロックドインバータ回路に関するもの
である。
【０００２】
【従来の技術】液晶ディスプレイ、密着イメージセン
サ、液晶シャッタ等の小型化、低コスト化、高信頼性を
目的として、薄膜駆動回路を一体化して作製する技術が
ある。これは画素電極と同一基板上に周辺駆動回路を設
置することにより、接続端子の数および外部駆動ＩＣの
数の大幅な削減が可能なこと、また大面積、高密度のボ
ンディング工程の限界から生ずる信頼性の問題を解決で
きるというコンセプトに基づくものである。
サ、液晶シャッタ等の小型化、低コスト化、高信頼性を
目的として、薄膜駆動回路を一体化して作製する技術が
ある。これは画素電極と同一基板上に周辺駆動回路を設
置することにより、接続端子の数および外部駆動ＩＣの
数の大幅な削減が可能なこと、また大面積、高密度のボ
ンディング工程の限界から生ずる信頼性の問題を解決で
きるというコンセプトに基づくものである。
【０００３】図６に２個のＰ型ＭＯＳトランジスタＰ
１，Ｐ２と、２個のＮ型ＭＯＳトランジスタＮ１，Ｎ２
とで構成されるクロックドＣＭＯＳインバータ（以下ク
ロックドインバータと記す。）の回路図を示す。クロッ
クドインバータはクロック信号φ，φ（反転）によって
出力のタイミングを制御することができる。すなわち、
クロックφがハイレベル、クロックφ（反転）がローレ
ベルの時、入力信号を反転した信号を出力する。続いて
クロック信号φがローレベル、クロック信号φ（反転）
がハイレベルになると、出力負荷容量によってその反転
信号を保持する。入力信号をＰ２とＮ２のゲート電極
に、クロック信号φ，φ（反転）をそれぞれＮ１，Ｐ１
のゲート電極に接続した構成にしても同様な動作をす
る。これらのクロックドインバータは、現在、アクティ
ブマトリクス液晶ディスプレイ、密着イメージセンサ等
の周辺駆動回路の重要な構成要素となっている。
１，Ｐ２と、２個のＮ型ＭＯＳトランジスタＮ１，Ｎ２
とで構成されるクロックドＣＭＯＳインバータ（以下ク
ロックドインバータと記す。）の回路図を示す。クロッ
クドインバータはクロック信号φ，φ（反転）によって
出力のタイミングを制御することができる。すなわち、
クロックφがハイレベル、クロックφ（反転）がローレ
ベルの時、入力信号を反転した信号を出力する。続いて
クロック信号φがローレベル、クロック信号φ（反転）
がハイレベルになると、出力負荷容量によってその反転
信号を保持する。入力信号をＰ２とＮ２のゲート電極
に、クロック信号φ，φ（反転）をそれぞれＮ１，Ｐ１
のゲート電極に接続した構成にしても同様な動作をす
る。これらのクロックドインバータは、現在、アクティ
ブマトリクス液晶ディスプレイ、密着イメージセンサ等
の周辺駆動回路の重要な構成要素となっている。
【０００４】図７，図８に多結晶シリコン薄膜トランジ
スタ（以下ｐ−ＳｉＴＦＴと記す。）で構成した従来の
クロックドインバータの平面図と、線分ＡＢの断面図を
示す。ＴＦＴ構造はコプレーナ型のセルフアラインＴＦ
Ｔである。図７，図８においては、第１のＰ型ＭＯＳト
ランジスタＰ１ １０２、第２のＰ型ＭＯＳトランジス
タＰ２ １０３、第１のＮ型ＭＯＳトランジスタＮ１
１０４、第２のＮ型ＭＯＳトランジスタＮ２ １０５の
トランジスタサイズはすべて等しく設計されているが、
通常はＰ型ＭＯＳトランジスタのサイズ（Ｗp ／Ｌp ）
はＮ型ＭＯＳトランジスタのサイズ（Ｗn ／Ｌn ）の
（μｎ／μｐ）倍に設計される。ここでμｎ，μｐはそ
れぞれＮ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジス
タの電界効果移動度を表している。また第１，第２のＰ
型ＭＯＳトランジスタのサイズは等しく設計されるのが
普通であり、第１，第２のＮ型ＭＯＳトランジスタのサ
イズについても同様である。
スタ（以下ｐ−ＳｉＴＦＴと記す。）で構成した従来の
クロックドインバータの平面図と、線分ＡＢの断面図を
示す。ＴＦＴ構造はコプレーナ型のセルフアラインＴＦ
Ｔである。図７，図８においては、第１のＰ型ＭＯＳト
ランジスタＰ１ １０２、第２のＰ型ＭＯＳトランジス
タＰ２ １０３、第１のＮ型ＭＯＳトランジスタＮ１
１０４、第２のＮ型ＭＯＳトランジスタＮ２ １０５の
トランジスタサイズはすべて等しく設計されているが、
通常はＰ型ＭＯＳトランジスタのサイズ（Ｗp ／Ｌp ）
はＮ型ＭＯＳトランジスタのサイズ（Ｗn ／Ｌn ）の
（μｎ／μｐ）倍に設計される。ここでμｎ，μｐはそ
れぞれＮ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジス
タの電界効果移動度を表している。また第１，第２のＰ
型ＭＯＳトランジスタのサイズは等しく設計されるのが
普通であり、第１，第２のＮ型ＭＯＳトランジスタのサ
イズについても同様である。
【０００５】なお図７，図８において、１０１はガラス
基板、１０７はｐ+ −ｐ−Ｓｉ層、１０８はｎ+ −ｐ−
Ｓｉ層、１０９はｐ−Ｓｉ層、１１０はゲートＳｉＯ2
層、１１１はゲートｎ+ −ｐ−Ｓｉ層、１１２はＡｌ
層、１１３はパッシベーションＳｉＯ2 層である。
基板、１０７はｐ+ −ｐ−Ｓｉ層、１０８はｎ+ −ｐ−
Ｓｉ層、１０９はｐ−Ｓｉ層、１１０はゲートＳｉＯ2
層、１１１はゲートｎ+ −ｐ−Ｓｉ層、１１２はＡｌ
層、１１３はパッシベーションＳｉＯ2 層である。
【０００６】
【発明が解決しようとする課題】周辺駆動回路一体型ア
クティブマトリクス液晶ディスプレイにおいては、振幅
が約１２Ｖのデータ信号を、各画素に設置されたＮ型Ｍ
ＯＳトランジスタを介して画素電極に転送するために、
通常、パルスの高さが２０Ｖ程度（１２Ｖ＋Ｎ型ＭＯＳ
トランジスタの閾値電圧ＶTn）のゲートパルス信号を必
要とする。すなわち周辺駆動回路は電源電圧２０Ｖで駆
動されなければならない。その場合、クロックドインバ
ータを構成しているＰ１，Ｐ２，Ｎ１，Ｎ２のソース・
ドレイン間には、絶対値で２０Ｖ程度印加される状態が
存在する。従って、周辺駆動回路が安定に動作するため
にはソース・ドレイン間耐圧として２０Ｖ以上が要求さ
れる。
クティブマトリクス液晶ディスプレイにおいては、振幅
が約１２Ｖのデータ信号を、各画素に設置されたＮ型Ｍ
ＯＳトランジスタを介して画素電極に転送するために、
通常、パルスの高さが２０Ｖ程度（１２Ｖ＋Ｎ型ＭＯＳ
トランジスタの閾値電圧ＶTn）のゲートパルス信号を必
要とする。すなわち周辺駆動回路は電源電圧２０Ｖで駆
動されなければならない。その場合、クロックドインバ
ータを構成しているＰ１，Ｐ２，Ｎ１，Ｎ２のソース・
ドレイン間には、絶対値で２０Ｖ程度印加される状態が
存在する。従って、周辺駆動回路が安定に動作するため
にはソース・ドレイン間耐圧として２０Ｖ以上が要求さ
れる。
【０００７】一方、トランジスタの短チャネル化に伴
い、特にＮ型トランジスタにおいて、ホットキャリアの
発生が問題となってくる。ホットキャリアは、ソースか
らドレインに流れる電子が、ドレイン近傍において強い
電界で加速され、大きなエネルギーを得るために生じ
る。ドレイン近傍の強電界領域に注入された電子は衝突
電離によって電子・正孔対を多数発生させる。これらホ
ットキャリアは、過剰なドレイン電流となったり、酸化
膜中に注入されたりして、ドレイン耐圧の劣化や、閾値
電圧の増加、相互コンダクタンスの低下を引き起こす。
い、特にＮ型トランジスタにおいて、ホットキャリアの
発生が問題となってくる。ホットキャリアは、ソースか
らドレインに流れる電子が、ドレイン近傍において強い
電界で加速され、大きなエネルギーを得るために生じ
る。ドレイン近傍の強電界領域に注入された電子は衝突
電離によって電子・正孔対を多数発生させる。これらホ
ットキャリアは、過剰なドレイン電流となったり、酸化
膜中に注入されたりして、ドレイン耐圧の劣化や、閾値
電圧の増加、相互コンダクタンスの低下を引き起こす。
【０００８】一般に５Ｖで駆動される単結晶シリコンＬ
ＳＩにおいては、このホットキャリアが問題となってく
るのは、チャネル長が２μｍ以下の時である。しかしな
がら、前述した様に液晶ディスプレイの周辺駆動回路に
おいては、２０Ｖ駆動が要求されるため、５Ｖ駆動では
全く問題とならない様なチャネル長の領域（例えば６μ
ｍ）においてもホットキャリア発生の問題が生じる。こ
の問題を解決するためには、ドレイン端の電界強度を緩
和する構造、すなわちオフセットゲート構造かもしくは
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を採用することが最も効果的である。また、チャネル
長を長くすることによってドレイン耐圧をあげることも
当然考えられる。しかしながら、これらの高耐圧化構造
は通常の構造に比べてＯＮ電流が小さくなるため、駆動
回路のスピードの点から見ると必ずしも理想的な構造で
はない。また、ＯＮ電流を大きくするためにチャネル幅
を大きくした場合には、回路面積が増加するため、高密
度化が困難となるし、歩留まりも低下する。
ＳＩにおいては、このホットキャリアが問題となってく
るのは、チャネル長が２μｍ以下の時である。しかしな
がら、前述した様に液晶ディスプレイの周辺駆動回路に
おいては、２０Ｖ駆動が要求されるため、５Ｖ駆動では
全く問題とならない様なチャネル長の領域（例えば６μ
ｍ）においてもホットキャリア発生の問題が生じる。こ
の問題を解決するためには、ドレイン端の電界強度を緩
和する構造、すなわちオフセットゲート構造かもしくは
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を採用することが最も効果的である。また、チャネル
長を長くすることによってドレイン耐圧をあげることも
当然考えられる。しかしながら、これらの高耐圧化構造
は通常の構造に比べてＯＮ電流が小さくなるため、駆動
回路のスピードの点から見ると必ずしも理想的な構造で
はない。また、ＯＮ電流を大きくするためにチャネル幅
を大きくした場合には、回路面積が増加するため、高密
度化が困難となるし、歩留まりも低下する。
【０００９】本発明の目的は、上記問題点を解決するた
めに、スピードの低下および回路面積の増大を最小限に
抑えた高耐圧、高信頼性のクロックドインバータ回路を
提供することにある。
めに、スピードの低下および回路面積の増大を最小限に
抑えた高耐圧、高信頼性のクロックドインバータ回路を
提供することにある。
【００１０】
【課題を解決するための手段】本発明は、ゲート電極が
入力信号線に接続され、かつソース電極が電源線に接続
された第１のＰ型ＭＯＳトランジスタと、ゲート電極が
第１のクロック信号線に接続され、かつソース電極が前
記第１のＰ型ＭＯＳトランジスタのドレイン電極に接続
され、かつドレイン電極が出力信号線に接続された第２
のＰ型ＭＯＳトランジスタと、ゲート電極が前記入力信
号線に接続され、かつソース電極が接地線に接続された
第１のＮ型ＭＯＳトランジスタと、ゲート電極が前記第
１のクロック信号線と逆相の関係にある第２のクロック
信号線に接続され、かつソース電極が前記第１のＮ型Ｍ
ＯＳトランジスタのドレイン電極に接続され、かつドレ
イン電極が前記出力信号線に接続された第２のＮ型ＭＯ
Ｓトランジスタとで構成されたクロックドインバータ回
路において、前記第２のＮ型ＭＯＳトランジスタが、オ
フセットゲート構造のＭＯＳトランジスタか、またはラ
イトリー・ドープト・ドレイン構造のＭＯＳトランジス
タであることを特徴とする。
入力信号線に接続され、かつソース電極が電源線に接続
された第１のＰ型ＭＯＳトランジスタと、ゲート電極が
第１のクロック信号線に接続され、かつソース電極が前
記第１のＰ型ＭＯＳトランジスタのドレイン電極に接続
され、かつドレイン電極が出力信号線に接続された第２
のＰ型ＭＯＳトランジスタと、ゲート電極が前記入力信
号線に接続され、かつソース電極が接地線に接続された
第１のＮ型ＭＯＳトランジスタと、ゲート電極が前記第
１のクロック信号線と逆相の関係にある第２のクロック
信号線に接続され、かつソース電極が前記第１のＮ型Ｍ
ＯＳトランジスタのドレイン電極に接続され、かつドレ
イン電極が前記出力信号線に接続された第２のＮ型ＭＯ
Ｓトランジスタとで構成されたクロックドインバータ回
路において、前記第２のＮ型ＭＯＳトランジスタが、オ
フセットゲート構造のＭＯＳトランジスタか、またはラ
イトリー・ドープト・ドレイン構造のＭＯＳトランジス
タであることを特徴とする。
【００１１】本発明は、ゲート電極が入力信号線に接続
され、かつソース電極が電源線に接続された第１のＰ型
ＭＯＳトランジスタと、ゲート電極が第１のクロック信
号線に接続され、かつソース電極が前記第１のＰ型ＭＯ
Ｓトランジスタのドレイン電極に接続され、かつドレイ
ン電極が出力信号線に接続された第２のＰ型ＭＯＳトラ
ンジスタと、ゲート電極が前記入力信号線に接続され、
かつソース電極が接地線に接続された第１のＮ型ＭＯＳ
トランジスタと、ゲート電極が前記第１のクロック信号
線と逆相の関係にある第２のクロック信号線に接続さ
れ、かつソース電極が前記第１のＮ型ＭＯＳトランジス
タのドレイン電極に接続され、かつドレイン電極が前記
出力信号線に接続された第２のＮ型ＭＯＳトランジスタ
とで構成されたクロックドインバータ回路において、前
記第２のＮ型ＭＯＳトランジスタのチャネル長が、第１
のＮ型ＭＯＳトランジスタのチャネル長よりも大きいこ
とを特徴とする。
され、かつソース電極が電源線に接続された第１のＰ型
ＭＯＳトランジスタと、ゲート電極が第１のクロック信
号線に接続され、かつソース電極が前記第１のＰ型ＭＯ
Ｓトランジスタのドレイン電極に接続され、かつドレイ
ン電極が出力信号線に接続された第２のＰ型ＭＯＳトラ
ンジスタと、ゲート電極が前記入力信号線に接続され、
かつソース電極が接地線に接続された第１のＮ型ＭＯＳ
トランジスタと、ゲート電極が前記第１のクロック信号
線と逆相の関係にある第２のクロック信号線に接続さ
れ、かつソース電極が前記第１のＮ型ＭＯＳトランジス
タのドレイン電極に接続され、かつドレイン電極が前記
出力信号線に接続された第２のＮ型ＭＯＳトランジスタ
とで構成されたクロックドインバータ回路において、前
記第２のＮ型ＭＯＳトランジスタのチャネル長が、第１
のＮ型ＭＯＳトランジスタのチャネル長よりも大きいこ
とを特徴とする。
【００１２】
【作用】図９に図６に示したクロックドインバータの動
作波形例を示す。上から順に入力信号、クロック信号
φ、クロック信号φ（反転）、端子Ａ，Ｂ（出力），Ｃ
の電圧Ｖ（Ａ），Ｖ（Ｂ），Ｖ（Ｃ）、第１，第２のＰ
型トランジスタＰ１，Ｐ２のソース・ドレイン間電圧Ｖ
ds（Ｐ１），Ｖds（Ｐ２）、第１，第２のＮ型トランジ
スタＮ１，Ｎ２のソース・ドレイン間電圧Ｖds（Ｎ
１），Ｖds（Ｎ２）を表している。この動作波形例か
ら、クロックドインバータを構成している４個のトラン
ジスタのソース・ドレイン間に関わる最大電圧はそれぞ
れ以下のようになることがわかる。
作波形例を示す。上から順に入力信号、クロック信号
φ、クロック信号φ（反転）、端子Ａ，Ｂ（出力），Ｃ
の電圧Ｖ（Ａ），Ｖ（Ｂ），Ｖ（Ｃ）、第１，第２のＰ
型トランジスタＰ１，Ｐ２のソース・ドレイン間電圧Ｖ
ds（Ｐ１），Ｖds（Ｐ２）、第１，第２のＮ型トランジ
スタＮ１，Ｎ２のソース・ドレイン間電圧Ｖds（Ｎ
１），Ｖds（Ｎ２）を表している。この動作波形例か
ら、クロックドインバータを構成している４個のトラン
ジスタのソース・ドレイン間に関わる最大電圧はそれぞ
れ以下のようになることがわかる。
【００１３】 ｜Ｖds（Ｐ１）｜max ＝｜−ＶDD−ＶTP｜ ｜Ｖds（Ｐ２）｜max ＝｜−ＶDD｜ ｜Ｖds（Ｎ２）｜max ＝｜ＶDD｜ ｜Ｖds（Ｎ１）｜max ＝｜ＶDD−ＶTN｜ ここで、ＶDDは駆動電圧を表し、ＶTPおよびＶTNはそれ
ぞれＰ型およびＮ型トランジスタの閾値電圧を表してい
る。例えば、ＶDD＝２０Ｖ、ＶTP＝−５Ｖ、ＶTN＝３Ｖ
の場合には、 ｜Ｖds（Ｐ１）｜max ＝１５Ｖ ｜Ｖds（Ｐ２）｜max ＝２０Ｖ ｜Ｖds（Ｎ２）｜max ＝２０Ｖ ｜Ｖds（Ｎ１）｜max ＝１７Ｖ となる。従って、前述のホットキャリアの発生による特
性の劣化を最も引き起こし易いトランジスタは、ソース
・ドレイン間電圧の最大値が２０Ｖとなる第２のＮ型ト
ランジスタＮ２であることが予想される。
ぞれＰ型およびＮ型トランジスタの閾値電圧を表してい
る。例えば、ＶDD＝２０Ｖ、ＶTP＝−５Ｖ、ＶTN＝３Ｖ
の場合には、 ｜Ｖds（Ｐ１）｜max ＝１５Ｖ ｜Ｖds（Ｐ２）｜max ＝２０Ｖ ｜Ｖds（Ｎ２）｜max ＝２０Ｖ ｜Ｖds（Ｎ１）｜max ＝１７Ｖ となる。従って、前述のホットキャリアの発生による特
性の劣化を最も引き起こし易いトランジスタは、ソース
・ドレイン間電圧の最大値が２０Ｖとなる第２のＮ型ト
ランジスタＮ２であることが予想される。
【００１４】従って、第２のＮ型トランジスタを高耐圧
構造にすることがクロックドインバータの高耐圧化を図
る上で最も効果的である。本発明のクロックドインバー
タにおいては、その第２のＮ型トランジスタにのみ高耐
圧化構造を採用することにより、クロックドインバータ
の高耐圧化を図っている。その場合、第２のＮ型トラン
ジスタほど耐圧を必要としない第１のＮ型トランジスタ
に対しても高耐圧化構造を採用したクロックドインバー
タに比べて、高耐圧構造トランジスタを採用したことに
よるスピードの低下を抑えることができ、また回路面積
も小さくすることができるので高密度化にも有利であ
る。
構造にすることがクロックドインバータの高耐圧化を図
る上で最も効果的である。本発明のクロックドインバー
タにおいては、その第２のＮ型トランジスタにのみ高耐
圧化構造を採用することにより、クロックドインバータ
の高耐圧化を図っている。その場合、第２のＮ型トラン
ジスタほど耐圧を必要としない第１のＮ型トランジスタ
に対しても高耐圧化構造を採用したクロックドインバー
タに比べて、高耐圧構造トランジスタを採用したことに
よるスピードの低下を抑えることができ、また回路面積
も小さくすることができるので高密度化にも有利であ
る。
【００１５】
【実施例】以下に本発明のクロックドインバータ回路の
実施例を詳細に説明する。
実施例を詳細に説明する。
【００１６】図１，図２は本発明のクロックドインバー
タの第１の実施例を示す図であり、図１は平面図、図２
は線分ＡＢの断面図を表している。ガラス基板１０１上
にｐ−ＳｉＴＦＴを集積して作製した。ＴＦＴ構造はコ
プレーナ型の構造である。本実施例のクロックドインバ
ータは、図に示す様に、直列接続された第１，第２のＰ
型ＭＯＳトランジスタ１０２，１０３と、第１，第２の
Ｎ型ＭＯＳトランジスタ１０４，１０５のうち、第２の
Ｎ型ＭＯＳトランジスタのドレイン電極側にオフセット
領域１０６を設けた構造としている。またオフセットゲ
ート構造の代わりにＬＤＤ構造のトランジスタを採用し
ても良い。これにより、第２のＮ型トランジスタのドレ
イン電界を緩和することがができ、前述の様に、ホット
キャリア発生による回路の特性劣化を効果的に抑制する
ことができる。第２のＮ型トランジスタのソース電極側
にオフセット領域を設けていないのは、トランジスタＯ
Ｎ電流低下を最小限に抑えるためである。さらに、第１
のＮ型トランジスタに対してはオフセットゲート構造を
採用していないため、第１のＮ型トランジスタに対して
もオフセットゲート構造を採用したクロックドインバー
タに比べて高速である。しかしながら、前述のように、
第１のＮ型トランジスタのソース・ドレイン間電圧Ｖds
（Ｎ１）にも、最大で（ＶDD−ＶTN）Ｖの電圧が加わる
ため、第１のＮ型トランジスタの耐圧が（ＶDD−ＶTN）
Ｖ以上となるようにチャネル長を設計する必要がある。
タの第１の実施例を示す図であり、図１は平面図、図２
は線分ＡＢの断面図を表している。ガラス基板１０１上
にｐ−ＳｉＴＦＴを集積して作製した。ＴＦＴ構造はコ
プレーナ型の構造である。本実施例のクロックドインバ
ータは、図に示す様に、直列接続された第１，第２のＰ
型ＭＯＳトランジスタ１０２，１０３と、第１，第２の
Ｎ型ＭＯＳトランジスタ１０４，１０５のうち、第２の
Ｎ型ＭＯＳトランジスタのドレイン電極側にオフセット
領域１０６を設けた構造としている。またオフセットゲ
ート構造の代わりにＬＤＤ構造のトランジスタを採用し
ても良い。これにより、第２のＮ型トランジスタのドレ
イン電界を緩和することがができ、前述の様に、ホット
キャリア発生による回路の特性劣化を効果的に抑制する
ことができる。第２のＮ型トランジスタのソース電極側
にオフセット領域を設けていないのは、トランジスタＯ
Ｎ電流低下を最小限に抑えるためである。さらに、第１
のＮ型トランジスタに対してはオフセットゲート構造を
採用していないため、第１のＮ型トランジスタに対して
もオフセットゲート構造を採用したクロックドインバー
タに比べて高速である。しかしながら、前述のように、
第１のＮ型トランジスタのソース・ドレイン間電圧Ｖds
（Ｎ１）にも、最大で（ＶDD−ＶTN）Ｖの電圧が加わる
ため、第１のＮ型トランジスタの耐圧が（ＶDD−ＶTN）
Ｖ以上となるようにチャネル長を設計する必要がある。
【００１７】図５は本実施例において作製したｐ−Ｓｉ
Ｎ型トランジスタのソース・ドレイン間耐圧ＢＶdsのチ
ャネル長依存性を示す図である。通常のシングルゲート
構造のトランジスタとオフセットゲート構造（オフセッ
ト長〜０．４μｍ）のトランジスタについて示してあ
る。ＢＶdsは、ゲート電圧０Ｖの時、ドレイン電流が１
μＡとなるソース・ドレイン間電圧で定義した。このグ
ラフから、第１，第２のＮ型トランジスタのチャネル長
を決定した。すなわち、駆動電圧ＶDD＝２０Ｖ、Ｎ型ト
ランジスタの閾値電圧ＶTN＝４Ｖの時、第１，第２のＮ
型トランジスタのチャネル長を８μｍとした。これによ
り、第１，第２のＮ型トランジスタのドレイン耐圧はそ
れぞれ１７Ｖ，２２Ｖとなり、それぞれのトランジスタ
に対する要求耐圧ＢＶds（Ｎ１）＞１６Ｖ、ＢＶds（Ｎ
２）＞２０Ｖを満たすことができる。
Ｎ型トランジスタのソース・ドレイン間耐圧ＢＶdsのチ
ャネル長依存性を示す図である。通常のシングルゲート
構造のトランジスタとオフセットゲート構造（オフセッ
ト長〜０．４μｍ）のトランジスタについて示してあ
る。ＢＶdsは、ゲート電圧０Ｖの時、ドレイン電流が１
μＡとなるソース・ドレイン間電圧で定義した。このグ
ラフから、第１，第２のＮ型トランジスタのチャネル長
を決定した。すなわち、駆動電圧ＶDD＝２０Ｖ、Ｎ型ト
ランジスタの閾値電圧ＶTN＝４Ｖの時、第１，第２のＮ
型トランジスタのチャネル長を８μｍとした。これによ
り、第１，第２のＮ型トランジスタのドレイン耐圧はそ
れぞれ１７Ｖ，２２Ｖとなり、それぞれのトランジスタ
に対する要求耐圧ＢＶds（Ｎ１）＞１６Ｖ、ＢＶds（Ｎ
２）＞２０Ｖを満たすことができる。
【００１８】本発明のクロックドインバータを用いて液
晶ディスプレイ用の垂直走査回路を作製した結果、電源
電圧ＶDD＝２０Ｖ、クロック周波数ｆ＝１ＭＨｚの条件
で１５００分の連続動作を行った後でも、スピードの劣
化は認められなかった。また、作製した走査回路の最大
クロック周波数はＶDD＝１２Ｖの時、５ＭＨｚであり、
高耐圧化構造のトランジスタを採用していない従来の走
査回路と同等の特性を示した。
晶ディスプレイ用の垂直走査回路を作製した結果、電源
電圧ＶDD＝２０Ｖ、クロック周波数ｆ＝１ＭＨｚの条件
で１５００分の連続動作を行った後でも、スピードの劣
化は認められなかった。また、作製した走査回路の最大
クロック周波数はＶDD＝１２Ｖの時、５ＭＨｚであり、
高耐圧化構造のトランジスタを採用していない従来の走
査回路と同等の特性を示した。
【００１９】次に本発明のクロックドインバータ回路の
第２の実施例について説明する。
第２の実施例について説明する。
【００２０】図３，図４は、本発明のクロックドインバ
ータ回路の第２の実施例を示す図である。図３は平面
図、図４は線分ＡＢの断面図を表している。第１の実施
例と同じく、ガラス基板１０１上にコプレーナ型ｐ−Ｓ
ｉＴＦＴを集積して作製した。第１の実施例と異なる点
は、第２のＮ型トランジスタのチャネル長を第１のＮ型
トランジスタのチャネル長よりも大きくすることによっ
て回路の高耐圧化を効果的に図っている点である。トラ
ンジスタ構造は第１のＮ型トランジスタと同様である。
この場合、オフセットゲート構造トランジスタのよう
に、オフセット長のばらつきによってトランジスタ特性
がばらつくという問題を避けることができる。第１，第
２のＮ型トランジスタのチャネル長の設計は、図５に示
したソース・ドレイン間耐圧のチャネル長依存性を利用
して行った。駆動電圧ＶDD＝２０Ｖ、作製したｐ−Ｓｉ
ｎチャネルＴＦＴの閾値電圧ＶTN＝４Ｖであったの
で、第１，第２のＮ型トランジスタのチャネル長Ｌ１，
Ｌ２をそれぞれ８μｍ，１２μｍとした。これにより、
第１，第２のＮ型トランジスタのソース・ドレイン間耐
圧は、それぞれ１７Ｖ，２１Ｖとなり、それぞれのトラ
ンジスタに対する要求耐圧ＢＶds（Ｎ１）＞１６Ｖ、Ｂ
Ｖds（Ｎ２）＞２０Ｖを満たすことができる。
ータ回路の第２の実施例を示す図である。図３は平面
図、図４は線分ＡＢの断面図を表している。第１の実施
例と同じく、ガラス基板１０１上にコプレーナ型ｐ−Ｓ
ｉＴＦＴを集積して作製した。第１の実施例と異なる点
は、第２のＮ型トランジスタのチャネル長を第１のＮ型
トランジスタのチャネル長よりも大きくすることによっ
て回路の高耐圧化を効果的に図っている点である。トラ
ンジスタ構造は第１のＮ型トランジスタと同様である。
この場合、オフセットゲート構造トランジスタのよう
に、オフセット長のばらつきによってトランジスタ特性
がばらつくという問題を避けることができる。第１，第
２のＮ型トランジスタのチャネル長の設計は、図５に示
したソース・ドレイン間耐圧のチャネル長依存性を利用
して行った。駆動電圧ＶDD＝２０Ｖ、作製したｐ−Ｓｉ
ｎチャネルＴＦＴの閾値電圧ＶTN＝４Ｖであったの
で、第１，第２のＮ型トランジスタのチャネル長Ｌ１，
Ｌ２をそれぞれ８μｍ，１２μｍとした。これにより、
第１，第２のＮ型トランジスタのソース・ドレイン間耐
圧は、それぞれ１７Ｖ，２１Ｖとなり、それぞれのトラ
ンジスタに対する要求耐圧ＢＶds（Ｎ１）＞１６Ｖ、Ｂ
Ｖds（Ｎ２）＞２０Ｖを満たすことができる。
【００２１】本実施例のクロックドインバータを用いた
走査回路は、実施例１と同様に、高耐圧、高信頼性の特
性を示した。また、作製した走査回路の最大クロック周
波数はＶDD＝１２Ｖの時、４ＭＨｚであり、高耐圧化構
造のトランジスタを採用していない従来の走査回路と同
等の特性を示した。
走査回路は、実施例１と同様に、高耐圧、高信頼性の特
性を示した。また、作製した走査回路の最大クロック周
波数はＶDD＝１２Ｖの時、４ＭＨｚであり、高耐圧化構
造のトランジスタを採用していない従来の走査回路と同
等の特性を示した。
【００２２】
【発明の効果】以上説明したように、本発明のクロック
ドインバータ回路を適用すれば、液晶ディスプレイ、密
着型イメージセンサ等の走査回路の高耐圧化を効果的に
図ることができ、かつ第２のＮ型トランジスタほど耐圧
を必要としない第１のＮ型トランジスタに対しても高耐
圧化構造を採用したクロックドインバータに比べて、高
耐圧構造トランジスタを採用したことによるスピードの
低下を抑えることができ、また、回路面積も小さくでき
るので高密度化にも有利である。従って、本発明のクロ
ックドインバータ回路は画像入出力デバイスの走査回路
の構成要素として極めて有用である。
ドインバータ回路を適用すれば、液晶ディスプレイ、密
着型イメージセンサ等の走査回路の高耐圧化を効果的に
図ることができ、かつ第２のＮ型トランジスタほど耐圧
を必要としない第１のＮ型トランジスタに対しても高耐
圧化構造を採用したクロックドインバータに比べて、高
耐圧構造トランジスタを採用したことによるスピードの
低下を抑えることができ、また、回路面積も小さくでき
るので高密度化にも有利である。従って、本発明のクロ
ックドインバータ回路は画像入出力デバイスの走査回路
の構成要素として極めて有用である。
【図１】本発明のクロックドインバータ回路の第１の実
施例を示す平面図である。
施例を示す平面図である。
【図２】本発明のクロックドインバータ回路の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図３】本発明のクロックドインバータ回路の第２の実
施例を示す平面図である。
施例を示す平面図である。
【図４】本発明のクロックドインバータ回路の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図５】Ｎチャネルｐ−ＳｉＴＦＴのソース・ドレイン
間耐圧のチャネル長依存性を示す図である。
間耐圧のチャネル長依存性を示す図である。
【図６】クロックドインバータ回路の回路構成を示す図
である。
である。
【図７】従来のクロックドインバータ回路の平面図であ
る。
る。
【図８】従来のクロックドインバータ回路の断面図であ
る。
る。
【図９】クロックドインバータ回路の動作波形例を示す
図である。
図である。
１０１ ガラス基板 １０２ 第１のＰ型ＭＯＳトランジスタＰ１ １０３ 第２のＰ型ＭＯＳトランジスタＰ２ １０４ 第１のＮ型ＭＯＳトランジスタＮ１ １０５ 第２のＮ型ＭＯＳトランジスタＮ２ １０６ オフセット領域 １０７ ｐ+ −ｐ−Ｓｉ層 １０８ ｎ+ −ｐ−Ｓｉ層 １０９ ｐ−Ｓｉ層 １１０ ゲートＳｉＯ2 層 １１１ ゲートｎ+ −ｐ−Ｓｉ層 １１２ Ａｌ層 １１３ パッシベーションＳｉＯ2 層
Claims (2)
- 【請求項１】ゲート電極が入力信号線に接続され、かつ
ソース電極が電源線に接続された第１のＰ型ＭＯＳトラ
ンジスタと、ゲート電極が第１のクロック信号線に接続
され、かつソース電極が前記第１のＰ型ＭＯＳトランジ
スタのドレイン電極に接続され、かつドレイン電極が出
力信号線に接続された第２のＰ型ＭＯＳトランジスタ
と、ゲート電極が前記入力信号線に接続され、かつソー
ス電極が接地線に接続された第１のＮ型ＭＯＳトランジ
スタと、ゲート電極が前記第１のクロック信号線と逆相
の関係にある第２のクロック信号線に接続され、かつソ
ース電極が前記第１のＮ型ＭＯＳトランジスタのドレイ
ン電極に接続され、かつドレイン電極が前記出力信号線
に接続された第２のＮ型ＭＯＳトランジスタとで構成さ
れたクロックドインバータ回路において、 前記第２のＮ型ＭＯＳトランジスタが、オフセットゲー
ト構造のＭＯＳトランジスタか、またはライトリー・ド
ープト・ドレイン構造のＭＯＳトランジスタであること
を特徴とするクロックドインバータ回路。 - 【請求項２】ゲート電極が入力信号線に接続され、かつ
ソース電極が電源線に接続された第１のＰ型ＭＯＳトラ
ンジスタと、ゲート電極が第１のクロック信号線に接続
され、かつソース電極が前記第１のＰ型ＭＯＳトランジ
スタのドレイン電極に接続され、かつドレイン電極が出
力信号線に接続された第２のＰ型ＭＯＳトランジスタ
と、ゲート電極が前記入力信号線に接続され、かつソー
ス電極が接地線に接続された第１のＮ型ＭＯＳトランジ
スタと、ゲート電極が前記第１のクロック信号線と逆相
の関係にある第２のクロック信号線に接続され、かつソ
ース電極が前記第１のＮ型ＭＯＳトランジスタのドレイ
ン電極に接続され、かつドレイン電極が前記出力信号線
に接続された第２のＮ型ＭＯＳトランジスタとで構成さ
れたクロックドインバータ回路において、 前記第２のＮ型ＭＯＳトランジスタのチャネル長が、第
１のＮ型ＭＯＳトランジスタのチャネル長よりも大きい
ことを特徴とするクロックドインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053995A JP2903838B2 (ja) | 1992-03-13 | 1992-03-13 | クロックドインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053995A JP2903838B2 (ja) | 1992-03-13 | 1992-03-13 | クロックドインバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259891A JPH05259891A (ja) | 1993-10-08 |
| JP2903838B2 true JP2903838B2 (ja) | 1999-06-14 |
Family
ID=12958194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053995A Expired - Lifetime JP2903838B2 (ja) | 1992-03-13 | 1992-03-13 | クロックドインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903838B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5616935A (en) | 1994-02-08 | 1997-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit having N-channel and P-channel transistors |
| JP3530750B2 (ja) * | 1994-06-13 | 2004-05-24 | 株式会社半導体エネルギー研究所 | アクティブマトリクス装置 |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP3530749B2 (ja) * | 1994-06-13 | 2004-05-24 | 株式会社半導体エネルギー研究所 | アクティブマトリクス装置 |
| KR100197188B1 (ko) * | 1995-04-17 | 1999-06-15 | 모리시다 요이치 | 고내압회로 및 전압레벨 변환회로 |
| JP3359844B2 (ja) | 1996-07-22 | 2002-12-24 | シャープ株式会社 | マトリクス型画像表示装置 |
| US6927826B2 (en) | 1997-03-26 | 2005-08-09 | Semiconductor Energy Labaratory Co., Ltd. | Display device |
-
1992
- 1992-03-13 JP JP4053995A patent/JP2903838B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259891A (ja) | 1993-10-08 |
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