KR101944641B1 - Igzo 프로세스 기반인 게이트 전극 구동회로 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000008569 process Effects 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 238000012546 transfer Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
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- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하는 IGZO 프로세스 기반인 게이트 전극 구동회로에 있어서, 제N 단계 GOA 유닛은 풀업 제어회로(100), 풀업회로(200), 하향 전송회로(300), 풀다운회로(400), 풀다운 유지회로(500), 부스터회로(600)를 포함하며, 또한 제1 네거티브전위(VSS1), 제2 네거티브전위(VSS2) 및 제3 네거티브전위(VSS3)를 인가하며, 상기 3개의 네거티브전위는 순차적으로 감소되며, 각각 출력단(G(N)), 제1 노드(Q(N)), 제2 노드(P(N)), 구동신호단(ST(N))에 대하여 풀다운 처리를 수행하며; 회로특수 TFT 누전문제를 효율적으로 방지한다. 상기 IGZO 프로세스 기반인 게이트 전극 구동회로에서 TFT 스위치의 채널은 산화물 반도체 체널이다.
Description
본 발명은 액정 디스플레이 분야에 관한 것이며, 특히 IGZO 프로세스 기반인 게이트 전극 구동회로에 관한 것이다.
GOA(Gate Drive On Array)은 박막 트랜지스터 액정 디스플레이 어레이 제작 프로세스를 이용하여 게이트 전극 구동기기를 박막 트랜지스터 어레이 기판에 제작하여 라인 순서대로 스캔하는 것을 구현한 구동방식이다.
GOA회로는 주로 풀업회로(Pull-up part), 풀업 제어회로(Pull-up control part), 하향 전송회로(Transfer part), 풀다운회로(Pull-down part)、풀다운 유지회로(Pull-down Holding part) 및 전위사승을 책임지는 부스터회로(Boost part)로 구성된다.
풀업회로는 입력된 클럭 신호(Clock)가 박막 트랜지스터(thin film transistor, TFT)의 게이트 전극으로 출력하여, 액정 디스플레이의 구동신호로 하는 것을 주로 책임진다. 풀업 제어회로는 풀업회로의 턴온 제어를 책임지고, 통상적으로 상위 단계 GOA회로로부터 전송된 신호로 작용한다. 풀다운 회로는 출력스캔신호 후에 스캔신호(즉, 박막 트랜지스터의 게이트 전극의 전위)를 신속하게 저레벨로 풀다운시키는 것을 주로 책임진다. 풀다운 유지회로는 스캔신호와 풀업회로의 신호(즉, Q점에 인가된 신호)가 오프상태 (즉, 설정된 네거티브전위) 에 유지되도록 책임지고, 일반적으로 두개의 풀다운 유지회로가 교대로 작용한다. 부스터회로는 Q점의 전위의 2차상승을 주로 책임지며, 이는 풀업회로의 (G(N))이 정상으로 출력되도록 확보한다.
IGZO(indium gallium zinc oxide)은 인듐, 갈륨 및 아연을 함유하는 일종의 비정질 산화물이며, 전자 이동율은 비정질 실리콘의 20～30배이고, TFT이 화소 전극의 충전 또는 방전 속도를 크게 향상시킬 수 있으며, 화소의 응답속도를 향상시킬 수 있으며, 리프레시 비율을 더 빠르게 구현함과 동시에 빠른 응답은 화소의 라인스캔속도를 크게 향상시켜 초고해상도가 TFT-LCD에서 가능하도록 한다. 한편, 트랜지스터 수량의 감소와 각 화소의 투광율의 향상으로 IGZO디스플레이는 더 높은 수준의 능효를 갖게 되며 효율도 더 높아진다.
IGZO의 GOA회로는 미래에 a-Si의 TFT를 대체할 가능성이 있으나, 종래기술에서 IGZO의 GOA대한 개발은 아주 적게 진행되었다. 특히, 대형 사이지의 GOA회로에 대하여 IGZO재료 자체로 인한 많은 문제들을 극복해야 하며, 극복해야 할 주요 문제들은 다음과 같다. 즉, (1) Vth가 네거티브 방향으로 이동하는 문제; (2)SS구역이 너무 가파르게 되어, 미소한 전압변화에도 전류가 수량급의 변화를 일으킴으로 GOA회로의 관건적 TFT의 누전을 일으켜 IGZO의 GOA기능을 잃게 된다.
도 1와 도 2을 참조하면, 도 1, 도 2는 자주 보는 GOA회로의 대표적인 모듈 및 그가 대응된 각 신호의 순서도이며, 상기 자주 보는 GOA회로는 게이트 전극은 입력 신호단(Input)에 전기적으로 연결되고, 소스 전극은 입력 신호단(Input)에 전기적으로 연결되고, 드레인 전극은 노드(Q)에 전기적으로 연결되는 제1트랜지스터(T1); 게이트 전극은 노드(Q)에 전기적으로 연결되고, 소스 전극은 클럭 신호(Clock)에 전기적으로 연결되고, 드레인 전극은 출력단(Output)에 전기적으로 연결되는 제2트랜지스터(T2); 게이트 전극은 리셋신호단(Reset)에 전기적으로 연결되고, 소스 전극은 출력단(Output)에 전기적으로 연결되고, 드레인 전극은 네거티브전위(VSS)에 전기적으로 연결되는 제3 트랜지스터(T3); 게이트 전극은 리셋신호단(Reset)에 전기적으로 연결되고, 소스 전극은 노드(Q)에 전기적으로 연결되고, 드레인 전극은 네거티브전위(VSS)에 전기적으로 연결되는 제4 트랜지스터(T4); 일단은 노드(Q)에 연결되고, 타단은 출력단(Output)과 연결되는 커패시터(Cb)를 포함한다. 도 1에는 4 개의 리드가 각각 노드(Q), 클럭 신호(Clock), 출력단(Output), 네거티브전위(VSS)와 연결하는 풀다운 & 보상모듈을 더 포함하며; 상기 제1 트랜지스터(T1)는 입력 신호단(Input)에 입력한 신호에 의해 제2 트랜지스터(T2)를 도통하는데 사용되며; 상기 제2 트랜지스터(T2)는 클럭 신호에 의해 출력단으로부터 신호펄스를 출력하는데 사용되며; 상기 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 작용하지 않는 기간에서 각각 노드(Q)와 출력단(Output)의 전위를 풀다운시키는데 사용되며; 커패시터(Cb)는 출력단(Output) 신호의 정상적인 출력을 확보하기 위하여 노드(Q) 전위의 2차상승에 사용된다.
본 발명의 목적은 GOA기술을 이용하여 액정 디스플레이의 비용을 낮추고, 모듈제작 프로세스의 패키징 시간을 절약하며; IGZO의 GOA회로의 풀다운 및 보상모듈을 개발하여 회로의 특수TFT의 누전을 억제하며; TFT의 수량을 효율적으로 절약하고, TFT의 기생 커패시터를 합리적으로 감소하여, 회로의 전력소모를 절약하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 IGZO 프로세스 기반인 게이트 전극 구동회로를 제공하며, 이는 캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하며, N은 정정수로 설정하되, 제N 단계 GOA유닛은,
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제1 클럭 신호에 의해 출력단에서 출력신호 펄스를 출력하도록 출력단에 전기적으로 연결되는 제1 트랜지스터를 포함한 풀업회로;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제1 클럭 신호에 의해 구동신호를 출력하도록 구동신호단에 전기적으로 연결되는 제2트랜지스터를 포함하는 하향 전송회로;
게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 구동신호단에서 발사한 구동신호에 의해 풀업회로가 도통하도록 제1 노드에 전극전기적으로 연결되는 제3 트랜지스터를 포함하는 풀업 제어회로;
게이트 전극은 제1 클럭 신호에 전기적으로 연결되고, 소스 전극은 제1클럭 신호에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제4 트랜지스터; 게이트 전극은 구동신호단에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되고, 드레인 전극은 구동신호단에서 고전위에 처할 때 제2 노드의 전위를 풀다운 시키도록 제2 네거티브전위에 전기적으로 연결되는 제5 트랜지스터; 게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제2노드에 전기적으로 연결되고, 드레인 전극은 구동신호단이 고전위에 처할 때 제2 노드의 전위를 풀다운 시키도록 제2 네거티브전위에 전기적으로 연결되는 제6 트랜지스터; 게이트 전극은 제2 클럭 신호에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제7 트랜지스터; 게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브 전위에 전기적으로 연결되는 제8 트랜지스터; 게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 네거티브 전위에 전기적으로 연결되는 제9 트랜지스터; 게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 구동신호단에 전기적으로 연결되고, 드레인 전극은 제3 네거티브 전위에 전기적으로 연결되는 제10 트랜지스터를 포함하는 제1 풀다운 유지회로와; 게이트 전극은 상기 제N 단계 GOA유닛의 다음 2단계인 제N+2 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 네거티브 전위에 전기적으로 연결되는 제11 트랜지스터; 게이트 전극은 상기 제N 단계 GOA유닛의 다음 2 단계인 제N+2 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브전위에 전기적으로 연결되는 제12 트랜지스터를 포함하는 제2 풀다운 유지회로를 포함하는 풀다운 유지회로;
게이트 전극은 상기 제N 단계 GOA유닛의 다음단계인 제N+1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 구동신호단에 전기적으로 연결되고, 드레인 전극은 작용하지 않는 기간에 구동신호단의 전위를 풀다운시켜 제5 트랜지스터와 제6 트랜지스터가 작용하지 않는 기간에 누전되는 것을 방지하도록 제3 네거티브 전위에 전기적으로 연결되는 제13 트랜지스터;
게이트 전극은 상기 제N 단계 GOA유닛의 다음단계인 제N+1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 출력단에서 출력완료 후 제1 노드의 전위를 신속하게 풀다운시키도록 구동신호단에 전기적으로 연결되는 제15 트랜지스터를 포함하는 풀다운회로;
양단은 2차적으로 제1 노드의 전위를 상승시켜, 풀업회로의 출력단이 정상으로 출력하도록 각각 제1 노드와 출력단에 전기적으로 연결되는 커패시터를 포함하는 부스터회로; 를 포함하며;
상기 IGZO 프로세스 기반인 게이트 전극 구동회로에서 TFT 스위치 기기의 채널은 산화물 반도체 채널이다.
상기 게이트 전극 구동회로의 제1 단계 연결관계에서, 제3 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 작동신호에 전기적으로 연결된다.
상기 게이트 전극 구동회로의 마지막 1 단계의 연결관계에서, 제13 트랜지스터의 게이트 전극과 제15 트랜지스터의 게이트 전극은 모두 회로의 작동신호에 전기적으로 연결되고, 제11 트랜지스터의 게이트 전극과 제12 트랜지스터의 게이트 전극은 모두 제2 단계 GOA 유닛의 구동신호단에 전기적으로 연결된다.
상기 풀다운회로는 게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계 제N+1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브 전위에 전기적으로 연결되는 제14 트랜지스터를 더 포함한다.
상기 게이트 전극은 구동회로의 마지막 1 단계의 연결관계에서 제14 트랜지스터의 게이트 전극은 회로의 작동신호에 전기적으로 연결된다.
상기 제1 네거티브 전위, 제2 네거티브 전위 및 제3 네거티브 전위는 제3 네거티브 전위 ＜제2 네거티브 전위 ＜제1 네거티브전위의 관계를 갖는다.
상기 제1 네거티브 전위는 출력단의 전위를 풀다운시키는 것을 주로 책임지고, 제2 네거티브전위는 제1 노드와 제2 노드의 전위를 풀다운시키는 것을 주로 책임지고, 제3 네거티브전위는 구동출력단의 전위를 풀다운시키는 것을 주로 책임진다.
상기 제1 클럭 신호와 제2 클럭 신호는 위상이 완전히 반대로 된 두 개의 고주파 클럭 신호원이다.
본 발명의 유익한 효과는 다음과 같다. 즉, 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로에 있어서, 3개의 점차적으로 감소하는 네거티브전위는 각각 출력단, 제1 노드, 제2노드, 구동신호단의 전위에 대하여 풀다운처리를 함으로 IGZO 프로세스 기반인 게이트 전극 구동회로의 관건적인 TFT 누전의 문제를 극복할 수 있다. 또한, 구동신호를 이용하여 제2 노드의 전위를 처리하여 제1노드의 부하를 감소하는 효과를 구비하며, 제1노드를 잘 안정시켜, 회로의 출력단이 안전적으로 출력하는데 유리하다; 풀다운 회로의 제15 트랜지스터와 제2 네거티브 전위는 연결되어 제1노드전위를 신속하게 풀다운시킬 수 있으며, 제1노드의 지연을 감소한다. 마지막으로, 본 발명은 IGZO재료의 특성에 의해 TFT를 삭제하였으므로, TFT의 수량을 효율적으로 절약하고, TFT의 기생 커패시터를 합리적으로 감소하였으므로, 회로의 전력소모를 효율적으로 절약할 수 있다.
본 발명의 특징과 기술내용을 더 구체적으로 파악하기 위하여, 이하의 본 발명에 관한 상세한 설명과 첨부한 도면을 참조하시기를 바란다. 그러나 첨부한 도면은 참고와 설명의 용도로 제공되었으며, 본 발명의 하정으로 사용되는 것은 아니다.
첨부한 도면에서,
도 1은 자주 보는 GOA의 회로도이다.
도 2는 도 1의 회로 중의 각신호에 대응되는 순서도이다.
도 3은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예에 대한 회로도이다.
도 4는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로 중 각 신호와 노드의 순서도이다.
도 5은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제2실시예에 대한 회로도이다.
도 6은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예 중의 제1 단계 GOA 유닛의 회로도이다.
도 7은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예 중의 마지막 1 단계 GOA유닛의 회로도이다.
도 8은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제2 실시예 중 마지막 1 단계 GOA유닛의 회로도이다.
도 9는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 에뮬레이션 실험의 효과도이다.
첨부한 도면에서,
도 1은 자주 보는 GOA의 회로도이다.
도 2는 도 1의 회로 중의 각신호에 대응되는 순서도이다.
도 3은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예에 대한 회로도이다.
도 4는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로 중 각 신호와 노드의 순서도이다.
도 5은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제2실시예에 대한 회로도이다.
도 6은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예 중의 제1 단계 GOA 유닛의 회로도이다.
도 7은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예 중의 마지막 1 단계 GOA유닛의 회로도이다.
도 8은 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제2 실시예 중 마지막 1 단계 GOA유닛의 회로도이다.
도 9는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 에뮬레이션 실험의 효과도이다.
본 발명에서 채택한 기술수단 및 그 효과를 더 구체적으로 설명하기 위하여, 이하에서는 본 발명의 바람직한 실시예와 첨부한 도면을 결합하여 상세설명을 한다.
도 3, 도 6, 도 7을 동시 참조하면, 이는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 실시예이다. 상기 IGZO 프로세스 기반인 게이트 전극 구동회로는 캐스케이디드 복수의 GOA유닛을 포함하며, N이 정정수로 설정하되, 제N 단계 GOA유닛은 풀업 제어회로(100), 풀업회로(200), 하향 전송회로(300), 풀다운 회로(400), 풀다운 유지회로(500), 부스터회로(600)를 포함한다. 상기 각 회로의 구성 및 구체적인 연결방식은 다음과 같다.
상기 풀업회로(200)는 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호(CK)에 전기적으로 연결되고, 드레인 전극은 출력단(G(N))에 전기적으로 연결되는 제1트랜지스터(T1)를 포함한다. 상기 제1 트랜지스터(T1)는 제1 클럭 신호(CK)에 의해 출력단(G(N))에서 신호펄스를 출력하는데 사용된다.
상기 하향 전송회로(300)는 게이트 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호(CK)에 전기적으로 연결되고, 드레인 전극은 구동신호단(ST(N))에 전기적으로 연결되는 제2 트랜지스터(T2)를 포함한다. 상기 제2 트랜지스터(T2)는 제1 클럭 신호(CK)에 의해 구동신호단(ST(N))으로부터 구동신호를 출력하는데 사용된다.
상기 풀업 제어회로(100)는 게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동신호단ST(N-1)에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 출력단G(N-1)에 전기적으로 연결되고, 드레인 전극은 제1 노드(Q(N))에 전기적으로 연결되는 제3 트랜지스터(T3)를 포함한다. 상기 제3 트랜지스터(T3)는 구동신호단(ST(N-1))에서 발사한 펄스신호에 의해 상기 풀업회로(200)를 도통하는데 사용된다.
상기 풀다운 유지회로(500)은 제1 풀다운 유지회로(510)와 제2 풀다운 유지회로(520)를 포함한다. 상기 제1 풀다운 유지회로(510)는 게이트 전극은 제1 클럭 신호(CK)에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호(CK)에 전기적으로 연결되고, 드레인 전극은 제2 노드P(N)에 전기적으로 연결되는 제4 트랜지스터(T4); 게이트 전극은 구동신호단(ST(N))에 전기적으로 연결되고, 소스 전극은 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제2 네거티브전위(VSS2)에 전기적으로 연결되는 제5 트랜지스터(T5); 게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동신호단(ST(N-1))에 전기적으로 연결되고, 소스 전극은 제2 노드(P(N))에 전기적으로 연결되고, 드레인 전극은 제2 네거티브전위(VSS2)에 전기적으로 연결되는 제6 트랜지스터(T6); 게이트 전극은 제2 클럭 신호(XCK)에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호(CK)에 전기적으로 연결되고, 드레인 전극은 제2 노드(P(N))에 전기적으로 연결되는 제7 트랜지스터(T7); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 출력단(G(N))에 전기적으로 연결되고, 드레인 전극은 제1 네거티브전위(VSS1)에 전기적으로 연결되는 제8 트랜지스터(T8); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제2 네거티브전위(VSS2)에 전기적으로 연결되는 제9 트랜지스터(T9); 게이트 전극은 제2 노드(P(N))에 전기적으로 연결되고, 소스 전극은 구동신호단(ST(N))에 전기적으로 연결되고, 드레인 전극은 제3 네거티브전위(VSS3)에 전기적으로 연결되는 제10 트랜지스터(T10)를 포함한다. 상기 제5 트랜지스터(T5)는 구동신호단(ST(N))이 고전위에 처할 때 제2 노드(P(N))의 전위를 풀다운시키는데 사용되며, 상기 제6 트랜지스터(T6)는 구동신호단(ST(N-1))이 고전위에 처할 때 제2 노드(P(N))의 전위를 풀다운시키는데 사용된다. 상기 제2 풀다운 유지회로(520)은 게이트 전극은 상기 제N 단계 GOA유닛의 다음 2단계인 제N+2 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2네거티브 전위에 전기적으로 연결되는 제11 트랜지스터; 게이트 전극은 상기 제N 단계 GOA유닛의 다음 2 단계인 제N+2 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브전위에 전기적으로 연결되는 제12 트랜지스터를 포함한다.
상기 풀다운 회로(400)는 게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계인 제N+1 단계 GOA유닛의 구동신호단(ST(N+1))에 전기적으로 연결되고, 소스 전극은 구동신호단(ST(N))에 전기적으로 연결되고, 드레인 전극은 제3 네거티브전위(VSS3)에 전기적으로 연결되는 제13 트랜지스터(T13); 게이트 전극은 상기 제N 단계 GOA유닛의 다음단계인 제N+1 단계 GOA유닛의 구동신호단(ST(N+1))에 전기적으로 연결되고, 소스 전극은 제1 노드(Q(N))에 전기적으로 연결되고, 드레인 전극은 제2 네거티브 전위(VSS2)에 전기적으로 연결되는 제15 트랜지스터(T15)를 포함한다. 상기 제13 트랜지스터(T13)는 작용하지 않는 기간에 구동신호단(ST(N))의 전위를 풀다운시켜 제5 트랜지스터(T5)와 제6트랜지스터(T6)가 작용하지 않은 기간에 누전하는 것을 방지하는데 사용되며, 상기 제15 트랜지스터(T15)는 출력단(G(N))에서 출력완료 후 인접된 다음단계 시작 시 제1 노드(Q(N))의 전위를 신속하게 풀다운시키는데 사용된다.
상기 부스터회로(600)는 커패시터(Cb)를 포함하고, 상기 커패시터(Cb)는 양단이 각각 제1 노드(Q(N))와 출력단(G(N))에 연결되어, 제1 노드Q((N))의 전위를 2차상승시켜 풀업회로(200)의 출력단(G(N))이 정상으로 출력하는 것을 확보한다.
특히 설명할 필요가 있는 것은, 상기 회로 주에 인가된 3 개의 네거티브전위 즉, 제1 네거티브전위(VSS1), 제2 네거티브전위(VSS2) 및 제3 네거티브전위(VSS3)의 전압은 높이가 서로 다르며, 제3 네거티브전위(VSS3) ＜제2 네거티브전위(VSS2) ＜제1 네거티브전위(VSS1)의 관계를 갖게 된다. 상기 제1 네거티브전위(VSS1)는 출력단G((N))의 전위를 풀다운시키는 것을 주로 책임지고, 제2 네거티브전위(VSS2)는 제1 노드(Q(N))와 제2 노드(P(N))의 전위를 풀다운시키는 것을 주로 책임지고, 제3 네거티브전위(VSS3)는 구동출력단(ST(N))의 전위를 풀다운시키는 것을 주로 책임진다.
도 6에서 도시된 바와 같이, 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제1 단계 연결관계에서 제3 트랜지스터(T3)의 게이트 전극과 소스 전극은 모두 회로의 작동신호(STV)에 전기적으로 연결된다.
도 7에서 도시된 바와 같이, 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 마지막 1 단계 연결관계에서, 제13 트랜지스터(T13)의 게이트 전극과 제15 트랜지스터(T15)의 게이트 전극은 무도 회로의 작동신호(STV)에 전기적으로 연결되고; 제11 트랜지스터(T11)의 게이트 전극과 제12 트랜지스터(T11)의 게이트 전극은 모두 제2 단계 GOA 유닛의 구동신호단(ST(2))에 전기적으로 연결된다.
또한, 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로 증 각 TFT스위치 기기 중의 채널은 모두 산화물 반도 채널이다.
상기 제1 클럭 신호(CK)와 제2 클럭 신호(XCK)는 위상이 완전히 반대로 된 두 개의 고주파 클럭 신호원이다.
진일보로, 도 4를 참조하면, 이는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로 중의 각 신호와 노드의 순서도이다. 도 3을 결합하면 제8 트랜지스터(T8)는 출력단(G(N))를 낮은 레벨에 유지하는데 사용되고; 제9 트랜지스터(T9)는 제1 노드(Q(N))를 낮은 레벨에 유지하는데 사용되고; 제5 트랜지스터(T5)는 구동신호단(ST(N))이 높은 레벨에 처할 때 제2 노드(P(N))의 전위를 풀다운시키는데 사용되며; 제6 트랜지스터(T6)는 구동신호단(ST(N-1))이 높은 레벨에 처할 때 제2 노드(P(N))의 전위를 풀다운시켜, 작용기간의 풀다운 유지회로(500)를 턴 오프 하여 제1 노드(Q(N))와 출력단(G(N))의 출력에 대한 영향을 주지않도록 사용된다.
상기 제2 네거티브전위(VSS2)의 전위는 제1 네거티브전위(VSS1)보다 낮으며, 두 부분 분압원리를 이용하여 제2 노드(P(N))의 전위를 유효적으로 낮췄으며, 제2 노드P(N)는 작용기간의 풀다운이 낮추어 질수록 그와 연결된 3개의 트랜지스터(T8, T9, T10)는 더 잘 턴 오프 되어 출력단(G(N))의 방전으로 인한 비정상적으로 출력하는 것을 방지하게 되며 동시에 제1 노드(Q(N))의 전위도 풀다운시켜 두 개의 트랜지스터(T1, T2)를 더 잘 턴 오프 시킨다. 제10 트랜지스터(T10)와 제13 트랜지스터(T13)는 구동신호단(ST(N))에 대한 풀다운 처리를 주로 책임지고, 제3 네거티브전위(VSS3)의 전위는 제5 트랜지스터(T5)와 제6트랜지스터(T6) 2개의 트랜지스터가 작용하지 않는 기간에 발생된 누전을 방지하기 위하여 구동신호단(ST(N))의 전위를 풀다운시키는 것을 주로 책임진다. 제15 트랜지스터(T15)는 출력단(G(N))에서 출력완료 후 인접된 다음 단계를 곧바로 이어서 제1 노드(Q(N))에 대하여 풀다운 처리를 하여 제1 노드(Q(N))가 높은 전위에서 저전위로 신속하게 하강하도록 하며 또한 제15 트랜지스터(T15)의 드레인 전극은 제2 네그티브 전위(VSS2)을 받아 제1 노드(Q(N))를 출력완료 후 저전위로 신속하게 풀다운시킨다.
도 5, 도 8을 동시에 참조하면, 이는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 제2 실시예이다. 도 5와 도 3에는 같은 도면부호가 표시된 부분의 구성, 연결관계, 기능과 조작원리는 모두 같으므로 중복기재를 하지 않는다. 상기 제2 실시예와 제1 실시예의 차이는 상기 풀다운 회로(400)에는 제14 트랜지스터(T14)가 더 추가되는 것이다. 상기 제14 트랜지스터(T14)는 게이트 전극이 상기 제N 단계 GOA유닛의 다음단계인 제N+1 단계 GOA유닛의 구동신호단(ST(N+1))에 전기적으로 연결되고, 소스 전극이 출력단(G(N))에 전기적으로 연결되고, 드레인 전극이 제1 네거티브전위(VSS1)에 전기적으로 연결된다. 상기 제14 트랜지스터(T14)는 작용하지 않는 기간에 출력단(G(N))의 전위를 풀다운시키는데 사용된다. 본 발명은 IGZO 제조 프로세스를 가반으로 하는 GOA회로이기 때문에, 대응된 W은 아주 작을 것이며, 기생 커패시터도 상대적으로 작을 것이며, 상응된 회로의 리플전류도 상대적으로 작고, 출력단(G(N))의 출력에 대한 영향도 a-Si처럼 엄중하지 않다. 따라서, 실제설계에서 상기 제14 트랜지스터(T14)를 생략할 수 있으므로, 배선공간을 절약하고, 전력소모를 감소한다.
또한, 도 8에서 도시된 바와 같이, 상기 제2 실시예에서는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로의 마지막 1 단계 연결관계에서 상기 제14 트랜지스터(T14)의 게이트 전극은 회로의 작동신호(STV)에 전기적으로 연결된다.
기타부분은 모두 제1 실시예와 같으므로 중복 기재를 하지 않는다.
도 9를 참조하면, 이는 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로가 60 단계 회로에서 실시된 에뮬레이션에 대한 효과도이며, 도면에 의하면, 출력이 양호하고, 예상효과에 도달할 수 있음을 알 수 있다.
이상 내용에 이하면, 본 발명의 IGZO 프로세스 기반인 게이트 전극 구동회로에 있어서, 3개의 점차적으로 감소하는 네거티브전위는 각각 출력단, 제1 노드, 제2노드, 구동신호단의 전위에 대하여 풀다운처리를 함으로 IGZO 프로세스 기반인 게이트 전극 구동회로의 관건적인 TFT 누전의 문제를 극복할 수 있다. 또한, 구동신호를 이용하여 제2 노드의 전위를 처리하여 제1노드의 부하를 감소하는 효과를 구비하며, 제1노드를 잘 안정시켜, 회로의 출력단이 안전적으로 출력하는데 유리하다; 풀다운 회로의 제15 트랜지스터와 제2 네거티브 전위(VSS2)는 연결되어 제1노드전위를 신속하게 풀다운시킬 수 있으며, 제1노드의 지연을 감소한다. 마지막으로, 본 발명은 IGZO재료의 특성에 의해 TFT를 제거하여, TFT의 수량을 효율적으로 절약하고, TFT의 기생 커패시터를 합리적으로 감소하였으므로, 회로의 전력소모를 효율적으로 절약할 수 있다.
본 발명은 상기와 같은 바람직한 실시예를 계시하였으나, 상기 바람직한 실시예는 본 발명을 한정하기 위하여 사용하는 것은 아니며, 상기 분야의 일반기술을 구비한 기술자는 본 발명의 발명사상과 범위를 벗어나지 않은 한도내에서 다양한 수정과 한정을 할 수 있다. 따라서 본 발명의 보호범위는 청구범위 규정한 범위를 기준으로 한다.
Claims (8)
- 캐스케이디드(cascaded) 복수의 GOA 유닛을 포함하는 IGZO 프로세스 기반인 게이트 전극 구동회로에 있어서,
N은 정수로 설정하되, 제N 단계 GOA 유닛은,
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제1 클럭 신호에 의해 출력단에서 출력신호 펄스를 출력하도록 출력단에 전기적으로 연결되는 제1 트랜지스터를 포함한 풀업회로;
게이트 전극은 제1 노드에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제1 클럭 신호에 의해 구동신호를 출력하도록 구동신호단에 전기적으로 연결되는 제2 트랜지스터를 포함하는 하향 전송회로;
게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 출력단에 전기적으로 연결되고, 드레인 전극은 구동신호단에서 발사된 구동신호에 의해 풀업회로가 도통하도록 제1 노드에 전극전기적으로 연결되는 제3 트랜지스터를 포함하는 풀업 제어회로;
게이트 전극은 제1 클럭 신호에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제4 트랜지스터; 게이트 전극은 구동신호단에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되고, 드레인 전극은 구동신호단에서 고전위에 처할 때 제2 노드의 전위를 풀다운 시키도록 제2 네거티브전위에 전기적으로 연결되는 제5 트랜지스터; 게이트 전극은 상기 제N 단계 GOA유닛의 전 단계인 제N-1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제2 노드에 전기적으로 연결되고, 드레인 전극은 구동신호단이 고전위에 처할 때 제2 노드의 전위를 풀다운 시키도록 제2 네거티브전위에 전기적으로 연결되는 제6 트랜지스터; 게이트 전극은 제2 클럭 신호에 전기적으로 연결되고, 소스 전극은 제1 클럭 신호에 전기적으로 연결되고, 드레인 전극은 제2 노드에 전기적으로 연결되는 제7 트랜지스터; 게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브 전위에 전기적으로 연결되는 제8 트랜지스터; 게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2 네거티브 전위에 전기적으로 연결되는 제9 트랜지스터; 게이트 전극은 제2 노드에 전기적으로 연결되고, 소스 전극은 구동신호단에 전기적으로 연결되고, 드레인 전극은 제3 네거티브 전위에 전기적으로 연결되는 제10 트랜지스터를 포함하는 제1 풀다운 유지회로와;
게이트 전극은 상기 제N 단계 GOA유닛의 다음 2단계인 제N+2 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 제2네거티브 전위에 전기적으로 연결되는 제11 트랜지스터; 게이트 전극은 상기 제N 단계 GOA유닛의 다음 2 단계인 제N+2 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브전위에 전기적으로 연결되는 제12 트랜지스터를 포함하는 제2 풀다운 유지회로를 포함하는 풀다운 유지회로;
게이트 전극은 상기 제N 단계 GOA유닛의 다음단계인 제N+1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 구동신호단에 전기적으로 연결되고, 드레인 전극은 작용하지 않는 기간에 구동신호단의 전위를 풀다운시켜 제5 트랜지스터와 제6 트랜지스터가 작용하지 않는 기간에 누전하는 것을 방지하도록 제3 네거티브 전위에 전기적으로 연결되는 제13 트랜지스터; 게이트 전극은 상기 제N 단계 GOA유닛의 다음단계인 제N+1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 제1 노드에 전기적으로 연결되고, 드레인 전극은 출력단에서 출력완료 후 인접된 다음 단계 시작 시 제1 노드의 전위를 신속하게 풀다운시키도록 제2 네거티브 전위에 전기적으로 연결되는 제15 트랜지스터를 포함하는 풀다운회로;
양단은 제1 노드의 전위를 2차적으로 상승시켜, 풀업회로의 출력단이 정상으로 출력하도록 각각 제1 노드와 출력단에 전기적으로 연결되는 커패시터를 포함하는 부스터회로를 포함하며;
상기 IGZO 프로세스 기반인 게이트 전극 구동회로에서 TFT 스위치 기기의 채널은 산화물 반도체 채널이되,
상기 제1 네거티브 전위, 제2 네거티브 전위 및 제3 네거티브 전위는 제3 네거티브 전위 ＜제2 네거티브 전위 ＜제1 네거티브전위의 관계를 갖고,
상기 제1 네거티브 전위는 출력단의 전위를 풀다운시키는 것을 책임지고, 제2 네거티브전위는 제1 노드와 제2 노드의 전위를 풀다운시키는 것을 책임지고, 제3 네거티브전위는 구동출력단의 전위를 풀다운시키는 것을 책임지는 것을 특징으로 하는 IGZO 프로세스 기반인 게이트 전극 구동회로 - 청구항 1에 있어서,
상기 게이트 전극 구동회로의 제1 단계 연결관계에서, 제3 트랜지스터의 게이트 전극과 소스 전극은 모두 회로의 작동신호에 전기적으로 연결되는 것을 특징으로 하는 IGZO 프로세스 기반인 게이트 전극 구동회로. - 청구항 1에 있어서,
상기 게이트 전극 구동회로의 마지막 1 단계의 연결관계에서, 제13 트랜지스터의 게이트 전극과 제15 트랜지스터의 게이트 전극은 모두 회로의 작동신호에 전기적으로 연결되고, 제11 트랜지스터의 게이트 전극과 제12 트랜지스터의 전극은 모두 제2 단계 GOA 유닛의 구동신호단에 전기적으로 연결되는 것을 특징으로 하는 IGZO 프로세스 기반인 게이트 전극 구동회로. - 청구항 1에 있어서,
상기 풀다운회로는 게이트 전극은 상기 제N 단계 GOA유닛의 다음 단계 제N+1 단계 GOA유닛의 구동신호단에 전기적으로 연결되고, 소스 전극은 출력단에 전기적으로 연결되고, 드레인 전극은 제1 네거티브 전위에 전기적으로 연결되는 제14 트랜지스터를 더 포함하는 것을 특징으로 하는 IGZO 프로세스 기반인 게이트 전극 구동회로. - 청구항 4에 있어서,
상기 게이트 전극은 구동회로의 마지막 1 단계의 연결관계에서 제14 트랜지스터의 게이트 전극은 회로의 작동신호에 전기적으로 연결되는 것을 특징으로 하는 IGZO 프로세스 기반인 게이트 전극 구동회로. - 청구항 1에 있어서,
상기 제1 클럭 신호와 제2 클럭 신호는 위상이 완전히 반대로 된 두 개의 고주파 클럭 신호원인 것을 특징으로 하는 IGZO 프로세스 기반인 게이트 전극 구동회로. - 삭제
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410457921.0A CN104157259B (zh) | 2014-09-10 | 2014-09-10 | 基于igzo制程的栅极驱动电路 |
| CN201410457921.0 | 2014-09-10 | ||
| PCT/CN2014/086889 WO2016037381A1 (zh) | 2014-09-10 | 2014-09-19 | 基于igzo制程的栅极驱动电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170035973A KR20170035973A (ko) | 2017-03-31 |
| KR101944641B1 true KR101944641B1 (ko) | 2019-01-31 |
Family
ID=51882744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177004330A KR101944641B1 (ko) | 2014-09-10 | 2014-09-19 | Igzo 프로세스 기반인 게이트 전극 구동회로 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9489907B2 (ko) |
| JP (1) | JP6423957B2 (ko) |
| KR (1) | KR101944641B1 (ko) |
| CN (1) | CN104157259B (ko) |
| DE (1) | DE112014006943T5 (ko) |
| GB (1) | GB2543235B (ko) |
| WO (1) | WO2016037381A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI556222B (zh) * | 2015-10-29 | 2016-11-01 | 友達光電股份有限公司 | 移位暫存器 |
| CN105448271B (zh) * | 2016-01-28 | 2019-09-03 | 京东方科技集团股份有限公司 | Goa单元、goa电路、显示装置及栅极驱动方法 |
| CN105938711B (zh) | 2016-06-06 | 2018-07-06 | 京东方科技集团股份有限公司 | 阵列栅极驱动电路及其驱动方法 |
| CN106128397B (zh) * | 2016-08-31 | 2019-03-15 | 深圳市华星光电技术有限公司 | 一种goa驱动单元及驱动电路 |
| CN106652947A (zh) * | 2016-12-27 | 2017-05-10 | 深圳市华星光电技术有限公司 | 栅极驱动电路以及液晶显示装置 |
| CN106710503B (zh) * | 2016-12-30 | 2019-11-22 | 深圳市华星光电技术有限公司 | 扫描驱动电路及显示装置 |
| CN106531109A (zh) * | 2016-12-30 | 2017-03-22 | 深圳市华星光电技术有限公司 | 一种goa电路以及液晶显示器 |
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-
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- 2014-09-10 CN CN201410457921.0A patent/CN104157259B/zh not_active Expired - Fee Related
- 2014-09-19 US US14/426,368 patent/US9489907B2/en active Active
- 2014-09-19 GB GB1702185.8A patent/GB2543235B/en not_active Expired - Fee Related
- 2014-09-19 KR KR1020177004330A patent/KR101944641B1/ko active IP Right Grant
- 2014-09-19 DE DE112014006943.4T patent/DE112014006943T5/de not_active Withdrawn
- 2014-09-19 WO PCT/CN2014/086889 patent/WO2016037381A1/zh active Application Filing
- 2014-09-19 JP JP2017513129A patent/JP6423957B2/ja active Active
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| Publication number | Publication date |
|---|---|
| GB2543235B (en) | 2020-07-15 |
| KR20170035973A (ko) | 2017-03-31 |
| JP2017535105A (ja) | 2017-11-24 |
| GB201702185D0 (en) | 2017-03-29 |
| US20160267864A1 (en) | 2016-09-15 |
| US9489907B2 (en) | 2016-11-08 |
| WO2016037381A1 (zh) | 2016-03-17 |
| CN104157259B (zh) | 2016-06-22 |
| DE112014006943T5 (de) | 2017-06-22 |
| CN104157259A (zh) | 2014-11-19 |
| JP6423957B2 (ja) | 2018-11-14 |
| GB2543235A (en) | 2017-04-12 |
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