CN105938711B - 阵列栅极驱动电路及其驱动方法 - Google Patents

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Abstract

本发明实施例涉及一种改进的阵列栅极驱动单元。该阵列栅极驱动单元包括输入模块、复位模块、控制模块、上拉模块以及下拉模块,进一步包括输出选通模块,用于接收控制信号以选择性地输出阵列栅极驱动信号,输出下拉模块,用于接收上一个阵列栅极驱动单元的阵列栅极驱动信号,级联节点用于保持时序。本发明还涉及具有上述阵列栅极驱动单元的电路、包括该阵列栅极驱动单元和电路的显示装置及其驱动方法。本发明可避免阵列栅极驱动电路在点反转驱动模式下预充电时发生奇数行和偶数行充电差异。

Description

阵列栅极驱动电路及其驱动方法
技术领域
[0001] 本发明涉及显示领域,尤其涉及阵列栅极驱动单元、阵列栅极驱动电路、具有上述 阵列栅极驱动单元和驱动电路的显示装置以及阵列栅极驱动方法。
背景技术
[0002] 阵列栅极驱动(Gate driver On Array,G0A)技术是一种将栅极驱动电路(Gate Driver 1C)集成在阵列基板上的技术。现有的GOA电路一般采用点反转驱动模式或列反转 驱动模式。由于点反转驱动模式比列反转驱动模式更好的性能,一般优选点反转驱动模式。 在对显示器件进行像素写入前,需要对其进行预充电。但是现有的G0A电路大多针对列反转 驱动模式设计。如果G0A单元在预充电时仍采用与列反转驱动模式对应的预充电模式,则会 造成奇数行和偶数行显示器件充电差异,导致亮度不一致,出现横纹,增加源极驱动1C的功 耗,并降低产品品质。
发明内容
[0003] 为了克服现有技术中的阵列栅极驱动电路在点反转驱动模式下预充电时存在奇 数行和偶数行充电差异的缺点,本发明提供一种改进的阵列栅极驱动单元、阵列栅极驱动 电路、具有上述改进的阵列栅极驱动单元和电路的显示装置以及阵列栅极驱动方法。
[0004] 根据本发明的一方面,提供一种阵列栅极驱动单元,其包括:
[0005] 输入模块,用于接收输入信号以将上拉控制节点的电压拉高,输入模块分别与输 入信号端和上拉控制节点连接;
[0006] 复位模块,用于在复位信号的作用下将上拉控制节点的电压复位,复位模块分别 与复位信号端、低电位信号端和上拉控制节点连接;
[0007] 控制模块,用于在反向时钟信号的作用下控制下拉控制节点PD的电压,控制模块 分别与反向时钟信号输入端、下拉控制节点和低电位信号端连接;
[0008] 上拉模块,用于在正向时钟信号的作用下将上拉节点的电压进一步拉高并输出阵 列栅极驱动信号,上拉模块分别与正向时钟信号输入端、上拉控制节点和输出信号端连接, 上拉模块包括第三开关元件和储能元件,该第三开关元件的第一极连接正向时钟信号输入 端,第二极连接输出信号端,控制极连接上拉控制节点,该储能元件用于保持输入信号产生 的电压差,该储能元件的第一极连接上拉控制节点,第二极连接输出信号端;
[0009] 下拉模块,用于在下拉控制节点的电压的控制下将低电位信号输出到输出信号 端,下拉模块分别与上拉控制节点、下拉控制节点、低电位信号端和输出信号端连接;
[0010]在上拉模块的第三开关元件与输出信号端之间串联输出选通模块,用于接收控制 信号以选择性地输出阵列栅极驱动信号,输出选通模块的第一输入端连接第三开关元件的 第二极,输出选通模块的第二输入端连接控制信号端,输出选通模块的输出端连接输出信 号端;
[0011]阵列栅极驱动单元还包括输出下拉模块,用于接收上一个阵列栅极驱动单元的阵 列栅极驱动信号,输出下拉模块的第一输入端连接低电位信号端,输出下拉模块的第二输 入端连接帧开启信号STV输入端,输出下拉模块的输出端连接输出信号端;
[0012] 第三开关元件的第二极与输出选通模块的第一输入端分别与级联节点连接。
[0013] 其中,输入模块包括第一开关元件,该第一开关元件的第一极和控制极分别连接 输入信号端,第二极连接上拉控制节点。
[0014] 其中,复位模块包括第二开关元件,该第二开关元件的第一极连接上拉控制节点, 第二极连接低电位信号端,控制极连接复位信号端。
[0015] 其中,控制模块包括第五开关元件,第六开关元件,第八开关元件和第九开关元件 (,其中第五开关元件的第一极连接反向时钟信号输入端,第二极连接下拉控制节点,控制 极连接第九开关元件的第二极和第八开关元件的第一极;第六开关元件的第一极连接下拉 控制节点,第二极连接低电位信号端,控制极连接上拉控制节点;第八开关元件的第一极连 接第九开关元件的第二极和第五开关元件的控制极,第二极连接低电位信号端,控制极连 接所上拉控制节点;第九开关元件的第一极和控制极均连接反向时钟信号输入端,第二极 连接第五开关元件的控制极和第八开关元件的第一极。
[0016] 其中,该储能元件为电容器。
[0017] 其中,下拉模块包括第十开关元件和第十一开关元件,其中第十开关元件的第一 极连接上拉控制节点,第二极连接低电位信号端,控制极连接下拉控制节点;第十一开关元 件的第一极连接输出信号端,第二极连接低电位信号端,控制极连接下拉控制节点。
[0018] 其中,输出选通模块包括第十四开关元件,第十四开关元件的第一极连接第三开 关元件的第二极,第十四开关元件的第二极连接输出信号端,第十四开关元件的控制极连 接控制信号端。
[0019] 其中,输出下拉模块包括第十五开关元件(,该第十五开关元件的第一极连接输出 信号端,该第十五开关元件的第二极连接低电位信号端,该第十五开关元件的控制极连接 帧开启信号输入端。
[0020] 其中,阵列栅极驱动单元进一步包括降噪模块,用于在反向时钟信号的作用下分 别对上拉控制节点的电压和阵列栅极驱动信号降噪,降噪模块分别与反向时钟信号输入 端,输入信号端,低电位信号端和输出信号端连接。
[0021] 其中,降噪模块包括第十二开关元件和第十三开关元件,其中第十二开关元件的 第一极连接输出信号端,第二极连接低电位信号端,控制极连接反向时钟信号输入端,第十 三开关元件的第一极连接输入信号端,第二极连接上拉控制节点(,控制极连接反向时钟信 号输入端。
[0022] 其中,上述开关元件中的至少一个开关元件为晶体管,开关元件的第一极为源极, 第二极为漏极,控制极为栅极。
[0023]根据本发明的另一方面,提供一种阵列栅极驱动电路,包括至少两个如上所述的 阵列栅极驱动单元,其中所述至少两个阵列栅极驱动单元被分为至少一个阵列栅极驱动 级,每个阵列栅极驱动级包括M个所述阵列栅极驱动单元,初始阵列栅极驱动单元的帧开启 信号输入端连接初始帧开启信号,除了初始阵列栅极驱动单元之外的每个阵列栅极驱动单 元的帧开启信号输入端连接上一阵列栅极驱动单元的输出信号端;初始阵列栅极驱动级的 每个阵列栅极驱动单元的级联节点连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元 的输入信号端,除了初始阵列栅极驱动级之外的其它阵列栅极驱动级的每个阵列栅极驱动 单元的级联节点连接上一阵列栅极驱动级中相应第j个阵列栅极驱动单元的复位信号端并 连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元的输入信号端,初始阵列栅极驱动 级中的每个阵列栅极驱动单元的输入信号端连接输入信号;对于第奇数个阵列栅极驱动 级,其中第j个阵列栅极驱动单元的正向时钟信号输入端连接第j正向时钟信号,反向时钟 信号输入端连接第j反向时钟信号;对于第偶数个阵列栅极驱动级,其中第j个阵列栅极驱 动单元的正向时钟信号输入端连接第j反向时钟信号,反向时钟信号输入端连接第j正向时 钟信号;第2i-l个阵列栅极驱动单元的控制信号端连接第一控制信号,第2i个阵列栅极驱 动单元的控制信号端连接第二控制信号;每个阵列栅极驱动单元的低电位信号端连接低电 位信号(VSS);其中M、i、j均为自然数,且j<M,M彡2。
[0024]根据本发明的另一方面,提供一种阵列栅极驱动电路,包括至少两个如上所述的 阵列栅极驱动单元,其中所述至少两个阵列栅极驱动单元被分为至少一个阵列栅极驱动 级,每个阵列栅极驱动级包括M个阵列栅极驱动单元,初始阵列栅极驱动单元的帧开启信号 输入纟而连接初始巾贞开启彳目号,除了初始阵列概极驱动单兀之外的每个阵列植极驱动单7H的 帧开启信号输入端连接上一阵列栅极驱动单元的输出信号端;初始阵列栅极驱动级的每个 阵列栅极驱动单元的级联节点连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元的输 入信号端,除了初始阵列栅极驱动级之外的其它阵列栅极驱动级的每个阵列栅极驱动单元 的级联节点连接上一阵列栅极驱动级中相应第j个阵列栅极驱动单元的复位信号端并连接 下一阵列栅极驱动级相应第j个阵列栅极驱动单元的输入信号端,初始阵列栅极驱动级中 的每个阵列栅极驱动单元的输入信号端连接输入信号;对于第奇数个阵列栅极驱动级,其 中第j个阵列栅极驱动单元的正向时钟信号输入端连接第j正向时钟信号,反向时钟信号输 入端连接第j反向时钟信号;对于第偶数个阵列栅极驱动级,其中第j个阵列栅极驱动单元 的正向时钟信号输入端连接第j反向时钟信号,反向时钟信号输入端连接第j正向时钟信 号;第2i-1和2i个阵列栅极驱动单元的控制信号端连接第一控制信号,第2i+l和2i+2个 阵列栅极驱动单元的控制信号端连接第二控制信号;每个阵列栅极驱动单元的低电位信号 端连接低电位信号;其中M、i、j均为自然数,且j彡M,M彡2。
[0025] 根据本发明的另一方面,提供一种阵列栅极驱动电路,包括至少两个如上所述的 阵列栅极驱动单元,其中所述至少两个阵列栅极驱动单元被分为至少一个阵列栅极驱动 级,每个阵列栅极驱动级包括M个阵列栅极驱动单元,初始阵列栅极驱动单元的帧开启信号 输入端连接初始帧开启信号,除了初始阵列栅极驱动单元之外的每个阵列栅极驱动单元的 帧开启信号输入端连接上一阵列栅极驱动单元的输出信号端;初始阵列栅极驱动级的每个 阵列栅极驱动单元的级联节点连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元的输 入信号端,除了初始阵列栅极驱动级之外的其它阵列栅极驱动级的每个阵列栅极驱动单元 的级联节点连接上一阵列栅极驱动级中相应第j个阵列栅极驱动单元的复位信号端并连接 下一阵列栅极驱动级相应第j个阵列栅极驱动单元的输入信号端,初始阵列栅极驱动级中 的每个阵列栅极驱动单元的输入信号端连接输入信号;对于第奇数个阵列栅极驱动级,其 中第j个阵列栅极驱动单元的正向时钟信号输入端连接第j正向时钟信号,反向时钟信号输 入端连接第j反向时钟信号;对于第偶数个阵列栅极驱动级,其中第j个阵列栅极驱动单元 的正向时钟信号输入端连接第j反向时钟信号,反向时钟信号输入端连接第j正向时钟信 号;第3i-2、3i-l、3i+l和3i+2个阵列栅极驱动单元的控制信号端连接第一控制信号,第3i 和第3i+3个阵列栅极驱动单元的控制信号端连接第二控制信号;每个阵列栅极驱动单元的 低电位信号端连接低电位信号;其中M、i、j均为自然数,且j<M,M多2。
[0026]其中,阵列栅极驱动电路的正向时钟信号与反向时钟信号为直流信号。
[0027]其中,阵列栅极驱动电路的所正向时钟信号与反向时钟信号为交流信号。
[0028]根据本发明的另一方面,提供一种显示装置,包括上述阵列栅极驱动单元。
[0029]根据本发明的另一方面,提供一种显示装置,包括上述阵列栅极驱动电路。
[0030]根据本发明的另一方面,提供一种阵列栅极驱动方法,包括如下步骤:
[0031]输入阶段:在输入信号的作用下,拉高上拉控制节点的电压;
[0032]预充电阶段:将上拉控制节点的电压进一步拉高并输出阵列栅极驱动信号;
[0033]第一复位阶段:在控制信号的作用下停止输出阵列栅极驱动信号,同时在上一个 阵列栅极驱动单元的输出信号的作用下下拉阵列栅极驱动信号;
[0034]像素写入阶段:在上一个阵列栅极驱动单元的输出信号的作用下停止下拉阵列栅 极驱动信号,同时在控制信号的作用下输出阵列栅极驱动信号;
[0035]第二复位阶段:在复位信号的作用下,复位上拉控制节点的电压和阵列栅极驱动 信号;
[0036]其中在像素写入阶段,如果当前对奇数行显示器件进行像素写入,则对之后的奇 数行显示器件进行预充电,如果当前对偶数行显示器件进行像素写入,则对之后的偶数行 显示器件进行预充电。
[0037]与现有技术相比,本发明提供的阵列栅极驱动单元、阵列栅极驱动电路、包括上述 阵列栅极驱动单元和电路的显示装置以及阵列栅极驱动方法,增加了控制信号端以输入控 制信号T、STV输入端和级联节点P1,通过串联输出选通模块接收控制信号CT)以选择性地输 出阵列栅极驱动信号,以及通过输出下拉模块接收上一个阵列栅极驱动单元的阵列栅极驱 动信号,来避免阵列栅极驱动电路在点反转驱动模式下逐行预充电时发生奇数行和偶数行 充电差异导致的亮度不一致和横纹现象,减小源极驱动1C的功耗,并提高产品品质。
附图说明
[0038]当结合附图阅读时,可从下述优选实施例的描述中获得本发明内容的完整理解, 在附图中:
[0039] 图1示出现有技术中的G0A单元的示意图。
[0040] 图2示出现有技术中的G0A电路的驱动时序图。
[0041] 图3示出根据本发明的改进G0A单元的示意图。
[0042] 图4示出根据本发明的改进G0A单元的驱动时序图。
[0043] 图5示出采用本发明的改进G0A单元的G0A电路的示意图。
[0044] 图6示出根据本发明的改进G0A电路的驱动时序图。
具体实施方式
[0045] 下面将结合本发明的附图,对本发明实施例中的技术方案进行清楚、完整地描述。 应理解的是,本发明具体实施例仅是示意性的,而不作为对本发明保护范围的任何限制。
[0046]在下文中,除非特别说明,术语“耦接”意为元件“直接”或通过一个或多个其它元 件“间接”親接到另一个或多个元件。在实施例中,所采用的开关管以N型场效应(MOS)管示 例,同样可以采用P型场效应管,以及P型或N型双极性(BJT)晶体管实现开关管的功能。由 于晶体管的源极和漏极(发射极和集电极)是对称的,并且P型晶体管和N型晶体管的源极和 漏极(发射极和集电极)之间的导通电流方向相反,因此在本发明的实施例中,规定晶体管 的受控中间端为栅极,信号输入端为源极,信号输出端为漏极。进一步,可以采用具有选通 信号输入的任何受控开关器件来实现开关管的功能,将用于接收控制信号(例如用于开启 和关断受控开关器件)的开关器件的受控中间端称为控制极,信号输入端称为第一极,信号 输出端称为第二极。
[0047]液晶显示面板主要由栅极、源极以及矩阵组成。其中栅极驱动电路输出栅极扫描 信号,逐行打开面板中的TFT栅极以使源极和漏极导通,将像素写入相应电荷来实现显示的 目的。栅极驱动电路用于产生栅极扫描电压。
[0048] G0A技术是一种将栅极驱动电路集成在阵列基板上的技术。每个G0A单元作为用 于控制显示器件(例如,薄膜晶体管TFT)相应行的移位寄存器,对应于一行TFT的栅极,其依 次打开TFT的栅极,完成像素写入。G0A电路由相互级联的多个G0A单元构成。
[0049]图1示出现有技术中的一种G0A单元。G0A电路通过将作为控制显示器件(例如TFT) 相应行的移位寄存器的多个GOA单元相互级联而组成。该GOA单元典型地包括11个开关元件 M1-M13,和1个电容器C1。其中,正向时钟信号输入端(CLK端)和反向时钟信号输入端(CLKB 端)分别连接CLK正向时钟信号和CLKB反向时钟信号,输入信号端(INPUT端)连接输入信 号(STV信号),复位信号端(RESET端)连接复位信号、低电位信号端(VSS端)连接低电位信 号,以及输出信号端(OUTPUT端)用于输出G0A栅极驱动信号。
[0050] G0A单元基于功能可划分为如下模块:输入模块、复位模块、控制模块、上拉模块、 下拉模块以及可选的降噪模块。
[0051] 输入模块与INPUT端和上拉控制节点PU连接,用于接收输入信号INPUT以将上拉 控制节点TO的电压拉高。输入模块包括开关元件Ml,Ml的第一极和控制极分别连接INPUT 端,第二极连接上拉控制节点HJ。
[0052] 复位模块与RESET端、VSS端和上拉控制节点PU连接,用于在复位信号RESET的作用 下将上拉控制节点PU的电压复位。复位模块包括M2,M2的第一极连接上拉控制节点PU,第 二极连接VSS端,控制极连接RESET端。
[0053] 控制模块与CLKB端、下拉控制节点PD和VSS端连接,用于在反向时钟信号CLKB的作 用下控制下拉控制节点的电压。控制模块包括开关元件M5,M6,M8和M9。其中M5的第一极 连接CLKB端,第二极连接下拉控制节点PD,控制极连接M9的第二极和M8的第一极;M6的第一 极连接下拉控制节点PD,第二极连接VSS端,控制极连接上拉控制节点PU; M8的第一极连接 M9的第二极和M5的控制极,第二极连接VSS端,控制极连接上拉控制节点PU;M9的第一极和 控制极均连接CLKB端,第二极连接M5的控制极和M8的第一极。
[0054] 上拉模块与CLK端、上拉控制节点PU和OUTPUT端连接,用于在正向时钟信号CLK的 作用下将上拉节点的电压进一步拉高并输出阵列栅极驱动信号OUTPUT。上拉模块包括开关 元件M3和电容器Cl,M3的第一极连接CLK端,第二极连接OUTPUT端,控制极连接上拉控制节 点PU;C1作为储能元件,用于保持输入信号产生的电压差,其第一极连接上拉控制节点PU, 第二极连接OUTPUT端。
[0055] 下拉模块与上拉控制节点PU、下拉控制节点PD、VSS端和OUTPUT端连接,用于在下 拉控制节点ro的电压的控制下将低电位信号VSS输出到OUTPUT端。下拉模块包括开关元件 M10和Ml 1,其中M10的第一极连接上拉控制节点PU,第二极连接VSS端,控制极连接下拉控制 节点PD;Ml 1的第一极连接OUTPUT端,第二极连接VSS端,控制极连接下拉控制节点PD。
[0056] 降噪模块与CLKB端,INPUT端,VSS端和OUTPUT端连接,用于在反向时钟信号CLKB的 作用下分别对上拉控制节点PU的电压和阵列栅极驱动信号降噪。降噪模块包括开关元件 M12和M13,其中M12的第一极连接OUTPUT端,第二极连接VSS端,控制极连接CLKB端,M13的 第一极连接INPUT端,第二极连接上拉控制节点PU,控制极连接CLKB端。
[0057] 其中,G0A单元的正向时钟信号CLK和反向时钟信号CLKB具有相同的时钟周期和振 幅,但是相位相反。CLK和CLKB的占空比可以选择为50%或其它数值。
[0058] 在将现有技术中的G0A单元级联为G0A电路时,第一个G0A单元G0A1的INPUT端输 入STV1信号(初始帧开启信号);从第二个G0A单元G0A2开始,每个G0A单元的INPUT端连接 上一个G0A单元的OUTPUT端,RESET端连接下一个G0A单元的OUTPUT端。
[0059] 图2示出现有技术中的G0A电路的驱动时序图。其中STV1信号和STV2信号分别代 表G0A1和G0A2的初始帧开启信号,即奇数行和偶数行的初始帧开启信号。
[0060] 为保证上拉节点PU的电位有足够上升时间,使PU上拉时间超出完成一行显示器件 的栅极充电所需的时间,需要将高电平保持一定时间。在图2中,显示器件的栅极充电所需 时间为1H,STV1和STV2的高电平持续时间为2H(>1H)。
[0061] 相邻行之间的预充电和数据写入(导通或关断显示器件)的时间存在交叠,其目的 在于满足高分辨率的要求。CLK1和CLK3分别为奇数行的G0A单元的正向时钟信号和反向时 钟信号,CLK2和CLK4分别为偶数行的G0A单元的正向时钟信号和反向时钟信号。〇UT[n-2]、 OUT[n]和OUT[n+2]代表奇数行(第1、3、5行)的G0A单元的OUTPUT端输出的阵列栅极驱动信 号,0UT[n-l]、0UT[n+l]代表偶数行(第2、4行)的G0A单元的OUTPUT端输出的阵列栅极驱动 信号。
[0062] G0A电路一般采用列反转驱动和点反转驱动模式。
[0063]在列反转驱动模式中,对于不同行显示器件中位于相同列中的显示器件,在同一 时刻下的源极驱动电压极性相同,即在一个驱动周期中,对当前行显示器件进行像素写入 时,可以同时对随后的第二行、第三行等多行显示器件的该列显示器件依次逐行预充电。但 是,列反转驱动存在存在残影的缺点。
[0064]点反转驱动模式采用隔行预充电,可以克服列反转驱动模式的缺点。点反转驱动 可分为单点(ldot)反转,双点(2dot)反转,和2+ldot反转等多种方式。单点反转中同列显示 器件的极性为正反相间(+-+-)排列,2dot反转的同列显示器件的极性为(++--++--),而2+ ldot反转则为(++-++-)。
[0065]在单点反转驱动模式中,不同行显示器件中位于相同列中的显示器件在同一时刻 下的源极驱动电压极性交替相反,即奇数行的该列显示器件具有相同的极性,而偶数行的 该列显示器件具有与奇数行相反的极性。
[0066]由于点反转驱动模式采用隔行预充电,其级联方式也需要相应调整。在级联时,第 一个G0A单元G0A1的INPUT端输入初始帧开启信号STV1,第二个G0A单元G0A2的INPUT端输 入初始帧开启信号STV2。其中,奇数行的GOA单元的OUTPUT端连接下一奇数行GOA单元的 INPUT端,偶数行的G0A单元的OUTPUT端连接下一偶数行G0A单元的INPUT端。第一个G0A单元 G0A1的RESET端连接复位信号RESET,其后每个G0A单元的RESET端连接上一个G0A单元的 OUTPUT 端。
[0067] 如果G0A单元在预充电时仍采用与列反转驱动模式对应的预充电模式,在同一时 刻下同一列中的显示器件当奇数行处于预充电状态时,偶数行由于极性相反无法预充电并 且在下一时刻对偶数行充电时还需要将阵列栅极驱动电路由高电位复位,反转极性并变化 到反向高电位,将造成奇数行和偶数行显示器件充电差异导致的亮度不一致。并且由于将 驱动电压极性反转耗时更长,增加了源极驱动1C的功耗,降低产品品质。
[0068] 对此,本发明提出改进的G0A单元结构并在多个G0A单元级联时引入G0A级的概念。 对于多个G0A单元,将其分为具有相等数量G0A单元的多个组,每个组称为一个G0A级。每个 G0A级内具有M个G0A单元,M为自然数,M多21的选取对应于M行预充电模式,意为在一个栅 极驱动周期中,对当前行显示器件进行像素写入时,可依次对随后的M-1行显示器件进行 预充电。
[0069] 图3示出根据本发明的改进G0A单元的示意图。
[0070] 本发明的改进G0A单元包括13个开关元件M1-M15、1个电容器C1。与图1中现有技术 中的G0A单元类似,本发明的G0A单元同样具有正向时钟信号输入端(CLK端)和反向时钟信 号输入端(CLKB端),输入信号端(INPUT端),复位信号端(RESET端)、低电位信号端(VSS端), 以及输出信号端(OUTPUT端)。在功能上,本发明的G0A单元也包括输入模块、复位模块、控制 模块、上拉模块、下拉模块以及可选的降噪模块。对于图3中与图1中示出的G0A单元具有相 同或对应参考标记的部件和信号,在此将不再重复说明。
[0071] 下面将详细描述本发明的改进G0A单元相比现有技术的G0A单元的区别。
[0072] 基于功能,本发明的G0A单元进一步包括输出选通模块和输出下拉模块。
[0073] 输出选通模块在上拉模块中加入,其串联在上拉模块的开关元件M3与OUTPUT端 之间,用于从控制信号端(T端)接收控制信号T以选择性地输出阵列栅极驱动信号。
[0074] 输出选通模块的第一输入端连接M3的第二极,输出选通模块的第二输入端连接T 端,输出选通模块的输出端连接OUTPUT端。输出选通模块包括开关元件M14,M14的第一极连 接M3的第二极,Ml 4的第二极连接OUTPUT端,Ml 4的控制极连接T端。
[0075] 输出下拉模块连接在VSS端和OUTPUT端之间,用于接收上一个G0A单元的阵列栅 极驱动信号,输出下拉模块的第一输入端连接VSS端,输出下拉模块的第二输入端连接帧开 启信号输入端(STV端),输出下拉模块的输出端连接OUTPUT端。输出下拉模块包括开关元件 Ml 5,Ml 5的第一极连接OUTPUT端,Ml 5的第二极连接VSS端,Ml5的控制极连接STV端。
[0076] 除了输出选通模块和输出下拉模块,本发明的改进G0A单元增加了位于M3的第二 极与输出选通模块的第一输入端之间的级联节点P1。由于本发明在上拉模块中增加了由控 制信号T控制的输出选通模块,因此OUTPUT端输出的阵列栅极驱动信号的时序会发生变 化。级联节点P1实际上相当于现有技术G〇A单元中的原OUTPUT端,用于与其它G0A单元进行 时序同步。
[0077] 现在根据图4示出的与图3的栅极阵列驱动G0A单元对应的驱动时序图,描述具有 改进G0A单元在级联时的驱动方法。
[0078] 对于G0A1单元,向STV端(M15的控制极)输入初始帧开启信号STV1,向打而(M14的 控制极)输入第一控制信号T1,CLK端和CLKB端分别输入两个反向的时钟信号CLK1和CLK2。 而对于奇数G0A单元,输入第一控制信号II,其正向和反向时钟信号分别为CLK1和CLK2;而 对于偶数G0A单元输入第二控制信号T2,其正向和反向时钟信号分别为CLK2和CLK1。
[0079] 在时间段T0 (输入阶段),当INPUT端输入高电平信号时,开关元件Ml和Ml3导通,上 拉控制节点PU电位升高,对电容器C1充电,开关元件M6和MS导通,使下拉控制节点PD电位变 低,此时OUTPUT端输出低电平。
[0080] 在时间段T1 (预充电阶段),当INPUT端输入低电平信号时,开关元件Ml关断,由于 电容器C1的自举作用,将上拉控制节点电压进一步拉高,开关元件M3导通,此时第一控制 信号T1为高电平,使得开关元件M14导通,0UTHJT端输出高电平,即输出阵列栅极驱动信号, 使得薄膜晶体管TFT栅极打开。同时该G0A单元的级联节点P1为高电平,使得下一 G0A单元的 INPUT也为高电平,下一G0A单元开始进入输入阶段。
[0081] 在时间段T2(第一复位阶段),当第一控制信号T1变为低电平时,开关元件M14关 断,初始帧开启信号STV1为高电平,开关元件M15导通,OUTPUT端输出VSS低电平,即停止输 出阵列栅极驱动信号,使得薄膜晶体管TFT栅极关闭。同时,下一 G0A单元由于正向时钟信号 始终为低电平,其OUTPUT端保持低电平并且其级联节点P1为低电平。
[0082] 在时间段T3(像素写入阶段),当第一控制信号T1变为高电平时,开关元件M14导 通,初始帧开启信号STV1为低电平,开关元件M15关断,此时正向时钟信号CLK1仍为高电平, 因此OUTPUT端输出高电平,即输出阵列栅极驱动信号,使得薄膜晶体管TFT栅极再次打开。 同时由于该G0A单元的OUTPUT为高电平,下一G0A单元的M15导通,下一 G0A单元的OUTPUT被 下拉为VSS低电平。
[0083] 在时间段T4 (第二复位阶段),由于下一G0A单元的正向时钟信号变为高电平使得 下一 G0A单元的级联节点P1为高电平,下一 G0A单元向G0A单元的RESET输出高电平,当前G0A 单元的上拉控制节点PU的电压和阵列栅极驱动信号被复位为VSS低电平。
[0084] 图5示出由多个本发明的改进G0A单元级联形成的G0A电路的实施例。在图5所示的 实施例中,采用单点反转驱动模式,3行预充电并使用交流CLKB信号。图5仅示例性示出前6 个G0A单元G0A1-G0A6,分成两个G0A级,第一个G0A级包括G0A1-G0A3,第二个G0A级包括 G0A4-G0A6。
[0085] 当将本发明的改进G0A单元进行级联时,初始G0A单元G0A1的STV端连接初始帧开 启信号STV1。除了G0A1之外的每个G0A单元的STV端连接上一G0A单元的OUTPUT端。与现有 G0A单元不同的是,改进的G0A单元不再使用INPUT端,而是使用STV端接收上一G0A单元的 OUTPUT端输出的阵列栅极驱动信号。例如参见图5,G0A1的STV端连接STV1,G0A2-G0A6的 STV端分别连接G0A1-G0A5的OUTPUT端。
[0086] 初始G0A级的每个G0A单元的级联节点P1连接下一 G0A级中相应第j(j为自然数,j 彡M)个G0A单元的INPUT端。除了初始G0A级之外的其它G0A级的每个G0A单元的级联节点P1 连接上一G0A级中相应第j个G0A单元的RESET端并连接下一G0A级相应第j个G0A单元的 INPUT端。初始G0A级中的每个G0A单元的INPUT端连接输入信号INPUT。例如参见图5,第一 G0A级中的G0A1-G0A3的级联节点P1分别连接第二G0A级中的G0A4-G0A6的INPUT端,第二G0A 级中的G0A4-G0A6的级联节点P1分别连接第一G0A级中的G0A1-G0A3的RESET端,以及第一 GOA级中的G0A1-G0A3的INPUT端连接INPUT信号。
[0087]对于第奇数个GOA级,其中第j个GOA单元的CLK端连接第j正向时钟信号CLKj,CLKB 端连接第j反向时钟信号CLKBj;对于第偶数个GOA级,其中第j个GOA单元的CLK端连接第j反 向时钟信号CLKBj,CLKB端连接第j正向时钟信号CLKj。例如参见图5,CLK1和CLK4分别为 G0A1单元的正向时钟信号CLK和反向时钟信号CLKB,CLK2和CLK5分别为G0A2单元的正向时 钟信号CLK和反向时钟信号CLKB,CLK3和CLK6分别为G0A3单元的正向时钟信号CLK和反向 时钟信号CLKB,CLK4和CLK 1分别为G0A4单元的正向时钟信号CLK和反向时钟信号CLKB, CLK5和CLK2分别为G0A5单元的正向时钟信号CLK和反向时钟信号CLKB,CLK6和CLK3分别为 G0A6单元的正向时钟信号CLK和反向时钟信号CLKB。
[00SS] 其中,每个G0A单元的正向时钟信号CLK和反向时钟信号CLKB具有相同的时间周 期和振幅,但是相位相反。在本实施例中,CLK2与CLK1之间的相位差可以是1/6个时间周 期,CLK3与CLK1之间的相位差可以是1 /3个时间周期。如果对于M行预充电,在同一G0A级中 的相邻G0A单元的正向时钟信号CLK之间的相位差可以是1 /2M个时间周期。根据需要,也可 以选择其它的相位差。CLK和CLKB的占空比可以选择为50 %或其它数值。
[0089] 第2i-l (i为自然数)个G0A单元的T端连接第2i-l控制信号(Tn),第2i个G0A单元 的T端连接第2i控制信号(T2l),即奇数行和偶数行G0A单元分别具有不同的控制信号T。对 于单点反转驱动模式的隔行扫描方式,奇数行的控制信号均相同,偶数行的控制信号均相 同。例如参见图4,奇数行的G0A单元的T端连接第一控制信号T1,偶数行的G0A单元的T端连 接第二控制信号T2。即G0AUG0A3和G0A5单元的T端输入信号T1,G0A2、G0A4和G0A6单元的T 端输入信号T2。
[0090] 每个G0A单元的VSS端连接低电位信号VSS。
[0091] 现在根据图6示出的与图5的栅极阵列驱动G0A电路对应的时序图,描述具有改进 G0A单元的G0A电路的驱动方法。
[0092] 对于G0A1单元,向STV端(M15的控制极)输入初始帧开启信号STV1,向T端(M14的 控制极)输入第一控制信号T1,CLK端和CLKB端分别输入两个反向的时钟信号CLK1和CLK4。 [0093]在时间段T0 (输入阶段),当INPUT端输入高电平信号时,开关元件Ml和Ml3导通,上 拉控制节点PU电位升高,对电容器C1充电,开关元件M6和MS导通,使下拉控制节点ro电位变 低,此时OUTPUT端输出低电平。
[0094]在时间段T1 (预充电阶段),当INPUT端输入低电平信号时,开关元件Ml关断,由于 电容器C1的自举作用,将上拉控制节点PU电压进一步拉高,开关元件M3导通,此时第一控制 信号T1为高电平,使得开关元件M14导通,OUTPUT端输出高电平,即输出阵列栅极驱动信号, 使得薄膜晶体管TFT栅极打开。同时G0A1单元的级联节点P1为高电平,使得G0A4单元的 頂PUT也为高电平,G0A4单元开始进入输入阶段。
[0095] 在时间段T2(第一复位阶段),当第一控制信号T1变为低电平时,开关元件M14关 断,初始帧开启信号STV1为高电平,开关元件M15导通,OUTPUT端输出VSS低电平,即停止输 出阵列栅极驱动信号,使得薄膜晶体管TFT栅极关闭。同时,G0A4单元由于正向时钟信号始 终为低电平,其OUTPUT端保持低电平并且其级联节点P1为低电平。 _
[0096] 在时间段T3(像素写入阶段),当第一控制信号T1变为高电平时,开关元件M14导 通,初始帧开启信号STV1为低电平,开关元件M15关断,此时正向时钟信号CLK1仍为高电平, 因此OUTPUT端输出高电平,即输出阵列栅极驱动信号,使得薄膜晶体管TFT栅极再次打开。 同时由于G0A1单元的OUTPUT为高电平,G0A4单元的M15导通,G0A4单元的OUTPUT被下拉为 VSS低电平。
[0097]在时间段T4 (第二复位阶段),由于G0A4单元的正向时钟信号变为高电平使得G0A4 单元的级联节点P1为高电平,G0A4向G0A1单元的RESET输出高电平,G0A1的上拉控制节点 的电压和阵列栅极驱动信号被复位为VSS低电平。
[0098] 对于G0A2-G0A6单元,STV端均连接上一个G0A单元的OUTPUT端,其驱动时序如图6 所示。其中在像素写入阶段,如果当前对奇数行显示器件进行像素写入,则对之后的奇数行 显示器件进行预充电,如果当前对偶数行显示器件进行像素写入,则对之后的偶数行显示 器件进行预充电。级联节点P1连接上一G0A级对应G0A单元的RESET端和下一G0A级对应的 G0A单元的INPUT端,保证G0A单元的上拉节点TO的电压有足够的上拉时间。
[0099]上文中针对单点反转驱动模式进行了描述,还可以将G0A电路扩展到2dot反转驱 动和2+ldot反转驱动模式等。对于这些多dot反转驱动模式,关键在于改变控制信号T的输 入方式。
[0100] 采用2dot反转驱动模式时,第2i-l和2i个G0A单元的T端连接第2i-l和2i控制信 号(T2i-:L和T2i,如果控制信号相同,则为T1),第2i+l和2i+2个G0A单元的T端连接第2i+l和 2i+2控制信号(T2i+dPT2i+2,如果控制信号相同,则为T2)。
[0101] 采用2+ldot反转驱动模式时,第3i-2、3i-l、3i+l和別+2个G0A单元的T端分别连接 第3i-2、3i-l、3i+l和3i+2控制信号(T3i-2、T3i-i、T3i+i和T3i+2,如果控制信号相同,则为T1), 第3i和第3i+3个G0A单元的T端连接第3i和3i+3控制信号(T3i和T3i+3,如果控制信号相同, 则为T2)。
[0102] 另外,G0A电路的正向时钟信号CLK与反向时钟信号CLKB可以选择直流信号以实现 直流降噪,或者选择交流信号以实现交流降噪。
[0103] 本发明还提出具有上述改进的G0A单元和改进的G0A电路的显示装置。
[0104] 上述改进的G0A单元、G0A电路、包括上述G0A单元和电路的显示装置以及阵列栅极 驱动方法,通过串联输出选通模块接收控制信号T以选择性地输出阵列栅极驱动信号,以及 通过输出下拉模块接收上一个G0A单元的阵列栅极驱动信号,并采用级联节点P1保证正确 的时序,避免了阵列栅极驱动电路在点反转驱动模式下逐行预充电时发生奇数行和偶数行 充电差异导致的亮度不一致和横纹现象,可以减小源极驱动1C的功耗,并提局广品品质。
[0105] 本领域技术人员将理解,根据本公开的公开和整体教导可以对技术方案中的细节 进行多种修正和替代。因此,在说明书中所描述的特定实施例仅是说明性的而不作为对本 发明保护范围的限制。本发明的保护范围将在所附权利要求及其任意和所有等同技术方案 给出。

Claims (19)

1. 一种阵列栅极驱动单元,包括 输入模块,用于接收输入信号以将上拉控制节点的电压拉高,所述输入模块分别与输 入信号端和所述上拉控制节点连接; 复位模块,用于在复位信号的作用下将所述上拉控制节点的电压复位,所述复位模块 分别与复位信号端、低电位信号端和所述上拉控制节点连接; 控制模块,用于在反向时钟信号的作用下控制下拉控制节点的电压,所述控制模块分 别与反向时钟信号输入端、所述下拉控制节点和所述低电位信号端连接; 上拉模块,用于在正向时钟信号的作用下将上拉节点的电压进一步拉高并输出阵列栅 极驱动信号,所述上拉模块分别与所述正向时钟信号输入端、所述上拉控制节点和输出信 号端连接,所述上拉模块包括第三开关元件和储能元件,该第三开关元件的第一极连接所 述正向时钟信号输入端,第二极连接所述输出信号端,控制极连接所述上拉控制节点,所述 储能元件用于保持输入信号产生的电压差,该储能元件的第一极连接所述上拉控制节点, 第二极连接所述输出信号端; 下拉模块,用于在所述下拉控制节点的电压的控制下将所述低电位信号输出到所述输 出信号端,所述下拉模块分别与所述上拉控制节点、所述下拉控制节点、所述低电位信号端 和所述输出信号端连接; 其中,在所述上拉模块的所述第三开关元件与所述输出信号端之间串联输出选通模 块,用于接收控制信号以选择性地输出所述阵列栅极驱动信号,所述输出选通模块的第一 输入端连接所述第三开关元件的第二极,所述输出选通模块的第二输入端连接控制信号 端,所述输出选通模块的输出端连接所述输出信号端; 所述阵列栅极驱动单元还包括输出下拉模块,用于接收上一个阵列栅极驱动单元的阵 列栅极驱动信号,所述输出下拉模块的第一输入端连接所述低电位信号端,所述输出下拉 模块的第二输入端连接帧开启信号输入端,所述输出下拉模块的输出端连接所述输出信号 端; 所述第三开关元件的第二极与所述输出选通模块的第一输入端分别与级联节点连接。
2. 根据权利要求1所述的阵列栅极驱动单元,其中所述输入模块包括第一开关元件,该 第一开关元件的第一极和控制极分别连接所述输入信号端,第二极连接所述上拉控制节 点。
3. 根据权利要求1所述的阵列栅极驱动单元,其中所述复位模块包括第二开关元件,该 第二开关元件的第一极连接所述上拉控制节点,第二极连接所述低电位信号端,控制极连 接所述复位信号端。 _
4. 根据权利要求1所述的阵列栅极驱动单元,其中所述控制模块包括第五开关元件,第 六开关元件,第八开关元件和第九开关元件,其中所述第五开关元件的第一极连接所述反 向时钟信号输入端,第二极连接所述下拉控制节点,控制极连接所述第九开关元件的第二 极和所述第八开关元件的第一极;所述第六开关元件的第一极连接所述下拉控制节点,第 二极连接所述低电位信号端,控制极连接所述上拉控制节点;所述第八开关元件的第一极 连接所述第九开关元件的第二极和所述第五开关元件的控制极,第二极连接所述低电位信 号端,控制极连接所述上拉控制节点;所述第九开关元件的第一极和控制极均连接所述反 向时钟信号输入端,第二极连接所述第五开关元件的控制极和所述第八开关元件的第一 极。
5. 根据权利要求1所述的阵列栅极驱动单元,其中所述储能元件为电容器。
6. 根据权利要求1所述的阵列栅极驱动单元,其中所述下拉模块包括第十开关元件和 第十一开关元件,其中所述第十开关元件的第一极连接所述上拉控制节点,第二极连接所 述低电位信号端,控制极连接所述下拉控制节点;所述第十一开关元件的第一极连接所述 输出信号端,第二极连接所述低电位信号端,控制极连接所述下拉控制节点。
7. 根据权利要求1所述的阵列栅极驱动单元,其特征在于,所述输出选通模块包括第十 四开关元件,所述第十四开关元件的第一极连接所述第三开关元件的第二极,所述第十四 开关元件的第二极连接所述输出信号端,所述第十四开关元件的控制极连接所述控制信号 端。
8. 根据权利要求1所述的阵列栅极驱动单元,其中所述输出下拉模块包括第十五开关 元件,该第十五开关元件的第一极连接输出信号端,该第十五开关元件的第二极连接低电 位信号端,该第十五开关元件的控制极连接帧开启信号输入端。
9. 根据权利要求1所述的阵列栅极驱动单元,其中所述阵列栅极驱动单元进一步包括 降噪模块,用于在所述反向时钟信号的作用下分别对所述上拉控制节点的电压和所述阵列 栅极驱动信号降噪,所述降噪模块分别与所述反向时钟信号输入端,所述输入信号端,所述 低电位信号端和输出信号端连接。
10. 根据权利要求9所述的阵列栅极驱动单元,其中所述降噪模块包括第十二开关元件 和第十三开关元件,其中所述第十二开关元件的第一极连接所述输出信号端,第二极连接 所述低电位信号端,控制极连接所述反向时钟信号输入端,所述第十三开关元件的第一极 连接所述输入信号端,第二极连接所述上拉控制节点,控制极连接所述反向时钟信号输入 端。
11. 根据权利要求1至10中的任一项所述的阵列栅极驱动单元,其中所述开关元件中的 至少一个开关元件为晶体管,所述开关元件的第一极为源极,第二极为漏极,控制极为栅 极。 I2 •—种阵列栅极驱动电路,包括至少两个根据权利要求1至11中的任一项所述的阵列 栅极驱动单元,其中所述至少两个阵列栅极驱动单元被分为至少一个阵列栅极驱动级,每 个阵列栅极驱动级包括M个所述阵列栅极驱动单元,其中 初始阵列栅极驱动单元的帧开启信号输入端连接初始帧开启信号,除了所述初始阵列 栅极驱动单元之外的每个阵列栅极驱动单元的帧开启信号输入端连接上一阵列栅极驱动 单兀的输出信号端; 初始阵列栅极驱动级的每个阵列栅极驱动单元的级联节点连接下一阵列栅极驱动级 相应第j个阵列栅极驱动单元的输入信号端,除了所述初始阵列栅极驱动级之外的其它阵 列栅极驱动级的每个阵列栅极驱动单元的级联节点连接上一阵列栅极驱动级中相应第j个 阵列栅极驱动单元的复位信号端并连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元 的输入信号端,所述初始阵列栅极驱动级中的每个阵列栅极驱动单元的输入信号端连接输 入信号; 对于第奇数个阵列栅极驱动级,其中第j个阵列栅极驱动单元的正向时钟信号输入端 连接第j正向时钟信号,反向时钟信号输入端连接第j反向时钟信号;对于第偶数个阵列栅 极驱动级,其中第j个阵列栅极驱动单元的正向时钟信号输入端连接第j反向时钟信号,反 向时钟信号输入端连接第j正向时钟信号; 第2i-l个阵列栅极驱动单元的控制信号端连接第一控制信号,第2i个阵列栅极驱动单 元的控制信号端连接第二控制信号; 每个阵列栅极驱动单元的低电位信号端连接低电位信号; 其中M、i、j均为自然数,且j<M,M彡2。
13.—种阵列栅极驱动电路,包括至少两个根据权利要求1至11中的任一项所述的阵列 栅极驱动单元,其中所述至少两个阵列栅极驱动单元被分为至少一个阵列栅极驱动级,每 个阵列栅极驱动级包括M个所述阵列栅极驱动单元,其中 初始阵列栅极驱动单元的帧开启信号输入端连接初始帧开启信号,除了所述初始阵列 栅极驱动单元之外的每个阵列栅极驱动单元的帧开启信号输入端连接上一阵列栅极驱动 单兀的输出信号端; 初始阵列栅极驱动级的每个阵列栅极驱动单元的级联节点连接下一阵列栅极驱动级 相应第j个阵列栅极驱动单兀的输入信号端,除了所述初始阵列栅极驱动级之外的其它阵 列栅极驱动级的每个阵列栅极驱动单元的级联节点连接上一阵列栅极驱动级中相应第j个 阵列栅极驱动单元的复位信号端并连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元 的输入信号端,所述初始阵列栅极驱动级中的每个阵列栅极驱动单元的输入信号端连接输 入信号; 对于第奇数个阵列栅极驱动级,其中第j个阵列栅极驱动单元的正向时钟信号输入端 连接第j正向时钟信号,反向时钟信号输入端连接第j反向时钟信号;对于第偶数个阵列栅 极驱动级,其中第j个阵列栅极驱动单元的正向时钟信号输入端连接第j反向时钟信号,反 向时钟信号输入端连接第j正向时钟信号; 第2i-l和2i个阵列栅极驱动单元的控制信号端连接第一控制信号,第2i+l和2i+2个阵 列栅极驱动单元的控制信号端连接第二控制信号; 每个阵列栅极驱动单元的低电位信号端连接低电位信号; 其中M、i、j均为自然数,且j<M,M彡2。
14.一种阵列栅极驱动电路,包括至少两个根据权利要求1至11中的任一项所述的阵列 栅极驱动单元,其中所述至少两个阵列栅极驱动单元被分为至少一个阵列栅极驱动级,每 个阵列栅极驱动级包括M个所述阵列栅极驱动单元,其中 初始阵列栅极驱动单元的帧开启信号输入端连接初始帧开启信号,除了所述初始阵列 栅极驱动单元之外的每个阵列栅极驱动单元的帧开启信号输入端连接上一阵列栅极驱动 单元的输出信号端; 初始阵列栅极驱动级的每个阵列栅极驱动单元的级联节点连接下一阵列栅极驱动级 相应第j个阵列栅极驱动单元的输入信号端,除了所述初始阵列栅极驱动级之外的其它阵 列栅极驱动级的每个阵列栅极驱动单元的级联节点连接上一阵列栅极驱动级中相应第j个 阵列栅极驱动单元的复位信号端并连接下一阵列栅极驱动级相应第j个阵列栅极驱动单元 的输入信号端,所述初始阵列栅极驱动级中的每个阵列栅极驱动单元的输入信号端连接输 入信号; 对于第奇数个阵列栅极驱动级,其中第j个阵列栅极驱动单元的正向时钟信号输入端 连接第j正向时钟信号,反向时钟信号输入端连接第j反向时钟信号;对于第偶数个阵列栅 极驱动级,其中第j个阵列栅极驱动单元的正向时钟信号输入端连接第j反向时钟信号,反 向时钟信号输入端连接第j正向时钟信号; 第3i-2、3i-l、3i+l和3i+2个阵列栅极驱动单元的控制信号端连接第一控制信号,第3i 和第3i+3个阵列栅极驱动单元的控制信号端连接第二控制信号; 每个阵列栅极驱动单元的低电位信号端连接低电位信号; 其中M、i、j均为自然数,且j<M,M彡2。
15.根据权利要求12至14中的任一项所述的阵列栅极驱动电路,其中,所述正向时钟信 号与反向时钟信号为直流信号。
16.根据权利要求12至14中的任一项所述的阵列栅极驱动电路,其中,所述正向时钟信 号与反向时钟信号为交流信号。
17. —种显示装置,包括根据权利要求1至11中的任一项所述的阵列栅极驱动单元。
18. —种显示装置,包括根据权利要求12至14中的任一项所述的阵列栅极驱动电路。
19. 一种阵列栅极驱动方法,包括如下步骤: 输入阶段:在输入信号的作用下,拉高上拉控制节点的电压; 预充电阶段:将上拉控制节点的电压进一步拉高并输出阵列栅极驱动信号; 第一复位阶段:在控制信号的作用下停止输出阵列栅极驱动信号,同时在上一个阵列 栅极驱动单元的输出信号的作用下下拉阵列栅极驱动信号; 像素写入阶段:在上一个阵列栅极驱动单元的输出信号的作用下停止下拉阵列栅极驱 动信号,同时在控制信号的作用下输出阵列栅极驱动信号; 第二复位阶段:在复位信号的作用下,复位上拉控制节点的电压和阵列栅极驱动信号; 其中 在像素写入阶段,如果当前对奇数行显示器件进行像素写入,则对之后的奇数行显示 器件进行预充电,如果当前对偶数行显示器件进行像素写入,则对之后的偶数行显示器件 进行预充电。
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