CN105448271B - Goa单元、goa电路、显示装置及栅极驱动方法 - Google Patents

Abstract

本发明公开了一种GOA单元、GOA电路、显示装置及栅极驱动方法，属于显示技术领域。所述GOA单元包括：输入模块，用于在输入信号的作用下，将上拉节点的电压拉高；储能模块，用于保持所述输入信号产生的电压差；第一输出模块，用于在正相时钟信号的作用下，将所述上拉节点的电压进一步拉高，并输出栅极驱动信号；第二输出模块，用于在所述上拉节点的电压进一步被拉高时，输出下一级GOA单元的输入信号；复位模块，用于在复位信号的作用下，复位所述上拉节点的电压、所述第一输出模块输出的栅极驱动信号、以及所述第二输出模块输出的下一级GOA单元的输入信号。本发明降低了GOA单元的功耗。

Description

GOA单元、GOA电路、显示装置及栅极驱动方法

技术领域

本发明涉及显示技术领域，特别涉及一种GOA单元、GOA电路、显示装置及栅极驱动方法。

背景技术

阵列栅极驱动(Gate driver On Array，简称GOA)技术是一种将液晶显示器栅极驱动集成电路(Gate Driver Integrated Circuit)集成在阵列(Array)基板上的技术。

GOA电路具有多个级联的GOA单元，各个GOA单元均有一个输出信号端OUTPUT，输出信号端OUTPUT在输入信号的驱动下输出信号，并且输出信号端OUTPUT输出的信号同时作为同一行的栅极驱动信号和下一级GOA单元的输入信号。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：

输出信号端OUTPUT输出的信号同时作为同一行的栅极驱动信号和下一级GOA单元的输入信号，栅极驱动信号的负载会影响下一级GOA单元的输入信号，造成下一级GOA单元的输入信号波形失真，波形失真的输入信号可能达不到驱动输出信号端OUTPUT输出信号所需的电压，因此需要采用驱动能力更强的开关管，开关管的功耗随之增大，增加了GOA的功耗。

发明内容

为了解决现有技术增加了GOA的功耗的问题，本发明实施例提供了一种GOA单元、GOA电路、显示装置及栅极驱动方法。所述技术方案如下：

第一方面，本发明实施例提供了一种阵列栅极驱动GOA单元，所述GOA单元包括：

输入模块，用于在输入信号的作用下，将上拉节点的电压拉高；

储能模块，用于保持所述输入信号产生的电压差；

第一输出模块，用于在正相时钟信号的作用下，将所述上拉节点的电压进一步拉高，并输出栅极驱动信号；

第二输出模块，用于在所述上拉节点的电压进一步被拉高时，输出下一级GOA单元的输入信号；

复位模块，用于在复位信号的作用下，复位所述上拉节点的电压、所述第一输出模块输出的栅极驱动信号、以及所述第二输出模块输出的下一级GOA单元的输入信号；

所述输入模块包括第一晶体管，所述第一输出模块包括第二晶体管，所述第二输出模块包括第三晶体管，所述复位模块包括第四晶体管、第五晶体管和第六晶体管；

所述第六晶体管的第一端连接所述下一级GOA单元的输入信号的输出端，所述第六晶体管的第二端连接所述低电压信号的输入端，所述第六晶体管的栅极连接所述复位信号的输入端。

具体地，所述第一晶体管的第一端和所述第一晶体管的栅极连接所述输入信号的输入端，所述第一晶体管的第二端连接所述上拉节点。

具体地，所述储能模块包括电容，所述电容的第一极连接所述上拉节点，所述电容的第二极连接所述栅极驱动信号的输出端。

具体地，所述第二晶体管的第一端连接所述正相时钟信号的输入端，所述第二晶体管的第二端连接所述栅极驱动信号的输出端，所述第二晶体管的栅极连接所述上拉节点。

具体地，所述第三晶体管的第一端连接所述正相时钟信号的输入端，所述第三晶体管的第二端连接所述下一级GOA单元的输入信号的输出端，所述第三晶体管的栅极连接所述上拉节点。

具体地，所述第四晶体管的第一端连接所述上拉节点，所述第四晶体管的第二端连接低电压信号的输入端，所述第四晶体管的栅极连接所述复位信号的输入端；

所述第五晶体管的第一端连接所述栅极驱动信号的输出端，所述第五晶体管的第二端连接所述低电压信号的输入端，所述第五晶体管的栅极连接所述复位信号的输入端。

可选地，所述复位模块还包括第七晶体管，所述第七晶体管的第一端连接所述输入信号的输入端，所述第七晶体管的第二端连接所述上拉节点，所述第七晶体管的栅极连接反相时钟信号的输入端。

可选地，所述复位模块还包括第八晶体管，所述第八晶体管的第一端连接所述栅极驱动信号的输出端，所述第八晶体管的第二端连接所述低电压信号的输入端，所述第八晶体管的栅极连接所述反相时钟信号的输入端。

可选地，所述复位模块还包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管；

所述第九晶体管的第一端和所述第九晶体管的栅极连接所述反相时钟信号的输入端，所述第九晶体管的第二端连接所述第十晶体管的栅极、所述第十二晶体管的第一端；

所述第十晶体管的第一端连接所述反相时钟信号的输入端，所述第十晶体管的第二端连接所述第十一晶体管的栅极、所述第十三晶体管的第一端、所述第十四晶体管的栅极；

所述第十一晶体管的第一端连接所述上拉节点，所述第十一晶体管的第二端连接所述低电压信号的输入端；

所述第十二晶体管的第二端连接所述低电压信号的输入端，所述第十二晶体管的栅极连接所述上拉节点；

所述第十三晶体管的第二端连接所述低电压信号的输入端，所述第十三晶体管的栅极连接所述上拉节点；

所述第十四晶体管的第一端连接所述栅极驱动信号的输出端，所述第十四晶体管的第二端连接所述低电压信号的输入端。

第二方面，本发明实施例提供了一种阵列栅极驱动GOA电路，所述GOA电路包括至少一组GOA单元，每组GOA单元包括至少两个级联的GOA单元，各个GOA单元均为如第一方面所述的GOA单元。

第三方面，本发明实施例提供了一种显示装置，所述显示装置包括第二方面所述的GOA电路。

第四方面，本发明实施例提供了一种栅极驱动方法，所述栅极驱动方法包括：

在输入阶段，输入模块在输入信号的作用下，将上拉节点的电压拉高；

在输出阶段，第一输出模块将所述上拉节点的电压进一步拉高，并输出栅极驱动信号；第二输出模块在所述上拉节点的电压进一步被拉高时，输出下一级GOA单元的输入信号；

在复位阶段，复位模块在复位信号的作用下，复位所述上拉节点的电压、所述第一输出模块输出的栅极驱动信号、以及所述第二输出模块输出的下一级GOA单元的输入信号；

所述输入模块包括第一晶体管，所述第一输出模块包括第二晶体管，所述第二输出模块包括第三晶体管，所述复位模块包括第四晶体管、第五晶体管和第六晶体管；

所述第六晶体管的第一端连接所述下一级GOA单元的输入信号的输出端，所述第六晶体管的第二端连接所述低电压信号的输入端，所述第六晶体管的栅极连接所述复位信号的输入端。

本发明实施例提供的技术方案带来的有益效果是：

通过第一输出模块输出栅极驱动信号，第二输出模块输出下一级GOA单元的输入信号，两个信号分别输出，栅极驱动信号和下一级GOA单元的输入信号相互之间不会影响，下一级GOA单元的输入信号的波形不会由于栅极驱动信号的负载而失真，选用功耗较低的开关管即可驱动第一输出模块和第二输出模块输出信号，降低了GOA单元的功耗。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种GOA单元的结构示意图；

图2是本发明实施例提供的一种GOA单元的结构示意图；

图3是本发明实施例提供的GOA电路的结构示意图；

图4是本发明实施例提供的具有两组GOA单元的GOA电路的时序示意图；

图5是本发明实施例提供的一种栅极驱动方法的流程图；

图6是本发明实施例提供的GOA单元控制信号的时序图；

图7a-图7c是本发明实施例提供的各个阶段的电流通路示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明实施例提供了一种GOA单元，参见图1，该GOA单元包括：输入模块1、储能模块2、第一输出模块3、第二输出模块4和复位模块5。

其中，输入模块1与上拉节点PU连接，用于在输入信号的作用下，将上拉节点PU的电压拉高；

储能模块2与上拉节点PU、第一输出模块3连接，用于保持输入信号产生的电压差；

第一输出模块3与上拉节点PU连接，用于在正相时钟信号的作用下，将上拉节点PU的电压进一步拉高，并输出栅极驱动信号；

第二输出模块4与上拉节点PU连接，用于在上拉节点PU的电压进一步被拉高时，输出下一级GOA单元的输入信号；

复位模块5分别与上拉节点PU、第一输出模块3、第二输出模块4连接，用于在复位信号的作用下，复位上拉节点PU的电压、第一输出模块3输出的栅极驱动信号、以及第二输出模块4输出的下一级GOA单元的输入信号。

本发明实施例通过第一输出模块输出栅极驱动信号，第二输出模块输出下一级GOA单元的输入信号，两个信号分别输出，栅极驱动信号和下一级GOA单元的输入信号相互之间不会影响，下一级GOA单元的输入信号的波形不会由于栅极驱动信号的负载而失真，选用功耗较低的开关管即可驱动第一输出模块和第二输出模块输出信号，降低了GOA单元的功耗。

本发明实施例提供了一种GOA单元，参见图2，该GOA单元包括：输入模块1、储能模块2、第一输出模块3、第二输出模块4和复位模块5。

其中，输入模块1与上拉节点PU连接，用于在输入信号的作用下，将上拉节点PU的电压拉高；

储能模块2与上拉节点PU、第一输出模块3连接，用于保持输入信号产生的电压差；

第一输出模块3与上拉节点PU连接，用于在正相时钟信号的作用下，将上拉节点PU的电压进一步拉高，并输出栅极驱动信号；

第二输出模块4与上拉节点PU连接，用于在上拉节点PU的电压进一步被拉高时，输出下一级GOA单元的输入信号；

复位模块5分别与上拉节点PU、第一输出模块3、第二输出模块4连接，用于在复位信号的作用下，复位上拉节点PU的电压、第一输出模块3输出的栅极驱动信号、以及第二输出模块4输出的下一级GOA单元的输入信号。

通过第一输出模块输出栅极驱动信号，第二输出模块输出下一级GOA单元的输入信号，两个信号分别输出，栅极驱动信号和下一级GOA单元的输入信号相互之间不会影响，下一级GOA单元的输入信号的波形不会由于栅极驱动信号的负载而失真，选用功耗较低的开关管即可驱动第一输出模块和第二输出模块输出信号，降低了GOA单元的功耗。

具体地，参见图2，输入模块1可以包括第一晶体管M1，第一晶体管M1的第一端和第一晶体管M1的栅极连接输入信号INPUT的输入端，第一晶体管M1的第二端连接上拉节点PU。

具体地，参见图2，储能模块2可以包括电容C，电容C的第一极连接上拉节点PU，电容C的第二极连接栅极驱动信号OUTPUT的输出端。

具体地，参见图2，第一输出模块3可以包括第二晶体管M2，第二晶体管M2的第一端连接正相时钟信号CLK的输入端，第二晶体管M2的第二端连接栅极驱动信号OUTPUT的输出端，第二晶体管M2的栅极连接上拉节点PU。

具体地，参见图2，第二输出模块4可以包括第三晶体管M3，第三晶体管M3的第一端连接正相时钟信号CLK的输入端，第三晶体管M3的第二端连接下一级GOA单元的输入信号O_C的输出端，第三晶体管M3的栅极连接上拉节点PU。

具体地，参见图2，复位模块5可以包括第四晶体管M4、第五晶体管M5和第六晶体管M6。第四晶体管M4的第一端连接上拉节点PU，第四晶体管M4的第二端连接低电压信号VSS的输入端，第四晶体管M4的栅极连接复位信号RESET的输入端。第五晶体管M5的第一端连接栅极驱动信号OUTPUT的输出端，第五晶体管M5的第二端连接低电压信号VSS的输入端，第五晶体管M5的栅极连接复位信号RESET的输入端。第六晶体管M6的第一端连接下一级GOA单元的输入信号O_C的输出端，第六晶体管M6的第二端连接低电压信号VSS的输入端，第六晶体管M6的栅极连接复位信号RESET的输入端。

可以理解地，输入模块1、储能模块2、第一输出模块3、第二输出模块4、复位模块5采用晶体管和电容等常用电气元件实现，成本低廉。而且电气元件的个数较少、体积小，利于实现窄边框。

可选地，复位模块5还可以包括第七晶体管M7，第七晶体管M7的第一端连接输入信号INPUT的输入端，第七晶体管M7的第二端连接上拉节点PU，第七晶体管M7的栅极连接反相时钟信号CLKB的输入端。

第七晶体管M7可以利用反相时钟信号CLKB在复位阶段将上拉节点PU的电压拉低，避免受到噪声干扰，以确保输入信号INPUT可以准确写入上拉节点PU，进而提供准确的栅极驱动信号OUTPUT。而且采用较少个数的晶体管实现，成本低廉，体积小，利于实现窄边框。

可选地，复位模块5还可以包括第八晶体管M8，第八晶体管M8的第一端连接栅极驱动信号OUTPUT的输出端，第八晶体管M8的第二端连接低电压信号VSS的输入端，第八晶体管M8的栅极连接反相时钟信号CLKB的输入端。

第八晶体管M8可以利用反相时钟信号CLKB在复位阶段将栅极驱动信号OUTPUT的电压拉低，避免受到噪声干扰，提供准确的栅极驱动信号OUTPUT。而且采用较少个数的晶体管实现，成本低廉，体积小，利于实现窄边框。

可选地，复位模块5还可以包括第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14。第九晶体管M9的第一端和第九晶体管M9的栅极连接反相时钟信号CLKB的输入端，第九晶体管M9的第二端连接第十晶体管M10的栅极、第十二晶体管M12的第一端。第十晶体管M10的第一端连接反相时钟信号CLKB的输入端，第十晶体管M10的第二端连接第十一晶体管M11的栅极、第十三晶体管M13的第一端、第十四晶体管M14的栅极。第十一晶体管M11的第一端连接上拉节点PU，第十一晶体管M11的第二端连接低电压信号VSS的输入端。第十二晶体管M12的第二端连接低电压信号VSS的输入端，第十二晶体管M12的栅极连接上拉节点PU。第十三晶体管M13的第二端连接低电压信号VSS的输入端，第十三晶体管M13的栅极连接上拉节点PU。第十四晶体管M14的第一端连接栅极驱动信号OUTPUT的输出端，第十四晶体管M14的第二端连接低电压信号VSS的输入端。

第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14可以进一步确保上拉节点PU的电压和栅极驱动信号OUTPUT在复位阶段被拉低，提供准确的栅极驱动信号OUTPUT。而且采用晶体管实现，成本低廉。

在实际应用中，第一至第十四晶体管M1-M14可以分别为结型场效应晶体(Junction Field Effect Transistor，简称JFET)管、增强型金属氧化物半导体场效应晶体(Metal Oxide Semiconductor Field Effect Transistor，简称MOSFET)管、耗尽型MOSFET管和双极结型晶体(Bipolar Junction Transistor，简称BJT)管中的一种或多种。

第一至第十四晶体管M1-M14均可以为P型晶体管，也可以为N型晶体管。当第一至第十四晶体管M1-M14为P型晶体管时，第一电极为源极，第二电极为漏极；当第一至第十四晶体管M1-M14为N型晶体管时，第一电极为漏极，第二电极为源极。

本发明实施例还提供了一种GOA电路，参见图3，该GOA电路包括至少一组GOA单元，每组GOA单元包括至少两个级联的GOA单元，各个GOA单元均为如图1或图2提供的GOA单元，图3以该GOA单元包括一组GOA单元为例，本发明并不限制于此。

在本实施例中，同一组的GOA单元使用同一正相时钟信号和同一反相时钟信号，不同组的GOA单元使用不同的正相时钟信号和不同的反相时钟信号。其中，不同的正相时钟信号和不同的反相时钟信号可以由同一时钟源输出的时钟信号分路和移相得到。

具体地，当该GOA电路包括至少两组GOA单元时，各组GOA单元使用的正相时钟信号的周期相同且高电平的相位依次相差一个定值，该定值等于高电平的持续时间除以GOA单元的组数。图4以2组GOA单元为例，A组GOA单元使用的正相时钟信号与B组使用的正相时钟信号的周期相同，且A组GOA单元使用的正相时钟信号与B组使用的正相时钟信号的相位差为高电平的持续时间除以2。

在实际应用中，当该GOA电路包括K组GOA单元时，第k组GOA单元的第n级GOA单元的输出信号作为第(n-1)*K+k行的栅极驱动信号。例如，该GOA电路包括2组GOA单元时，各组GOA单元均包括6个级联的GOA单元，第1-12行栅极驱动信号分别为第1组GOA单元的第1级GOA单元的输出信号、第2组GOA单元的第1级GOA单元的输出信号、第1组GOA单元的第2级GOA单元的输出信号、第2组GOA单元的第2级GOA单元的输出信号、第1组GOA单元的第3级GOA单元的输出信号、第2组GOA单元的第3级GOA单元的输出信号、第1组GOA单元的第4级GOA单元的输出信号、第2组GOA单元的第4级GOA单元的输出信号、第1组GOA单元的第5级GOA单元的输出信号、第2组GOA单元的第5级GOA单元的输出信号、第1组GOA单元的第6级GOA单元的输出信号、第2组GOA单元的第6级GOA单元的输出信号。

由于本发明实施例提供的GOA电路与上述任一种GOA单元具有相同的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。

本发明实施例还提供了一种显示装置，该显示装置包括上述GOA电路。该显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

由于本发明实施例提供的显示装置与上述任一种GOA单元具有相同的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。

本发明实施例还提供了一种栅极驱动方法，参见图5，该栅极驱动方法包括：

步骤S11：在输入阶段，输入模块在输入信号的作用下，将上拉节点的电压拉高。

步骤S12：在输出阶段，第一输出模块将上拉节点的电压进一步拉高，并输出栅极驱动信号；第二输出模块在上拉节点的电压进一步被拉高时，输出下一级GOA单元的输入信号。

步骤S13：在复位阶段，复位模块在复位信号的作用下，复位上拉节点的电压、第一输出模块输出的栅极驱动信号、以及第二输出模块输出的下一级GOA单元的输入信号。

由于本发明实施例提供的栅极驱动方法与上述任一种GOA单元具有相应的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。

图6为本发明实施例提供的GOA单元的控制信号的时序图。需要说明的是，图6所示的时序图以各晶体管为N型晶体管为例，本发明实施例并不限制于此。

如图6所示，GOA单元的控制信号的时序包括输入阶段T1、输出阶段T2、复位阶段T3三个阶段。图7a为输入阶段的电流通路示意图，图7b为输出阶段的电流通路示意图，图7c为复位阶段的电流通路示意图，图7a-图7c中用箭头标出了各个阶段电流的通路，并将起作用的元器件用实线标示，不起作用的元器件用虚线标示。

在输入阶段T1，参见图6和图7a，正相时钟信号CLK为低电平，反相时钟信号CLKB为高电平，输入信号INPUT为高电平，复位信号RESET为低电平。

输入信号INPUT控制第一晶体管M1导通，上拉节点PU的电压被输入信号INPUT拉高。第二晶体管M2和第三晶体管M3采用比输入信号INPUT的高电平电压更高的阈值电压的晶体管而截止。

同时反相时钟信号CLKB控制第七晶体管M7、第八晶体管M8、以及第九晶体管M9导通。第十二晶体管M12和第十三晶体管M13在上拉节点PU的电压的控制下导通，第十一晶体管M11和第十四晶体管M14截止。

另外，复位信号RESET为低电平，第四晶体管M4、第五晶体管M5、第六晶体管M6截止。

在输出阶段，参见图6和图7b，正相时钟信号CLK为高电平，反相时钟信号CLKB为低电平，输入信号INPUT为低电平，复位信号RESET为低电平。

正相时钟信号CLK为高电平，在第二晶体管M2中的等效电容的自举作用下，上拉节点PU的电压被进一步拉高，达到第二晶体管M2和第三晶体管M3的阈值电压，第二晶体管M2和第三晶体管M3导通，第二晶体管M2输出栅极驱动信号OUTPUT，第三晶体管M3输出下一级GOA单元的输入信号。

反相时钟信号CLKB为低电平，第七晶体管M7、第八晶体管M8、以及第九晶体管M9截止。第十二晶体管M12和第十三晶体管M13在上拉节点PU的电压的控制下导通，第十一晶体管M11和第十四晶体管M14截止。

复位信号RESET为低电平，第四晶体管M4、第五晶体管M5、第六晶体管M6截止。

在复位阶段，参见图6和图7c，正相时钟信号CLK为低电平，反相时钟信号CLKB为高电平，输入信号INPUT为低电平，复位信号RESET为高电平。

复位信号RESET为高电平，第四晶体管M4、第五晶体管M5、第六晶体管M6导通，上拉节点PU的电压、栅极驱动信号OUTPUT、下一级GOA单元的输入信号复位。

同时反相时钟信号CLKB为高电平，第七晶体管M7、第八晶体管M8、以及第九晶体管M9导通。第七晶体管M7使上拉节点PU的电压被拉低，第八晶体管M8使栅极驱动信号OUTPUT被拉低。第十二晶体管M12和第十三晶体管M13在上拉节点PU的电压的控制下截止，第十晶体管M10导通，第十一晶体管M11和第十四晶体管M14导通，将上拉节点PU的电压和栅极驱动信号OUTPUT拉低。

另外，输入信号INPUT为低电平，第一晶体管M1截止。第二晶体管M2和第三晶体管M3在上拉节点PU的电压的控制下截止。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种阵列栅极驱动GOA电路，其特征在于，所述GOA电路包括至少两组GOA单元，每组GOA单元包括至少两个级联的GOA单元，各个GOA单元均包括：

输入模块，用于在输入信号的作用下，将上拉节点的电压拉高；

储能模块，用于保持所述输入信号产生的电压差；

第一输出模块，用于在正相时钟信号的作用下，将所述上拉节点的电压进一步拉高，并输出栅极驱动信号；

第二输出模块，用于在所述上拉节点的电压进一步被拉高时，输出下一级GOA单元的输入信号；

复位模块，用于在复位信号的作用下，复位所述上拉节点的电压、所述第一输出模块输出的栅极驱动信号、以及所述第二输出模块输出的下一级GOA单元的输入信号；

所述复位模块包括第六晶体管；所述第六晶体管的第一端连接所述下一级GOA单元的输入信号的输出端，所述第六晶体管的第二端连接低电压信号的输入端，所述第六晶体管的栅极连接所述复位信号的输入端；

同一组的GOA单元使用同一正相时钟信号和同一反相时钟信号，不同组的GOA单元使用不同的正相时钟信号和不同的反相时钟信号；不同的正相时钟信号和不同的反相时钟信号由同一时钟源输出的时钟信号分路和移相得到；

各组GOA单元使用的正相时钟信号的周期相同且高电平的相位依次相差一个定值，所述定值等于高电平的持续时间除以GOA单元的组数；

当所述GOA电路包括K组GOA单元时，第k组GOA单元的第n级GOA单元的输出信号作为第(n-1)*K+k行的栅极驱动信号。

2.根据权利要求1所述的GOA电路，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的第一端和所述第一晶体管的栅极连接所述输入信号的输入端，所述第一晶体管的第二端连接所述上拉节点。

3.根据权利要求1所述的GOA电路，其特征在于，所述储能模块包括电容，所述电容的第一极连接所述上拉节点，所述电容的第二极连接所述栅极驱动信号的输出端。

4.根据权利要求1所述的GOA电路，其特征在于，所述第一输出模块包括第二晶体管，所述第二晶体管的第一端连接所述正相时钟信号的输入端，所述第二晶体管的第二端连接所述栅极驱动信号的输出端，所述第二晶体管的栅极连接所述上拉节点。

5.根据权利要求1所述的GOA电路，其特征在于，所述第二输出模块包括第三晶体管，所述第三晶体管的第一端连接所述正相时钟信号的输入端，所述第三晶体管的第二端连接所述下一级GOA单元的输入信号的输出端，所述第三晶体管的栅极连接所述上拉节点。

6.根据权利要求1所述的GOA电路，其特征在于，所述复位模块还包括第四晶体管和第五晶体管；

所述第四晶体管的第一端连接所述上拉节点，所述第四晶体管的第二端连接所述低电压信号的输入端，所述第四晶体管的栅极连接所述复位信号的输入端；

所述第五晶体管的第一端连接所述栅极驱动信号的输出端，所述第五晶体管的第二端连接所述低电压信号的输入端，所述第五晶体管的栅极连接所述复位信号的输入端。

7.根据权利要求6所述的GOA电路，其特征在于，所述复位模块还包括第七晶体管，所述第七晶体管的第一端连接所述输入信号的输入端，所述第七晶体管的第二端连接所述上拉节点，所述第七晶体管的栅极连接反相时钟信号的输入端。

8.根据权利要求7所述的GOA电路，其特征在于，所述复位模块还包括第八晶体管，所述第八晶体管的第一端连接所述栅极驱动信号的输出端，所述第八晶体管的第二端连接所述低电压信号的输入端，所述第八晶体管的栅极连接所述反相时钟信号的输入端。

9.根据权利要求8所述的GOA电路，其特征在于，所述复位模块还包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管；

所述第九晶体管的第一端和所述第九晶体管的栅极连接所述反相时钟信号的输入端，所述第九晶体管的第二端连接所述第十晶体管的栅极、所述第十二晶体管的第一端；

所述第十晶体管的第一端连接所述反相时钟信号的输入端，所述第十晶体管的第二端连接所述第十一晶体管的栅极、所述第十三晶体管的第一端、所述第十四晶体管的栅极；

所述第十一晶体管的第一端连接所述上拉节点，所述第十一晶体管的第二端连接所述低电压信号的输入端；

所述第十二晶体管的第二端连接所述低电压信号的输入端，所述第十二晶体管的栅极连接所述上拉节点；

所述第十三晶体管的第二端连接所述低电压信号的输入端，所述第十三晶体管的栅极连接所述上拉节点；

所述第十四晶体管的第一端连接所述栅极驱动信号的输出端，所述第十四晶体管的第二端连接所述低电压信号的输入端。

10.一种显示装置，其特征在于，所述显示装置包括如权利要求1～9任一项所述的GOA电路。

11.一种栅极驱动方法，其特征在于，所述栅极驱动方法包括：

在输入阶段，输入模块在输入信号的作用下，将上拉节点的电压拉高；

在输出阶段，第一输出模块将所述上拉节点的电压进一步拉高，并输出栅极驱动信号；第二输出模块在所述上拉节点的电压进一步被拉高时，输出下一级GOA单元的输入信号；

在复位阶段，复位模块在复位信号的作用下，复位所述上拉节点的电压、所述第一输出模块输出的栅极驱动信号、以及所述第二输出模块输出的下一级GOA单元的输入信号；

其中，所述栅极驱动方法采用如权利要求1～9任一项所述的阵列栅极驱动GOA电路实现。