CN107909959B - 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：输入模块、复位模块、第一防漏电模块和输出模块；由于通过第一防漏电模块将上拉节点的信号提供给第一节点和第二节点，可使同时与第一节点和上拉节点相连的输入模块，同时与上拉节点和第二节点相连的复位模块，以及同时与第一节点、上拉节点和第二节点相连的第一防漏电模块各自的内部电位差均较小，因此，避免了上拉节点通过与其相连的第一防漏电模块、输入模块和复位模块产生漏电流，保证了输出模块信号输出的稳定性。

Description

移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置。
背景技术
在平板显示面板中，通常通过栅极驱动电路向像素区域的各个薄膜晶体管(ThinFilm Transistor，TFT)的栅极提供栅极开启信号。较佳地，栅极驱动电路可以通过阵列基板行驱动(Gate Driver on Array，GOA)工艺形成在平板显示面板的阵列基板上，这种集成工艺不仅节省了成本，而且可以做到平板显示面板两边对称的美观设计，同时也省去了栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计。
栅极驱动电路由多个级联的移位寄存器单元构成，各级移位寄存器单元用于向与该级移位寄存器单元的信号输出端相连的栅线提供栅极开启信号以开启对应行的像素区域的薄膜晶体管。其中，除第一级移位寄存器单元之外，其余各级移位寄存器单元的信号输入端分别与上一级移位寄存器单元的信号输出端相连。其中各级移位寄存器单元中均包括控制信号输出端输出栅极开启信号的上拉节点，并在上拉节点的电位被进一步拉高时，信号输出端输出栅极开启信号。栅极驱动电路中的薄膜晶体管一般为耗尽型氧化物薄膜晶体管，受耗尽型氧化物薄膜晶体管自身特性限制，若与上拉节点相连的耗尽型氧化物薄膜晶体管的源极和漏极之间的电位差较大，上拉节点会通过这些耗尽型氧化物薄膜晶体管产生漏电现象。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，用以防止上拉节点通过与其相连的晶体管漏电。
因此，本发明实施例提供的一种移位寄存器单元，包括：输入模块、复位模块、第一防漏电模块和输出模块；其中，
所述输入模块与第一信号输入端、第一节点和上拉节点相连，用于在所述第一信号输入端的控制下将所述第一信号输入端的信号经所述第一节点提供给所述上拉节点；
所述复位模块与第二信号输入端、第一电压输入端、第二节点和所述上拉节点相连，用于在所述第二信号输入端的控制下将所述第一电压输入端的信号经所述第二节点提供给所述上拉节点；
所述第一防漏电模块与所述上拉节点、所述第一节点和所述第二节点相连，用于在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和所述第二节点；
所述输出模块与所述上拉节点、第一时钟信号输入端和信号输出端相连，用于在所述上拉节点的控制下将所述第一时钟信号输入端的信号提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述输入模块，包括：第一开关晶体管；
所述第一开关晶体管的栅极与所述第一信号输入端相连，第一极经所述第一节点与所述第一信号输入端相连，第二极与所述上拉节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述复位模块，包括：第二开关晶体管和第三开关晶体管；其中，
所述第二开关晶体管的栅极与所述第二信号输入端相连，第一极与所述第二节点相连，第二极与所述第一电压输入端相连；
所述第三开关晶体管的栅极与所述第二信号输入端相连，第一极与所述上拉节点相连，第二极与所述第二节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一防漏电模块，包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极和第一极均与所述上拉节点相连，第二极与所述第一节点相连；
所述第五开关晶体管的栅极和第二极均与所述上拉节点相连，第一极与所述第二节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述输出模块，包括：第六开关晶体管和电容；其中，
所述第六开关晶体管的栅极与所述上拉节点相连，第一极与所述第一时钟信号输入端相连，第二极与所述信号输出端相连；
所述电容的一端与所述上拉节点相连，另一端与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，还包括：第一下拉模块；
所述第一下拉模块与第二时钟信号输入端、所述第一电压输入端、第三节点和所述信号输出端相连，用于在所述第二时钟信号输入端的控制下将所述第一电压输入端的信号经所述第三节点提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第一下拉模块，包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述第二时钟信号输入端相连，第一极与所述第三节点相连，第二极与所述第一电压输入端相连；
所述第八开关晶体管的栅极与所述第二时钟信号输入端相连，第一极与所述信号输出端相连，第二极与所述第三节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，还包括：第二下拉模块；
所述第二下拉模块与所述信号输出端和所述第三节点相连，用于在所述信号输出端的控制下将所述信号输出端的信号提供给所述第三节点。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述第二下拉模块，包括：第九开关晶体管；
所述第九开关晶体管的栅极和第二极均与所述信号输出端相连，第一极与所述第三节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，还包括：信号输出端放噪模块、上拉节点放噪模块、下拉节点第一控制模块、下拉节点第二控制模块和下拉节点第三控制模块；其中，
所述信号输出端放噪模块与所述第三节点、所述信号输出端和下拉节点相连，用于在所述下拉节点的控制下将所述信号输出端的信号提供给所述第三节点；
所述上拉节点放噪模块与所述上拉节点、所述第二节点和所述下拉节点相连，用于在所述下拉节点的控制下将所述上拉节点的信号提供给所述第二节点；
所述下拉节点第一控制模块与所述第一信号输入端、所述上拉节点、所述下拉节点和所述第一电压输入端相连，用于在所述第一信号输入端和/或所述上拉节点的控制下将所述第一电压输入端的信号提供给所述下拉节点；
所述下拉节点第二控制模块与第三时钟信号输入端、所述下拉节点和所述第一电压输入端相连，用于在所述第三时钟信号输入端的控制下将所述第一电压输入端的信号提供给所述下拉节点；
所述下拉节点第三控制模块与第四时钟信号输入端和所述下拉节点相连，用于在所述第四时钟信号输入端的控制下将所述第四时钟信号输入端的信号提供给所述下拉节点。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述信号输出端放噪模块，包括：第十开关晶体管；
所述第十开关晶体管的栅极与所述下拉节点相连，第一极与所述第三节点相连，第二极与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述上拉节点放噪模块，包括：第十一开关晶体管；
所述第十一开关晶体管的栅极与所述下拉节点相连，第一极与所述第二节点相连，第二极与所述上拉节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述下拉节点第一控制模块，包括：第十二开关晶体管和第十三开关晶体管；其中，
所述第十二开关晶体管的栅极与所述第一信号输入端相连，第一极与所述下拉节点相连，第二极与所述第一电压输入端相连；
所述第十三开关晶体管的栅极与所述上拉节点相连，第一极与所述第一电压输入端相连，第二极与所述下拉节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述下拉节点第二控制模块，包括：第十四开关晶体管；
所述第十四开关晶体管的栅极与所述第三时钟信号输入端相连，第一极与所述下拉节点相连，第二极与所述第一电压输入端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器单元中，所述下拉节点第三控制模块，包括：第十五开关晶体管；
所述第十五开关晶体管的栅极和第一极均与所述第四时钟信号输入端相连，第二极与所述下拉节点相连。
本发明实施例还提供了一种栅极驱动电路，包括级联的多个上述移位寄存器单元；其中，
第一级移位寄存器单元的第一信号输入端与帧触发信号端相连；
除所述第一级移位寄存器单元之外，其余每一级移位寄存器单元的第一信号输入端分别与其相邻的上一级移位寄存器单元的信号输出端相连；
除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的第二信号输入端分别与其相邻的下一级移位寄存器单元的信号输出端相连。
本发明实施例还提供了一种显示装置，包括上述栅极驱动电路。
本发明实施例还提供了一种上述移位寄存器单元的驱动方法，包括：
第一阶段，输入模块在第一信号输入端的控制下将所述第一信号输入端的信号经第一节点提供给上拉节点；第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和第二节点；输出模块在所述上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
第二阶段，所述第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和所述第二节点；所述输出模块在所述上拉节点的控制下将所述第一时钟信号输入端的信号提供给所述信号输出端；
第三阶段，所述复位模块在第二信号输入端的控制下将第一电压输入端的信号经所述第二节点提供给所述上拉节点。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，在第一阶段和第三阶段，还包括：
第一下拉模块在第一时钟信号端的控制下将所述第一电压输入端的信号经第三节点提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，在第二阶段，还包括：
第二下拉模块在所述信号输出端的控制下将所述信号输出端的信号提供给所述第三节点。
本发明实施例还提供了一种上述移位寄存器单元的驱动方法，包括：
第一阶段，输入模块在第一信号输入端的控制下将所述第一信号输入端的信号经第一节点提供给上拉节点；第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和第二节点；输出模块在所述上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
第二阶段，所述第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和所述第二节点；所述输出模块在所述上拉节点的控制下将所述第一时钟信号输入端的信号提供给所述信号输出端；
第三阶段，所述复位模块在第二信号输入端的控制下将第一电压输入端的信号经所述第二节点提供给所述上拉节点；
第四阶段，下拉节点第二控制模块在第三时钟信号输入端的控制下将所述第一电压输入端的信号提供给所述下拉节点；
第五阶段，下拉节点第三控制模块在第四时钟信号输入端的控制下将所述第四时钟信号输入端的信号提供给所述下拉节点。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，在第一阶段，还包括：
下拉节点第一控制模块在所述第一信号输入端和所述上拉节点的共同控制下将所述第一电压输入端的信号提供给下拉节点。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，在第二阶段，还包括：
第二下拉模块在所述信号输出端的控制下将所述信号输出端的信号提供给第三节点；所述下拉节点第一控制模块在所述上拉节点的控制下将所述第一电压输入端的信号提供给所述下拉节点。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，在第三阶段，还包括：所述第一下拉模块在所述第二时钟信号输入端的控制下将所述第一电压输入端的信号经所述第三节点提供给所述信号输出端。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，第五阶段，还包括：
上拉节点放噪模块在所述下拉节点的控制下将所述上拉节点的信号提供给所述第二节点；信号输出端放噪模块在所述下拉节点的控制下将所述信号输出端的信号提供给所述第三节点。
本发明有益效果如下：
本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入模块、复位模块、第一防漏电模块和输出模块；其中，输入模块与第一信号输入端和上拉节点相连，用于在第一信号输入端的控制下将第一信号输入端的信号提供给上拉节点；复位模块与第二信号输入端、第一电压输入端、第二节点和上拉节点相连，用于在第二信号输入端的控制下将第一电压输入端的信号经第二节点提供给上拉节点；第一防漏电模块与上拉节点、第一节点和第二节点相连，用于在上拉节点的控制下将上拉节点的信号提供给输入模块和第二节点；输出模块与上拉节点、第一时钟信号输入端和信号输出端相连，用于在上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端。由于通过第一防漏电模块将上拉节点的信号提供给第一节点和第二节点，可使与上拉节点相连的输入模块，同时与上拉节点和第二节点相连的复位模块，以及同时与第一节点、上拉节点和第二节点相连的第一防漏电模块各自的内部电位差均较小，从而避免了上拉节点通过与其相连的第一防漏电模块、输入模块和复位模块产生漏电流，保证了输出模块信号输出的稳定性。
附图说明
图1a和图1b分别为本发明实施例提供的移位寄存器单元的结构示意图；
图2a和图2b分别为本发明实施例提供的移位寄存器单元的具体结构示意图；
图3a为本发明实施例提供的图2a所示的移位寄存器单元的驱动方法的流程图；
图3b为本发明实施例提供的图2b所示的移位寄存器单元的驱动方法的流程图；
图4a为本发明实施例提供的图2a所示的移位寄存器单元的工作时序图；
图4b为本发明实施例提供的图2b所示的移位寄存器单元的工作时序图；
图5a和图5b分别为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器单元、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细的说明。需要说明的是本说明书所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例；并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合；此外，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
具体地，本发明实施例提供的一种移位寄存器单元，如图1a、图1b、图2a和图2b所示，包括输入模块101、复位模块102、第一防漏电模块103和输出模块104；其中，
输入模块101与第一信号输入端G(N-1)和上拉节点PU相连，用于在第一信号输入端G(N-1)的控制下将第一信号输入端G(N-1)的信号提供给上拉节点PU；
复位模块102与第二信号输入端G(N+1)、第一电压输入端VGL、第二节点P2和上拉节点PU相连，用于在第二信号输入端G(N+1)的控制下将第一电压输入端VGL的信号经第二节点P2提供给上拉节点PU；
第一防漏电模块103与上拉节点PU、第一节点P1和第二节点P2相连，用于在上拉节点PU的控制下将上拉节点PU的信号提供给第一节点P1和第二节点P2；
输出模块104与上拉节点PU、第一时钟信号输入端CLKA和信号输出端G(N)相连，用于在上拉节点PU的控制下将第一时钟信号输入端CLKA的信号提供给信号输出端G(N)。
在本发明实施例提供的上述移位寄存器单元中，由于通过第一防漏电模块103将上拉节点PU的信号提供给第一节点P1和第二节点P2，可使同时与第一节点P1和上拉节点PU相连的输入模块101，同时与上拉节点PU和第二节点P2相连的复位模块102，以及同时与第一节点P1、上拉节点PU和第二节点P2相连的第一防漏电模块103各自的内部电位差均较小，从而避免了上拉节点PU通过与其相连的第一防漏电模块103、输入模块101和复位模块102产生漏电流，保证了输出模块104信号输出的稳定性。
并且，现有技术中的移位寄存器单元通常会用到直流高电平信号和直流低电平信号两个信号，而在本发明实施例提供的移位寄存器单元中仅使用了第一电压输入端VGL提供的直流低电平信号，从而简化了电路结构。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，输入模块101，包括：第一开关晶体管M1；
第一开关晶体管M1的栅极与第一信号输入端G(N-1)相连，第一极经第一节点P1与所述第一信号输入端相连，第二极与上拉节点PU相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第一开关晶体管M1在第一信号输入端G(N-1)的控制下导通，并将第一信号输入端G(N-1)的信号经第一节点P1写入上拉节点PU。
以上仅是举例说明移位寄存器单元中输入模块101的具体结构，在具体实施时，输入模块101的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，复位模块102，包括：第二开关晶体管M2和第三开关晶体管M3；其中，
第二开关晶体管M2的栅极与第二信号输入端G(N+1)相连，第一极与第二节点P2相连，第二极与第一电压输入端VGL相连；
第三开关晶体管M3的栅极与第二信号输入端G(N+1)相连，第一极与上拉节点PU相连，第二极与第二节点P2相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第二开关晶体管M2和第三开关晶体管M3在第二信号输入端G(N+1)的控制下均导通，第一电压输入端VGL的信号依次经导通的第二开关晶体管M2、第二节点P2和导通的第三开关晶体管M3写入上拉节点PU，以对其进行复位。
以上仅是举例说明移位寄存器单元中复位模块102的具体结构，在具体实施时，复位模块102的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第一防漏电模块103，包括：第四开关晶体管M4和第五开关晶体管M5；其中，
第四开关晶体管M4的栅极和第一极均与上拉节点PU相连，第二极与第一节点P1相连；
第五开关晶体管M5的栅极和第二极均与上拉节点PU相连，第一极与第二节点P2相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第四开关晶体管M4和第五开关晶体管M5均在上拉节点PU的控制下导通，以将上拉节点PU的信号分别经导通的第四开关晶体管M4和第五开关晶体管M5写入第一节点P1和第二节点P2。由于第四开关晶体管M4的第一极与上拉节点PU相连，第二极与第一节点P1相连，第五开关晶体管M5的第一极与第二节点P2相连，第二极与上拉节点PU相连；第一开关晶体管M1的第一极与第一节点P1相连，第二极与上拉节点PU相连；第三开关晶体管M3的第一极与上拉节点PU相连，第二极与第二节点P2相连，因此使得第一开关晶体管M1的第一极与第二极之间的电位差、第三开关晶体管M3的第一极与第二极之间的电位差、第四开关晶体管M4的第一极与第二极之间的电位差、以及第五开关晶体管M5的第一极与第二极之间的电位差均较小，从而避免了上拉节点PU通过与其相连的第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5产生漏电流。
以上仅是举例说明移位寄存器单元中第一防漏电模块103的具体结构，在具体实施时，第一防漏电模块103的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，输出模块104，包括：第六开关晶体管M6和电容C；其中，
第六开关晶体管M6的栅极与上拉节点PU相连，第一极与第一时钟信号输入端CLKA相连，第二极与信号输出端G(N)相连；
电容C的一端与上拉节点PU相连，另一端与信号输出端G(N)相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，在第一信号输入端G(N-1)的信号经导通的第一开关晶体管M1写入上拉节点PU的同时，对电容C开始充电；第六开关晶体管M6在上拉节点PU的控制下导通，第一时钟信号输入端CLKA的低电平信号经导通的第六开关晶体管M6写入信号输出端G(N)。之后，因电容C的存在，上拉节点PU的电位保持，并因电容C的自举作用，上拉节点PU的电位进一步升高，使得第六开关晶体管M6充分打开，第一时钟信号输入端CLKA的高电平信号经导通的第六开关晶体管M6写入信号输出端G(N)；由于上拉节点PU不会发生漏电，因此保证了信号输出端G(N)输出栅极开启信号的稳定性和准确性。
以上仅是举例说明移位寄存器单元中输出模块104的具体结构，在具体实施时，输出模块104的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图1a、图1b、图2a和图2b所示，还包括：第一下拉模块105；
第一下拉模块105与第二时钟信号输入端CLKB、第一电压输入端VGL、第三节点P3和信号输出端G(N)相连，用于在第二时钟信号输入端CLKB的控制下将第一电压输入端VGL的信号经第三节点P3提供给信号输出端G(N)。
进一步地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第一下拉模块105，包括：第七开关晶体管M7和第八开关晶体管M8；其中，
第七开关晶体管M7的栅极与第二时钟信号输入端CLKB相连，第一极与第三节点P3，相连第二极与第一电压输入端VGL相连；
第八开关晶体管M8的栅极与第二时钟信号输入端CLKB相连，第一极与信号输出端G(N)相连，第二极与第三节点P3相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第七开关晶体管M7和第八开关晶体管M8均在第二时钟信号输入端CLKB的控制下导通，第一电压输入端VGL的信号依次经导通的第七开关晶体管M7、第三节点P3和导通的第八开关晶体管M8写入信号输出端G(N)，以对其进行复位。
以上仅是举例说明移位寄存器单元中第一下拉模块105的具体结构，在具体实施时，第一下拉模块105的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图1a、图1b图2a和图2b所示，还包括：第二下拉模块106；
第二下拉模块106与信号输出端G(N)和第三节点P3相连，用于在信号输出端G(N)的控制下将信号输出端G(N)的信号提供给第三节点P3。
进一步地，在本发明实施例提供的上述移位寄存器单元中，如图2a和图2b所示，第二下拉模块106，包括：第九开关晶体管M9；
第九开关晶体管M9的栅极和第二极均与信号输出端G(N)相连，第一极与第三节点P3相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第九开关晶体管M9在信号输出端G(N)的控制下导通，并将信号输出端G(N)的信号写入第三节点P3后提供给第一下拉模块105，具体地，提供给第一下拉模块105中第八开关晶体管M8的第二极。因第九开关晶体管M9的第二极与信号输出端G(N)相连，第一极与第三节点P3相连；第八开关晶体管M8的第二极与第三节点P3相连，第一极与信号输出端G(N)相连，使得第八开关晶体管M8的第一极与第二极之间的电位差、以及第九开关晶体管M9的第一极与第二极之间的电位差均较低，从而阻止了信号输出端G(N)通过与其相连的第八开关晶体管M8和第九开关晶体管M9发生电荷泄漏，进一步保证了信号输出端G(N)输出栅极开启信号的稳定性和准确性。
以上仅是举例说明移位寄存器单元中第二下拉模块106的具体结构，在具体实施时，第二下拉模块106的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图1b和图2b所示，还包括：信号输出端放噪模块107、上拉节点放噪模块108、下拉节点第一控制模块109、下拉节点第二控制模块110和下拉节点第三控制模块111；其中，
信号输出端放噪模块107与第三节点P3、信号输出端G(N)和下拉节点PD相连，用于在下拉节点PD的控制下将信号输出端G(N)的信号提供给第三节点P3；
上拉节点放噪模块108与上拉节点PU、第二节点P2和下拉节点PD相连，用于在下拉节点PD的控制下将上拉节点PU的信号提供给第二节点P2；
下拉节点第一控制模块109与第一信号输入端G(N-1)、上拉节点PU、下拉节点PD和第一电压输入端VGL相连，用于在第一信号输入端G(N-1)和/或上拉节点PU的控制下将第一电压输入端VGL的信号提供给下拉节点PD；
下拉节点第二控制模块110与第三时钟信号输入端CLKC、下拉节点PD和第一电压输入端VGL相连，用于在第三时钟信号输入端CLKC的控制下将第一电压输入端VGL的信号提供给下拉节点PD；
下拉节点第三控制模块111与第四时钟信号输入端CLKD和下拉节点PD相连，用于在第四时钟信号输入端CLKD的控制下将第四时钟信号输入端CLKD的信号提供给下拉节点PD。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2b所示，信号输出端放噪模块107，包括：第十开关晶体管M10；
第十开关晶体管M10的栅极与下拉节点PD相连，第一极与第三节点P3相连，第二极与信号输出端G(N)相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十开关晶体管M10在下拉节点PD的控制下导通，信号输出端G(N)积累的静电通过导通的第十开关晶体管M10写入第三节点P3，以使第十开关晶体管M10与第七开关晶体管M7将信号输出端G(N)积累的静电耦合输出，从而保证信号输出端G(N)的低电位。并且，在第九开关晶体管M9将信号输出端G(N)的信号写入第三节点P3时，因第十开关晶体管M10的第二极与信号输出端G(N)相连，第一极与第三节点P3相连，使得第十开关晶体管M10的第一极与第二极之间的电位差较低，从而阻止了信号输出端G(N)通过与其相连的第十开关晶体管M10发生电荷泄漏。
以上仅是举例说明移位寄存器单元中信号输出端放噪模块107的具体结构，在具体实施时，信号输出端放噪模块107的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2b所示，上拉节点放噪模块108，包括：第十一开关晶体管M11；
第十一开关晶体管M11的栅极与下拉节点PD相连，第一极与第二节点P2相连，第二极与上拉节点PU相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十一开关晶体管M11在下拉节点PD的控制下导通，上拉节点PU积累的静电通过导通的第十一开关晶体管M11写入第二节点P2，以使第十一开关晶体管M11与第二开关晶体管M2将上拉节点PU积累的静电耦合输出，从而保证上拉节点PU的低电位。并且，在第五开关晶体管M5将上拉节点PU的信号写入第二节点P2时，因第十一开关晶体管M11的第一极与第二节点P2相连，第二极与上拉节点PU相连，使得第十一开关晶体管M11的第一极与第二极之间的电位差较低，从而阻止了上拉节点PU通过与其相连的第十一开关晶体管M11发生电荷泄漏。
以上仅是举例说明移位寄存器单元中上拉节点放噪模块108的具体结构，在具体实施时，上拉节点放噪模块108的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2b所示，下拉节点第一控制模块109，包括：第十二开关晶体管M12和第十三开关晶体管M13；其中，
第十二开关晶体管M12的栅极与第一信号输入端G(N-1)相连，第一极与下拉节点PD相连，第二极与第一电压输入端VGL相连；
第十三开关晶体管M13的栅极与上拉节点PU相连，第一极与第一电压输入端VGL相连，第二极与下拉节点PD相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十二开关晶体管M12在第一信号输入端G(N-1)的控制下导通，第十三开关晶体管M13在上拉节点PU的控制下导通，第一电压输入端VGL的信号通过导通的第十二开关晶体管M12和/或第十三开关晶体管M13写入下拉节点PD。
以上仅是举例说明移位寄存器单元中下拉节点第一控制模块109的具体结构，在具体实施时，下拉节点第一控制模块109的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2b所示，下拉节点第二控制模块110，包括：第十四开关晶体管M14；
第十四开关晶体管M14的栅极与第三时钟信号输入端CLCK相连，第一极与下拉节点PD相连，第二极与第一电压输入端VGL相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十四开关晶体管M14在第三时钟信号输入端CLCK的控制下导通，第一电压输入端VGL经导通的第十四开关晶体管M14写入下拉节点PD。
以上仅是举例说明移位寄存器单元中下拉节点第二控制模块110的具体结构，在具体实施时，下拉节点第二控制模块110的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
具体地，在本发明实施例提供的上述移位寄存器单元中，如图2b所示，下拉节点第三控制模块111，包括：第十五开关晶体管M15；
第十五开关晶体管M15的栅极和第一极均与第四时钟信号输入端CLKD相连，第二极与下拉节点PD相连。
在具体实施时，在本发明实施例提供的上述移位寄存器单元中，第十五开关晶体管M15在第四时钟信号输入端CLKD的控制下导通，第四时钟信号输入端CLKD的信号经导通的第十五开关晶体管M15写入下拉节点PD，以开启第十开关晶体管M10和第十一开关晶体管M11。且相较于现有技术中采用单一时钟信号对下拉节点PD进行控制，本发明中通过第三时钟信号输入端CLKC和第四时钟信号输入端CLKD对下拉节点进行控制可通过减小单一时钟信号的占空比来减轻开关晶体管的负漂程度，提高移位寄存器单元的可靠性。
以上仅是举例说明移位寄存器单元中下拉节点第三控制模块111的具体结构，在具体实施时，下拉节点第三控制模块111的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
需要说明的是，基于本发明实施例提供的上述第一防漏电模块103和第二下拉模块106的发明构思，不仅适用于解决本发明实施例提供的图2a和图2b所示的移位寄存器单元中上拉节点PU和信号输出端G(N)漏电的技术问题，还适用于阻止本领域技术人员公知的其他结构的移位寄存器单元中上拉节点PU与信号输出端G(N)发生漏电，在此不做具体限定。
此外，在本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(Thin FilmTransistor，TFT)，也可以是金属氧化物半导体场效应管(Metal Oxide Semiconductor，MOS)，在此不做限定。在具体实施中，这些开关晶体管的第一极和第二极分别为源极和漏极，且根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。在本文描述具体实施例时以各开关晶体管为薄膜晶体管为例进行说明。
基于同一发明构思，本发明实施例提供了一种上述移位寄存器单元的驱动方法，由于该驱动方法解决问题的原理与上述移位寄存器单元解决问题的原理相同，因此，本发明实施例提供的该驱动方法的实施可以参见本发明实施例提供的上述移位寄存器单元的实施，重复之处不再赘述。
具体地，针对本发明实施例提供的图2a所示的移位寄存器单元，本发明实施例提供了一种驱动方法，如图3a所示，具体可以包括以下步骤：
S301、第一阶段，输入模块在第一信号输入端的控制下将第一信号输入端的信号经第一节点提供给上拉节点；第一防漏电模块在上拉节点的控制下将上拉节点的信号提供给第一节点和第二节点；输出模块在上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
S302、第二阶段，第一防漏电模块在上拉节点的控制下将上拉节点的信号提供给第一节点和第二节点；输出模块在上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
S303、第三阶段，复位模块在第二信号输入端的控制下将第一电压输入端的信号经第二节点提供给上拉节点。
在具体实施时，为实现对信号输出端的重置，在本发明实施例提供的上述驱动方法中，在第一阶段和第三阶段，还可以执行以下步骤：
第一下拉模块在第二时钟信号端的控制下将第一电压输入端的信号经第三节点提供给信号输出端。
在具体实施时，为阻止信号输出端通过与其相连的晶体管发生电荷泄露，在本发明实施例提供的上述驱动方法中，在输出阶段，还可以执行以下步骤：
第二下拉模块在信号输出端的控制下将信号输出端的信号提供给第三节点。
此外，针对本发明实施例提供的图2b所示的移位寄存器单元，本发明实施例提供了一种驱动方法，如图3b所示，具体可以包括以下步骤：
S301、第一阶段，输入模块在第一信号输入端的控制下将第一信号输入端的信号经第一节点提供给上拉节点；第一防漏电模块在上拉节点的控制下将上拉节点的信号提供给第一节点和第二节点；输出模块在上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
S302、第二阶段，第一防漏电模块在上拉节点的控制下将上拉节点的信号提供给第一节点和第二节点；输出模块在上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
S303、第三阶段，复位模块在第二信号输入端的控制下将第一电压输入端的信号经第二节点提供给上拉节点；
S304、第四阶段，下拉节点第二控制模块在第三时钟信号输入端的控制下将第一电压输入端的信号提供给下拉节点；
S305、第五阶段，下拉节点第三控制模块在第四时钟信号输入端的控制下将第四时钟信号输入端的信号提供给下拉节点。
在具体实施时，为实现对下拉节点的重置，在本发明实施例提供的上述驱动方法中，在第一阶段，还可以执行以下步骤：
下拉节点第一控制模块在第一信号输入端和上拉节点的共同控制下将第一电压输入端的信号提供给下拉节点。
在具体实施时，为阻止信号输出端通过与其相连的晶体管发生电荷泄漏，以及保持下拉节点的低电位，在本发明实施例提供的上述驱动方法中，在第二阶段，还可以执行以下步骤：
第二下拉模块在信号输出端的控制下将信号输出端的信号提供给第三节点；下拉节点第一控制模块在上拉节点的控制下将第一电压输入端的信号提供给下拉节点。
在具体实施时，为实现对信号输出端的复位，在本发明实施例提供的上述驱动方法中，在第三阶段，还可以执行以下步骤：
第一下拉模块在第二时钟信号输入端的控制下将第一电压输入端的信号经第三节点提供给信号输出端。
在具体实施时，为释放上拉节点和信号输出端积累的静电，在本发明实施例提供的上述驱动方法中，在第五阶段，还可以执行以下步骤：
上拉节点放噪模块在下拉节点的控制下将上拉节点的信号提供给第二节点；信号输出端放噪模块在下拉节点的控制下将信号输出端的信号提供给第三节点。
为了更好地理解本发明的技术方案，下面分别以两个具体的实施例对本发明提供的移位寄存器单元的工作过程作以描述。
实施例一
图2a为本发明实施例一提供的移位寄存器单元的结构示意图。在图2a所示的移位寄存器单元中，所有开关晶体管均为N型晶体管，各N型晶体管在高电平作用下导通，在低电平作用下截止；对应的工作时序图如图4a所示，具体地，选用图4a所示的工作时序图中的第一阶段t1、第二阶段t2和第三阶段t3为例进行详细描述。
第一阶段t1：第一信号输入端G(N-1)为高电平，第二信号输入端G(N+1)为低电平，第一时钟信号输入端CLKA为低电平，第二时钟信号输入端CLKB为高电平。
第一开关晶体管M1、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7和第八开关晶体管M8均处于导通状态，第二开关晶体管M2、第三开关晶体管M3和第九开关晶体管M9均处于截止状态。第一信号输入端G(N-1)的高电平信号经导通的第一开关晶体管M1提供给上拉节点PU，同时电容C开始充电。上拉节点PU的高电平信号经导通的第四开关晶体管M4写入第一开关晶体管M1的漏极，又第一开关晶体管M1的源极与上拉节点PU相连，使得第一开关晶体管M1的源极和漏极之间的电位差较小，从而避免了上拉节点PU通过第一开关晶体管M1产生漏电流；与此同时，上拉节点PU的高电平信号还会经导通的第五开关晶体管M5写入第二节点P2(即第三开关晶体管M3的漏极)，又第三开关晶体管M3的源极与上拉节点PU相连，使得第三开关晶体管M3的源极和漏极之间的电位差较小，从而避免了上拉节点PU通过第三开关晶体管M3产生漏电流。并且，由于第四开关晶体管M4的漏极与上拉节点PU相连，源极与第一节点P1相连，第五开关晶体管M5的漏极与上拉节点PU相连，源极与第二节点P2相连，使得第四开关晶体管M4的源极与漏极之间的电位差，以及第五开关晶体管M5的源极与漏极之间的电位差也均较低，因此，阻止了上拉节点PU通过第四开关晶体管M4和第五开关晶体管M5产生漏电流。另外，在该阶段第一时钟信号输入端CLKA的低电平信号经导通的第六开关晶体管M6提供给信号输出端G(N)，以拉低信号输出端G(N)的电位。为防止杂质电荷等的影响，较佳地，可依次通过导通的第七开关晶体管M7和第八开关晶体管M8将第一电压输入端VGL的低电平信号提供给信号输出端G(N)，以进一步拉低信号输出端G(N)的电位。
第二阶段t2：第一信号输入端G(N-1)为低电平，第二信号输入端G(N+1)为低电平，第一时钟信号输入端CLKA为高电平，第二时钟信号输入端CLKB为低电平。
第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6和第九开关晶体管M9均处于导通状态，第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第七开关晶体管M7和第八开关晶体管M8均处于截止状态。在此阶段，由于电容C的存在，上拉节点PU继续保持高电平，且因电容C的自举作用上拉节点PU的电位进一步升高，第六开关晶体管M6充分打开，第一时钟信号输入端CLKA的高电平信号经导通的第六开关晶体管M6提供给信号输出端G(N)，以便信号输出端G(N)向与其相连的栅线提供栅极开启信号。基于与上述第一阶段相同的原理，第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5各自的源极和漏极均具有较高的电位，使得各自的源极和漏极之间的电位差较低，阻止了各自的源极和漏极之间漏电流的产生，避免了上拉节点PU通过与其相连的第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5发生漏电。此外，导通的第九开关晶体管M9可拉高第三节点P3(即第八开关晶体管M8漏极)的电位，使得第八开关晶体管M8源极与漏极之间的电位差较低，从而阻止了信号输出端G(N)的电荷经与其相连的第八开关晶体管M8泄漏。并且，因第九开关晶体管M9的漏极与信号输出端G(N)相连，源极与第三节点P3相连，使得第九开关晶体管M9的源极与漏极之间的电位差也较低，有效阻止了信号输出端G(N)的电荷经与其相连的第九开关晶体管M9泄漏。
由上述描述可以看出，在第二阶段t2，通过拉低与上拉节点PU相连的各开关晶体管的源极与漏极之间的电位差，阻止了上拉节点PU通过与其相连的各开关晶体管漏电；并且通过拉低与信号输出端G(N)相连的各开关晶体管的源极与漏极之间的电位差，阻止了信号输出端G(N)通过与其相连的各开关晶体管漏电，从而提高了移位寄存器单元输出栅极开启信号的准确性和稳定性。
第三阶段t3：第一信号输入端G(N-1)为低电平，第二信号输入端G(N+1)为高电平，第一时钟信号输入端CLKA为低电平，第二时钟信号输入端CLKB为高电平。
第二开关晶体管M2、第三开关晶体管M3、第七开关晶体管M7和第八开关晶体管M8均处于导通状态，第一开关晶体管M1、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6和第九开关晶体管M9均处于截止状态。第一电压输入端VGL的低电平信号依次经导通的第二开关晶体管M2和第三开关晶体管M3提供给上拉节点PU，使得上拉节点PU的电位被拉低完成复位。同时，第一电压输入端VGL的低电平信号还会依次经导通的第七开关晶体管M7和第八开关晶体管M8提供给信号输出端G(N)，使得信号输出端G(N)的电位被拉低完成复位。
在后续时间段，移位寄存器单元将重复上述t1～t3的工作过程。
实施例二
图2b为本发明实施例二提供的移位寄存器单元的结构示意图。在图2b所示的移位寄存器单元中，所有开关晶体管均为N型晶体管，各N型晶体管在高电平作用下导通，在低电平作用下截止；对应的工作时序图如图4b所示，具体地，选用图4b所示的工作时序图中的第一阶段t1、第二阶段t2、第三阶段t3第四阶段t4和第五阶段t5为例进行详细描述。
第一阶段t1：第一信号输入端G(N-1)为高电平，第二信号输入端G(N+1)为低电平，第一时钟信号输入端CLKA为低电平，第二时钟信号输入端CLKB为低电平，第三时钟信号输入端CLKC为低电平，第四时钟信号输入端CLKD为低电平。
第一开关晶体管M1、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第十二开关晶体管M12和第十三开关晶体管M13均处于导通状态，第二开关晶体管M2、第三开关晶体管M3、第七开关晶体管M7、第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十四开关晶体管M14和第十五开关晶体管M15均处于截止状态。第一信号输入端G(N-1)的高电平信号经导通的第一开关晶体管M1提供给上拉节点PU，第一时钟信号输入端CLKA的低电平信号经导通的第六开关晶体管M6提供给信号输出端G(N)，以拉低信号输出端G(N)的电位。基于与上述实施例一相同的原理，第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第十一开关晶体管M11各自的源极和漏极均具有较高的电位，使得各自的源极和漏极之间的电位差较低，阻止了各自的源极和漏极之间漏电流的产生，避免了上拉节点PU通过与其相连的第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第十一开关晶体管M11发生电荷泄漏。此外，在此阶段，第一电压输入端VGL的低电平信号经导通的第十二开关晶体管M12和第十三开关晶体管M13写入下拉节点PD，以拉低信号输出端G(N)的电位。
第二阶段t2：第一信号输入端G(N-1)为低电平，第二信号输入端G(N+1)为低电平，第一时钟信号输入端CLKA为高电平，第二时钟信号输入端CLKB为低电平，第三时钟信号输入端CLKC为低电平，第四时钟信号输入端CLKD为低电平。
第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第九开关晶体管M9和第十三开关晶体管M13均处于导通状态，第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第七开关晶体管M7、第八开关晶体管M8、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12、第十四开关晶体管M14和第十五开关晶体管M15均处于截止状态。在此阶段，由于电容C的存在，上拉节点PU继续保持高电平，且因电容C的自举作用上拉节点PU的电位进一步升高，第六开关晶体管M6充分打开，第一时钟信号输入端CLKA的高电平信号经导通的第六开关晶体管M6提供给信号输出端G(N)，以便信号输出端G(N)向与其相连的栅线提供栅极开启信号。基于与上述实施例一相同的原理，第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第十一开关晶体管M11各自的源极和漏极均具有较高的电位，使得各自的源极和漏极之间的电位差较低，阻止了各自的源极和漏极之间漏电流的产生，避免了上拉节点PU通过与其相连的第一开关晶体管M1、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第十一开关晶体管M11发生电荷泄漏。并且，基于与上述实施例一相同的原理，第八开关晶体管M8源极与漏极之间的电位差、第九开关晶体管M9源极与漏极之间的电位差和第十开关晶体管M10源极与漏极之间的电位差均较低，从而阻止了信号输出端G(N)的电荷经与其相连的第八开关晶体管M8、第九开关晶体管M9和第十开关晶体管M10发生泄漏。
由上述描述可以看出，在第二阶段t2，通过拉低与上拉节点PU相连的各开关晶体管的源极与漏极之间的电位差，阻止了上拉节点PU通过与其相连的各开关晶体管漏电；并且通过拉低与信号输出端G(N)相连的各开关晶体管的源极与漏极之间的电位差，阻止了信号输出端G(N)通过与其相连的各开关晶体管漏电，从而提高了移位寄存器单元输出栅极开启信号的准确性和稳定性。
第三阶段t3：第一信号输入端G(N-1)为低电平，第二信号输入端G(N+1)为高电平，第一时钟信号输入端CLKA为低电平，第二时钟信号输入端CLKB为高电平，第三时钟信号输入端CLKC为低电平，第四时钟信号输入端CLKD为低电平。
第二开关晶体管M2、第三开关晶体管M3、第七开关晶体管M7和第八开关晶体管M8均处于导通状态，第一开关晶体管M1、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13、第十四开关晶体管M14和第十五开关晶体管M15均处于截止状态。第一电压输入端VGL的低电平信号依次经导通的第二开关晶体管M2和第三开关晶体管M3提供给上拉节点PU，使得上拉节点PU的电位被拉低完成复位。同时，第一电压输入端VGL的低电平信号还会依次经导通的第七开关晶体管M7和第八开关晶体管M8提供给信号输出端G(N)，使得信号输出端G(N)的电位被拉低完成复位。在该阶段信号输入端G(N)保持低电位。
第四阶段t4：第一信号输入端G(N-1)为低电平，第二信号输入端G(N+1)为低电平，第一时钟信号输入端CLKA为低电平，第二时钟信号输入端CLKB为低电平，第三时钟信号输入端CLKC为高电平，第四时钟信号输入端CLKD为低电平。
第十四开关晶体管M14处于导通状态，第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7、第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13和第十五开关晶体管M15均处于截止状态。第一电压输入端VGL的低电平信号经导通的第十四开关晶体管M14写入下拉节点PD，使得下拉节点PD被置为低电位。在该阶段信号输入端G(N)保持低电位。
第五阶段t5：第一信号输入端G(N-1)为低电平，第二信号输入端G(N+1)为低电平，第一时钟信号输入端CLKA为低电平，第二时钟信号输入端CLKB为低电平，第三时钟信号输入端CLKC为低电平，第四时钟信号输入端CLKD为高电平。
第十开关晶体管M10、第十一开关晶体管M11和第十五开关晶体管M15均处于导通状态，第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7、第八开关晶体管M8、第九开关晶体管M9、第十二开关晶体管M12、第十三开关晶体管M13和第十四开关晶体管M14均处于截止状态。第十五开关晶体管M15在第四时钟信号输入端CLKD的控制下导通，第四时钟信号输入端CLKD的高电平信号经导通的第十五开关晶体管M15写入下拉节点PD，从而可以开启第十开关晶体管M10和第十一开关晶体管M11。上拉节点PU积累的静电通过导通的第十一开关晶体管M11写入第二节点P2，以使第十一开关晶体管M11与第二开关晶体管M2将上拉节点PU积累的静电耦合输出，从而保证上拉节点PU的低电位。信号输出端G(N)积累的静电通过导通的第十开关晶体管M10写入第三节点P3，以使第十开关晶体管M10与第六开关晶体管M6将信号输出端G(N)积累的静电耦合输出，从而可以保持信号输出端G(N)的低电位。
在后续时间段，移位寄存器单元将重复上述t1～t5的工作过程。
基于同一发明构思，本发明实施例提供了一种栅极驱动电路，包括级联的多个移位寄存器单元，其中，第一级移位寄存器单元的第一信号输入端与帧触发信号端相连，除第一级移位寄存器单元之外，其余各级移位寄存器单元的第一信号输入端分别与上一级移位寄存器单元的级联信号输出端相连；除最后一级移位寄存器单元之外，其余各级移位寄存器单元的第二信号输入端分别与下一级移位寄存器单元的级联信号输出端相连。
具体地，如图5a和图5b所示，栅极驱动电路包括级联的多个移位寄存器单元：A1、A2、A3、……、AN(共N个移位寄存器单元)，且G(N-1)为上一级移位寄存器单元的信号输出端，G(N+1)为下一级移位寄存器单元的信号输出端，例如第2个移位寄存器单元A2的G(N-1)为第1个移位寄存器单元A1的信号输出端G(1)，第2个移位寄存器单元A2的G(N+1)为第3个移位寄存器单元A3的信号输出端G(3)。特别的，针对第一个移位寄存器单元A1，利用帧触发信号端STA的信号即前一级dummy单元的输出信号作为第一个移位寄存器单元A1的G(N-1)即G(0)。
具体地，上述栅极驱动电路中的每个移位寄存器单元的具体结构与本发明上述移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图5a所示，各级移位寄存器单元的第一电压输入端VGL均与第一电压信号线vgl相连；各级移位寄存器单元的第一时钟信号输入端CLKA均与第一时钟信号线clka相连；各级移位寄存器单元的第二时钟信号输入端CLKB均与第二时钟信号线clkb相连；并且第一时钟信号线clka上的时钟信号与第二时钟信号线clkb上的时钟信号的逻辑相反，即当第一时钟信号线clka输出高电平时，第二时钟信号线clkb输出低电平；当第一时钟信号线clka输出低电平时，第二时钟信号线clkb输出高电平。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图5b所示，各级移位寄存器单元的第一电压输入端VGL均与第一电压信号线vgl相连；各级移位寄存器单元的第一时钟信号输入端CLKA均与第一时钟信号线clka相连；各级移位寄存器单元的第二时钟信号输入端CLKB均与第二时钟信号线clkb相连；各级移位寄存器单元的第三时钟信号输入端CLKC均与第三时钟信号线clkc相连；各级移位寄存器单元的第四时钟信号输入端CLKD均与第四时钟信号线clkd相连。并且第一时钟信号输入端CLKA、第二时钟信号输入端CLKB、第三时钟信号输入端CLKC和第四时钟信号输入端CLKD的工作时间分别占一帧时间的四分之一。第4n+1(n≥0)个移位寄存器单元中时钟信号端依次导通工作的顺序为第一时钟信号输入端CLKA、第二时钟信号输入端CLKB、第三时钟信号输入端CLKC和第四时钟信号输入端CLKD；第4n+2(n≥0)个移位寄存器单元中时钟信号端依次工作的顺序为第二时钟信号输入端CLKB、第三时钟信号输入端CLKC、第四时钟信号输入端CLKD和第一时钟信号输入端CLKA；第4n+3(n≥0)个移位寄存器单元中时钟信号端依次工作的顺序为第三时钟信号输入端CLKC、第四时钟信号输入端CLKD、第一时钟信号输入端CLKA和第二时钟信号输入端CLKB；第4n(n≥1)个移位寄存器单元中时钟信号端依次工作的顺序为第四时钟信号输入端CLKD、第一时钟信号输入端CLKA、第二时钟信号输入端CLKB和第三时钟信号输入端CLKC。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相机、导航仪、智能手表、健身腕带、个人数字助理、自助存/取款机等任何具有显示功能的产品或部件。对于显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
本发明实施例提供的上述移位寄存器单元、其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入模块、复位模块、第一防漏电模块和输出模块；其中，输入模块与第一信号输入端、第一节点和上拉节点相连，用于在第一信号输入端的控制下将第一信号输入端的信号经第一节点提供给上拉节点；复位模块与第二信号输入端、第一电压输入端、第二节点和上拉节点相连，用于在第二信号输入端的控制下将第一电压输入端的信号经第二节点提供给上拉节点；第一防漏电模块与上拉节点、第一节点和第二节点相连，用于在上拉节点的控制下将上拉节点的信号提供给第一节点和第二节点；输出模块与上拉节点、第一时钟信号输入端和信号输出端相连，用于在上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端。由于通过第一防漏电模块将上拉节点的信号提供给第一节点和第二节点，可使同时与第一节点和上拉节点相连的输入模块，同时与上拉节点和第二节点相连的复位模块，以及同时与第一节点、上拉节点和第二节点相连的第一防漏电模块各自的内部电位差均较小，因此，避免了上拉节点通过与其相连的第一防漏电模块、输入模块和复位模块产生漏电流，保证了输出模块信号输出的稳定性。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (25)

1.一种移位寄存器单元，其特征在于，包括：输入模块、复位模块、第一防漏电模块和输出模块；其中，
所述输入模块与第一信号输入端、第一节点和上拉节点相连，用于在所述第一信号输入端的控制下将所述第一信号输入端的信号经所述第一节点提供给所述上拉节点；
所述复位模块与第二信号输入端、第一电压输入端、第二节点和所述上拉节点相连，用于在所述第二信号输入端的控制下将所述第一电压输入端的信号经所述第二节点提供给所述上拉节点；
所述第一防漏电模块与所述上拉节点、所述第一节点和所述第二节点相连，用于在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和所述第二节点；
所述输出模块与所述上拉节点、第一时钟信号输入端和信号输出端相连，用于在所述上拉节点的控制下将所述第一时钟信号输入端的信号提供给所述信号输出端。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块，包括：第一开关晶体管；
所述第一开关晶体管的栅极与所述第一信号输入端相连，第一极经所述第一节点与所述第一信号输入端相连，第二极与所述上拉节点相连。
3.如权利要求1所述的移位寄存器单元，其特征在于，所述复位模块，包括：第二开关晶体管和第三开关晶体管；其中，
所述第二开关晶体管的栅极与所述第二信号输入端相连，第一极与所述第二节点相连，第二极与所述第一电压输入端相连；
所述第三开关晶体管的栅极与所述第二信号输入端相连，第一极与所述上拉节点相连，第二极与所述第二节点相连。
4.如权利要求1所述的移位寄存器单元，其特征在于，所述第一防漏电模块，包括：第四开关晶体管和第五开关晶体管；其中，
所述第四开关晶体管的栅极和第一极均与所述上拉节点相连，第二极与所述第一节点相连；
所述第五开关晶体管的栅极和第二极均与所述上拉节点相连，第一极与所述第二节点相连。
5.如权利要求1所述的移位寄存器单元，其特征在于，所述输出模块，包括：第六开关晶体管和电容；其中，
所述第六开关晶体管的栅极与所述上拉节点相连，第一极与所述第一时钟信号输入端相连，第二极与所述信号输出端相连；
所述电容的一端与所述上拉节点相连，另一端与所述信号输出端相连。
6.如权利要求1-5任一项所述的移位寄存器单元，其特征在于，还包括：第一下拉模块；
所述第一下拉模块与第二时钟信号输入端、所述第一电压输入端、第三节点和所述信号输出端相连，用于在所述第二时钟信号输入端的控制下将所述第一电压输入端的信号经所述第三节点提供给所述信号输出端。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一下拉模块，包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与所述第二时钟信号输入端相连，第一极与所述第三节点相连，第二极与所述第一电压输入端相连；
所述第八开关晶体管的栅极与所述第二时钟信号输入端相连，第一极与所述信号输出端相连，第二极与所述第三节点相连。
8.如权利要求6所述的移位寄存器单元，其特征在于，还包括：第二下拉模块；
所述第二下拉模块与所述信号输出端和所述第三节点相连，用于在所述信号输出端的控制下将所述信号输出端的信号提供给所述第三节点。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第二下拉模块，包括：第九开关晶体管；
所述第九开关晶体管的栅极和第二极均与所述信号输出端相连，第一极与所述第三节点相连。
10.如权利要求6所述的移位寄存器单元，其特征在于，还包括：信号输出端放噪模块、上拉节点放噪模块、下拉节点第一控制模块、下拉节点第二控制模块和下拉节点第三控制模块；其中，
所述信号输出端放噪模块与所述第三节点、所述信号输出端和下拉节点相连，用于在所述下拉节点的控制下将所述信号输出端的信号提供给所述第三节点；
所述上拉节点放噪模块与所述上拉节点、所述第二节点和所述下拉节点相连，用于在所述下拉节点的控制下将所述上拉节点的信号提供给所述第二节点；
所述下拉节点第一控制模块与所述第一信号输入端、所述上拉节点、所述下拉节点和所述第一电压输入端相连，用于在所述第一信号输入端和/或所述上拉节点的控制下将所述第一电压输入端的信号提供给所述下拉节点；
所述下拉节点第二控制模块与第三时钟信号输入端、所述下拉节点和所述第一电压输入端相连，用于在所述第三时钟信号输入端的控制下将所述第一电压输入端的信号提供给所述下拉节点；
所述下拉节点第三控制模块与第四时钟信号输入端和所述下拉节点相连，用于在所述第四时钟信号输入端的控制下将所述第四时钟信号输入端的信号提供给所述下拉节点。
11.如权利要求10所述的移位寄存器单元，其特征在于，所述信号输出端放噪模块，包括：第十开关晶体管；
所述第十开关晶体管的栅极与所述下拉节点相连，第一极与所述第三节点相连，第二极与所述信号输出端相连。
12.如权利要求10所述的移位寄存器单元，其特征在于，所述上拉节点放噪模块，包括：第十一开关晶体管；
所述第十一开关晶体管的栅极与所述下拉节点相连，第一极与所述第二节点相连，第二极与所述上拉节点相连。
13.如权利要求10所述的移位寄存器单元，其特征在于，所述下拉节点第一控制模块，包括：第十二开关晶体管和第十三开关晶体管；其中，
所述第十二开关晶体管的栅极与所述第一信号输入端相连，第一极与所述下拉节点相连，第二极与所述第一电压输入端相连；
所述第十三开关晶体管的栅极与所述上拉节点相连，第一极与所述第一电压输入端相连，第二极与所述下拉节点相连。
14.如权利要求10所述的移位寄存器单元，其特征在于，所述下拉节点第二控制模块，包括：第十四开关晶体管；
所述第十四开关晶体管的栅极与所述第三时钟信号输入端相连，第一极与所述下拉节点相连，第二极与所述第一电压输入端相连。
15.如权利要求10所述的移位寄存器单元，其特征在于，所述下拉节点第三控制模块，包括：第十五开关晶体管；
所述第十五开关晶体管的栅极和第一极均与所述第四时钟信号输入端相连，第二极与所述下拉节点相连。
16.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-15任一项所述的移位寄存器单元；其中，
第一级移位寄存器单元的第一信号输入端与帧触发信号端相连；
除所述第一级移位寄存器单元之外，其余每一级移位寄存器单元的第一信号输入端分别与其相邻的上一级移位寄存器单元的信号输出端相连；
除最后一级移位寄存器单元之外，其余每一级移位寄存器单元的第二信号输入端分别与其相邻的下一级移位寄存器单元的信号输出端相连。
17.一种显示装置，其特征在于，包括如权利要求16所述的栅极驱动电路。
18.一种如权利要求1-9任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
第一阶段，输入模块在第一信号输入端的控制下将所述第一信号输入端的信号经第一节点提供给上拉节点；第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和第二节点；输出模块在所述上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
第二阶段，所述第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和所述第二节点；所述输出模块在所述上拉节点的控制下将所述第一时钟信号输入端的信号提供给所述信号输出端；
第三阶段，所述复位模块在第二信号输入端的控制下将第一电压输入端的信号经所述第二节点提供给所述上拉节点。
19.如权利要求18所述的驱动方法，其特征在于，在第一阶段和第三阶段，还包括：
第一下拉模块在第二时钟信号端的控制下将所述第一电压输入端的信号经第三节点提供给所述信号输出端。
20.如权利要求19所述的驱动方法，其特征在于，在第二阶段，还包括：
第二下拉模块在所述信号输出端的控制下将所述信号输出端的信号提供给所述第三节点。
21.一种如权利要求10-15任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
第一阶段，输入模块在第一信号输入端的控制下将所述第一信号输入端的信号经第一节点提供给上拉节点；第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和第二节点；输出模块在所述上拉节点的控制下将第一时钟信号输入端的信号提供给信号输出端；
第二阶段，所述第一防漏电模块在所述上拉节点的控制下将所述上拉节点的信号提供给所述第一节点和所述第二节点；所述输出模块在所述上拉节点的控制下将所述第一时钟信号输入端的信号提供给所述信号输出端；
第三阶段，所述复位模块在第二信号输入端的控制下将第一电压输入端的信号经所述第二节点提供给所述上拉节点；
第四阶段，下拉节点第二控制模块在第三时钟信号输入端的控制下将所述第一电压输入端的信号提供给所述下拉节点；
第五阶段，下拉节点第三控制模块在第四时钟信号输入端的控制下将所述第四时钟信号输入端的信号提供给所述下拉节点。
22.如权利要求21所述的驱动方法，其特征在于，在第一阶段，还包括：
下拉节点第一控制模块在所述第一信号输入端和所述上拉节点的共同控制下将所述第一电压输入端的信号提供给下拉节点。
23.如权利要求22所述的驱动方法，其特征在于，在第二阶段，还包括：
第二下拉模块在所述信号输出端的控制下将所述信号输出端的信号提供给第三节点；所述下拉节点第一控制模块在所述上拉节点的控制下将所述第一电压输入端的信号提供给所述下拉节点。
24.如权利要求23所述的驱动方法，其特征在于，在第三阶段，还包括：所述第一下拉模块在所述第二时钟信号输入端的控制下将所述第一电压输入端的信号经所述第三节点提供给所述信号输出端。
25.如权利要求 23所述的驱动方法，其特征在于，第五阶段，还包括：
上拉节点放噪模块在所述下拉节点的控制下将所述上拉节点的信号提供给所述第二节点；信号输出端放噪模块在所述下拉节点的控制下将所述信号输出端的信号提供给所述第三节点。
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