CN109427310A - 移位寄存器单元、驱动装置、显示装置以及驱动方法 - Google Patents

移位寄存器单元、驱动装置、显示装置以及驱动方法 Download PDF

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Abstract

一种移位寄存器单元、驱动装置、显示装置以及驱动方法。该移位寄存器单元包括第一电路单元和第二电路单元。所述第一电路单元包括输入端、复位端、时钟信号端、第一电压端、第二电压端和第一输出端，且配置为从所述第一输出端输出所述移位寄存器单元的第一输出信号。所述第二电路单元包括第三电压端、第四电压端和第二输出端，且配置为至少在所述第一输出信号的控制下，从所述第二输出端输出所述移位寄存器单元的第二输出信号。所述第二输出信号与所述第一输出信号互为反相信号。该移位寄存器单元可以实现双路反相信号输出，在驱动具有双栅结构的晶体管时，可以降低驱动电压、提高驱动能力，同时还可以有效地改善晶体管信赖性不良。

Description

移位寄存器单元、驱动装置、显示装置以及驱动方法
技术领域
本公开实施例涉及一种移位寄存器单元、驱动装置、显示装置以及驱动方法。
背景技术
在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。
例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括第一电路单元和第二电路单元。所述第一电路单元包括输入端、复位端、时钟信号端、第一电压端、第二电压端和第一输出端，且配置为从所述第一输出端输出所述移位寄存器单元的第一输出信号。所述第二电路单元包括第三电压端、第四电压端和第二输出端，且配置为至少在所述第一输出信号的控制下，从所述第二输出端输出所述移位寄存器单元的第二输出信号。所述第二输出信号与所述第一输出信号互为反相信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二电路单元包括第一开关电路和第二开关电路。所述第一开关电路连接在所述第三电压端和所述第二输出端之间，所述第二开关电路连接在所述第四电压端和所述第二输出端之间，且所述第二开关电路的控制端配置为和所述第一输出端连接以接收所述第一输出信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一电路单元包括：输入电路，连接在所述输入端、所述第一电压端和上拉节点之间，配置为响应于所述输入端接收的输入信号对所述上拉节点进行充电；上拉节点复位电路，连接在所述复位端、所述上拉节点、所述第二电压端和下拉节点之间，配置为在所述复位端接收的复位信号或下拉节点的电平的控制下，对所述上拉节点进行复位；输出电路，连接在所述上拉节点、所述时钟信号端和所述第一输出端之间，配置为在所述上拉节点的电平的控制下，将所述时钟信号端接收的时钟信号输出至所述第一输出端；输出复位电路，连接在所述第二电压端和所述第一输出端之间，配置为在所述第二输出信号或所述下拉节点的电平的控制下，对所述第一输出端进行复位；下拉电路，连接在所述第一电压端、所述第二电压端、所述上拉节点、所述下拉节点和第一下拉控制节点之间，配置为在所述上拉节点和所述第一下拉控制节点的电平的控制下，对所述下拉节点的电平进行控制；以及第一下拉控制电路，连接在所述第一电压端、所述第二电压端、所述上拉节点和所述第一下拉控制节点之间，配置为在所述上拉节点的电平的控制下，对所述第一下拉控制节点的电平进行控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一开关电路的控制端和所述第一下拉控制节点连接，使得所述第一开关电路由所述第一下拉控制节点的电平控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括：第一晶体管，其栅极配置为和所述输入端连接以接收所述输入信号，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点复位电路包括：第二晶体管，其栅极配置为和复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第二电压端连接以接收第二电压；以及第三晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括：第四晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述时钟信号端连接以接收所述时钟信号，第二极配置为和所述第一输出端连接以输出所述第一输出信号；以及存储电容，其第一极和所述第四晶体管的栅极连接，第二极和所述第四晶体管的第二极连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括：第五晶体管，其栅极配置为和所述第一下拉控制节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述下拉节点连接；以及第六晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述下拉节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉控制电路包括：第七晶体管，其栅极和第一极连接，且配置为和所述第一电压端连接以接收所述第一电压，第二极配置为和所述第一下拉控制节点连接；以及第八晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述第一下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括：第九晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第一输出端连接以将第二电压输出至所述第一输出端，第二极配置为和所述第二电压端连接以接收所述第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括：第九晶体管，其栅极配置为和所述第二输出端连接，第一极配置为和所述第一输出端连接以将第二电压输出至所述第一输出端，第二极配置为和所述第二电压端连接以接收所述第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一开关电路包括：第十晶体管，其栅极作为所述第一开关电路的控制端和所述第一下拉控制节点连接，第一极配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二输出端连接以输出所述第三电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二开关电路包括：第十一晶体管，其栅极配置为和第一输出端连接，第一极配置为和所述第四电压端连接以接收第四电压，第二极配置为和所述第二输出端连接以输出所述第四电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一电路单元还包括第二下拉控制电路，其配置为在所述第一输出信号的控制下，对第二下拉控制节点的电平进行控制。所述第一开关电路的控制端和所述第二下拉控制节点连接，使得所述第一开关电路由所述第二下拉控制节点的电平控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉控制电路包括：第十二晶体管，其栅极配置为和所述第一电压端连接以接收第一电压，第一极配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二下拉控制节点连接；以及第十三晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第二下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉控制电路包括：第十二晶体管，其栅极和第一极连接，且配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第二下拉控制节点连接；以及第十三晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第二下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉控制电路包括：第十二晶体管，其栅极和第一极连接，且配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二下拉控制节点连接；以及第十三晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第二下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一开关电路包括：第十晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二输出端连接以输出所述第三电压。所述第二开关电路包括：第十一晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第四电压端连接以接收第四电压，第二极配置为和所述第二输出端连接以输出所述第四电压。其中，所述第十晶体管和所述第十一晶体管的其中一个为N型晶体管，另一个为P型晶体管。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二电路单元还包括反相器。所述反相器连接在所述第一开关电路的控制端和所述第一输出端之间，配置为将所述第一输出信号反相后传输至所述第一开关电路的控制端。
本公开至少一实施例还提供一种驱动装置，包括多个级联的移位寄存器单元。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的第一输出端连接。除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的第一输出端连接。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例所述的驱动装置。
例如，本公开一实施例提供的显示装置还包括显示面板。所述显示面板包括多个呈阵列分布的显示用晶体管，所述显示用晶体管包括双栅型晶体管，每一行的移位寄存器单元的第一输出端和本行的显示用晶体管的第一栅极电连接，每一行的移位寄存器单元的第二输出端和本行的显示用晶体管的第二栅极电连接。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述第一电压端输入的第一电压对上拉节点进行充电，所述第一输出端输出所述时钟信号端输入的低电平，所述第二输出端输出所述第三电压端输入的高电平；第二阶段，所述上拉节点的电位被所述时钟信号端输入的高电平拉高，所述第一输出端输出所述时钟信号端输入的高电平，所述第二输出端输出所述第四电压端输入的低电平；第三阶段，所述复位端响应于复位信号对所述上拉节点进行复位，所述第一输出端输出所述第二电压端输入的低电平，所述第二输出端输出所述第三电压端输入的高电平；所述第二输出端输出的所述第二输出信号与所述第一输出端输出的所述第一输出信号互为反相信号。
本公开至少一实施例还提供一种显示装置的驱动方法，包括：通过所述每一行的移位寄存器单元的第一输出端向本行的显示用晶体管的第一栅极提供第一栅极驱动信号；通过所述每一行的移位寄存器单元的第二输出端向本行的显示用晶体管的第二栅极提供第二栅极驱动信号；以及通过所述每一行的移位寄存器单元的第三电压端和第四电压端，调整本行的显示用晶体管的开关态电压。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为一种移位寄存器单元的电路示意图；图1B为对应于图1A的信号时序图；
图2为本公开至少一实施例提供的一种移位寄存器单元的示意框图；
图3为本公开一实施例提供的一种移位寄存器单元的示意框图；
图4A为图3中所示的移位寄存器单元的一种具体实现示例的电路示意图；图4B为对应于图4A的信号时序图；
图5为本公开另一实施例提供的一种移位寄存器单元的示意框图；
图6A为图5中所示的移位寄存器单元的一种具体实现示例的电路示意图；图6B为对应于图6A的信号时序图；
图7为本公开另一实施例提供的一种移位寄存器单元的示意框图；
图8A为图7中所示的移位寄存器单元的一种具体实现示例的电路示意图；图8B为对应于图8A的信号时序图；
图9为本公开另一实施例提供的一种移位寄存器单元的示意框图；
图10A为图9中所示的移位寄存器单元的一种具体实现示例的电路示意图；图10B为对应于图10A的信号时序图；
图11为本公开另一实施例提供的一种移位寄存器单元的示意框图；
图12A为图11中所示的移位寄存器单元的一种具体实现示例的电路示意图；图12B为对应于图12A的信号时序图；
图13A为本公开另一实施例提供的一种移位寄存器单元的电路示意图；图13B为对应于图13A的信号时序图；
图14为本公开另一实施例提供的一种移位寄存器单元的示意框图；
图15为图14中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图16为本公开一实施例提供的一种驱动装置的示意图；
图17为本公开一实施例提供的一种显示装置的示意图；以及
图18为一种双栅型晶体管的剖面示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在面板上，从而可以实现窄边框和降低装配成本等优势。通常的GOA电路由多个移位寄存器单元级联而成，例如是针对底栅控制型TFT(Thin-film transistor，薄膜晶体管)进行设计的。移位寄存器单元输出的波形一般是矩形高电平移位脉冲，其高电平用于开启显示区域的TFT，低电平用于关闭显示区域的TFT。
图1A示出了一种移位寄存器单元的电路结构。如图1A所示，该移位寄存器单元包括：输入电路、上拉节点复位电路、输出电路、下拉电路、下拉控制电路以及输出复位电路。
该输入电路包括第一晶体管M1，其栅极和移位寄存器单元的输入端INPUT连接，第一极和第一电压端VGH(例如输入高电平)连接，第二极和上拉节点PU连接。
该上拉节点复位电路包括：第二晶体管M2，其栅极和移位寄存器单元的复位端连接，第一极和上拉节点PU连接，第二极和第二电压端VGL(例如输入低电平)连接；以及第三晶体管M3，其栅极和下拉节点PD连接，第一极和上拉节点PU连接，第二极和第二电压端VGL连接。
该输出电路包括：第四晶体管M4，其栅极和上拉节点PU连接，第一极和时钟信号端CLK连接，第二极和移位寄存器单元的第一输出端OUTPUT连接；以及存储电容C1，其连接在输出晶体管M4的栅极和第二极之间。
该下拉电路包括：第五晶体管M5，其栅极和第一下拉控制节点PD_CN连接，第一极和第一电压端VGH连接，第二极和下拉节点PD连接；以及第六晶体管M6，其栅极和上拉节点PU连接，第一极和下拉节点PD连接，第二极和第二电压端VGL连接。
该下拉控制电路包括：第七晶体管M7，其栅极与第一极和第一电压端VGH连接，其第二极和第一下拉控制节点PD_CN连接；以及第八晶体管M8，其栅极和上拉节点PU连接，第一极和第一下拉控制节点PD_CN连接，第二极和第二电压端VGL连接。
该输出复位电路包括第九晶体管M9，其栅极和下拉节点PD连接，第一极和第一输出端OUTPUT连接，第二极和第二电压端VGL连接。
例如上述晶体管均为N型晶体管。下面也以N型晶体管为例进行说明，但是本公开的实施例不限于这种情形。
下面结合图1B所示的信号时序来说明图1A所示的移位寄存器单元的工作原理，在图1B所示的第一阶段A、第二阶段B以及第三阶段C三个阶段中，该移位寄存器单元进行如下操作。
在第一阶段A，时钟信号端CLK输入低电平，第一电压端VGH输入高电平(例如第一电压端可以设置为保持输入高电平信号)，输入端INPUT输入高电平。由于输入端INTPUT输入高电平，第一晶体管M1导通，使得第一电压端VGH输入的高电平对上拉节点PU进行充电，上拉节点PU的电位被充电至第一高电平。
由于第一电压端VGH保持输入高电平，第七晶体管M7导通，对第一下拉控制节点PD_CN充电，从而使得第五晶体管M5导通，进而第一电压端VGH输入的高电平对下拉节点PD也进行充电。由于上拉节点PU处于第一高电平，第六晶体管M6和第八晶体管M8导通，从而使得下拉节点PD、第一下拉控制节点PD_CN和第二电压端VGL电连接(例如第二电压端可以设置为保持输入低电平信号)。在晶体管的设计上，可以将第七晶体管M7与第八晶体管M8配置为(例如对二者的尺寸比、阈值电压等配置)在M7和M8均导通时，第一下拉控制节点PD_CN的电平被下拉到低电平；类似地，可以将第五晶体管M5与第六晶体管M6配置为(例如对二者的尺寸比、阈值电压等配置)在M5和M6均导通时，下拉节点PD的电平被下拉到低电平，从而保证第三晶体管M3和第九晶体管M9在此阶段处于截止状态。
由于上拉节点PU处于第一高电平，第四晶体管M4导通，此时时钟信号端CLK输入低电平，所以在此阶段，第一输出端OUTPUT输出该低电平信号。
在第二阶段B，时钟信号端CLK输入高电平，第一电压端VGH依然输入高电平，输入端INPUT输入低电平。由于输入端INPUT输入低电平，第一晶体管M1截止，上拉节点PU保持上一阶段的第一高电平，从而使得第四晶体管M4保持导通，由于在此阶段时钟信号端输入高电平，所以第一输出端OUTPUT输出高电平信号。
由于存储电容C1的自举效应，上拉节点PU的电平进一步被拉高，达到第二高电平，使得第四晶体管M4的导通更充分。由于上拉节点PU的电位为高电平，第六晶体管M6和第八晶体管M8继续导通，分别将下拉节点PD和第一下拉控制节点PD_CN的电位下拉到第二电压端输入的低电平。由于下拉节点PD的电位为低电平，第三晶体管M3和第九晶体管M9保持截止状态，从而不会影响移位寄存器单元正常输出移位信号。
在第三阶段C，时钟信号端CLK输入低电平，第一电压端VGH继续输入高电平，输入端INPUT继续输入低电平，复位端RESET输入高电平。由于复位端RESET输入高电平，第二晶体管M2导通，将上拉节点PU的电位下拉到第二电压端VGL输入的低电平，从而第四晶体管M4截止。
由于第一电压端VGH保持输入高电平，第七晶体管M7导通，对第一下拉控制节点PD_CN充电，进而使得第五晶体管M5导通，从而对下拉节点PD充电。由于上拉节点PU的电位处于低电平，第六晶体管M6和第八晶体管M8截止，下拉节点PD的放电路径被截止，下拉节点PD被充电至高电平，由此使得第三晶体管M3和第九晶体管M9导通，从而分别将上拉节点PU和第一输出端OUTPUT的电位下拉到第二电压端VGL输入的低电平，消除了移位寄存器单元在非输出阶段其第一输出端OUTPUT和上拉节点PU处可能产生的噪声。
例如，可采用多个级联的上述移位寄存器单元构成一GOA驱动电路，当使用该GOA驱动电路驱动显示面板的显示区域中的TFT时，为了提升像素充电时TFT的开态电流，一般会选择提高驱动电压，然而该电压的幅值会受到IC(integrated circuit，集成电路)或者PCB板(Printed Circuit Board，印制电路板)的限制(例如电压过高会导致IC发热和过载等问题)。另外，由于显示区域的TFT与GOA区域的TFT共用高电平和低电平信号(例如时钟信号端CLK输入的高电平和第一电压端VGH输入的高电平为同一电压信号)，导致显示区域的TFT和GOA区域的TFT工作在相同的偏压状态。当显示区域的TFT发生不良(例如开关态电流漂移与阈值电压移位导致的残像、串扰等)时，通过调整显示区域的TFT的开关态电压来改善显示区域的充电效果将使得GOA区域的TFT也受到牵连，从而可能发生GOA区域的TFT不良。
本公开至少一实施例提供一种移位寄存器单元。该移位寄存器单元包括第一电路单元和第二电路单元。所述第一电路单元包括输入端、复位端、时钟信号端、第一电压端、第二电压端和第一输出端，且配置为从所述第一输出端输出所述移位寄存器单元的第一输出信号。所述第二电路单元包括第三电压端、第四电压端和第二输出端，且配置为至少在所述第一输出信号的控制下，从所述第二输出端输出所述移位寄存器单元的第二输出信号。所述第二输出信号与所述第一输出信号互为反相信号。
本公开至少一实施例还提供对应于上述移位寄存器单元的驱动装置、显示装置以及驱动方法。
本公开的实施例提供的移位寄存器单元、驱动装置、显示装置以及驱动方法，可以实现双路反相信号输出，当在驱动显示面板的显示区域中的例如具有双栅结构的TFT时，可以降低驱动电压、提高驱动能力，同时还可以有效地改善显示区域的TFT的信赖性不良，而不影响GOA区域的TFT。
下面通过几个实施例进行说明。
实施例一
本实施例提供一种移位寄存器单元10，如图2所示，该移位寄存器单元10包括第一电路单元100和第二电路单元200。
例如，第一电路单元100包括输入端INPUT、复位端RESET、时钟信号端CLK、第一电压端VGH、第二电压端VGL和第一输出端OUTPUT，且配置为从第一输出端OUTPUT输出移位寄存器单元10的第一输出信号。
例如，第二电路单元200包括第三电压端VGH2、第四电压端VGL2和第二输出端OUTPUT2，且配置为至少在第一输出信号的控制下，从第二输出端OUTPUT2输出移位寄存器单元10的第二输出信号。第二输出信号与第一输出信号互为反相信号。
例如，可以采用图2所示的移位寄存器单元10驱动显示面板的显示区域中作为像素单元中数据写入开关电路的例如具有双栅结构的TFT，例如可以将第一输出端OUTPUT和双栅TFT的第一栅极(例如底栅)电连接，使第一输出信号驱动第一栅极；例如可以将第二输出端OUTPUT2和双栅TFT的第二栅极(例如顶栅)电连接，使第二输出信号驱动第二栅极。
通过分别将互为反相的两路输出信号施加在双栅TFT的两个栅极上，可以降低驱动电压，从而在满足同等充电率的情况下降低逻辑功耗。同时通过调节第三电压端VGH2和第四电压端VGL2输入的电压信号，还可以调节双栅TFT的第二栅极(例如顶栅)的驱动电压，从而可以补偿显示区域的TFT的开关态电流漂移以及阈值电压移位，而不影响移位寄存器单元10自身内部的TFT。
例如，如图3所示，在本实施例的一个示例中，第一电路单元100可以包括如下电路结构：输入电路110、上拉节点复位电路120、输出电路130、输出复位电路140、下拉电路150和下拉控制电路160。
输入电路110连接在输入端INPUT、第一电压端VGH和上拉节点PU之间，配置为响应于输入端INPUT接收的输入信号对上拉节点PU进行充电。
上拉节点复位电路120连接在复位端RESET、上拉节点PU、第二电压端VGL和下拉节点PD之间，配置为在复位端RESET接收的复位信号或下拉节点PD的电平的控制下，对上拉节点PU进行复位。
输出电路130连接在上拉节点PU、时钟信号端CLK和第一输出端OUTPUT之间，配置为在上拉节点PU的电平的控制下，将时钟信号端CLK接收的时钟信号输出至第一输出端OUTPUT。
输出复位电路140连接在第二电压端VGL和第一输出端OUTPUT之间，配置为在下拉节点PD的电平的控制下，对第一输出端OUTPUT进行复位。
下拉电路150连接在第一电压端VGH、第二电压端VGL、上拉节点PU、下拉节点PD和第一下拉控制节点PD_CN之间，配置为在上拉节点PU和第一下拉控制节点PD_CN的电平的控制下，对下拉节点PD的电平进行控制。
第一下拉控制电路160连接在第一电压端VGH、第二电压端VGL、上拉节点PU和第一下拉控制节点PD_CN之间，配置为在上拉节点PU的电平的控制下，对第一下拉控制节点PD_CN的电平进行控制。
例如，如图3所示，在本实施例的一个示例中，第二电路单元200包括第一开关电路210和第二开关电路220。第一开关电路210连接在第三电压端VGH2和第二输出端OUTPUT2之间，且第一开关电路210的控制端211配置为和第一下拉控制节点PD_CN连接，使得第一开关电路210由第一下拉控制节点PD_CN的电平控制。第二开关电路220连接在第四电压端VGL2和第二输出端OUTPUT2之间，且第二开关电路220的控制端221配置为和第一输出端OUTPUT连接以接收第一输出信号。
例如，图3中所示的移位寄存器单元10在一个示例中可以具体实现为图4A所示的电路结构。如图4A所示，该移位寄存器单元10包括：第一至第十一晶体管M1-M11以及存储电容C1。
例如，如图4A所示，在该示例中，更详细地，输入电路110可以实现为第一晶体管M1。第一晶体管M1的栅极配置为和输入端INPUT连接以接收输入信号，第一极配置为和第一电压端VGH连接以接收第一电压(例如第一电压为高电平信号)，第二极配置为和上拉节点PU连接以对上拉节点PU进行充电。
上拉节点复位电路120可以实现为包括第二晶体管M2和第三晶体管M3。第二晶体管M2的栅极配置为和复位端RESET连接以接收复位信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第二电压端VGL连接以接收第二电压(例如第二电压为低电平信号)；第三晶体管M3的栅极配置为和下拉节点PD连接，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第二电压端VGL连接以接收第二电压。
输出电路130可以实现为包括第四晶体管M4和存储电容C1。第四晶体管M4的栅极配置为和上拉节点PU连接，第一极配置为和时钟信号端CLK连接以接收时钟信号(例如时钟信号为周期变化的方波)，第二极配置为和第一输出端OUTPUT连接以输出第一输出信号；存储电容C1的第一极和第四晶体管的栅极连接，第二极和第四晶体管的第二极连接。
下拉电路150可以实现为包括第五晶体管M5和第六晶体管M6。第五晶体管M5的栅极配置为和第一下拉控制节点PD_CN连接，第一极配置为和第一电压端VGH连接以接收第一电压，第二极配置为和下拉节点PD连接；第六晶体管M6的栅极配置为和上拉节点PU连接，第一极配置为和下拉节点PD连接，第二极配置为和第二电压端VGL连接以接收第二电压。
第一下拉控制电路160可以实现为包括第七晶体管M7和第八晶体管M8。第七晶体管M7的栅极和其自身的第一极连接，且配置为和第一电压端VGH连接以接收第一电压，第二极配置为和第一下拉控制节点PD_CN连接；第八晶体管M8的栅极配置为和上拉节点PU连接，第一极配置为和第一下拉控制节点PD_CN连接，第二极配置为和第二电压端VGL连接以接收第二电压。
输出复位电路140可以实现为第九晶体管M9。第九晶体管M9的栅极配置为和下拉节点PD连接，第一极配置为和第一输出端OUTPUT连接以将第二电压输出至第一输出端OUTPUT，第二极配置为和第二电压端VGL连接以接收第二电压。
第一开关电路210可以实现为第十晶体管M10。第十晶体管M10的栅极作为第一开关电路210的控制端配置为和第一下拉控制节点PD_CN连接，第一极配置为和第三电压端VGH2连接以接收第三电压，第二极配置为和第二输出端OUTPUT2连接以输出第三电压。
第二开关电路220可以实现为第十一晶体管M11。第十一晶体管M11的栅极作为第二开关电路220的控制端配置为和第一输出端OUTPUT连接，第一极配置为和第四电压端VGL2连接以接收第四电压，第二极配置为和第二输出端OUTPUT2连接以输出第四电压。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的端口极性按照本公开的实施例中的相应晶体管的端口极性相应连接即可。
例如，如图4A所示，该移位寄存器单元10中的晶体管均采用N型晶体管，第一电压端VGH和第三电压端VGH2分别输入高电平的第一电压和第三电压，第二电压端VGL和第四电压端VGL2分别输入低电平的第二电压和第四电压。下面结合图4B所示的信号时序图，对图4A所示的移位寄存器单元的工作原理进行说明，在图4B所示的第一阶段A、第二阶段B以及第三阶段C三个阶段中，该移位寄存器单元进行如下操作。
由于第一电压端VGH一直输入高电平，第七晶体管M7导通，第一电压端VGH输入的高电平对第一下拉控制节点PD_CN充电，进而使得第五晶体管M5导通，从而第一电压端VGH输入的高电平也对下拉节点PD进行充电，所以在第一阶段A之前，下拉节点PD和第一下拉控制节点PD_CN的电位均为高电平。由于PD_CN的高电平，第十晶体管M10导通，从而第二输出端OUTPUT2在第一阶段A之前输出高电平。
在第一阶段A，时钟信号端CLK输入低电平，第一电压端VGH输入高电平，输入端INPUT输入高电平。由于输入端INTPUT输入高电平，第一晶体管M1导通，使得第一电压端VGH输入的高电平对上拉节点PU进行充电，上拉节点PU的电位被充电到第一高电平。
由于上拉节点PU处于第一高电平，第六晶体管M6和第八晶体管M8导通，从而使得下拉节点PD、第一下拉控制节点PD_CN和第二电压端电连接。在晶体管的设计上，可以将第五晶体管M5与第六晶体管M6配置为(例如对二者的尺寸比、阈值电压等配置)在M5和M6均导通时，下拉节点PD的电平被下拉到低电平，从而保证第三晶体管M3和第九晶体管M9在此阶段处于截止状态。此时，第一下拉控制节点PD_CN被提前放电，其电位也被下拉，从而第十晶体管M10变为部分导通，导致第二输出端OUTPUT2输出的第二输出信号在第一阶段A有小幅下降。
由于上拉节点PU处于第一高电平，第四晶体管M4导通，此时时钟信号端CLK输入低电平，所以在第一阶段A，第一输出端OUTPUT输出低电平信号。
在第二阶段B，时钟信号端CLK输入高电平，第一电压端VGH依然输入高电平，输入端INPUT输入低电平。由于输入端INPUT输入低电平，第一晶体管M1截止，上拉节点PU保持上一阶段的第一高电平，从而使得第四晶体管M4导通，由于在此阶段时钟信号端CLK输入高电平，所以第一输出端OUTPUT输出高电平信号。由于存储电容C1的自举效应，上拉节点PU的电平进一步被拉高，达到第二高电平，使得第四晶体管M4的导通更充分。
由于上拉节点PU被上拉至第二高电平，使得第六晶体管M6和第八晶体管M8的导通更充分，下拉节点PD和第一下拉控制节点PD_CN的电位进一步被下拉。由于下拉节点PD为低电平，第三晶体管M3和第九晶体管M9保持截止状态，从而不会影响第一输出端OUTPUT的正常输出。
由于第一下拉控制节点PD_CN的电位进一步被下拉，第十晶体管M10截止，而第十一晶体管M11被第一输出端OUTPUT的高电平导通，从而第二输出端OUTPUT2输出由第四电压端VGL2输入的低电平信号。
在第三阶段C，时钟信号端CLK输入低电平，第一电压端VGH继续输入高电平，输入端INPUT继续输入低电平，复位端RESET输入高电平。由于复位端RESET输入高电平，第二晶体管M2导通，上拉节点PU通过第二晶体管M2放电，其电位被下拉至低电平，从而第四晶体管M4、第六晶体管M6以及第八晶体管M8截止。
由于第六晶体管M6和第八晶体管M8截止，下拉节点PD和第一下拉控制节点PD_CN的放电路径被截止，所以下拉节点PD和第一下拉控制节点PD_CN重新被充电至高电平。由于下拉节点PD的高电平，第三晶体管M3和第九晶体管M9导通，从而分别将上拉节点PU和第一输出端OUTPUT的电位下拉至低电平，消除了移位寄存器单元在非输出阶段其第一输出端OUTPUT和上拉节点PU处可能产生的噪声。另外，由于第一输出端OUTPUT的低电平使第十一晶体管截止，第一下拉控制节点PD_CN的高电平使第十晶体管M10导通，所以在第三阶段C，第二输出端OUTPUT2输出由第三电压端VGH2输入的高电平信号。
在如图4A所示的移位寄存器单元10中，通过设置第十晶体管M10和第十一晶体管M11，并分别由第一下拉控制节点PD_CN的电平和第一输出端OUTPUT的电平控制，使得第二输出端OUTPUT2输出的第二输出信号和第一输出端OUTPUT输出的第一输出信号互为反相信号。
例如，可以采用该移位寄存器单元10驱动显示面板的显示区域中作为像素单元中数据写入开关电路的例如具有双栅结构的TFT，例如可以将第一输出端OUTPUT和双栅TFT的第一栅极(例如底栅)电连接，使第一输出信号驱动第一栅极；例如可以将第二输出端OUTPUT2和双栅TFT的第二栅极(例如顶栅)电连接，使第二输出信号驱动第二栅极。例如当第一输出信号为高电平而第二输出信号为低电平时，显示区域的TFT开启；当第一输出信号为低电平而第二输出信号为高电平时，显示区域的TFT关闭。
通过分别将互为反相的两路输出信号施加在双栅TFT的两个栅极上，可以降低驱动电压，从而在满足同等充电率的情况下降低逻辑功耗；同时通过调节第三电压端VGH2和第四电压端VGL2输入的电压信号，还可以调节双栅TFT的第二栅极(例如顶栅)的驱动电压，从而可以补偿显示区域的TFT的开关态电流漂移以及阈值电压移位，而不影响移位寄存器单元10自身内部的TFT。
需要说明的是，在本公开的实施例中提供的移位寄存器单元中，输入电路110也可以不与第一电压端VGH连接。在第一电路110实现为第一晶体管M1的情形下，第一晶体管M1的第一极可以和它自身的栅极连接，并且连接到输入端INPUT。在这种情形下，在第一阶段A对上拉节点PU进行充电时，直接使用输入端INPUT输入的高电平对上拉节点PU进行充电。以下各实施例与此相同，不再赘述。
另外，在本公开的实施例中，第一电路单元100是以图1A中所示的9T1C电路结构为基础进行说明的，本公开的实施例包括但不限于此，例如其他可以输出移位驱动信号的电路单元也可以作为本公开的实施例中的第一电路单元100，只需要相应的根据本公开的实施例设置第二电路单元200即可。
实施例二
本实施例提供一种移位寄存器单元10，如图5所示，该移位寄存器单元10与图3中所示的移位寄存器单元的不同之处在于输出复位电路140的连接方式。这里输出复位电路140不再和下拉节点PD连接，而与第二输出端OUTPUT2连接，从而在第二输出信号的控制下，对第一输出端OUTPUT进行复位。
例如，与实施例一类似，图5中所示的移位寄存器单元10可以具体实现为图6A所示的电路结构。该移位寄存器单元10同样包括：第一至第十一晶体管M1-M11以及存储电容C1。图6A中所示的移位寄存器单元10的电路结构与同4A中的不同之处在于：这里第九晶体管M9的栅极与第二输出端OUTPUT2连接。
图6B为对应图6A的信号时序图，在图6A所示的移位寄存器单元中，第九晶体管M9变为由第二输出端OUTPUT2控制。由图6B中所示可以得到：相较于下拉节点PD，第二输出端OUTPUT2的电平在一帧中处于高电平的时间长。从而当使用第二输出端OUTPUT2的电平控制第九晶体管M9时，对第一输出端OUTPUT进行复位降噪的效果要优于使用下拉节点PD的电平控制第九晶体管M9的效果。
关于本实施例中提供的移位寄存器单元的工作原理及技术效果可参考实施例一中相应描述，这里不再赘述。
实施例三
本实施例提供一种移位寄存器单元10，如图7所示，该移位寄存器单元10与图3中所示的移位寄存器单元的不同之处在于：第一电路单元还可以包括第二下拉控制电路170，其配置为在第一输出信号的控制下，对第二下拉控制节点PD_CN2的电平进行控制。第一开关电路210的控制端211和第二下拉控制节点PD_CN2连接，使得第一开关电路210由第二下拉控制节点PD_CN2的电平控制。
例如，与实施例一类似，图7中所示的移位寄存器单元10可以具体实现为图8A所示的电路结构。该移位寄存器单元10包括：第一至第十三晶体管M1-M13以及存储电容C1。图8A中所示的移位寄存器单元10的电路结构与同4A中的不同之处在于：这里第十晶体管M10的栅极与第二下拉控制节点PD_CN2连接，同时增加了第十二晶体管M12和第十三晶体管M13。
第十二晶体管M12的栅极配置为和第一电压端VGH连接以接收第一电压，第一极配置为和第三电压端VGH2连接以接收第三电压，第二极配置为和第二下拉控制节点PD_CN2连接；第十三晶体管的栅极配置为和第一输出端OUTPUT连接，第一极配置为和第二下拉控制节点PD_CN2连接，第二极配置为和第二电压端VGL连接以接收第二电压。
图8B为对应图8A的信号时序图，在图8A所示的移位寄存器单元中，第十晶体管M10不再由第一下拉节点PD_CN的电平控制，而是使用单独的第二下拉控制节点PD_CN2的电平控制。下面结合图8B说明图8A中所示的移位寄存器单元10相较于图4A中所示的移位寄存器单元在工作时的区别。
由于第一电压端VGH输入高电平，第十二晶体管M12保持导通，第二下拉控制节点PD_CN2被第三电压端VGH2输入的高电平充电至高电平。所以在第一阶段A中，第二下拉控制节点PD_CN2保持高电平，从而控制第十晶体管M10保持导通，从而可以保证第二输出端OUTPUT2的电平在第二阶段B之前保持高电平而不会出现小幅下降。
进入第二阶段B，由于第一输出端OUTPUT输出高电平，第十三晶体管M13导通，第二下拉控制节点PD_CN2的电平被下拉至低电平，从而第十晶体管M10截止。同时，由于第一输出端OUTPUT输出的高电平，第十一晶体管M11导通，所以在第二阶段B，第二输出端OUTPUT2输出低电平信号。
需要说明的是，关于本实施例中提供的移位寄存器单元的其他部分以及技术效果可参考实施例一中相应描述，这里不再赘述。
实施例四
本实施例提供一种移位寄存器单元10，如图9所示，该移位寄存器单元10与图7中所示的移位寄存器单元的不同之处在于：这里第二下拉控制电路170只与第一电压端VGH连接，而不与第三电压端VGH2连接。
例如，与实施例三类似，图9中所示的移位寄存器单元10可以具体实现为图10A所示的电路结构。该移位寄存器单元10同样包括：第一至第十三晶体管M1-M13以及存储电容C1。图10A中所示的移位寄存器单元10的电路结构与同8A中的不同之处在于：这里第十二晶体管M12的栅极与第一极连接，且配置为和第一电压端VGH连接以接收第一电压。
图10B为对应图10A的信号时序图，下面结合图10B说明图10A中所示的移位寄存器单元10相较于图8A中所示的移位寄存器单元在工作时的区别。
例如，当第一电压端VGH输入的第一电压比第三电压端VGH2输入的第三电压高时，则第二下拉控制节点PD_CN2会被充电至更高的电平，其能力会更强，从而在第二阶段B第二下拉控制节点PD_CN2被下拉时，其电平的下降沿时间会更长，进而导致第二输出端OUTPUT2的下降沿时间变长。
通过上述方式，可以将第二输出端OUTPUT2输出的第二输出信号的波形调整到与第一输出端OUTPUT输出的第一输出信号的波形对称(或近似对称)，从而在将该移位寄存器单元10用于双栅TFT时，有利于增强TFT开启与关闭时上下栅极的同步性。
需要说明的是，关于本实施例中提供的移位寄存器单元的其他部分以及技术效果可参考实施例三中相应描述，这里不再赘述。
实施例五
本实施例提供一种移位寄存器单元10，如图11所示，该移位寄存器单元10与图9中所示的移位寄存器单元的不同之处在于：这里第二下拉控制电路170只与第三电压端VGH2连接，而不与第一电压端VGH连接。
例如，与实施例四类似，图11中所示的移位寄存器单元10可以具体实现为图12A所示的电路结构。该移位寄存器单元10同样包括：第一至第十三晶体管M1-M13以及存储电容C1。图12A中所示的移位寄存器单元10的电路结构与同10A中的不同之处在于：这里第十二晶体管M12的栅极与第一极连接，且配置为和第三电压端VGH2连接以接收第三电压。
图12B为对应图12A的信号时序图，下面结合图12B说明图12A中所示的移位寄存器单元10相较于图10A中所示的移位寄存器单元在工作时的区别。
例如，当第三电压端VGH2输入的第三电压较低时，则第二下拉控制节点PD_CN2被充电的电平相对较低，其能力会变弱。从而在第二阶段B第二下拉控制节点PD_CN2被下拉时，其电平的下降沿时间会变短(即会被下拉的更快)，上升沿时间会变长，进而导致第二输出端OUTPUT2的下降沿时间变短，上升沿时间变长。
通过上述方式，提供了一种调整输出波形的方式，例如当移位寄存器单元10中的各个TFT的特性发生变化时，实际输出波形可能和模拟输出波形不一致，结合实施例四，可以通过调整第十二晶体管M12的连接方式以及第一电压端VGH和第三电压端VGH2输入的电压信号的电平，从而可以得到想要的输出波形。
需要说明的是，关于本实施例中提供的移位寄存器单元的其他部分以及技术效果可参考实施例三中相应描述，这里不再赘述。
实施例六
本实施例提供一种移位寄存器单元10，如图13A所示，该移位寄存器单元与图4A中所示的移位寄存器单元的不同之处在于第十晶体管M10的连接方式及其采用的晶体管类型。这里第十晶体管M10采用P型晶体管，且其栅极和第一输出端OUTPUT连接。
图13B为对应图13A的信号时序图，通过上述连接方式，例如，在第一阶段A，第一输出端OUTPUT输出低电平，第十一晶体管M11截止，由于第十晶体管M10为P型晶体管，所以第十晶体管M10导通，从而第二输出端OUTPUT2输出第三电压端VGH2输入的高电平。例如，在第二阶段B，第一输出端OUTPUT输出高电平，由于第十晶体管M10为P型晶体管，所以第十晶体管M10截止，而此时第十一晶体管M11导通，从而第二输出端OUTPUT2输出第四电压端VGL2输入的低电平。
需要说明的是，在本实施例中，不限于第十晶体管M10为P型晶体管而第十一晶体管M11为N型晶体管这种方式。也可以将第十晶体管M10设置为N型晶体管而将第十一晶体管M11设置为P型晶体管，此时只需要将第十晶体管M10和第四电压端VGL2连接，而将第十一晶体管M11和第三电压端VGH2连接即可。
另外，关于本实施例中提供的移位寄存器单元的其他部分及其工作原理和技术效果可参考实施例一中相应描述，这里不再赘述。
实施例七
本实施例提供一种移位寄存器单元10，如图14所示，该移位寄存器单元与图3中所示的移位寄存器单元的不同之处在于，这里第二电路单元200还可以包括反相器230。反相器230连接在第一开关电路210的控制端211和第一输出端OUTPUT之间，配置为将第一输出信号反相后传输至第一开关电路210的控制端211。
例如，图14中所示的移位寄存器单元10可以具体的实现为图15所示的电路结构。该移位寄存器单元10包括：第一至第十一晶体管M1-M11以及存储电容C1和反相器230。第十晶体管M10的栅极作为第一开关电路210的控制端和反相器230的一端连接，反相器230的另一端和第一输出端OUTPUT连接。
例如，当第一开关电路210和第二开关电路220采用N型晶体管时，容易理解，当第一输出端OUTPUT输出低电平时，第十一晶体管M11截止；由于第一输出端OUTPUT输出的低电平经过反相器230后输入第十晶体管M10的栅极，所以第十晶体管M10导通，从而第二输出端OUTPUT2输出第三电压端VGH2输入的高电平。例如，当第一输出端OUTPUT输出高电平时，由于第一输出端OUTPUT输出的高电平经过反相器230后输入第十晶体管M10的栅极，所以第十晶体管M10截止；而第十一晶体管M11因为第一输出端OUTPUT输出的高电平而导通，从而第二输出端OUTPUT2输出第四电压端VGL2输入的低电平。
在本实施例中，在第一开关电路210和第二开关电路220采用N型晶体管的情形下，例如也可以将反相器230连接在第十一晶体管M11的栅极和第一输出端OUTPUT之间，相应的只需将第十晶体管M10和第四电压端VGL2连接，而将第十一晶体管M11和第三电压端VGH2连接即可。又例如第十晶体管M10和第十一晶体管M11也可以采用P型晶体管，此时将反相器230连接在第十一晶体管M11的栅极和第一输出端OUTPUT之间即可。又例如在第十晶体管M10和第十一晶体管M11采用P型晶体管的情形下，可以将反相器230连接在第十晶体管M10的栅极和第一输出端OUTPUT之间，此时只需要将第十晶体管M10和第四电压端VGL2连接，而将第十一晶体管M11和第三电压端VGH2连接即可。上述这些示例也均在本公开的保护范围之内。
另外，关于本实施例中提供的移位寄存器单元的其他部分及其工作原理和技术效果可参考实施例一中相应描述，这里不再赘述。
实施例八
本实施例提供一种驱动装置20，如图16所示，该驱动装置20包括多个级联的移位寄存器单元10，移位寄存器单元10可以采用上述实施例中提供的任一移位寄存器单元。该驱动装置20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，实现逐行扫描驱动功能。
例如，如图16所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的第一输出端OUTPUT连接。除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端RESET和下一级移位寄存器单元的第一输出端OUTPUT连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RESET可以被配置为接收复位信号RST。
例如，如图16所示，各级移位寄存器单元被配置为响应于时钟信号CLK输出相应的扫描驱动信号。时钟信号CLK例如可以包括不同的时钟信号CLK1和CLK2。
例如，如图16所示，该驱动装置20还可以包括时序控制器300。时序控制器300被配置为向各级移位寄存器单元提供时钟信号CLK，时序控制器300还可以被配置为提供触发信号STV和复位信号RST。
需要说明的是，本公开的实施例包括但不限于图16所示的情形，时序控制器300也可以被配置为通过四条时钟信号线向各级移位寄存器单元提供四个不同的时钟信号，本公开的实施例对此不作限定。
在本实施例提供的驱动装置20中，每一级移位寄存器单元的第一输出端OUTPUT和第二输出端OUTPUT2可以输出两路互为反相的输出信号，例如可以和显示面板中的栅线连接，用于驱动显示面板的显示区域中的例如具有双栅结构的TFT，其技术效果可参考实施例一相应描述，这里不再赘述。
实施例九
本实施例提供一种显示装置1，如图17所示，该显示装置1包括实施例八中提供的驱动装置20。
例如，该显示装置1还包括显示面板，显示面板的显示区域30内设置有多个呈阵列分布的像素单元，每个像素单元包括例如作为输入写入开关电路的显示用晶体管400，该显示用晶体管400例如可以采用双栅型晶体管。
例如，如图17所示，每一行的移位寄存器单元10的第一输出端OUTPUT和本行的显示用晶体管400的第一栅极401电连接。例如，可以通过一条栅线500和本行的显示用晶体管400的第一栅极401电连接。
例如，每一行的移位寄存器单元10的第二输出端OUTPUT2和本行的显示用晶体管400的第二栅极402电连接。例如，可以通过另一条栅线500和本行的显示用晶体管400的第二栅极402电连接。
例如，每一个显示用晶体管400的剖面示意图例如如图18所示，该显示用晶体管400包括两个栅极，分别为第一栅极401(底栅)和第二栅极402(顶栅)。另外，该显示用晶体管400还可以包括栅极绝缘层403、有源层404、源极405、漏极406以及钝化层407。
需要说明的是，在图18中所示的显示用晶体管400中，将第一栅极401(底栅)和第一输出端OUTPUT电连接，而将第二栅极402(顶栅)和第二输出端OUTPUT2电连接，这是在显示用晶体管400采用N型晶体管的情形下而言的。此时，当第一输出端OUTPUT输出的为高电平而第二输出端OUTPUT2输出的为低电平时，该显示用晶体管400开启；当第一输出端OUTPUT输出的为低电平而第二输出端OUTPUT2输出的为高电平时，该显示用晶体管400关闭。
本公开的实施例包括但不限于上述方式，例如显示用晶体管400还可以采用P型晶体管，此时需要将第一栅极401(底栅)和第二输出端OUTPUT2电连接，而将第二栅极402(顶栅)和第一输出端OUTPUT电连接。从而在第一输出端OUTPUT输出高电平而第二输出端OUTPUT2输出低电平时，使该显示用晶体管400开启；在第一输出端OUTPUT输出低电平而第二输出端OUTPUT2输出高电平时，使该显示用晶体管400关闭。
本实施例提供的显示装置1，通过分别将互为反相的两路驱动信号施加在显示区域30的双栅晶体管的两个栅极上，可以降低驱动电压，从而在满足同等充电率的情况下降低逻辑功耗、提高驱动能力。同时在显示区域30的显示用晶体管400发生不良时(例如开关态电流漂移与阈值电压移位导致的残像、串扰等)，还可以调节施加在第二栅极(例如顶栅)上的驱动电压的电平，从而可以补偿显示用晶体管400的开关态电流漂移以及阈值电压移位，而不影响驱动装置20自身内部的晶体管。
需要说明的是，本实施例中所描述的显示用晶体管400表示在显示区域30中为了实现显示功能而采用的晶体管，是为了区别于驱动装置20中所采用的晶体管。
例如，本实施例提供的显示装置1可以为电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
实施例十
本实施例提供一种驱动方法，可以用于驱动实施例一提供的移位寄存器单元10。例如，该驱动方法包括如下操作。
第一阶段，第一电压端VGH输入的第一电压对上拉节点PU进行充电，第一输出端OUTPUT输出时钟信号端CLK输入的低电平，第二输出端OUTPUT2输出第三电压端VGH2输入的高电平。
第二阶段，上拉节点PU的电位被时钟信号端CLK输入的高电平拉高，第一输出端OUTPUT输出时钟信号端CLK输入的高电平，第二输出端OUTPUT2输出第四电压端VGL2输入的低电平。
第三阶段，复位端RESET响应于复位信号对上拉节点PU进行复位，第一输出端OUTPUT输出第二电压端OUTPUT2输入的低电平，第二输出端OUTPUT2输出第三电压端VGL2输入的高电平。
通过采用上述方法，可以使第二输出端OUTPUT2输出的第二输出信号与第一输出端OUTPUT输出的第一输出信号互为反相信号。本实施例中提供的驱动方法的详细描述以及技术效果可参考实施例一，这里不再赘述。
实施例十一
本实施例提供一种驱动方法，可以用于驱动实施例九提供的显示装置1。例如，该驱动方法包括如下操作。
通过每一行的移位寄存器单元10的第一输出端OUTPUT向本行的显示用晶体管400的第一栅极401提供第一栅极驱动信号；通过每一行的移位寄存器单元10的第二输出端OUTPUT2向本行的显示用晶体管400的第二栅极402提供第二栅极驱动信号；通过每一行的移位寄存器单元10的第三电压端VGH2和第四电压端VGL2，调整本行的显示用晶体管400的开关态电压。
例如，通过调节每一行的移位寄存器单元10的第三电压端VGH2输入的第三电压的电平，以及通过调节第四电压端VGL2输入的第四电压的电平，可以调节施加在本行的显示用晶体管400的第二栅极402上的驱动电压，即可以调节显示用晶体管400的开关态电压。从而在显示用晶体管400发生不良时(例如开关态电流漂移与阈值电压移位导致的残像、串扰等)，可以补偿显示用晶体管400的开关态电流漂移以及阈值电压移位，而不影响驱动装置20自身内部的晶体管。
关于本实施例中提供的驱动方法的详细描述以及技术效果可参考实施例九，这里不再赘述。
需要说明的是，本公开的实施例中所述的第一电压和第三电压为高电平电压，例如幅值为10V～40V。本公开的实施例中所述的第二电压和第四电压为低电平电压，例如幅值为-50V～4V。
需要说明的是，本公开的实施例提供的移位寄存器单元、驱动装置、显示装置以及驱动方法都是以驱动双栅型晶体管为例进行说明的，但本公开对此不作限定，只要是需要两路反相信号驱动的电路或装置都可以作为本公开的实施例适用的对象。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种移位寄存器单元，包括第一电路单元和第二电路单元，
其中，所述第一电路单元包括输入端、复位端、时钟信号端、第一电压端、第二电压端和第一输出端，且配置为从所述第一输出端输出所述移位寄存器单元的第一输出信号；
所述第二电路单元包括第三电压端、第四电压端和第二输出端，且配置为至少在所述第一输出信号的控制下，从所述第二输出端输出所述移位寄存器单元的第二输出信号；
所述第二输出信号与所述第一输出信号互为反相信号。
2.根据权利要求1所述的移位寄存器单元，其中，所述第二电路单元包括第一开关电路和第二开关电路，
所述第一开关电路连接在所述第三电压端和所述第二输出端之间，
所述第二开关电路连接在所述第四电压端和所述第二输出端之间，且所述第二开关电路的控制端配置为和所述第一输出端连接以接收所述第一输出信号。
3.根据权利要求2所述的移位寄存器单元，其中，所述第一电路单元包括：
输入电路，连接在所述输入端、所述第一电压端和上拉节点之间，配置为响应于所述输入端接收的输入信号对所述上拉节点进行充电；
上拉节点复位电路，连接在所述复位端、所述上拉节点、所述第二电压端和下拉节点之间，配置为在所述复位端接收的复位信号或下拉节点的电平的控制下，对所述上拉节点进行复位；
输出电路，连接在所述上拉节点、所述时钟信号端和所述第一输出端之间，配置为在所述上拉节点的电平的控制下，将所述时钟信号端接收的时钟信号输出至所述第一输出端；
输出复位电路，连接在所述第二电压端和所述第一输出端之间，配置为在所述第二输出信号或所述下拉节点的电平的控制下，对所述第一输出端进行复位；
下拉电路，连接在所述第一电压端、所述第二电压端、所述上拉节点、所述下拉节点和第一下拉控制节点之间，配置为在所述上拉节点和所述第一下拉控制节点的电平的控制下，对所述下拉节点的电平进行控制；以及
第一下拉控制电路，连接在所述第一电压端、所述第二电压端、所述上拉节点和所述第一下拉控制节点之间，配置为在所述上拉节点的电平的控制下，对所述第一下拉控制节点的电平进行控制。
4.根据权利要求3所述的移位寄存器单元，其中，所述第一开关电路的控制端和所述第一下拉控制节点连接，使得所述第一开关电路由所述第一下拉控制节点的电平控制。
5.根据权利要求3或4所述的移位寄存器单元，其中，所述输入电路包括：
第一晶体管，其栅极配置为和所述输入端连接以接收所述输入信号，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。
6.根据权利要求3或4所述的移位寄存器单元，其中，所述上拉节点复位电路包括：
第二晶体管，其栅极配置为和复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第二电压端连接以接收第二电压；以及
第三晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和所述第二电压端连接以接收第二电压。
7.根据权利要求3或4所述的移位寄存器单元，其中，所述输出电路包括：
第四晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述时钟信号端连接以接收所述时钟信号，第二极配置为和所述第一输出端连接以输出所述第一输出信号；以及
存储电容，其第一极和所述第四晶体管的栅极连接，第二极和所述第四晶体管的第二极连接。
8.根据权利要求3或4所述的移位寄存器单元，其中，所述下拉电路包括：
第五晶体管，其栅极配置为和所述第一下拉控制节点连接，第一极配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述下拉节点连接；以及
第六晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述下拉节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
9.根据权利要求3或4所述的移位寄存器单元，其中，所述第一下拉控制电路包括：
第七晶体管，其栅极和第一极连接，且配置为和所述第一电压端连接以接收所述第一电压，第二极配置为和所述第一下拉控制节点连接；以及
第八晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述第一下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
10.根据权利要求3或4所述的移位寄存器单元，其中，所述输出复位电路包括：
第九晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第一输出端连接以将第二电压输出至所述第一输出端，第二极配置为和所述第二电压端连接以接收所述第二电压。
11.根据权利要求3或4所述的移位寄存器单元，其中，所述输出复位电路包括：
第九晶体管，其栅极配置为和所述第二输出端连接，第一极配置为和所述第一输出端连接以将第二电压输出至所述第一输出端，第二极配置为和所述第二电压端连接以接收所述第二电压。
12.根据权利要求4所述的移位寄存器单元，其中，所述第一开关电路包括：
第十晶体管，其栅极作为所述第一开关电路的控制端和所述第一下拉控制节点连接，第一极配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二输出端连接以输出所述第三电压。
13.根据权利要求4所述的移位寄存器单元，其中，所述第二开关电路包括：
第十一晶体管，其栅极配置为和第一输出端连接，第一极配置为和所述第四电压端连接以接收第四电压，第二极配置为和所述第二输出端连接以输出所述第四电压。
14.根据权利要求3所述的移位寄存器单元，其中，所述第一电路单元还包括第二下拉控制电路，其配置为在所述第一输出信号的控制下，对第二下拉控制节点的电平进行控制，
所述第一开关电路的控制端和所述第二下拉控制节点连接，使得所述第一开关电路由所述第二下拉控制节点的电平控制。
15.根据权利要求14所述的移位寄存器单元，其中，所述第二下拉控制电路包括：
第十二晶体管，其栅极配置为和所述第一电压端连接以接收第一电压，第一极配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二下拉控制节点连接；以及
第十三晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第二下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
16.根据权利要求14所述的移位寄存器单元，其中，所述第二下拉控制电路包括：
第十二晶体管，其栅极和第一极连接，且配置为和所述第一电压端连接以接收第一电压，第二极配置为和所述第二下拉控制节点连接；以及
第十三晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第二下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
17.根据权利要求14所述的移位寄存器单元，其中，所述第二下拉控制电路包括：
第十二晶体管，其栅极和第一极连接，且配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二下拉控制节点连接；以及
第十三晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第二下拉控制节点连接，第二极配置为和所述第二电压端连接以接收第二电压。
18.根据权利要求3所述的移位寄存器单元，其中，所述第一开关电路包括：
第十晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第三电压端连接以接收第三电压，第二极配置为和所述第二输出端连接以输出所述第三电压；
所述第二开关电路包括：
第十一晶体管，其栅极配置为和所述第一输出端连接，第一极配置为和所述第四电压端连接以接收第四电压，第二极配置为和所述第二输出端连接以输出所述第四电压；
其中，所述第十晶体管和所述第十一晶体管的其中一个为N型晶体管，另一个为P型晶体管。
19.根据权利要求2所述的移位寄存器单元，其中，所述第二电路单元还包括反相器，
所述反相器连接在所述第一开关电路的控制端和所述第一输出端之间，配置为将所述第一输出信号反相后传输至所述第一开关电路的控制端。
20.一种驱动装置，包括多个级联的如权利要求1-19任一所述的移位寄存器单元，其中，
除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的第一输出端连接；
除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的第一输出端连接。
21.一种显示装置，包括如权利要求20所述的驱动装置。
22.根据权利要求21所述的显示装置，还包括显示面板，其中，所述显示面板包括多个呈阵列分布的显示用晶体管，所述显示用晶体管包括双栅型晶体管，
每一行的移位寄存器单元的第一输出端和本行的显示用晶体管的第一栅极电连接，
每一行的移位寄存器单元的第二输出端和本行的显示用晶体管的第二栅极电连接。
23.一种权利要求1所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述第一电压端输入的第一电压对上拉节点进行充电，所述第一输出端输出所述时钟信号端输入的低电平，所述第二输出端输出所述第三电压端输入的高电平；
第二阶段，所述上拉节点的电位被所述时钟信号端输入的高电平拉高，所述第一输出端输出所述时钟信号端输入的高电平，所述第二输出端输出所述第四电压端输入的低电平；
第三阶段，所述复位端响应于复位信号对所述上拉节点进行复位，所述第一输出端输出所述第二电压端输入的低电平，所述第二输出端输出所述第三电压端输入的高电平；其中，
所述第二输出端输出的所述第二输出信号与所述第一输出端输出的所述第一输出信号互为反相信号。
24.一种权利要求22所述的显示装置的驱动方法，包括：
通过所述每一行的移位寄存器单元的第一输出端向本行的显示用晶体管的第一栅极提供第一栅极驱动信号；
通过所述每一行的移位寄存器单元的第二输出端向本行的显示用晶体管的第二栅极提供第二栅极驱动信号；以及
通过所述每一行的移位寄存器单元的第三电压端和第四电压端，调整本行的显示用晶体管的开关态电压。
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