CN115938324A - Goa电路及显示面板 - Google Patents

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Abstract

本申请实施例提供的GOA电路及显示面板，该GOA电路包括多级级联设置的GOA单元，除起始级GOA单元之外，所述GOA单元包括第一输出控制模块、第二输出控制模块、第一输出模块以及第二输出模块，其中，所述第一输出模块用于输出所述第一本级扫描信号；所述第二输出模块用于输出所述第二本级扫描信号。该GOA电路通过设置第一输出模块以及第二输出模块，其中，第一输出模块与第二输出模块分别输出相位相反的扫描信号，使得GOA电路能实现通过一级GOA单元即可输出正反向扫描信号，减少GOA占用边框空间。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。
背景技术
阵列基板行驱动(Gate Driver On Array，简称GOA)，也就是利用现有薄膜晶体管液晶显示器阵列制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。
现有的GOA电路采用低温多晶氧化物显示技术，该技术结合了低温多晶硅薄膜晶体管和氧化物薄膜晶体管，因此可以使显示面板同时具有强驱动能力和低功率消耗的特点。但低温多晶氧化物显示技术需要更多级联的GOA单元以输出正反向扫描信号，导致显示面板的边框较宽。
随着人们对显示器越来越窄边框的视觉需求，如何减少GOA电路所占边框空间，使显示面板做到更窄边框或无边框设计是亟需解决的问题。
发明内容
本申请实施例的目的在于提供一种GOA路及显示面板，以减少GOA电路所占边框空间。
一方面，本申请实施例提供一种GOA电路，包括多级级联设置的GOA单元，所述GOA单元包括第一输出控制模块、第二输出控制模块、第一输出模块以及第二输出模块；所述第一输出控制模块电性连接于上一级扫描信号输入端以及第一节点，所述第一输出控制模块用于控制所述第一节点的电位；所述第二输出控制模块电性连接于所述上一级扫描信号输入端以及第二节点，所述第二输出控制模块用于控制所述第二节点的电位；所述第一输出模块电性连接于所述第一节点、所述第二节点以及第一本级扫描信号输出端，所述第一输出模块用于输出第一本级扫描信号；所述第二输出模块电性连接于所述第一节点以及第二本级扫描信号输出端，所述第二输出模块用于输出第二本级扫描信号；其中，所述第一本级扫描信号与所述第二本级扫描信号的相位相反。
可选地，在本申请的一些实施例中，所述第二输出模块包括第一晶体管以及第二晶体管，所述第一晶体管的栅极电性连接于所述第一节点，所述第一晶体管的第一电极电性连接于参考高电平信号输入端，所述第一晶体管的第二电极电性连接于所述第二本级扫描信号输出端；所述第二晶体管的栅极电性连接于所述第一输出模块，所述第二晶体管的第一电极电性连接于参考低电平信号输入端，所述第二晶体管的第二电极电性连接于所述第一晶体管的第二电极。
可选地，在本申请的一些实施例中，所述第二晶体管的栅极电性连接于所述第一节点。
可选地，在本申请的一些实施例中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。
可选地，在本申请的一些实施例中，所述第二晶体管的栅极电性连接于所述第二节点。
可选地，在本申请的一些实施例中，所述第一晶体管以及所述第二晶体管均为P型晶体管。
可选地，在本申请的一些实施例中，所述第一输出控制模块包括第三晶体管，所述第三晶体管的栅极电性连接于第一时钟信号输入端，所述第三晶体管的第一电极电性连接于所述上一级扫描信号输入端，所述第三晶体管的第二电极电性连接于所述第一节点。
可选地，在本申请的一些实施例中，所述第二输出控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第一电容，所述第四晶体管的栅极电性连接于第三节点，所述第四晶体管的第一电极电性连接于第一时钟信号输入端，所述第四晶体管的第二电极电性连接于所述第二节点；所述第五晶体管的栅极电性连接于第二时钟信号输入端，所述第五晶体管的第一电极电性连接于所述第三节点，所述第五晶体管的第二电极电性连接于参考低电平信号输入端；所述第六晶体管的栅极电性连接于所述上一级扫描信号输入端，所述第六晶体管的第一电极电性连接于所述参考低电平信号输入端，所述第六晶体管的第二电极电性连接于所述第三节点；所述第七晶体管的栅极电性连接于所述第一节点，所述第七晶体管的第一电极电性连接于所述参考低电平信号输入端，所述第七晶体管的第二电极电性连接于所述第二节点；所述第一电容的一端电性连接于所述第一时钟信号输入端，所述第一电容的另一端电性连接于所述第三节点。
可选地，在本申请的一些实施例中，所述第一输出模块包括第八晶体管、第九晶体管、第十晶体管、第二电容以及第三电容，所述第八晶体管的栅极电性连接于参考高电平信号输入端，所述第八晶体管的第一电极电性连接于所述第一节点，所述第八晶体管的第二电极电性连接于第四节点；所述第九晶体管的栅极电性连接于所述第四节点，所述第九晶体管的第一电极电性连接于所述参考高电平信号输入端，所述第九晶体管的第二电极电性连接于所述第一本级扫描信号输出端，其中，所述第一本级扫描信号输出端与下一级扫描信号输入端电性连接；所述第十晶体管的栅极电性连接于所述第二节点，所述第十晶体管的第一电极电性连接于参考低电平信号输入端，所述第十晶体管的第二电极电性连接于所述第一本级扫描信号输出端；所述第二电容的一端电性连接于所述第四节点，所述第二电容的另一端电性连接于所述第一本级扫描信号输出端；所述第三电容的一端电性连接于所述第二节点，所述第三电容的另一端电性连接于所述参考低电平信号输入端。
可选地，在本申请的一些实施例中，所述第一输出模块还包括第十一晶体管，所述第十一晶体管的栅极电性连接于所述第四节点，所述第十一晶体管的第一电极电性连接于所述第九晶体管的第二电极，所述第十一晶体管的第二电极电性连接于所述第一本级扫描信号输出端。
可选地，在本申请的一些实施例中，所述第一输出控制模块包括第三晶体管，所述第三晶体管的栅极电性连接于第一时钟信号输入端，所述第三晶体管的第一电极电性连接于所述上一级扫描信号输入端，所述第三晶体管的第二电极电性连接于所述第一节点；所述第二输出控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第一电容，所述第四晶体管的栅极电性连接于第三节点，所述第四晶体管的第一电极电性连接于参考低电平信号输入端，所述第四晶体管的第二电极电性连接于所述第二节点；所述第五晶体管的栅极电性连接于第二时钟信号输入端，所述第五晶体管的第一电极电性连接于所述第三节点，所述第五晶体管的第二电极电性连接于所述参考低电平信号输入端；所述第六晶体管的栅极电性连接于所述上一级扫描信号输入端，所述第六晶体管的第一电极电性连接于所述参考低电平信号输入端，所述第六晶体管的第二电极电性连接于所述第三节点；所述第七晶体管的栅极电性连接于所述第一节点，所述第七晶体管的第一电极电性连接于所述参考高电平信号输入端，所述第七晶体管的第二电极电性连接于所述第二节点；所述第一电容的一端电性连接于所述参考低电平信号输入端，所述第一电容的另一端电性连接于所述第三节点；所述第一输出模块包括第八晶体管、第九晶体管、第十晶体管、第二电容以及第三电容，所述第八晶体管的栅极电性连接于参考低电平信号输入端，所述第八晶体管的第一电极电性连接于所述第一节点，所述第八晶体管的第二电极电性连接于第四节点；所述第九晶体管的栅极电性连接于所述第四节点，所述第九晶体管的第一电极电性连接于所述第二时钟信号输入端，所述第九晶体管的第二电极电性连接于所述第一本级扫描信号输出端；所述第十晶体管的栅极电性连接于所述第二节点，所述第十晶体管的第一电极电性连接于参考高电平信号输入端，所述第十晶体管的第二电极电性连接于所述第一本级扫描信号输出端；所述第二电容的一端电性连接于所述第四节点，所述第二电容的另一端电性连接于所述第一本级扫描信号输出端；所述第三电容的一端电性连接于所述第二节点，所述第三电容的另一端电性连接于所述参考高电平信号输入端。
另一方面，本申请提供一种显示面板，包括显示区域以及集成设置在所述显示区域边缘上的如上所述的GOA电路。
在本申请实施例提供的GOA电路及显示面板中，该GOA电路包括多级级联设置的GOA单元，除起始级GOA单元之外，所述GOA单元包括第一输出控制模块、第二输出控制模块、第一输出模块以及第二输出模块，其中，所述第一输出模块用于输出所述第一本级扫描信号；所述第二输出模块用于输出所述第二本级扫描信号。该GOA电路通过设置第一输出模块以及第二输出模块，使得GOA电路能实现通过一级GOA单元即可输出正反向扫描信号，减少GOA占用边框空间，进而有利于实现更窄边框或无边框设计。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路的结构示意图；
图2为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的结构示意图；
图3为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的电路示意图；
图4为本申请实施例提供的GOA电路中一GOA单元的第二种实施方式的电路示意图；
图5为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的电路示意图；
图6为图3中提供的GOA电路中一GOA单元的信号时序图；
图7是图3中提供的GOA电路的仿真结果示意图；
图8为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种GOA电路及显示面板，该GOA电路结构简单，能够在保证电路功能的情况下缩小电路布局的空间，增加显示面板的开口率，满足显示面板窄边框及高分辨率的要求。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。术语“第一”、“第二”、“第三”等仅仅作为标示使用，其用于区别不同对象，而不是用于描述特定顺序。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将源极与漏极中的一者称为第一电极，将源极和漏极中的另一者称为第二电极。按附图中的形态规定开关晶体管的中间输入端为栅极、信号输入端为第一电极、输入端为第二电极。此外本申请实施例所采用的晶体管为P型晶体管或N型晶体管，其中，P型晶体管为在栅极为低电位时导通，在栅极为高电位时截止；N型晶体管为在栅极为高电位时导通，在栅极为低电位时截止。
请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级联的GOA单元。图1以级联的第N-1级GOA单元GOA(n-1)、第N级GOA单元GOA(n)和第N+1级GOA单元GOA(n+1)为例。
第N-1级GOA单元GOA(n-1)、第N级GOA单元GOA(n)和第N+1级GOA单元GOA(n+1)分别连接到扫描线G(n-1)、G(n)、G(n+1)，其中，第N级GOA单元GOA(n)接入第N-1级GOA单元GOA(n-1)输出的第一本级扫描信号PSCAN(n-1),相应地,第N+1级GOA单元GOA(n+1)接入第N级GOA单元GOA(n)输出的第一本级扫描信号PSCAN(n)，依次类推；同时，第N-1级GOA单元GOA(n-1)将第二本级扫描信号NSCAN(n-1)传输至与第N-1级GOA单元GOA(n)相连的扫描线G(n-1)，第N级GOA单元GOA(n)将第二本级扫描信号NSCAN(n)传输至与第N级GOA单元GOA(n)相连的扫描线G(n)，第N+1级GOA单元GOA(n+1)将第二本级扫描信号NSCAN(n+1)传输至与第N+1级GOA单元GOA(n+1)相连的扫描线G(n+1)，以此类推。
需要说明的是，本申请实施例中第一本级扫描信号也可以是NSCAN(n)，将第一本级扫描信号NSCAN(n)输出至下一级GOA单元；第二本级扫描信号则为PSCAN(n)，将第二本级扫描信号PSCAN(n)传输至第与第N级GOA单元GOA(n)相连的扫描线G(n)。
其中，第一级GOA单元GOA(1)响应于启动信号STV而将第二本级扫描信号NSCAN(1)传输至与第一级GOA单元GOA(1)相连的第一条扫描线G(1)；将第一本级扫描信号PSCAN(1)传输至第二级GOA单元GOA(2)。需要说明的是，第N级GOA单元(N是大于1的自然数)可将第二本级扫描信号NSCAN(n)传输至第N条扫描线G(n)；将第一本级扫描信号PSCAN(n)传输至第N+1级GOA单元GOA(n+1)。
扫描驱动控制信号包括第一时钟信号CK、第二时钟信号XCK，第一时钟信号CK与第二时钟信号XCK可以为一组反向的时钟信号。即第一时钟信号CK为高电位时，第二时钟信号XCK为低电位，或，第一时钟信号CK为低电位时，第二时钟信号XCK为高电位。
当第N级GOA单元工作时，第N级GOA单元GOA(n)输出的第二本级扫描信号NSCAN(n)为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第一本级扫描信号PSCAN(n)用于控制第N+1级GOA单元的工作；当第N+1级GOA单元工作时，第N+1级GOA单元GOA(n+1)输出的第二本级扫描信号NSCAN(n+1)为高电位，同时第N级GOA单元GOA(n)输出的第二本级扫描信号NSCAN(n)为低电位。
请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的结构示意图。如图2所示，该GOA单元为非起始级GOA单元，该GOA单元包括：第一输出控制模块101、第二输出控制模块102、第一输出模块103以及第二输出模块104。
具体地，第一输出控制模块101电性连接于上一级扫描信号输入端PSCAN(n-1)/NSCAN(n-1)以及第一节点Q，第一输出控制模块101用于控制第一节点Q的电位；
具体地，第二输出控制模块102电性连接于上一级扫描信号输入端PSCAN(n-1)/NSCAN(n-1)以及第二节点P，第二输出控制模块102用于控制第二节点P的电位；
具体地，第一输出模块103电性连接于第一节点Q、第二节点P以及第一本级扫描信号输出端PSCAN(n-1)/NSCAN(n-1)，第一输出模块103用于输出第一本级扫描信号PSCAN(n-1)/NSCAN(n-1)；
具体地，第二输出模块104电性连接于第一节点Q以及第二本级扫描信号输出端NSCAN(n-1)/PSCAN(n-1)，第二输出模块104用于输出第二本级扫描信号NSCAN(n-1)/PSCAN(n-1)；
其中，第一本级扫描信号PSCAN(n-1)/NSCAN(n-1)与第二本级扫描信号NSCAN(n-1)/PSCAN(n-1)的相位相反，也即，第一本级扫描信号为PSCAN(n-1)时，第二本级扫描信号为NSCAN(n-1)；或，第一本级扫描信号为NSCAN(n-1)P时，第二本级扫描信号为SCAN(n-1)。
本申请提供的GOA电路通过设置第一输出模块103以及第二输出模块104，其中，第一输出模块103与第二输出模块104分别输出相位相反的扫描信号，使得GOA电路能实现通过一级GOA单元即可输出正反向扫描信号，减少GOA占用边框空间，有利于实现更窄边框或无边框设计。
在本申请实施例中，第二输出模块104包括第一晶体管T1以及第二晶体管T2，第一晶体管T1的栅极电性连接于第一节点Q，第一晶体管T1的第一电极电性连接于参考高电平信号输入端VGH，第一晶体管T1的第二电极电性连接于第二本级扫描信号输出端NSCAN(n)；其中，第二晶体管T2的栅极电性连接于第一输出模块103，第二晶体管T2的第一电极电性连接于参考低电平信号输入端VGL，第二晶体管T2的第二电极电性连接于第一晶体管T1的第二电极。具体地，请参阅以下图3、图4对应的实施例：
请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的电路示意图。如图2、图3所示，第二输出模块104包括第一晶体管T1以及第二晶体管T2，第一晶体管T1的栅极电性连接于第一节点Q，第一晶体管T1的第一电极电性连接于参考高电平信号输入端VGH，第一晶体管T1的第二电极电性连接于第二本级扫描信号输出端NSCAN(n)；
第二晶体管T2的栅极电性连接于第一节点Q，第二晶体管T2的第一电极电性连接于参考低电平信号输入端VGL，第二晶体管T2的第二电极电性连接于第一晶体管T1的第二电极。
具体地，第一输出控制模块101包括第三晶体管T3，第三晶体管T3的栅极电性连接于第一时钟信号输入端CK，第三晶体管T3的第一电极电性连接于上一级扫描信号输入端PSCAN(n-1)，第三晶体管T3的第二电极电性连接于第一节点Q。
具体地，第二输出控制模块102包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第一电容C1，第四晶体管T4的栅极电性连接于第三节点S，第四晶体管T4的第一电极电性连接于第一时钟信号输入端CK，第四晶体管T4的第二电极电性连接于第二节点P；
第五晶体管T5的栅极电性连接于第二时钟信号输入端XCK，第五晶体管T5的第一电极电性连接于第三节点S，第五晶体管T5的第二电极电性连接于参考低电平信号输入端VGL；
第六晶体管T6的栅极电性连接于上一级扫描信号输入端PSCAN(n-1)，第六晶体管T6的第一电极电性连接于参考低电平信号输入端VGL，第六晶体管T6的第二电极电性连接于第三节点S；
第七晶体管T7的栅极电性连接于第一节点Q，第七晶体管T7的第一电极电性连接于参考低电平信号输入端VGL，第七晶体管T7的第二电极电性连接于第二节点P；
第一电容C1的一端电性连接于第一时钟信号输入端CK，第一电容C1的另一端电性连接于第三节点S。
具体地，第一输出模块103包括第八晶体管T8、第九晶体管T9、第十晶体管T10、第二电容C2以及第三电容C3，第八晶体管T8的栅极电性连接于参考高电平信号输入端VGH，第八晶体管T8的第一电极电性连接于第一节点Q，第八晶体管T8的第二电极电性连接于第四节点N；
第九晶体管T9的栅极电性连接于第四节点N，第九晶体管T9的第一电极电性连接于参考高电平信号输入端VGH，第九晶体管T9的第二电极电性连接于第一本级扫描信号输出端PSCAN(n)，其中，第一本级扫描信号输出端PSCAN(n)与下一级扫描信号输入端电性连接；
第十晶体管T10的栅极电性连接于第二节点P，第十晶体管T10的第一电极电性连接于参考低电平信号输入端VGL，第十晶体管T10的第二电极电性连接于第一本级扫描信号输出端PSCAN(n)；
第二电容C2的一端电性连接于第四节点N，第二电容C2的另一端电性连接于第一本级扫描信号输出端PSCAN(n)；第三电容C3的一端电性连接于第二节点P，第三电容C3的另一端电性连接于参考低电平信号输入端VGL。
具体地，第一输出模块103还包括第十一晶体管T11，第十一晶体管T11的栅极电性连接于第四节点N，第十一晶体管T11的第一电极电性连接于第九晶体管T9的第二电极，第十一晶体管T11的第二电极电性连接于第一本级扫描信号输出端PSCAN(n)。
其中，第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、以及第十一晶体管T11均为N型晶体管，第一晶体管T1为P型晶体管。
需要说明的是，上一级扫描信号输入端PSCAN(n-1)接入上一级扫描信号，第一本级扫描信号输出端PSCAN(n)输出第一本级扫描信号PSCAN(n)，第二本级扫描信号输出端NSCAN(n)输出第二本级扫描信号NSCAN(n)，第一时钟信号输入端CK接入第一时钟信号CK，第二时钟信号输入端XCK接入第二时钟信号XCK，参考高电平信号输入端VGH接入参考高电平信号VGH，参考低电平信号输入端VGL接入参考低电平信号VGL。
具体的，请参阅图4，图4为本申请实施例提供的GOA电路中一GOA单元的第二种实施方式的结构示意图。如图2、图4所示，第二输出模块104包括第一晶体管T1以及第二晶体管T2，第一晶体管T1的栅极电性连接于第一节点Q，第一晶体管T1的第一电极电性连接于参考高电平信号输入端VGH，第一晶体管T1的第二电极电性连接于第二本级扫描信号输出端PSCAN(n)；第二晶体管T2的栅极电性连接于第二节点P，第二晶体管T2的第一电极电性连接于参考低电平信号输入端VGL，第二晶体管T2的第二电极电性连接于第一晶体管T1的第二电极。
具体地，第一输出控制模块101包括第三晶体管T3，第三晶体管T3的栅极电性连接于第一时钟信号输入端CK，第三晶体管T3的第一电极电性连接于上一级扫描信号输入端NSCAN(n-1)，第三晶体管T3的第二电极电性连接于第一节点Q。
具体地，第二输出控制模块102包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第一电容C1，第四晶体管T4的栅极电性连接于第三节点S，第四晶体管T4的第一电极电性连接于第一时钟信号输入端CK，第四晶体管T4的第二电极电性连接于第二节点P；
第五晶体管T5的栅极电性连接于第二时钟信号输入端XCK，第五晶体管T5的第一电极电性连接于第三节点S，第五晶体管T5的第二电极电性连接于参考低电平信号输入端VGL；
第六晶体管T6的栅极电性连接于上一级扫描信号输入端NSCAN(n-1)，第六晶体管T6的第一电极电性连接于参考低电平信号输入端VGL，第六晶体管T6的第二电极电性连接于第三节点S；
第七晶体管T7的栅极电性连接于第一节点Q，第七晶体管T7的第一电极电性连接于参考低电平信号输入端VGL，第七晶体管T7的第二电极电性连接于第二节点P；
第一电容C1的一端电性连接于第一时钟信号输入端CK，第一电容C1的另一端电性连接于第三节点S。
具体地，第一输出模块103包括第八晶体管T8、第九晶体管T9、第十晶体管T10、第二电容C2以及第三电容C3，第八晶体管T8的栅极电性连接于参考高电平信号输入端VGH，第八晶体管T8的第一电极电性连接于第一节点Q，第八晶体管T8的第二电极电性连接于第四节点N；
第九晶体管T9的栅极电性连接于第四节点N，第九晶体管T9的第一电极电性连接于参考高电平信号输入端VGH，第九晶体管T9的第二电极电性连接于第一本级扫描信号输出端NSCAN(n)，其中，第一本级扫描信号输出端NSCAN(n)与下一级扫描信号输入端电性连接；
第十晶体管T10的栅极电性连接于第二节点P，第十晶体管T10的第一电极电性连接于参考低电平信号输入端VGL，第十晶体管T10的第二电极电性连接于第一本级扫描信号输出端NSCAN(n)；
第二电容C2的一端电性连接于第四节点N，第二电容C2的另一端电性连接于第一本级扫描信号输出端NSCAN(n)；第三电容C3的一端电性连接于第二节点P，第三电容C3的另一端电性连接于参考低电平信号输入端VGL。
其中，第三晶体管T3、第五晶体管T5、第六晶体管T6、第八晶体管T8、第九晶体管T9以及第十晶体管T10为N型晶体管，第一晶体管T1、第二晶体管T2以及第七晶体管T7为P型晶体管。
需要说明的是，上一级扫描信号输入端NSCAN(n-1)接入上一级扫描信号NSCAN(n-1)，第一本级扫描信号输出端NSCAN(n)输出第一本级扫描信号NSCAN(n)，第二本级扫描信号输出端PSCAN(n)输出第二本级扫描信号，第一时钟信号输入端CK接入第一时钟信号CK，第二时钟信号输入端XCK接入第二时钟信号XCK，参考高电平信号输入端VGH接入参考高电平信号VGH，参考低电平信号输入端VGL接入参考低电平信号VGL。
具体的，请参阅图5，图5为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的结构示意图。如图2、图5所示，第二输出模块104包括第一晶体管T1以及第二晶体管T2，第一晶体管T1的栅极电性连接于第一节点Q，第一晶体管T1的第一电极电性连接于参考高电平信号输入端VGH，第一晶体管T1的第二电极电性连接于第二本级扫描信号输出端PSCAN(n)；
具体地，第二晶体管T2的栅极电性连接于第一节点Q，第二晶体管T2的第一电极电性连接于参考低电平信号输入端VGL，第二晶体管T2的第二电极电性连接于第一晶体管T1的第二电极。
具体地，第一输出控制模块101包括第三晶体管T3，第三晶体管T3的栅极电性连接于第一时钟信号输入端CK，第三晶体管T3的第一电极电性连接于上一级扫描信号输入端NSCAN(n-1)，第三晶体管T3的第二电极电性连接于第一节点Q。
具体地，第二输出控制模块102包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第一电容C1，第四晶体管T4的栅极电性连接于第三节点S，第四晶体管T4的第一电极电性连接于参考低电平信号输入端VGL，第四晶体管T4的第二电极电性连接于第二节点P；
第五晶体管T5的栅极电性连接于第二时钟信号输入端XCK，第五晶体管T5的第一电极电性连接于第三节点S，第五晶体管T5的第二电极电性连接于参考低电平信号输入端VGL；
第六晶体管T6的栅极电性连接于上一级扫描信号输入端NSCAN(n-1)，第六晶体管T6的第一电极电性连接于参考低电平信号输入端VGL，第六晶体管T6的第二电极电性连接于第三节点S；
第七晶体管T7的栅极电性连接于第一节点Q，第七晶体管T7的第一电极电性连接于参考高电平信号输入端VGH，第七晶体管T7的第二电极电性连接于第二节点P；
第一电容C1的一端电性连接于参考低电平信号输入端VGL，第一电容C1的另一端电性连接于第三节点S。
具体地，第一输出模块103包括第八晶体管T8、第九晶体管T9、第十晶体管T10、第二电容C2以及第三电容C3，第八晶体管T8的栅极电性连接于参考低电平信号输入端VGL，第八晶体管T8的第一电极电性连接于第一节点Q，第八晶体管T8的第二电极电性连接于第四节点N；
第九晶体管T9的栅极电性连接于第四节点N，第九晶体管T9的第一电极电性连接于第二时钟信号输入端XCK，第九晶体管T9的第二电极电性连接于第一本级扫描信号输出端NSCAN(n)；
第十晶体管T10的栅极电性连接于第二节点P，第十晶体管T10的第一电极电性连接于参考高电平信号输入端VGH，第十晶体管T10的第二电极电性连接于第一本级扫描信号输出端NSCAN(n)；
第二电容C2的一端电性连接于第四节点N，第二电容C2的另一端电性连接于第一本级扫描信号输出端NSCAN(n)；
第三电容C3的一端电性连接于第二节点P，第三电容C3的另一端电性连接于参考高电平信号输入端VGH。
其中，第一晶体管T1、第三晶体管T3、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9以及第十晶体管T10均为P型晶体管，第二晶体管T2为N型晶体管。
需要说明的是，上一级扫描信号输入端NSCAN(n-1)接入上一级扫描信号NSCAN(n-1)，第一本级扫描信号输出端NSCAN(n)输出第一本级扫描信号NSCAN(n)，第二本级扫描信号输出端PSCAN(n)输出第二本级扫描信号，第一时钟信号输入端CK接入第一时钟信号CK，第二时钟信号输入端XCK接入第二时钟信号XCK，参考高电平信号输入端VGH接入参考高电平信号VGH，参考低电平信号输入端VGL接入参考低电平信号VGL。
请参阅图6，图6为图3中提供的GOA电路中一GOA单元的信号时序图。图6中示意的是一帧时间内一组时钟控制信号的GOA电路，采用的占空比为50/50的高频信号，在实际显示面板中可以根据需要设定不同占空比的时钟信号进行GOA电路的驱动，也可以根据显示面板的负载设计多组高频时钟信号。具体地，启动信号STV输入第一级GOA单元的第一输出控制模块101中以及最后一级GOA单元的第一输出模块103中，用于给第一节点Q充电。
具体地，GOA电路的启动信号STV负责启动第一级GOA电路，而第N+1级GOA电路的启动信号STV由第N级GOA电路的第一输出模块103输出的第一本级扫描信号PSCAN(n)负责产生，这样就可以逐级打开GOA驱动电路，实现行扫描驱动。
具体地，第一时钟信号CK与第二时钟信号XCK为一组高低电位相同、相位相反的高频时钟信号，时钟信号的脉冲宽度、周期以及高低电位主要取决于显示面板的扫描信号波形的设计需要，因此在实际显示面板应用中不一定是如图所示的占空比为50/50的信号，而且有时候根据面板设计的需要会采用不同数量的时钟信号来承受不同设计需要的负载。
其中，在第一输出阶段t1，第一时钟信号CK写入高电位，第三晶体管T3打开，此时，第一节点Q写入启动信号STV的低电位，使得第一晶体管T1打开；第二输出模块104输出第二本级扫描信号NSCAN(n)。
在第二输出阶段t2，第一时钟信号CK写入高电位，第三晶体管T3打开，此时，第一节点Q写入启动信号STV的高电位，给第一节点Q充电，并使得第一晶体管T1关闭；参考高电平信号VGH高电位使第八晶体管T8打开，第一节点Q的高电位传输至第二节点N，使得第九晶体管T9以及第十一晶体管T11打开，第一输出模块103输出第一本级扫描信号PSCAN(n)。
请参阅图7，图7是图3中提供的GOA电路的仿真结果示意图。如图7所示，第一本级扫描信号PSCAN(n)、第二本级扫描信号NSCAN(n)以及上一级扫描信号PSCAN(n-1)(或起始信号STV)的电位变化。本申请提供的GOA电路实现了通过一级GOA单元即可输出正反向扫描信号，减少GOA占用边框空间，使显示面板做到更窄边框或无边框设计，并且可在不输出扫描信号的时段中防止噪声的输出，从而确保驱动的稳定性。
请参阅图8，图8为本申请实施例提供的显示面板的结构示意图。如图8所示，本申请还提供一种显示面板，该显示面板包括显示区域100以及集成设置在显示区域边缘上的如上的GOA电路10；其中，该GOA电路10与上述的GOA电路10的结构和原理类似，这里不再赘述。
在本申请实施例提供的GOA电路及显示面板中，该GOA电路通过设置第一输出模块103以及第二输出模块104，使得GOA电路能实现通过一级GOA单元即可输出正反向扫描信号，减少GOA占用边框空间，使显示面板做到更窄边框或无边框设计。
以上对本申请实施例所提供的一种GOA电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (12)

1.一种GOA电路，其特征在于，包括多级级联设置的GOA单元，所述GOA单元包括第一输出控制模块、第二输出控制模块、第一输出模块以及第二输出模块；
所述第一输出控制模块电性连接于上一级扫描信号输入端以及第一节点，所述第一输出控制模块用于控制所述第一节点的电位；
所述第二输出控制模块电性连接于所述上一级扫描信号输入端以及第二节点，所述第二输出控制模块用于控制所述第二节点的电位；
所述第一输出模块电性连接于所述第一节点、所述第二节点以及第一本级扫描信号输出端，所述第一输出模块用于输出第一本级扫描信号；
所述第二输出模块电性连接于所述第一节点以及第二本级扫描信号输出端，所述第二输出模块用于输出第二本级扫描信号；
其中，所述第一本级扫描信号与所述第二本级扫描信号的相位相反。
2.根据权利要求1所述的GOA电路，其特征在于，所述第二输出模块包括第一晶体管以及第二晶体管，所述第一晶体管的栅极电性连接于所述第一节点，所述第一晶体管的第一电极电性连接于参考高电平信号输入端，所述第一晶体管的第二电极电性连接于所述第二本级扫描信号输出端；
所述第二晶体管的栅极电性连接于所述第一输出模块，所述第二晶体管的第一电极电性连接于参考低电平信号输入端，所述第二晶体管的第二电极电性连接于所述第一晶体管的第二电极。
3.根据权利要求2所述的GOA电路，其特征在于，所述第二晶体管的栅极电性连接于所述第一节点。
4.根据权利要求3所述的GOA电路，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。
5.根据权利要求2所述的GOA电路，其特征在于，所述第二晶体管的栅极电性连接于所述第二节点。
6.根据权利要求5所述的GOA电路，其特征在于，所述第一晶体管以及所述第二晶体管均为P型晶体管。
7.根据权利要求1所述的GOA电路，其特征在于，所述第一输出控制模块包括第三晶体管，所述第三晶体管的栅极电性连接于第一时钟信号输入端，所述第三晶体管的第一电极电性连接于所述上一级扫描信号输入端，所述第三晶体管的第二电极电性连接于所述第一节点。
8.根据权利要求1所述的GOA电路，其特征在于，所述第二输出控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第一电容，所述第四晶体管的栅极电性连接于第三节点S，所述第四晶体管的第一电极电性连接于第一时钟信号输入端，所述第四晶体管的第二电极电性连接于所述第二节点；
所述第五晶体管的栅极电性连接于第二时钟信号输入端，所述第五晶体管的第一电极电性连接于所述第三节点，所述第五晶体管的第二电极电性连接于参考低电平信号输入端；
所述第六晶体管的栅极电性连接于所述上一级扫描信号输入端，所述第六晶体管的第一电极电性连接于所述参考低电平信号输入端，所述第六晶体管的第二电极电性连接于所述第三节点；
所述第七晶体管的栅极电性连接于所述第一节点，所述第七晶体管的第一电极电性连接于所述参考低电平信号输入端，所述第七晶体管的第二电极电性连接于所述第二节点；
所述第一电容的一端电性连接于所述第一时钟信号输入端，所述第一电容的另一端电性连接于所述第三节点。
9.根据权利要求1所述的GOA电路，其特征在于，所述第一输出模块包括第八晶体管、第九晶体管、第十晶体管、第二电容以及第三电容，所述第八晶体管的栅极电性连接于参考高电平信号输入端，所述第八晶体管的第一电极电性连接于所述第一节点，所述第八晶体管的第二电极电性连接于第四节点；
所述第九晶体管的栅极电性连接于所述第四节点，所述第九晶体管的第一电极电性连接于所述参考高电平信号输入端，所述第九晶体管的第二电极电性连接于所述第一本级扫描信号输出端，其中，所述第一本级扫描信号输出端与下一级扫描信号输入端电性连接；
所述第十晶体管的栅极电性连接于所述第二节点，所述第十晶体管的第一电极电性连接于参考低电平信号输入端，所述第十晶体管的第二电极电性连接于所述第一本级扫描信号输出端；
所述第二电容的一端电性连接于所述第四节点，所述第二电容的另一端电性连接于所述第一本级扫描信号输出端；
所述第三电容的一端电性连接于所述第二节点，所述第三电容的另一端电性连接于所述参考低电平信号输入端。
10.根据权利要求9所述的GOA电路，其特征在于，所述第一输出模块还包括第十一晶体管，所述第十一晶体管的栅极电性连接于所述第四节点，所述第十一晶体管的第一电极电性连接于所述第九晶体管的第二电极，所述第十一晶体管的第二电极电性连接于所述第一本级扫描信号输出端。
11.根据权利要求4所述的GOA电路，其特征在于，所述第一输出控制模块包括第三晶体管，所述第三晶体管的栅极电性连接于第一时钟信号输入端，所述第三晶体管的第一电极电性连接于所述上一级扫描信号输入端，所述第三晶体管的第二电极电性连接于所述第一节点；
所述第二输出控制模块包括第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第一电容，所述第四晶体管的栅极电性连接于第三节点，所述第四晶体管的第一电极电性连接于参考低电平信号输入端，所述第四晶体管的第二电极电性连接于所述第二节点；所述第五晶体管的栅极电性连接于第二时钟信号输入端，所述第五晶体管的第一电极电性连接于所述第三节点，所述第五晶体管的第二电极电性连接于所述参考低电平信号输入端；所述第六晶体管的栅极电性连接于所述上一级扫描信号输入端，所述第六晶体管的第一电极电性连接于所述参考低电平信号输入端，所述第六晶体管的第二电极电性连接于所述第三节点；所述第七晶体管的栅极电性连接于所述第一节点，所述第七晶体管的第一电极电性连接于所述参考高电平信号输入端，所述第七晶体管的第二电极电性连接于所述第二节点；所述第一电容的一端电性连接于所述参考低电平信号输入端，所述第一电容的另一端电性连接于所述第三节点；
所述第一输出模块包括第八晶体管、第九晶体管、第十晶体管、第二电容以及第三电容，所述第八晶体管的栅极电性连接于参考低电平信号输入端，所述第八晶体管的第一电极电性连接于所述第一节点，所述第八晶体管的第二电极电性连接于第四节点；所述第九晶体管的栅极电性连接于所述第四节点，所述第九晶体管的第一电极电性连接于所述第二时钟信号输入端，所述第九晶体管的第二电极电性连接于所述第一本级扫描信号输出端；所述第十晶体管的栅极电性连接于所述第二节点，所述第十晶体管的第一电极电性连接于参考高电平信号输入端，所述第十晶体管的第二电极电性连接于所述第一本级扫描信号输出端；所述第二电容的一端电性连接于所述第四节点，所述第二电容的另一端电性连接于所述第一本级扫描信号输出端；所述第三电容的一端电性连接于所述第二节点，所述第三电容的另一端电性连接于所述参考高电平信号输入端。
12.一种显示面板，其特征在于，包括显示区域以及集成设置在所述显示区域边缘上的如权利要求1-11任一项所述的GOA电路。
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